KR20110089729A - 불휘발성 메모리 장치 및 그것의 읽기 방법 - Google Patents

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Abstract

본 발명은 불휘발성 메모리 장치 및 그것의 프로그램 검증 방법에 관한 것이다. 본 발명에 따른 불휘발성 메모리 장치는 공통 소스 라인 보상 로직을 포함한다. 본 발명의 실시 예에 따르면, 공통 소스 라인 보상 로직은 선택 워드 라인 또는 선택 비트 라인에 제공되는 바이어스 전압에 공통 소스 라인의 노이즈 전압을 보상한다. 보상되는 공통 소스 라인의 노이즈 전압은 행 어드레스에 따라 변경되어 보상된다. 프로그램 검증 동작 또는 읽기 동작 시에, 동작되는 메모리 셀들의 소스에 흐르는 온 셀 전류는 공통 소스 라인을 통해 접지로 흐르면서 감소된다. 공통 소스 라인들 그리고 메모리 셀들에 존재하는 기생 저항 등이 감소의 원인이 된다. 따라서, 프로그램 검증 동작 또는 읽기 동작 시에, 공통 소스 라인 보상 로직은 감소되기 전의 온 셀 전류가 선택 메모리 셀에 흐르도록, 선택 워드 라인 또는 선택 비트 라인에 제공되는 바이어스 전압에 공통 소스 라인의 노이즈 전압을 보상한다.

Description

불휘발성 메모리 장치 및 그것의 읽기 방법{NONVOLATILE MEMORY DEVICE AND READ METHOD THEREOF}
본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 상세하게는 공통 소스 라인의 노이즈를 보상하는 불휘발성 메모리 장치 및 그것의 읽기 방법에 관한 것이다.
반도체 메모리 장치는 일반적으로 휘발성 메모리와 불휘발성 메모리 장치로 분류된다. 휘발성 메모리 장치는 전원이 차단될 때 저장된 데이터를 잃지만, 불휘발성 메모리 장치는 전원이 차단되더라도 저장된 데이터를 보존할 수 있다. 불휘발성 메모리 장치들은 다양한 형태의 메모리 셀 트랜지스터를 포함한다. 불휘발성 메모리 장치에는 메모리 셀 트랜지스터의 구조에 따라 플래시 메모리(Flash Memory), 강유전체 램(Ferroelectric RAM: FRAM), 마그네틱 램(Magnetic RAM: MRAM), 상 변화 램(Phase change RAM: PRAM)등이 포함된다.
플래시 메모리 장치는 셀 어레이 구조에 따라 크게 노어(NOR) 플래시 메모리 장치와 낸드(NAND) 플래시 메모리 장치로 구분된다. 노어 플래시 메모리 장치는 메모리 셀 트렌지스터들이 각각 독립적으로 비트 라인(bit line)과 워드 라인(word line)에 연결되는 구조를 갖는다. 따라서, 노어 플래시 메모리 장치는 우수한 랜덤 액세스(random access) 시간 특성을 갖는다. 반면, 낸드 플래시 메모리 장치는 복수의 메모리 셀 트렌지스터들이 직렬로 연결되는 구조를 갖는다. 이러한 구조를 셀 스트링(string) 구조라고 하며, 셀 스트링당 한 개의 비트 라인 컨택(contact)을 필요로 한다. 따라서, 낸드 플래시 메모리 장치는 집적도면에서 우수한 특성을 갖는다.
플래시 메모리 장치는 데이터를 저장하는 메모리 셀 어레이를 포함한다. 메모리 셀 어레이는 복수의 메모리 블럭들(blocks)로 구성된다. 각각의 메모리 블럭은 복수의 페이지들(pages)로 구성된다. 각각의 페이지는 복수의 메모리 셀들(cells)로 구성된다. 각각의 메모리 셀은 문턱 전압 분포에 따라 온 셀(on cell)과 오프 셀(off cell)로 구분된다. 온 셀은 소거된 셀(erased cell)이고, 오프 셀은 프로그램된 셀(programmed cell)이다. 플래시 메모리 장치는 구조적인 특징으로 인해 메모리 블럭 단위로 소거 동작을 수행하고, 페이지 단위로 읽기 또는 쓰기 동작을 수행한다.
플래시 메모리 장치는 셀 스트링 구조(cell string structure)로 되어 있다. 셀 스트링은 스트링 선택 라인(string select line: SSL)에 연결되는 스트링 선택 트랜지스터(string select transistor: SST), 복수의 워드 라인들(word lines: WL)에 연결되는 메모리 셀들 그리고 접지 선택 라인(ground select line: GSL)에 연결되는 접지 선택 트랜지스터(ground select transistor: GST)를 포함한다. 스트링 선택 트랜지스터는 비트 라인(bit line: BL)에 연결되고, 접지 선택 트랜지스터는 공통 소스 라인(common source line: CSL)에 연결된다.
한편, 공통 소스 라인(CSL)에 노이즈(noise) 전압이 발생하는 경우, 공통 소스 라인(CSL)의 노이즈 전압은 플래시 메모리 장치의 오동작을 유발시킬 수 있다. 예를 들면, 특정 메모리 셀이 충분히 프로그램(또는 쓰기) 되지 않았음에도 불구하고 프로그램 된 것으로 검증될 수 있다. 이러한 오동작은 프로그램 동작이 완료된 후 해당 메모리 셀을 읽는(read) 경우 프로그램 되지 않은 메모리 셀로 읽혀질 수 있다.
본 발명의 목적은 공통 소스 라인의 노이즈 전압에 의해 메모리 셀의 문턱 전압 분포의 폭이 넓어지는 것을 방지할 수 있는 불휘발성 메모리 장치 및 그것의 읽기 방법을 제공하는 데 있다.
본 발명의 실시 예에 따른 불휘발성 메모리 장치는, 비트 라인과 공통 소스 라인 사이에 직렬로 연결되는 복수의 메모리 셀들; 상기 복수의 메모리 셀들의 게이트에 각각 연결되는 복수의 워드 라인들; 상기 공통 소스 라인에 연결되며, 공통 소스 라인 전압을 감지하기 위한 공통 소스 라인 전압 감지기; 그리고 행 어드레스를 참조하여 감지된 상기 공통 소스 라인 전압을 조정하고, 조정된 상기 공통 소스 라인 전압에 따라 상기 비트 라인 또는 상기 복수의 워드 라인들에 제공되는 전압을 가변하기 위한 공통 소스 라인 보상 로직을 포함한다.
실시 예에 있어서, 감지된 상기 공통 소스 라인 전압은, 상기 공통 소스 라인 전압을 감지하는 감지 노드와 선택된 메모리 셀의 소스 간에 형성되는 저항비에 의해서 조정된다.
실시 예에 있어서, 상기 공통 소스 라인 보상 로직은 조정된 상기 공통 소스 라인 전압이 상기 행 어드레스에 의해 선택된 워드 라인에 제공되는 전압에 부가되도록 제어된다.
실시 예에 있어서, 상기 공통 소스 라인 보상 로직은 조정된 상기 공통 소스 라인 전압이 상기 비트 라인에 제공되는 프리차지 전압에 부가되도록 제어한다.
실시 예에 있어서, 상기 비트 라인 또는 상기 복수의 워드 라인들에 제공되는 전압에 따라 상기 공통 소스 라인 전압이 보상된다.
실시 예에 있어서, 상기 공통 소스 라인 전압은 접지 전압보다 높은 것을 특징으로 한다.
실시 예에 있어서, 상기 복수의 메모리 셀들은 하나의 블럭을 구성하며, 각각 복수의 메모리 셀들과 공통 소스 라인을 포함하는 복수의 블럭들을 더 포함하되, 상기 블럭들 각각의 공통 소스 라인들은 복수의 메탈 라인들에 의해서 전기적으로 연결된다.
실시 예에 있어서, 상기 복수의 메탈 라인들 중 어느 한 지점에 상기 공통 소스 라인 전압을 감지하는 감지 노드가 설정된다.
실시 예에 있어서, 상기 메모리 셀들의 프로그램 성공 여부를 판단하는 센싱 단계 이전에 상기 비트 라인 또는 상기 복수의 워드 라인들에 제공되는 전압이 가변된다.
실시 예에 있어서, 상기 공통 소스 라인 전압 감지기는 감지된 상기 공통 소스 라인 전압을 디지털 값으로 변경하여 상기 공통 소스 라인 보상 로직에 제공한다.
실시 예에 있어서, 상기 공통 소스 라인 보상 로직은 상기 공통 소스 라인 전압의 입력 범위를 설정하되, 상기 공통 소스 라인 전압이 리플되어 제공되는 경우, 상기 공통 소스 라인 보상 로직은 소정의 입력 범위 안에 있는 상기 공통 소스 라인 전압을 하나의 공통 소스 라인 전압으로 처리한다.
실시 예에 있어서, 상기 공통 소스 라인 보상 로직은, 산술 정보를 저장하기 위한 롬; 그리고 상기 산술 정보를 바탕으로 감지된 상기 공통 소스 라인 전압을 조정하기 위한 연산을 수행하는 산술 회로를 포함한다.
실시 예에 있어서, 상기 메모리 셀들의 행 어드레스 그리고 상기 공통 소스 라인 전압의 크기에 대한 산술 정보가 상기 롬에 저장된다.
실시 예에 있어서, 상기 불휘발성 메모리 장치는, 상기 워드 라인들과 상기 비트 라인들에 제공되는 전압을 발생하기 위한 전압 발생기를 더 포함하되, 상기 공통 소스 라인 보상 로직은 상기 비트 라인 또는 상기 복수의 워드 라인들에 제공되는 전압이 가변되도록 상기 전압 발생기에 전압 발생 제어 코드를 제공한다.
본 발명의 다른 실시 예에 따른 불휘발성 메모리 장치의 읽기 방법은, 선택 메모리 셀에 연결된 비트 라인을 프리차지하는 단계; 상기 선택된 메모리 셀에 연결된 워드 라인에 전압을 인가하는 단계; 상기 선택된 메모리 셀이 연결된 공통 소스 라인의 전압을 감지하는 단계; 그리고 감지된 상기 공통 소스 라인 전압이 상기 선택된 메모리 셀의 행 어드레스에 따라 조정되고, 조정된 상기 공통 소스 라인 전압을 상기 비트 라인 또는 상기 워드 라인에 인가되는 전압에 부가하는 단계를 포함한다.
실시 예에 있어서, 감지된 상기 공통 소스 라인 전압은, 상기 공통 소스 라인 전압을 감지하는 감지 노드와 선택된 메모리 셀의 소스 간에 형성되는 저항비에 의해서 조정된다.
실시 예에 있어서, 상기 워드 라인에 전압을 인가하는 단계는, 프로그램 검증 전압이 선택 워드 라인에 인가되고, 비선택 읽기 전압이 비선택 워드 라인에 인가되는 디벨롭 단계인 것을 특징으로 한다.
실시 예에 있어서, 상기 감지하는 단계와 상기 전압을 부가하는 단계는 상기 디벨롭 단계가 완료되기 전에 수행된다.
실시 예에 있어서, 선택된 메모리 셀의 프로그램 성공 여부를 판단하는 센싱 단계를 더 포함하되, 상기 디벨롭 단계는 상기 센싱 단계 이전에 수행된다.
본 발명에 따른 불휘발성 메모리 장치는 프로그램 동작 시에 공통 소스 라인의 노이즈 전압으로 인해 메모리 셀의 문턱 전압 분포가 넓어지는 것을 줄일 수 있다.
도 1은 본 발명의 실시 예에 따른 불휘발성 메모리 장치를 예시적으로 보여주는 블럭도이다.
도 2는 플래시 메모리 장치의 메모리 셀 어레이의 구조를 보여주기 위한 회로도이다.
도 3은 메모리 셀의 문턱 전압의 오류를 보여주기 위한 도면이다.
도 4는 선택 워드 라인에 프로그램 검증 전압이 인가될 때 온 셀의 수를 보여주기 위한 도면이다.
도 5는 공통 소스 라인에 존재하는 노이즈 전압의 영향을 받는 메모리 셀의 문턱 전압 분포를 보여주기 위한 도면이다.
도 6은 본 발명의 실시 예에 따른 공통 소스 라인 전압 감지기의 동작을 예시적으로 보여주기 위한 도면이다.
도 7은 본 발명의 실시 예에 따른 공통 소스 라인 보상 로직을 예시적으로 보여주기 위한 블럭도이다.
도 8 및 도 9는 본 발명의 실시 예에 따른 공통 소스 라인 보상 로직의 동작을 보여주기 위한 도면이다.
도 10은 본 발명의 실시 예에 따른 플래시 메모리 장치를 포함하는 사용자 장치를 예시적으로 보여주는 블럭도이다.
도 11은 본 발명의 실시 예에 따른 플래시 메모리 장치를 포함하는 메모리 시스템을 예시적으로 보여주는 블럭도이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
도면들에 있어서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니며 명확성을 기하기 위하여 과장된 것이다. 또한 도면들과 명세서 전체에 걸쳐서 동일한 참조 번호로 표시된 부분들은 동일한 구성요소를 나타낸다.
본 명세서에서 특정한 용어들이 사용되었으나. 이는 본 발명을 설명하기 위한 목적에서 사용된 것이며, 의미 한정이나 특허 청구 범위에 기재된 본 발명의 권리 범위를 제한하기 위하여 사용된 것은 아니다.
본 명세서에서 ‘및/또는’이란 표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다. 또한, ‘연결되는/결합되는’이란 표현은 다른 구성요소와 직접적으로 연결되거나 다른 구성요소를 통해 간접적으로 연결되는 것을 포함하는 의미로 사용된다.
본 명세서에서 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 또한, 명세서에서 사용되는 ‘포함한다’ 또는 ‘포함하는’으로 언급된 구성요소, 단계, 동작 및 소자는 하나 이상의 다른 구성요소, 단계, 동작 및 소자의 존재 또는 추가를 의미한다.
이하, 도면들을 참조하여 본 발명의 실시 예에 대해 상세히 설명하기로 한다.
도 1은 본 발명의 실시 예에 따른 불휘발성 메모리 장치를 예시적으로 보여주는 블럭도이다. 본 발명의 실시 예에 따른 불휘발성 메모리 장치는 낸드 플래시 메모리 장치로 구성될 것이다. 하지만, 불휘발성 메모리 장치가 낸드 플래시 메모리 장치에 국한되지 않음은 잘 이해될 것이다. 예를 들면, 불휘발성 메모리 장치는 노어 플래시 메모리 장치, PRAM(Phase-change RAM), FRAM(Ferroelectric RAM), MRAM(Magnetic RAM) 등과 같은 불휘발성 메모리 장치들 중 하나로 구성될 수 있다.
도 1을 참조하면, 플래시 메모리 장치(100)는 메모리 셀 어레이(memory cell array, 110), 데이터 입출력 회로(data input/output circuit, 120), 행 디코더(row decoder, 130), 전압 발생기(voltage generator, 140), 제어 로직(control logic, 150), 공통 소스 라인 전압 감지기(CSL voltage detector, 160), 그리고 공통 소스 라인 보상 로직(CSL compensate logic, 170)을 포함한다.
메모리 셀 어레이(110)는 데이터를 저장하기 위한 메모리 셀들(memory cells)을 포함한다. 복수의 메모리 셀들은 페이지(page)를 구성한다. 복수의 페이지들은 블럭(block)을 구성한다. 플래시 메모리 장치는 구조적인 특징으로 인해 페이지 단위로 읽기 또는 쓰기 동작이 수행되고, 블럭 단위로 소거 동작이 수행된다.
메모리 셀 어레이(110)의 각각의 메모리 셀은 싱글 비트 데이터(single bit data) 또는, 멀티 비트 데이터(multi bit data)를 저장할 수 있다. 싱글 비트 데이터를 저장하는 메모리 셀은 싱글 레벨 셀(single level cell: SLC)이라 하고, 두 비트 이상의 멀티 비트 데이터를 저장하는 메모리 셀은 멀티 레벨 셀(multi level cell: MLC)이라 한다. 싱글 레벨 셀(SLC)은 문턱 전압에 따라 소거 상태와 하나의 프로그램 상태를 갖는다. 멀티 레벨 셀(MLC)은 문턱 전압에 따라 소거 상태와 복수의 프로그램 상태들을 갖는다.
데이터 입출력 회로(120)는 복수의 비트 라인들을 통해 메모리 셀 어레이(110)와 연결된다. 데이터 입출력 회로(120)는 데이터 입출력 버퍼(도시되지 않음)를 통해 데이터(data)를 출력하고 입력받는다. 데이터 입출력 회로(120)는 복수의 메모리 셀들 중 선택 메모리 셀에 저장된 데이터를 비트 라인을 통해 읽어낸다. 읽혀진 데이터는 데이터 입출력 버퍼를 통해 플래시 메모리 장치의 외부로 출력된다.
또한, 데이터 입출력 회로(120)는 복수의 메모리 셀들 중 선택 메모리 셀에 프로그램될 데이터를 임시로 저장한다. 데이터 입출력 회로(120)에 저장된 데이터는 프로그램 동작 시에 해당 메모리 셀에 프로그램된다. 이러한 데이터 입출력 회로(120)의 동작은 제어 로직(150)의 제어 신호(I/O CTRL)에 따라 수행된다.
행 디코더(130)는 복수의 워드 라인들을 통해 메모리 셀 어레이(110)와 연결된다. 행 디코더(130)는 어드레스(ADDR)를 입력받고 메모리 셀 어레이(110)의 블럭 또는 페이지를 선택한다. 여기에서, 블럭을 선택하기 위한 어드레스를 블럭 어드레스(block address), 페이지를 선택하기 위한 어드레스를 페이지 어드레스(page address)라 한다. 블럭 어드레스 그리고 페이지 어드레스는 메모리 셀 어레이(110)의 행 어드레스(row address)가 된다.
전압 발생기(140)는 읽기, 쓰기, 소거 동작 시에 비트 라인(bit line) 또는 워드 라인(word line)에 제공될 바이어스(bias) 전압을 발생한다. 예를 들면, 읽기 동작 시에, 전압 발생기(140)는 선택 워드 라인에 제공되는 선택 읽기 전압(VRD)과 비선택 워드 라인으로 제공되는 비선택 읽기 전압(VREAD)을 발생한다. 다른 예로써, 프로그램 검증 동작 시에, 전압 발생기(140)는 선택 워드 라인에 제공되는 프로그램 검증 전압(VVRF)을 발생한다. 다른 예로써, 읽기, 쓰기, 소거 동작 시에, 전압 발생기(140)는 선택 비트 라인 그리고 비선택 비트 라인에 제공되는 비트 라인 전압(B/L VOLT)을 발생한다. 비트 라인 전압은 데이터 입출력 회로(120)를 통하여 비트 라인에 제공된다.
제어 로직(150)은 외부 장치(예를 들면, 호스트, 메모리 컨트롤러, 메모리 인터페이스)의 커맨드(CMD) 및 제어 신호(CTRL)에 응답하여 플래시 메모리 장치(100)의 제반 동작을 제어한다. 예를 들면, 제어 로직(150)은 플래시 메모리 장치(100)의 읽기, 쓰기(또는 프로그램), 소거(또는 이레이즈) 동작을 제어한다. 이러한 동작을 위하여, 제어 로직(150)은 데이터 입출력 회로(120), 행 디코더(130), 전압 발생기(140), 공통 소스 라인 전압 감지기(160), 그리고 공통 소스 라인 보상 로직(170)을 제어한다.
공통 소스 라인 전압 감지기(160)는 메모리 셀 어레이(110)의 공통 소스 라인(common source line: CSL)과 연결된다. 공통 소스 라인 전압 감지기(160)는 제어 로직(150)의 제어에 따라 공통 소스 라인(CSL)의 전압을 감지한다. 예를 들면, 프로그램 검증 동작 또는 읽기 동작 시에, 공통 소스 라인 전압 감지기(160)는 공통 소스 라인(CSL)의 노이즈 전압(이하, 공통 소스 라인 전압(VCSL)이라 칭함)을 감지한다. 감지된 공통 소스 라인 전압(VCSL)은 아날로그 디지털 변환기(analog digital converter: ADC)를 통하여 디지털 값으로 변환될 수 있다.
공통 소스 라인 보상 로직(170)은 전압 발생기(140)와 연결된다. 공통 소스 라인 보상 로직(170)은 제어 로직(150)의 제어에 따라 공통 소스 라인 전압(VCSL)을 선택 워드 라인 또는 선택 비트 라인에 보상한다. 워드 라인 또는 비트 라인에 제공되는 바이어스 전압은 플래시 메모리 장치(100)의 접지(ground)를 기준으로 발생된다. 그러나, 메모리 셀은 공통 소스 라인(CSL)을 기준으로 동작한다. 이러한 접지와 공통 소스 라인(CSL)의 전압차를 줄이기 위하여, 공통 소스 라인 보상 로직(170)은 공통 소스 라인 전압(VCSL)을 선택 워드 라인 또는 선택 비트 라인에 보상한다.
본 발명의 실시 예에 따르면, 공통 소스 라인 보상 로직(170)은 행 어드레스(row address)에 따라 보상될 공통 소스 라인 전압(VCPS)을 제어한다. 프로그램 검증 동작 또는 읽기 동작 시에, 동작되는 메모리 셀들의 소스(source)에 흐르는 온 셀 전류는 공통 소스 라인(CSL)을 통해 접지로 흐른다. 온 셀 전류는 기생 저항 등으로 인해 감소될 수 있다. 즉, 기생 저항 등으로 인해, 동작되는 메모리 셀들의 소스에 흐르는 전류와 공통 소스 라인에 흐르는 전류는 서로 다른 값을 갖는다. 여기에서, 기생 저항 성분은 행 어드레스에 따라 달라진다. 공통 소스 라인 보상 로직(170)은 행 어드레스에 따른 기생 저항 성분을 참조하여 보상될 공통 소스 라인 전압(VCPS)을 결정한다. 이러한 동작은 후술되는 도 7을 통하여 상세히 설명될 것이다.
도 2는 플래시 메모리 장치의 메모리 셀 어레이의 구조를 보여주기 위한 회로도이다.
도 2를 참조하면, 메모리 셀 어레이(110)에 포함되는 하나의 메모리 블럭이 예시적으로 도시되어 있다. 메모리 셀 어레이(110)는 복수의 메모리 블럭들을 포함하고, 각각의 메모리 블럭은 복수의 셀 스트링들(cell strings)을 포함한다.
각각의 셀 스트링은 비트 라인(bit line: BL)과 공통 소스 라인(common source line: CSL) 사이에 연결되어 있는 복수의 메모리 셀들을 포함한다. 각각의 셀 스트링은 스트링 선택 라인(string select line: SSL)에 연결되는 스트링 선택 트랜지스터(string select transistor: SST), 복수의 워드 라인들(word lines: WL0~WLn)에 연결되는 복수의 메모리 셀들 그리고 접지 선택 라인(ground select line: GSL)에 연결되는 접지 선택 트랜지스터(ground select transistor: GST)를 포함한다.
스트링 선택 트랜지스터(SST)는 복수의 비트 라인들(BL0~BLm)에 연결되고, 접지 선택 트랜지스터(GST)는 공통 소스 라인(CSL)에 연결된다. 또한, 저항들(RP0~RPm)은 공통 소스 라인(CSL)에 존재하는 저항 성분을 나타낸다. 예를 들면, 저항들(RP0~RPm)은 공통 소스 라인(CSL)의 기생 저항 또는 기생 커패시턴스(이하, 기생 저항 등이라 칭함)를 나타낸다.
프로그램 검증 동작 또는 읽기 동작 시에, 셀 스트링에 흐르는 전류량은 온 셀(on cell)의 수에 따라 달라진다. 그리고 공통 소스 라인 전압(VCSL)은 셀 스트링에 흐르는 전류량에 따라 달라진다. 온 셀의 수에 따른 공통 소스 라인 전압(VCSL)의 변화를 살펴보기 위해, 다음과 같은 두 가지 가정을 한다. 첫째로, 선택 워드 라인(WL0)에 연결되어 있는 메모리 셀(M0)은 소거 상태이며, 선택 워드 라인(WL0)에 연결되어 있는 메모리 셀(M1)은 프로그램 상태이다. 둘째로, 선택 워드 라인(WL0)에 연결되어 있는 메모리 셀이 온 셀일 때, 각각의 셀 스트링을 통해 흐르는 전류는 i0, i1이라고 가정한다.
이러한 가정에 따르면, 온 셀의 수에 따라 공통 소스 라인 전압(VCSL)은 달라진다. 예를 들어, 비트 라인(BL0)의 선택 워드 라인(WL0)에 연결된 메모리 셀(M0)만 온 셀(on cell)이고, 비트 라인(BL1)의 선택 워드 라인(WL0)에 연결된 메모리 셀(M1)이 오프 셀(off cell)이면, 공통 소스 라인 전압(VCSL)은 (i0×RP0)가 된다. 다른 예로써, 비트 라인들(BL0, BL1)의 선택 워드 라인(WL0)에 연결된 메모리 셀들(M0, M1)이 온 셀이면, 공통 소스 라인 전압(VCSL)은 (i0×RP0)＋(i1×RP1)가 된다. 이는 읽기 또는 프로그램 검증 동작 시에, 온 셀의 수가 달라지면 공통 소스 라인 전압(VCSL)도 달라질 수 있음을 의미한다.
도 3은 메모리 셀의 문턱 전압의 오류를 보여주기 위한 도면이다.
도 3을 참조하면, 메모리 셀 어레이(도 1의 110 참조)에 포함되는 하나의 메모리 셀이 예시적으로 도시되어 있다. 공통 소스 라인(CSL)에 전류가 흐를 때, 기생 저항 등으로 인해 공통 소스 라인(CSL)의 전압 변화가 발생할 수 있다. 이러한 공통 소스 라인의 전압 변화는 공통 소스 라인(CSL)의 노이즈 전압, 즉, 공통 소스 라인 전압(VCSL)이 된다.
한편, 메모리 셀의 제어 게이트(G)는 전압 발생기(도 1의 140 참조)로부터 제공되는 전압에 따라 제어된다. 전압 발생기(140)는 접지(GND)를 기준으로 전압(VGG)을 발생한다. 그러나, 메모리 셀의 프로그램 검증 동작 또는 읽기 동작 시에 형성되는 채널(channel)은 메모리 셀의 제어 게이트(G)와 소스(S)간 전압차(VGS)에 따라 제어된다. 따라서 메모리 셀의 제어 게이트(G)에 실제 공급된 전압(VGG)과 메모리 셀의 채널 형성에 영향을 미치는 전압(VGS)간에 전압차(VCSL)가 존재한다.
이러한 공통 소스 라인 전압(VCSL)은 프로그램 검증 동작 또는 읽기 동작 시에 데이터 입출력 회로(도 1의 120)의 감지 오류를 발생시킬 수 있다. 이 공통 소스 라인 전압(VCSL)은 메모리 셀들의 데이터에 따른 온 또는 오프 상태에 의존한다. 따라서, 공통 소스 라인 전압(VCSL)은 전압이 일정하지 않고, 잦은 변화가 일어나며, 쉽게 제거될 수 없다.
도 4는 선택 워드 라인에 프로그램 검증 전압이 인가될 때 온 셀의 수를 보여주기 위한 도면이다.
도 4를 참조하면, 두 비트 이상의 데이터를 저장하는 멀티 레벨 셀(multi level cell: MLC)의 문턱 전압 분포가 예시되어 있다. 메모리 셀은 문턱 전압에 따라 소거 상태(E)와 복수의 프로그램 상태들(P1, P2, P3) 중 하나의 상태로 프로그램된다. 읽기 동작 시에, 선택 워드 라인에는 선택 읽기 전압(VRD1, VRD2, VRD3)이 제공된다. 제 1 선택 읽기 전압(VRD1)은 소거 상태(E)와 제 1 프로그램 상태(P1) 사이의 전압에 대응되고, 제 2 선택 읽기 전압(VRD2)은 제 1 프로그램 상태(P1)와 제 2 프로그램 상태(P2) 사이의 전압에 대응되고, 제 3 선택 읽기 전압(VRD3)은 제 2 프로그램 상태(P2)와 제 3 프로그램 상태(P3) 사이의 전압에 대응된다.
한편, 프로그램 검증 동작 시에, 선택 워드 라인에는 프로그램 검증 전압(VVRF1, VVRF2, VVRF3)이 제공된다. 제 1 프로그램 검증 전압(VVRF1)은 메모리 셀을 제 1 프로그램 상태(P1)로 프로그램하기 위한 검증 전압이고, 제 2 프로그램 검증 전압(VVRF2)은 메모리 셀을 제 2 프로그램 상태(P2)로 프로그램하기 위한 검증 전압이고, 제 3 프로그램 검증 전압(VVRF3)은 메모리 셀을 제 3 프로그램 상태(P3)로 프로그램하기 위한 검증 전압이다.
제 1 프로그램 검증 전압(VVRF1)이 인가될 때, 메모리 셀들 중에서 온 셀로 식별되는 셀들은 빗금 친 부분에 포함되는 셀들이다. 즉, 소거 상태(E)에 있는 메모리 셀과, 제 1 프로그램 상태(P1)로 프로그램될 셀 중에서 문턱 전압이 아직 제 1 프로그램 검증 전압(VVRF1)을 넘지 못한 메모리 셀(P1')이 온 셀로 될 수 있다. 도 4에서는 선택 메모리 셀을 제 1 프로그램 상태(P1)로 프로그램하기 위한 프로그램 검증 동작 시에 온 셀의 분포를 보여주고 있으나, 제 2 및 제 3 프로그램 상태들(P2, P3)에서도 온 셀의 분포는 동일하게 나타난다.
도 2에서 설명한 바와 같이, 공통 소스 라인(CSL)은 일반적으로 메탈 라인(metal line)을 통해 접지 단자에 연결된다. 메탈 라인에는 저항 성분이 존재하기 때문에, 공통 소스 라인(CSL)에 전류가 흐르면 공통 소스 라인 전압(VCSL)의 변화가 발생한다. 여기에서, 공통 소스 라인 전압(VCSL)은 온 셀로 인한 셀 전류에 비례한다. 예를 들면, 선택 워드 라인에 연결된 메모리 셀들의 온 셀의 수가 많아져서 공통 소스 라인(CSL)에 흐르는 전류량이 증가하면, 공통 소스 라인 전압(VCSL)이 증가할 수 있다. 이러한 공통 소스 라인 전압(VCSL)의 변화는 공통 소스 라인(CSL)에 존재하는 노이즈 전압이 된다.
도 5는 공통 소스 라인에 존재하는 노이즈 전압의 영향을 받는 메모리 셀의 문턱 전압 분포를 보여주기 위한 도면이다.
도 5를 참조하면, 충분히 프로그램되지 않은 메모리 셀들의 문턱 전압 분포가 도시되어 있다.
전술한 바와 같이, 프로그램 검증 동작 시에 온 셀의 수가 많아지면 공통 소스 라인(CSL)에 흐르는 전류량이 증가한다. 공통 소스 라인(CSL)에 흐르는 전류량이 증가하면, 기생 저항 등의 영향으로 인해 공통 소스 라인 전압(VCSL)이 높아진다. 공통 소스 라인 전압(VCSL)이 높아지면, 데이터 입출력 회로(도 1의 120 참조)가 감지(sensing)하는 전류량이 감소한다.
데이터 입출력 회로(120)가 감지하는 전류량이 감소하면, 메모리 셀의 문턱 전압 분포가 제 1 프로그램 상태(P1)에 도달한 것으로 간주 되어 프로그램 동작이 완료될 수 있다. 즉, 메모리 셀이 충분히 프로그램되지 않았음에도 불구하고 프로그램 된 것으로 검증하게 되어 프로그램 동작이 완료될 수 있다. 이 경우, 도 5의 점선 안의 빗금친 부분에 분포하는 메모리 셀들로 인해 메모리 셀의 문턱 전압 분포가 넓어진다. 프로그램 동작이 완료된 후에, 프로그램 검증 전압(VVRF1)을 넘지 못한 상태의 메모리 셀들은 프로그램되지 않은 메모리 셀로 읽혀질 수 있다.
도 5에서는 제 1 프로그램 상태(P1)만을 보여주고 있으나, 제 2 및 제 3 프로그램 상태들(P2, P3)의 프로그램 동작에 있어서도 이러한 오동작은 동일하게 나타날 수 있다.
도 6은 본 발명의 실시 예에 따른 공통 소스 라인 전압 감지기의 동작을 예시적으로 보여주기 위한 도면이다.
도 6을 참조하면, 프리차지(precharge) 단계, 디벨롭(develop) 단계가 도시되어 있다. 플래시 메모리 장치의 프로그램 동작은 선택 메모리 셀에 데이터를 프로그램하는 동작 그리고 프로그램된 상태를 검증하는 프로그램 검증 동작을 포함한다. 프로그램 검증 동작은 프리차지(precharge) 단계 그리고 디벨롭(develop) 단계를 포함한다. 프로그램 검증 동작은 도시된 프리차지 단계 그리고 디벨롭 단계 이외에도, 센싱(sensing) 단계 그리고 디스차지(discharge) 단계를 더 포함한다. 프로그램 검증 동작은 이러한 단계가 더욱 세분화되어 수행될 수 있다. 또한, 이러한 프로그램 검증 동작은 읽기 동작과 동일한 방법으로 수행될 수 있다.
공통 소스 라인 전압 감지기(도 1의 160 참조)의 감지 동작은 프리차지 단계 그리고 디벨롭 단계에서 수행된다. 여기에서, 프리차지 단계는 선택 비트 라인을 소정의 전압으로 프리차지시키는 단계이고, 디벨롭 단계는 선택 워드 라인에 프로그램 검증 전압(VVRF)이 그리고 비선택 워드 라인에 비선택 읽기 전압(VREAD)이 인가되는 단계이다. 메모리 셀들은 인가되는 프로그램 검증 전압(VVRF) 그리고 비선택 읽기 전압(VREAD)에 따라 온 셀 또는 오프 셀로 변화된다.
메모리 셀이 프로그램 검증 전압(VVRF) 그리고 비선택 읽기 전압(VREAD)에 의해 온 셀이 되는 경우 프리차지된 선택 비트 라인은 디스차지된다. 디스차지되는 전류는 공통 소스 라인(CSL)을 통해 온 셀 전류를 형성한다. 이러한 온 셀 전류에 의해 공통 소스 라인(CSL)에 공통 소스 라인 전압(VCSL)이 발생하게 된다. 공통 소스 라인 전압 감지기(160)는 메모리 셀 어레이의 공통 소스 라인(CSL)에 연결된다. 따라서, 프리차지 단계 또는 디벨롭 단계 동안, 공통 소스 라인 전압 감지기(160)는 제어 로직(도 1의 150 참조)의 제어에 따라 공통 소스 라인 전압(VCSL)을 감지한다.
공통 소스 라인 전압 감지기(160)는 아날로그 디지털 변환기(analog digital converter: ADC)를 포함한다. 감지된 공통 소스 라인 전압(VCSL)은 아날로그 디지털 변환기(ADC)를 통하여 디지털 값으로 변환된다. 디지털 값으로 변환된 공통 소스 라인 전압(VCSL)은 공통 소스 라인 보상 로직(도 1의 170 참조)에 제공된다.
도 7은 본 발명의 실시 예에 따른 공통 소스 라인 보상 로직을 예시적으로 보여주기 위한 블럭도이다.
도 7을 참조하면, 공통 소스 라인 보상 로직(170)은 보상 회로(171), 롬(172), 그리고 산술 회로(173)를 포함한다.
보상 회로(171)는 공통 소스 라인 전압 감지기(도 1의 160 참조)로부터 공통 소스 라인의 노이즈 전압, 즉, 감지된 공통 소스 라인 전압(VCSL)을 입력받는다. 보상 회로(171)는 제어 로직(도 1의 150 참조)으로부터 셋 코드(set code) 그리고 행 어드레스(row address)를 입력받는다. 여기에서, 셋 코드는 제어 로직(150)이 전압 발생기(140)를 제어하는 제어 신호이다. 즉, 전압 발생기(140)가 발생하는 선택 워드 라인에 제공되는 바이어스 전압 또는 선택 비트 라인에 제공되는 바이어스 전압의 전압 레벨을 결정하는 신호이다. 또한, 행 어드레스는 블럭을 선택하기 위한 블럭 어드레스(block address), 페이지를 선택하기 위한 페이지 어드레스(page address)를 포함한다.
보상 회로(171)는 제어 로직(150)으로부터 입력된 행 어드레스를 해독(decode)하여 현재 프로그램 검증 동작 중인(또는 읽기 동작 중인) 행 어드레스를 판단한다. 보상 회로(171)는 판단된 행 어드레스에 따라 롬(172)에 저장된 해당 어드레스의 정보를 로드(load)한다. 롬(172)에는 각각의 행 어드레스에 대한 산술 정보(arithmetic data)가 저장되어 있다. 예를 들면, 공통 소스 라인(CSL)의 전압을 감지하는 노드(node)와 각각의 행 어드레스에 해당하는 메모리 셀들의 소스 노드 간의 저항비(resistance ratio), 메모리 셀의 백 바이어스(back-bias) 특성, 온도 변화에 따른 공통 소스 라인 특성, 전압 변화에 따른 공통 소스 라인 특성 등이 저장된다.
공통 소스 라인 전압(VCSL)이 도 6에 도시된 바와 같이 일정 구간 안에서 리플(ripple)되어 입력되는 경우, 보상 회로(171)는 리플되어 입력된 공통 소스 라인 전압(VCSL)이 미리 설정된 전압 범위에 포함되는지 판단한다. 보상 회로(171)는 설정된 전압 범위에 포함되는 공통 소스 라인 전압(VCSL)은 하나의 공통 소스 라인 전압(VCSL)으로 처리한다. 예를 들면, 입력되는 공통 소스 라인 전압(VCSL)이 100mV와 200mV 사이에서 리플되는 경우, 보상 회로(171)는 입력되는 공통 소스 라인 전압(VCSL)을 평균값인 150mV로 처리할 수 있다.
보상 회로(171)는 로드된 행 어드레스에 대한 산술 정보와 입력된 공통 소스 라인 전압(VCSL)을 바탕으로 선택 워드 라인 또는 선택 비트 라인에 보상될 공통 소스 라인 전압(VCPS)을 결정한다. 예를 들면, 로드된 행 어드레스에 대한 산술 정보를 이용하여 입력된 공통 소스 라인 전압(VCSL)의 감소 또는 증가를 연산한다. 이러한 연산은 산술 회로(173)를 통하여 이루어진다. 산술 회로(173)는 가산기(adder), 감산기(substracter), 승산기(multiplier), 제산기(divider)를 포함한다.
보상 회로(171)는 보상될 공통 소스 라인 전압(VCPS)이 결정되면, 전압 발생기(140)를 제어하는 제어 신호를 전압 발생기(140)에 제공한다. 예를 들면, 입력된 선택 워드 라인 전압에 보상될 공통 소스 라인 전압(VCPS)이 더해진 전압이 발생되도록 새로운 제어 신호(set code')를 제공한다. 다른 예로써, 입력된 선택 비트 라인 전압에 보상될 공통 소스 라인 전압(VCPS)이 더해진 전압이 발생되도록 새로운 제어 신호(set code')를 제공한다. 전압 발생기(140)는 제공받은 새로운 셋 코드(set code')로 선택 워드 라인 또는 선택 비트 라인에 제공되는 바이어스 전압을 발생한다.
공통 소스 라인 보상 로직(170)의 이러한 공통 소스 라인 전압(VCSL) 보상 동작은 디벨롭 단계(도 6 참조)가 종료되기 전에 완료된다. 따라서, 디벨롭 단계 후에 수행되는 센싱 단계에서 선택 워드 라인 또는 선택 비트 라인에 공통 소스 라인 전압(VCSL)이 보상된 전압이 제공될 수 있다. 여기에서, 센싱 단계는 선택 메모리 셀이 프로그램되었는지, 프로그램되지 않았는지를 판단하는 단계이다.
도 8 및 도 9는 본 발명의 실시 예에 따른 공통 소스 라인 보상 로직의 동작을 보여주기 위한 도면이다.
도 8 및 도 9를 참조하면, 메모리 셀 어레이(110)의 복수의 블럭들이 도시되어있다. 블럭들(BLK0~BLKn) 각각은 복수의 셀 스트링들이 연결된 공통 소스 라인(CSL)을 포함한다. 블럭들 각각의 공통 소스 라인(CSL)들은 서로 연결된다. 즉, 설명의 간략화를 위하여 비록 도면에는 도시되지 않았지만, 블럭들 각각의 공통 소스 라인(CSL)들은 매쉬(mash) 구조와 같이 복수의 메탈 라인들을 통하여 서로 연결된다. 연결된 공통 소스 라인(CSL)들은 공통 소스 라인 드라이버(도시되지 않음)를 통하여 접지(ground)에 연결된다.
공통 소스 라인 전압 감지기(도 1의 160 참조)는 감지 노드(DCSL)에서 공통 소스 라인 전압(VCSL)을 감지한다. 감지 노드(DCSL)는 연결된 공통 소스 라인(CSL)들 중 임의의 지점에 설정될 수 있다. 본 발명의 실시 예에 따르면, 접지와, 블럭들 중 접지와 가장 가까운 곳에 위치한 블럭의 공통 소스 라인 사이에 감지 노드(DCSL)가 설정된다. 감지 노드(DCSL)에서 감지된 공통 소스 라인 전압(VCSL)은 공통 소스 라인 보상 로직(도 1의 170 참조)에 제공된다.
공통 소스 라인 보상 로직(170)의 동작에 대한 이해를 돕기 위하여, 공통 소스 라인 보상 로직(170)에 행 어드레스로 블럭0(BLK0)의 페이지0(P0)의 어드레스가 입력되고, 공통 소스 라인 전압(VCSL)으로 50mV가 입력된 경우를 예로써 설명한다.
보상 회로(171)는 입력된 행 어드레스, 즉, 블럭0(BLK0)의 페이지0(P0)에 해당하는 산술 정보를 롬(172)에서 로드한다. 로드된 산술 정보는 감지 노드(DCSL)와 블럭0(BLK0)의 페이지0(P0)의 노드(MS0) 간의 저항비일 것이다. 여기에서, 노드(MS0)는 메모리 셀(M0)의 소스(source) 단에 위치한다. 또한, 저항비는 블럭들 각각의 공통 소스 라인들에 존재하는 기생 저항 등을 고려하여 계산되거나, 측정된 값이다. 또는, 저항비는 블럭들 각각의 공통 소스 라인들을 연결하는 메탈 라인들에 존재하는 기생 저항 등을 고려하여 계산되거나, 측정된 값이다. 또는, 저항비는 메모리 셀들에 존재하는 기생 저항 등을 고려하여 계산되거나, 측정된 값이다. 도 8 및 도 9에서는 저항비가 등가 저항(RE)을 이용하여 도시되어 있다.
보상 회로(171)는 입력된 공통 소스 라인 전압(VCSL)과 로드된 산술 정보를 참조하여, 보상될 공통 소스 라인 전압(VCPS)을 연산한다. 연산 동작은 산술 회로(173)를 통해 수행된다. 보상될 공통 소스 라인 전압(VCPS)의 연산 동작을 예를 들면, 전압 분배 법칙(voltage divider law)을 이용한 수학식 1과 같다.
Figure pat00001
여기에서, 수식 VCPS×(2RE/RE+2RE)는 블럭0의 공통 소스 라인(BLK0 CSL)에서의 전압 값이며, 100mV일 것이다. 또한, 보상될 공통 소스 라인 전압(VCPS)은 블럭0(BLK0)의 페이지0(P0)의 노드(MS0)에서의 전압 값이며, 150mV일 것이다.
롬(172)에는, 수학식 1에 기재된 바와 같이, 공통 소스 라인 전압을 감지하는 노드와 선택 메모리 셀들의 소스 노드 간의 저항비가 저장된다. 다른 예로써, 롬(172)에는, 수학식 1과 같이, 입력되는 공통 소스 라인 전압(VCSL)으로 메모리 셀들의 소스 노드의 전압을 유추할 수 있는 수학식이 저장될 수 있다. 롬(172)에는 행 어드레스 그리고 복수의 공통 소스 라인 전압(VCSL)에 대한 산술 정보들이 저장된다. 롬(172)은 불휘발성 메모리 장치(예를 들면, 플래시 메모리 장치, FRAM, MRAM, PRAM)로 구성될 수 있다.
산술 회로(173)의 연산 결과에 따라 보상될 공통 소스 라인 전압(VCPS)이 150mV로 결정되면, 보상 회로(171)는 선택 워드 라인 또는 선택 비트 라인에 바이어스 전압이 제공되도록 전압 발생기(도 1의 140)를 제어한다. 즉, 150mV가 보상된 바이어스 전압이 선택 워드 라인 또는 선택 비트 라인에 제공되도록 전압 발생기(140)를 제어한다.
본 발명의 실시 예에 따르면, 공통 소스 라인 보상 로직(170)은 선택 워드 라인 또는 선택 비트 라인에 제공되는 바이어스 전압에 공통 소스 라인의 노이즈 전압을 보상한다. 보상되는 공통 소스 라인의 노이즈 전압은 행 어드레스에 따라 가변적으로 보상된다. 프로그램 검증 동작 또는 읽기 동작 시에, 동작되는 메모리 셀들의 소스에 흐르는 온 셀 전류는 공통 소스 라인을 통해 접지로 흐르면서 감소된다. 공통 소스 라인들 그리고 메모리 셀들에 존재하는 기생 저항 등이 온 셀 전류의 감소 원인이 된다. 따라서, 프로그램 검증 동작 또는 읽기 동작 시에, 공통 소스 라인 보상 로직(170)은 감소되기 전의 온 셀 전류가 선택 메모리 셀에 흐르도록, 선택 워드 라인 또는 선택 비트 라인에 제공되는 바이어스 전압에 공통 소스 라인의 노이즈 전압을 보상한다.
도 10은 본 발명의 실시 예에 따른 플래시 메모리 장치를 포함하는 사용자 장치를 예시적으로 보여주는 블럭도이다.
도 10을 참조하면, 사용자 장치(User Device, 1000)는 시스템 버스(System Bus, 1100), 중앙 처리 장치(Central Processing Unit, 1200), 램(Random Access Memory, 1300), 사용자 인터페이스(User Interface, 1400), 데이터 저장 장치(1600) 및 전원 장치(Power Supply, 1900)를 포함한다.
데이터 저장 장치(1600)는 시스템 버스(1100)를 통해 사용자 장치(1000)에 전기적으로 연결된다. 데이터 저장 장치(1600)는 메모리 컨트롤러(1700) 및 불휘발성 메모리 장치(1800)를 포함한다. 데이터 저장 장치(1600)는 복수의 불휘발성 메모리 장치들을 포함할 수 있다. 불휘발성 메모리 장치(1800)에는 사용자 인터페이스(1400)를 통해서 제공되거나 또는 중앙 처리 장치(1200)에 의해서 처리된 데이터가 메모리 컨트롤러(1700)를 통해 저장된다. 불휘발성 메모리 장치(1800)에 저장된 데이터는 메모리 컨트롤러(1700)를 통해 중앙 처리 장치(1200) 또는 사용자 인터페이스(1400)에 제공된다.
램(1300)은 중앙 처리 장치(1200)의 동작 메모리(working memory)로 사용된다. 전원 장치(1900)는 사용자 장치(1000)에 동작 전원을 공급한다. 예를 들면, 베터리(battery)와 같은 전원 공급 장치로 구성된다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 사용자 장치에는 응용 칩셋(application chipset), 카메라 이미지 프로세서(camera image processor) 등이 더 제공될 수 있음은 잘 이해될 것이다.
도 11은 본 발명의 실시 예에 따른 플래시 메모리 장치를 포함하는 메모리 시스템을 예시적으로 보여주는 블럭도이다.
도 11을 참조하면, 메모리 시스템(2000)은 메모리 컨트롤러(2200) 및 불휘발성 메모리 장치를 포함한다. 메모리 시스템(2000)은 복수의 불휘발성 메모리 장치들을 포함할 수 있다. 본 발명의 실시 예에 따른 메모리 시스템(2000)은 두 개의 불휘발성 메모리 장치들(2900, 2950)을 포함한다. 설명의 간략화를 위하여 하나의 불휘발성 메모리 장치(2900)가 예로써 설명될 것이다.
메모리 컨트롤러(2200)는 호스트(host, 2100) 및 불휘발성 메모리 장치(2900)에 연결된다. 호스트(2100)로부터의 요청에 응답하여, 메모리 컨트롤러(2200)는 불휘발성 메모리 장치(2900)를 액세스하도록 구성된다. 예를 들면, 메모리 컨트롤러(2200)는 불휘발성 메모리 장치(2900)의 읽기, 쓰기 그리고 소거 동작을 제어하도록 구성된다. 메모리 컨트롤러(2200)는 불휘발성 메모리 장치(2900) 및 호스트(2100) 사이에 인터페이스를 제공하도록 구성된다. 메모리 컨트롤러(2200)는 불휘발성 메모리 장치(2900)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
메모리 컨트롤러(2200)는 램(random access memory: RAM), 중앙처리장치(central processing unit: CPU), 호스트 인터페이스(host interface), 에러 정정 블럭(error correcting code: ECC), 그리고 메모리 인터페이스(memory interface)와 같은 잘 알려진 구성 요소들을 포함할 수 있다. 램(1600)은 중앙 처리 장치(1400)의 동작 메모리(working memory)로써 이용될 수 있다. 중앙 처리 장치(1400)는 메모리 컨트롤러(2200)의 제반 동작을 제어한다.
호스트 인터페이스(1300)는 호스트(2100) 와 메모리 컨트롤러(2200) 사이의 데이터 교환을 수행하기 위한 프로토콜(protocol)을 포함할 수 있다. 예를 들면, 메모리 컨트롤러(2200)는 USB(Universal Serial Bus) 프로토콜, MMC(Multimedia Card) 프로토콜, PCI(Peripheral Component Interconnection) 프로토콜, PCI-E(PCI-Express) 프로토콜, ATA(Advanced Technology Attachment) 프로토콜, SATA(Serial ATA) 프로토콜, SCSI(Small Computer Small Interface) 프로토콜, ESDI(Enhanced Small Disk Interface) 프로토콜, 그리고 IDE(Integrated Drive Electronics) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들면, 호스트)와 통신하도록 구성될 수 있다.
에러 정정 블럭(1700)은 불휘발성 메모리 장치(2900)로부터 읽어진 데이터의 오류를 검출하고, 정정하도록 구성될 수 있다. 에러 정정 블럭(1700)은 메모리 컨트롤러(2200)의 구성 요소로 제공될 수 있다. 다른 예로써, 에러 정정 블럭(1700)은 불휘발성 메모리 장치(2900)의 구성 요소로 제공될 수 있다. 메모리 인터페이스(1500)는 불휘발성 메모리 장치(2900)와 메모리 컨트롤러(2200)를 인터페이싱(interfacing)할 수 있다.
메모리 시스템(2000)의 구성 요소들이 위에서 언급된 구성 요소들에 국한되지 않음은 잘 이해될 것이다. 예를 들면, 메모리 시스템(2000)은 초기 부팅 동작에 필요한 코드 데이터(code data) 그리고 호스트(2100)와의 인터페이싱을 위한 데이터를 저장하는 ROM(read only memory)을 더 포함할 수 있다. 또한, 메모리 시스템(2000)의 휴대성을 높이기 위하여 베터리(battery)와 같은 전원 공급 장치를 더 포함할 수 있다.
메모리 컨트롤러(2200) 및 불휘발성 메모리 장치(2900)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 메모리 컨트롤러(2200) 및 불휘발성 메모리 장치(2900)는 하나의 반도체 장치로 집적되어 PCMCIA(personal computer memory card international association) 카드, CF(compact flash) 카드, 스마트 미디어(smart media) 카드, 메모리 스틱(memory stick), 멀티 미디어(multi media) 카드(MMC, RS-MMC, MMC-micro), SD(secure digital) 카드(SD, Mini-SD, Micro-SD, SDHC), UFS(niversal flash storage) 등을 구성할 수 있다.
다른 예로써, 메모리 시스템(2000)은 반도체 드라이브(solid state drive: SSD), 컴퓨터(computer), 휴대용 컴퓨터(portable computer), UMPC(ultra mobile personal computer), 워크스테이션(work station), 넷북(net book), PDA(personal digital assistant), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 카메라(digital camera), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크(home network)를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크(computer network)를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크(telematics network)를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 시스템(computer system)을 구성하는 다양한 구성 요소들 중 하나, RFID(radio frequency identification) 장치 또는 임베디드 시스템(embedded system)에 적용될 수 있다.
다른 예로써, 불휘발성 메모리 장치(2900) 또는 메모리 시스템(2000)은 다양한 형태들의 패키지(package)로 실장될 수 있다. 예를 들면, 불휘발성 메모리 장치(2900) 또는 메모리 시스템(2000)은 POP(package on package), ball grid arrays(BGAs), chip scale packages(CSPs), plastic leaded chip carrier(PLCC), plastic dual in-line package(PDIP), die in waffle pack, die in wafer form, chip on board(COB), ceramic dual in-line package(CERDIP), plastic metric quad flat package(MQFP), thin quad flat package(TQFP), small outline IC(SOIC), shrink small outline package(SSOP), thin small outline package(TSOP), thin quad flat package(TQFP), system in package(SIP), multi chip package(MCP), wafer-level fabricated package(WFP), wafer-level processed stack package(WSP) 등과 같은 방식으로 패키지되어 실장될 수 있다.
100 : 플래시 메모리 장치
110 : 메모리 셀 어레이
120 : 데이터 입출력 회로
130 : 행 디코더
140 : 전압 발생기
150 : 제어 로직
160 : 공통 소스 라인 전압 감지기
170 : 공통 소스 라인 보상 로직
171 : 보상 회로
172 : 롬
173 : 산술 회로

Claims (10)

  1. 비트 라인과 공통 소스 라인 사이에 직렬로 연결되는 복수의 메모리 셀들;
    상기 복수의 메모리 셀들의 게이트에 각각 연결되는 복수의 워드 라인들;
    상기 공통 소스 라인에 연결되며, 공통 소스 라인 전압을 감지하기 위한 공통 소스 라인 전압 감지기; 그리고
    행 어드레스를 참조하여 상기 감지된 공통 소스 라인 전압을 조정하고, 상기 조정된 공통 소스 라인 전압에 따라 상기 비트 라인 또는 상기 복수의 워드 라인들에 제공되는 전압을 가변하기 위한 공통 소스 라인 보상 로직을 포함하는 불휘발성 메모리 장치.
  2. 제 1 항에 있어서,
    상기 감지된 공통 소스 라인 전압은, 상기 공통 소스 라인 전압을 감지하는 감지 노드와 선택된 메모리 셀의 소스 간에 형성되는 저항비에 의해서 조정되는 불휘발성 메모리 장치.
  3. 제 1 항에 있어서,
    상기 공통 소스 라인 보상 로직은 상기 조정된 공통 소스 라인 전압이 상기 행 어드레스에 의해 선택된 워드 라인에 제공되는 전압에 부가되도록 제어하는 불휘발성 메모리 장치.
  4. 제 1 항에 있어서,
    상기 공통 소스 라인 보상 로직은 상기 조정된 공통 소스 라인 전압이 상기 비트 라인에 제공되는 프리차지 전압에 부가되도록 제어하는 불휘발성 메모리 장치.
  5. 제 1 항에 있어서,
    상기 복수의 메모리 셀들은 복수의 블럭들로 구분되며,
    상기 복수의 블럭들 각각의 공통 소스 라인들은 적어도 하나의 메탈 라인들에 의해 전기적으로 연결되는 불휘발성 메모리 장치.
  6. 제 1 항에 있어서,
    상기 메모리 셀들의 프로그램 성공 여부를 판단하는 센싱 단계 이전에 상기 비트 라인 또는 상기 복수의 워드 라인들에 제공되는 전압이 가변되는 불휘발성 메모리 장치.
  7. 제 1 항에 있어서,
    상기 공통 소스 라인 보상 로직은,
    산술 정보를 저장하기 위한 롬; 그리고
    상기 산술 정보를 바탕으로 상기 감지된 공통 소스 라인 전압을 조정하기 위한 연산을 수행하는 산술 회로를 포함하는 불휘발성 메모리 장치.
  8. 제 7 항에 있어서,
    상기 메모리 셀들의 행 어드레스 그리고 상기 공통 소스 라인 전압의 크기에 대한 산술 정보가 상기 롬에 저장되는 불휘발성 메모리 장치.
  9. 불휘발성 메모리 장치의 읽기 방법에 있어서:
    선택 메모리 셀에 연결된 비트 라인을 프리차지하는 단계;
    상기 선택된 메모리 셀에 연결된 워드 라인에 전압을 인가하는 단계;
    상기 선택된 메모리 셀이 연결된 공통 소스 라인의 전압을 감지하는 단계; 그리고
    상기 감지된 공통 소스 라인 전압이 상기 선택된 메모리 셀의 행 어드레스에 따라 조정되고, 상기 조정된 공통 소스 라인 전압을 상기 비트 라인 또는 상기 워드 라인에 인가되는 전압에 부가하는 단계를 포함하는 읽기 방법.
  10. 제 9 항에 있어서,
    상기 감지된 공통 소스 라인 전압은, 상기 공통 소스 라인 전압을 감지하는 감지 노드와 선택된 메모리 셀의 소스 간에 형성되는 저항비에 의해서 조정되는 읽기 방법.
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