CN110648708B - 半导体存储器装置、其操作方法以及存储器系统 - Google Patents

半导体存储器装置、其操作方法以及存储器系统 Download PDF

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Abstract

半导体存储器装置、其操作方法以及存储器系统。一种半导体存储器装置包括开关控制器、电压发生器和控制逻辑。所述开关控制器连接到本地字线。所述电压发生器连接到所述开关控制器，被配置为根据输入时钟信号产生操作电压并将所述操作电压传送到所述开关控制器。所述控制逻辑被配置为控制所述电压发生器和所述开关控制器的操作。所述控制逻辑被配置为通过对所述输入时钟信号的脉冲数目进行计数来检测所述本地字线的漏电流的量。

Description

半导体存储器装置、其操作方法以及存储器系统
技术领域
本公开的各种实施方式总体涉及电子装置。具体地，实施方式涉及一种半导体存储器装置、其操作方法以及存储器系统。
背景技术
存储器装置可以形成为将串水平地布置到半导体基板的二维结构，或者形成为将串垂直地布置到半导体基板的三维结构。三维半导体装置被设计以便克服二维半导体装置中的集成度限制，并且三维半导体装置可以包括垂直层叠在半导体基板上的多个存储器单元。
发明内容
实施方式提供了一种能够测量字线的漏电流的半导体存储器装置、其操作方法以及包括该半导体存储器装置的存储器系统。
根据本公开的一个方面，提供了一种半导体存储器装置，该半导体存储器装置包括：开关控制器，所述开关控制器连接到本地字线；电压发生器，所述电压发生器连接到所述开关控制器，被配置为根据输入时钟信号产生操作电压并将所述操作电压传送到所述开关控制器；以及控制逻辑，所述控制逻辑被配置为控制所述电压发生器和所述开关控制器的操作，其中，所述控制逻辑被配置为通过对所述输入时钟信号的脉冲数目进行计数来检测所述本地字线的漏电流的量。
根据本公开的另一方面，提供了一种用于操作半导体存储器装置的方法，该方法包括以下步骤：基于参考电流将在测量时段期间输入到电荷泵的时钟信号的脉冲数目作为参考时钟数进行计数；基于目标存储块的字线的漏电流将在测量时段期间输入到所述电荷泵的所述时钟信号的脉冲数目作为目标时钟数进行计数；以及通过将所述参考时钟数和所述目标时钟数进行比较来确定所述字线的漏电流是否大于所述参考电流。
根据本公开的又一方面，提供了一种用于操作半导体存储器装置的方法，该方法包括以下步骤：基于第一参考电流将在测量时段期间输入到电荷泵的时钟信号的脉冲数目作为第一参考时钟数进行计数；基于与所述第一参考电流不同的第二参考电流将在测量时段期间输入到所述电荷泵的时钟信号的脉冲数目作为第二参考时钟数进行计数；基于所述第一参考时钟数和所述第二参考时钟数来计算与第三参考电流对应的第三参考时钟数；基于目标存储块的本地字线的漏电流将在测量时段期间输入到所述电荷泵的时钟信号的脉冲数目作为目标时钟数进行计数；以及通过将所述第三参考时钟数和所述目标时钟数进行比较来确定所述目标存储块是否已泄漏电流。
根据本公开的又一个方面，提供了一种存储器系统，该存储器系统包括：多个半导体存储器装置；电力管理器，所述电力管理器被配置为管理传送到所述多个半导体存储器装置的电力；以及存储器控制器，所述存储器控制器被配置为控制所述多个半导体存储器装置和所述电力管理器的操作，其中，所述多个半导体存储器装置中的每一个包括：存储器单元阵列，所述存储器单元阵列包括多个存储块；以及漏电流检测器，所述漏电流检测器被配置为检测所述多个存储块中的每一个的漏电流。
附图说明
现在将在下文中参照附图更全面地描述各种实施方式；然而，本发明的元件和特征可以与本文所公开的元件和特征不同地配置或布置。因此，本发明不限于本文所阐述的实施方式。相反，提供这些实施方式是为了使本公开彻底和完整，并且向本领域技术人员充分传达实施方式的范围。在整个说明书中，对“一实施方式”、“另一实施方式”等的引用不一定仅涉及一个实施方式，并且对任何这种短语的不同引用不一定涉及相同的实施方式。
在附图中，为了例示的清楚，可能夸大了附图的尺寸。应当理解，当元件被称为在两个元件“之间”时，该元件可以是这两个元件之间的唯一元件，或者也可以存在一个或更多个中间元件。相同的附图标记始终表示相同的元件。
图1是例示存储器系统的示例的框图。
图2是例示图1的示例性半导体存储器装置的框图。
图3是例示图2的存储器单元阵列的一实施方式的图。
图4是例示图3的存储块当中的任意一个存储块的示例的电路图。
图5是例示图3的存储块当中的一个存储块的另一实施方式的电路图。
图6是例示包括在图2的存储器单元阵列中的多个存储块当中的任意一个存储块的实施方式的电路图。
图7是例示图2的示例性地址解码器的框图。
图8是例示根据本公开的一实施方式的半导体存储器装置的漏电流检测的框图。
图9是例示图8的示例性电压发生器的框图。
图10是例示图9中所示的电压比较器和时钟输入驱动器的示例性配置的电路图。
图11是例示图9和图10中所示的电压发生器的示例性操作的定时图。
图12是例示根据本公开的一实施方式的用于检测半导体存储器装置中的漏电流的方法的流程图。
图13A和图13B是例示根据本公开的一实施方式的图12中所示的方法的图。
图14是例示图13A和图13B中所示的控制逻辑的一实施方式的框图。
图15是例示根据本公开的另一实施方式的用于检测半导体存储器装置中的漏电流的方法的流程图。
图16A至图16C是例示根据本公开的一实施方式的图15中所示的方法的图。
图17是例示图16A至图16C中所示的控制逻辑的实施方式的框图。
图18是例示根据本公开的另一实施方式的用于确定存储块的不良程度的方法的流程图。
图19是例示图18的步骤S350的示例性操作的流程图。
图20是例示根据本公开的一实施方式的存储器系统的框图。
图21是例示根据本公开的另一实施方式的存储器系统的框图。
图22是例示图1的存储器系统的另一实施方式的框图。
图23是例示图22的存储器系统的示例性应用的框图。
图24是例示根据本公开的一实施方式的包括参照图23描述的存储器系统的计算系统的框图。
具体实施方式
在本公开中，根据在下面参照附图描述的实施方式，优点、特征及其实现方法将变得更加明显。然而，本公开的元件和特征可以以不同的形式实施，因此本发明不限于本文所阐述的实施方式。相反，提供这些实施方式是为了使本公开所属领域的技术人员能够实践本发明。
在整个说明书中，当元件被称为“连接”或“联接”到另一元件时，该元件可以直接连接或联接到另一元件，或者可以按照在其间插置一个或更多个中间元件的方式间接连接或联接到另一元件。此外，当元件被称为“包括”组件时，除非另有说明或上下文另有说明，否则这表示该元件还可以包括一个或更多个其它组件，而不是排除这样的其它组件。
将理解的是，尽管本文可以使用术语“第一”和/或“第二”来描述各种元件，但是这些元件不应受这些术语的限制。这些术语仅用于将一个元件和另一元件区分开来。例如，在不脱离本公开的教导的情况下，下面讨论的第一元件可以被称为第二元件。类似地，第二元件也可以被称为第一元件。
本文使用的术语仅用于描述具体实施方式的目的，而不旨在是限制性的。在本公开中，除非上下文另有明确说明，否则单数形式也旨在包括复数形式。还将理解的是，当在本说明书中使用术语“包括”、“包含”、“具有”等时，其指定所述的特征、数目、步骤、操作、元件、组件和/或它们的组合的存在，但是不排除一个或更多个其它特征、数目、步骤、操作、元件、组件和/或其组合的存在或添加。
上述示例性实施方式仅用于理解本公开的技术精神的目的，并且本公开的范围不应限于上述示例性实施方式。对于本公开所属领域的技术人员将显而易见的是，除了上述示例性实施方式之外，还可以进行基于本公开的技术精神的其它修改。
除非另外定义，否则本文使用的包括技术术语和科学术语在内的所有术语具有与本公开所属领域的普通技术人员通常理解的含义相同的含义。除非在本公开中另外定义，否则这些术语不应被解释为理想的或过于正式的。
将参照附图详细描述本公开的各种实施方式。使用相同的附图标记来指定与其它附图中所示的元件相同的元件。在以下描述中，可以不提供公知的技术构思的细节，以免不必要地模糊实施方式的方面和特征。
图1是例示存储器系统的示例的框图。
参照图1，存储器系统1000包括半导体存储器装置100和存储器控制器1100。
半导体存储器装置100在存储器控制器1100的控制下操作。更具体地，半导体存储器装置100响应于来自存储器控制器1100的写入请求而将数据写入存储器单元阵列中。当从存储器控制器1100接收到作为写入请求的写入命令、地址和数据时，半导体存储器装置100将数据写入由该地址指示的存储器单元中。
半导体存储器装置100响应于来自存储器控制器1100的读取请求而执行读取操作。当从存储器控制器1100接收到作为读取请求的读取命令和地址时，半导体存储器装置100读取由该地址指示的存储器单元的数据，并将所读取的数据输出到存储器控制器1100。
半导体存储器装置100可以是NAND闪存、垂直NAND(以下称为“VNAND”)闪存、NOR闪存、电阻式随机存取存储器(RRAM)、相变随机存取存储器(PRAM)、磁阻式随机存取存储器(MRAM)、铁电式随机存取存储器(FRAM)、自旋转移力矩随机存取存储器(STT-RAM)等。另外，本公开的半导体存储器装置100可以以三维阵列结构实现。本公开不仅可以应用于其中电荷储存层利用浮栅(FG)配置的闪存装置，而且还可以应用于其中电荷储存层利用绝缘层配置的电荷捕获闪存(CTF)。
存储器控制器1100连接在半导体存储器装置100和主机300之间。半导体存储器控制器1100被配置为与主机300和半导体存储器装置100接口连接。存储器控制器1100可以在主机300的控制下向半导体存储器装置100发送写入请求或读取请求。
图2是例示图1的示例性半导体存储器装置的框图。
参照图2，半导体存储器装置100包括存储器单元阵列110、地址解码器120、读取/写入电路130、控制逻辑140和电压发生器150。
存储器单元阵列110包括多个存储块BLK1至BLKz。存储块BLK1至BLKz通过本地字线LWL连接到地址解码器120。存储块BLK1至BLKz通过位线BL1至BLm连接到读取/写入电路130。多个存储块BLK1至BLKz中的每一个包括多个存储器单元。在一实施方式中，存储器单元是非易失性存储器单元，其可以被配置为具有垂直沟道结构。存储器单元阵列110可以被配置为二维结构。在一些实施方式中，存储器单元阵列110可以被配置为三维结构。存储器单元阵列110中的每个存储器单元可以存储至少一位的数据。在一实施方式中，存储器单元阵列110中的每个存储器单元可以是存储一位数据的单层单元(SLC)。在另一实施方式中，存储器单元阵列110中的每个存储器单元可以是存储两位数据的多层单元(MLC)。在又一实施方式中，存储器单元阵列110中的每个存储器单元可以是存储三位数据的三层单元。在又一实施方式中，存储器单元阵列110中的每个存储器单元可以是存储四位数据的四层单元。在一些实施方式中，存储器单元阵列110可以包括各自存储五位或更多位数据的多个存储器单元。
地址解码器120、读取/写入电路130、控制逻辑140和电压发生器150作为驱动存储器单元阵列110的外围电路操作。地址解码器120通过本地字线LWL连接到存储器单元阵列110。地址解码器120被配置为在控制逻辑140的控制下操作。地址解码器120通过设置在半导体存储器装置100中的输入/输出缓冲器(未示出)接收地址。
地址解码器120被配置为对所接收的地址中的块地址进行解码。地址解码器120根据解码后的块地址选择至少一个存储块。在读取操作期间的读取电压施加操作中，地址解码器120将由电压发生器150产生的读取电压Vread施加到被选存储块当中的被选字线，并将通过电压Vpass施加到其它未选字线。在编程验证操作中，地址解码器120将由电压发生器150产生的验证电压施加到被选存储块当中的被选字线，并将通过电压Vpass施加到其它未选字线。
地址解码器120被配置为对所接收的地址中的列地址进行解码。地址解码器120将解码后的列地址发送到读取/写入电路130。
半导体存储器装置100的读取操作和编程操作以页为单位执行。在读取操作和编程操作的请求中接收的地址包括块地址、行地址和列地址。地址解码器120根据块地址和行地址选择一个存储块和一条字线。列地址由地址解码器120解码以被提供给读取/写入电路130。
地址解码器120可以包括块解码器、行解码器、列解码器、地址缓冲器等。
读取/写入电路130包括多个页缓冲器PB1至PBm。读取/写入电路130可以在存储器单元阵列110的读取操作中作为“读取电路”操作，并且可以在存储器单元阵列110的写入操作中作为“写入电路”操作。页缓冲器PB1至PBm通过位线BL1至BLm连接到存储器单元阵列110。为了在读取操作和编程验证操作中感测存储器单元的阈值电压，页缓冲器PB1至PBm在向与存储器单元连接的位线持续地提供感测电流的同时感测根据对应存储器单元的编程状态而流动的电流量的变化，并将感测到的变化锁存为感测数据。读取/写入电路130响应于从控制逻辑140输出的页缓冲器控制信号而操作。
在读取操作中，读取/写入电路130通过感测存储器单元的数据来临时存储所读取的数据，然后将数据DATA输出到半导体存储器装置100的输入/输出缓冲器(未示出)。在一实施方式中，除了页缓冲器(或页寄存器)之外，读取/写入电路130可以包括列选择电路等。
控制逻辑140连接到地址解码器120、读取/写入电路130和电压发生器150。控制逻辑140通过半导体存储器装置100的输入/输出缓冲器(未示出)接收命令CMD和控制信号CTRL。控制逻辑140被配置为响应于控制信号CTRL而控制半导体存储器装置100的整体操作。另外，控制逻辑140输出用于控制页缓冲器PB1至PBm的感测节点预充电电位电平的控制信号。控制逻辑140可以控制读取/写入电路130执行存储器单元阵列110的读取操作。
在读取操作中，电压发生器150响应于从控制逻辑140输出的控制信号而产生读取电压Vread和通过电压Vpass。为了产生具有各种电压电平的多个电压，电压发生器150可以包括用于接收内部电源电压的多个泵电容器，并通过在控制逻辑140的控制下选择性地激活多个泵电容器来产生多个电压。
地址解码器120、读取/写入电路130和电压发生器150可以用作对存储器单元阵列110执行读取操作、写入操作和擦除操作的“外围电路”。外围电路在控制逻辑140的控制下对存储器单元阵列110执行读取操作、写入操作和擦除操作。
图3是例示图2的存储器单元阵列的一实施方式的图。
参照图3，存储器单元阵列110包括多个存储块BLK1至BLKz。每个存储块具有三维结构。每个存储块包括层叠在基板上方的多个存储器单元。存储器单元以沿+X方向、+Y方向和+Z方向延伸的维度来布置。将参照图4和图5更详细地描述每个存储块的结构。
图4是例示图3的存储块BLK1至BLKz当中的任意一个存储块的示例BLKa的电路图。
参照图4，存储块BLKa包括多个单元串CS11至CS1m和CS21至CS2m。在一实施方式中，单元串CS11至CS1m和CS21至CS2m中的每一个可以被形成为“U”形。在存储块BLKa中，m个单元串沿着行方向(即，+X方向)布置。在图4中，例示了沿着列方向(即，+Y方向)布置两个单元串。然而，这是为了清楚的目的；可以沿列方向布置三个单元串。
单元串CS11至CS1m和CS21至CS2m中的每一个包括至少一个源极选择晶体管SST、第一存储器单元MC1至第n存储器单元MCn、管晶体管PT以及至少一个漏极选择晶体管DST。
选择晶体管SST和DST以及存储器单元MC1至MCn可以具有彼此类似的结构。在一实施方式中，选择晶体管SST和DST以及存储器单元MC1至MCn中的每一个可以包括沟道层、隧道绝缘层、电荷储存层和阻挡绝缘层。在一实施方式中，可以在每个单元串中设置用于提供沟道层的柱。在一实施方式中，可以在每个单元串中设置用于提供沟道层、隧道绝缘层、电荷储存层和阻挡绝缘层中的至少一个的柱。
每个单元串的源极选择晶体管SST连接在公共源极线CSL与存储器单元MC1至MCp之间。
在一实施方式中，布置在同一行的单元串的源极选择晶体管连接到沿着行方向延伸的源极选择线，并且布置在不同行的单元串的源极选择晶体管连接到不同的源极选择线。在图4中，第一行的单元串CS11至CS1m的源极选择晶体管连接到第一源极选择线SSL1。第二行的单元串CS21至CS2m的源极选择晶体管连接到第二源极选择线SSL2。
在另一实施方式中，单元串CS11至CS1m和CS21至CS2m的源极选择晶体管可共同连接至一条源极选择线。
每个单元串的第一存储器单元MC1至第n存储器单元MCn连接在源极选择晶体管SST与漏极选择晶体管DST之间。
第一存储器单元MC1至第n存储器单元MCn可以被划分为第一存储器单元MC1至第p存储器单元MCp以及第(p+1)存储器单元MCp+1至第n存储器单元MCn。第一存储器单元MC1至第p存储器单元MCp沿着-Z方向依次布置，并且串联连接在源极选择晶体管SST与管晶体管PT之间。第(p+1)存储器单元MCp+1至第n存储器单元MCn沿着+Z方向依次布置，并且串联连接在管晶体管PT与漏极选择晶体管DST之间。第一存储器单元MC1至第p存储器单元MCp以及第(p+1)存储器单元MCp+1至第n存储器单元MCn通过管晶体管PT连接。每个单元串的第一存储器单元MC1至第n存储器单元MCn的栅极分别连接至第一字线WL1至第n字线WLn。
每个单元串的管晶体管PT的栅极连接到管线PL。
每个单元串的漏极选择晶体管DST连接在对应的位线与存储器单元MCp+1至MCn之间。沿着行方向布置的单元串连接到沿着行方向延伸的漏极选择线。第一行的单元串CS11至CS1m的漏极选择晶体管连接到第一漏极选择线DSL1。第二行的单元串CS21至CS2m的漏极选择晶体管连接到第二漏极选择线DSL2。
沿着列方向布置的单元串连接到沿着列方向延伸的位线。在图4中，第一列的单元串CS11和CS21连接到第一位线BL1。第m列的单元串CS1m和CS2m连接到第m位线BLm。
沿着行方向布置的单元串中的连接到相同字线的存储器单元构成一页。例如，第一行的单元串CS11至CS1m中的连接到第一字线WL1的存储器单元构成一页。第二行的单元串CS21至CS2m中的连接到第一字线WL1的存储器单元构成另一页。当选择漏极选择线DSL1和DSL2中的任何一个时，沿着一个行方向布置的单元串可以被选择。当选择字线WL1至WLn中的任何一个时，可以在所选择的单元串中选择一页。
在另一实施方式中，可以提供偶数位线和奇数位线来代替第一位线BL1至第m位线BLm。此外，沿着行方向布置的单元串CS11至CS1m或CS21至CS2m当中的偶数编号的单元串可以分别连接到偶数位线，并且沿着行方向布置的单元串CS11至CS1m或CS21至CS2m当中的奇数编号的单元串可以分别连接到奇数位线。
在一实施方式中，第一存储器单元MC1至第n存储器单元MCn中的至少一个可以用作虚拟存储器单元。例如，可以提供虚拟存储器单元以减小源极选择晶体管SST与存储器单元MC1至MCp之间的电场。另选地，可以提供虚拟存储器单元以减小漏极选择晶体管DST与存储器单元MCp+1至MCn之间的电场。当虚拟存储器单元的数目增加时，存储块BLKa的操作可靠性得到提升。另一方面，存储块BLKa的尺寸增加。当虚拟存储器单元的数目减少时，存储块BLKa的尺寸减小。另一方面，存储块BLKa的操作可靠性会劣化。
为了高效地控制虚拟存储器单元，每个虚拟存储器单元可以具有所需的阈值电压。在存储块BLKa的擦除操作之前或之后，可以对虚拟存储单元中的一些或全部执行编程操作。当在执行编程操作之后执行擦除操作时，虚拟存储器单元的阈值电压可以由施加到与相应虚拟存储器单元连接的虚拟字线的电压进行控制，使得虚拟存储器单元可以具有所需的阈值电压。
图5是例示图3的存储块BLK1至BLKz当中的一个存储块的另一实施方式BLKb的电路图。
参照图5，存储块BLKb包括多个单元串CS11'至CS1m'和CS21'至CS2m'。单元串CS11'至CS1m'和CS21'至CS2m'中的每一个沿着+Z方向延伸。单元串CS11'至CS1m'和CS21'至CS2m'中的每一个包括层叠在存储块BLKb下面的基板(未示出)上的至少一个源极选择晶体管SST、第一存储器单元MC1至第n存储器单元MCn以及至少一个漏极选择晶体管DST。
每个单元串的源极选择晶体管SST连接在公共源极线CSL与存储器单元MC1至MCn之间。布置在同一行的单元串的源极选择晶体管连接到相同的源极选择线。布置在第一行的单元串CS11'至CS1m'的源极选择晶体管连接到第一源极选择线SSL1。布置在第二行的单元串CS21'至CS2m'的源极选择晶体管连接到第二源极选择线SSL2。在另一实施方式中，单元串CS11'至CS1m'和CS21'至CS2m'的源极选择晶体管可以共同连接到一条源极选择线。
每个单元串的第一存储器单元MC1至第n存储器单元MCn串联连接在源极选择晶体管SST和漏极选择晶体管DST之间。第一存储器单元MC1至第n存储器单元MCn的栅极分别连接至第一字线WL1至第n字线WLn。
每个单元串的漏极选择晶体管DST连接在对应的位线与存储器单元MC1至MCn之间。沿着行方向布置的单元串的漏极选择晶体管连接到沿着行方向延伸的漏极选择线。第一行的单元串CS11'至CS1m'的漏极选择晶体管连接到第一漏极选择线DSL1。第二行的单元串CS21'至CS2m'的漏极选择晶体管连接到第二漏极选择线DSL2。
总的来说，图5的存储块BLKb具有与图4的存储块BLKa类似的电路。也就是说，可以在图5的存储块BLKb中去除图4的存储块BLKa中的每个单元串中所包括的管晶体管PT。
在另一实施方式中，可以提供偶数位线和奇数位线来代替第一位线BL1至第m位线BLm。此外，沿着行方向布置的单元串CS11'至CS1m'或CS21'至CS2m'当中的偶数编号的单元串可以分别连接到偶数位线，并且沿着行方向布置的单元串CS11'至CS1m'或CS21'至CS2m'当中的奇数编号的单元串可以分别连接到奇数位线。
在一实施方式中，第一存储器单元MC1至第n存储器单元MCn中的至少一个可以用作虚拟存储器单元。例如，可以提供虚拟存储器单元以减小源极选择晶体管SST与存储器单元MC1至MCn之间的电场。另选地，可以提供虚拟存储器单元以减小漏极选择晶体管DST与存储器单元MC1至MCn之间的电场。当虚拟存储器单元的数目增加时，存储块BLKb的操作可靠性得到提升。另一方面，存储块BLKb的尺寸增加。当虚拟存储器单元的数目减少时，存储块BLKb的尺寸减小。另一方面，存储块BLKb的操作可靠性会劣化。
为了高效地控制虚拟存储器单元，每个虚拟存储器单元可以具有所需的阈值电压。在存储块BLKb的擦除操作之前或之后，可以对虚拟存储单元中的一些或全部执行编程操作。当在执行编程操作之后执行擦除操作时，虚拟存储器单元的阈值电压可以由施加到与相应虚拟存储器单元连接的虚拟字线的电压进行控制，使得虚拟存储器单元可以具有所需的阈值电压。
图6是例示图2的存储器单元阵列110中的多个存储块当中的任意一个存储块BLKc的一实施方式的电路图。
参照图6，存储块BLKc包括多个串CS1至CSm。串CS1至CSm可以分别连接到多条位线BL1至BLm。多个串CS1至CSm中的每一个包括至少一个源极选择晶体管SST、第一存储器单元MC1至第n存储器单元MCn以及至少一个漏极选择晶体管DST。
选择晶体管SST和DST以及存储器单元MC1至MCn中的每一个可以具有类似的结构。在实施方式中，选择晶体管SST和DST以及存储器单元MC1至MCn中的每一个可以包括沟道层、隧道绝缘层、电荷储存层和阻挡绝缘层。在一实施方式中，可以在每个单元串中设置用于提供沟道层的柱。在一实施方式中，可以在每个单元串中设置用于提供沟道层、隧道绝缘层、电荷储存层和阻挡绝缘层中的至少一个的柱。
每个单元串的源极选择晶体管SST连接在公共源极线CSL与存储器单元MC1至MCn之间。
每个单元串的第一存储器单元MC1至第n存储器单元MCn连接在源极选择晶体管SST与漏极选择晶体管DST之间。
每个单元串的漏极选择晶体管DST连接在对应的位线与存储器单元MC1至MCn之间。
连接到相同字线的存储器单元构成一页。当选择漏极选择线DSL时，单元串CS1至CSm可以被选择。当选择字线WL1至WLn中的任何一个时，所选择的单元串当中的一页可以被选择。
在另一实施方式中，可以提供偶数位线和奇数位线来代替第一位线BL1至第m位线BLm。单元串CS1至CSm中的偶数编号的单元串可以分别连接到偶数位线，并且单元串CS1至CSm中的奇数编号的单元串可以分别连接到奇数位线。
如图3至图5所示，存储器装置100的存储器单元阵列110可以被配置为三维结构。此外，如图6所示，存储器装置100的存储器单元阵列110可以被配置为二维结构。
图7是例示图2的示例性地址解码器120的框图。
参照图7，全局线GL包括全局漏极选择线GDSL、全局源极选择线GSSL、全局字线GWL1至GWL32以及全局管线GPL，并且由电压发生器150产生的具有各种电平的电压被传送到全局线GL。
地址解码器120包括块选择电路BSW1至BSWz，并且块选择电路BSW1至BSWz可以分别连接到对应的存储块BLK1至BLKz。
地址解码器120响应于块选择信号BCL1至BCLz而将施加到全局线GL的电压传送到被选存储块的本地线DSL、SSL、LWL1至LWL32和PL。
具体地，包括在地址解码器120中的块选择电路BSW1至BSWz中的每一个响应于块选择信号BCL1至BCLz而连接全局线GL和本地线DSL、SSL、LWL1至LWL32和PL，使得施加到全局线GL的电压被传送到本地线DSL、SSL、LWL1至LWL32和PL。
例如，当存储器单元阵列110中包括z(z是正整数)个存储块时，地址解码器120包括z个块选择电路BSW1至BSWz。在擦除操作中，将与要擦除的被选存储块连接的块选择电路接通，从而将全局线GL与本地线DSL、SSL、LWL1至LWL32和PL连接。可以关断与不进行擦除的未选存储块连接的块选择电路。
图8是例示根据本公开的一实施方式的半导体存储器装置100的漏电流检测的框图。
参照图8，例示了半导体存储器装置100的电压发生器150、控制逻辑140和开关控制器125。为清楚起见，在图8中仅示出了半导体存储器装置100的与这里描述的特征相关的组件。在本公开的实施方式中，电压发生器150、控制逻辑140和开关控制器125可以作为用于检测本地字线LWL的漏电流的漏电流检测器来操作。
开关控制器125可以被配置为用于选择性地连接电压发生器150的输出端子和本地字线LWL的开关电路。开关控制器125的一部分可以作为地址解码器120操作。例如，开关控制器125可以包括多个开关电路，多个开关电路中的一些可以作为图7中所示的块选择电路BSW1至BSWz中的至少一个来操作。块选择电路BSW1至BSWz可以基于块选择信号而选择性地将全局字线GWL连接到本地字线LWL。漏电流可以在特定存储块的本地字线LWL中流动。在图8中，在本地字线LWL中流动的漏电流被例示为具有电流值ILKG的电流源。
当漏电流在本地字线LWL中过多地流动时，与对应本地字线LWL连接的存储块可能不被使用。与流经有过多漏电流的本地字线LWL连接的存储块可以被确定为坏块(badblock)。因此，检测本地字线LWL的漏电流，以确定存储块是否是坏块。
作为用于检测漏电流的方法，可以对输入到电压发生器150的电荷泵的输入时钟信号EN_CLK的数目进行计数。将参照图9至图13B更详细地描述用于基于输入到电荷泵的输入时钟信号EN_CLK的数目来检测漏电流的方法。
图9是更详细地例示图8的电压发生器150和开关控制器125的框图。
参照图9，电压发生器150包括电荷泵151、电压比较器152、时钟输入驱动器153和电压调节器154。此外，开关控制器125包括第一开关电路126和第二开关电路127。
电荷泵151是用于使用低输入电压来产生高输出电压Vout的电路。电荷泵151可以以各种形式配置。例如，电荷泵151可以是配置有多个二极管和电容器的Dickson电荷泵。Dickson电荷泵可以通过使用多个二极管和电容器泵送输入时钟信号EN_CLK来产生高输出电压Vout。
电压比较器152通过将输出电压Vout与参考电压Vref进行比较来产生使能信号En。时钟输入驱动器153通过接收使能信号En和外部时钟信号CLK来产生输入时钟信号EN_CLK。
例如，当输出电压Vout低于参考电压Vref时，使能信号EN可以保持高状态。处于高状态的使能信号En被施加到时钟输入驱动器153。当使能信号En处于高状态时，时钟输入驱动器153将外部时钟信号CLK作为输入时钟信号EN_CLK施加到电荷泵151。电荷泵151持续地增加输出电压Vout。
当输出电压Vout高于参考电压Vref时，使能信号En可以保持低状态。处于低状态的使能信号En被施加到时钟输入驱动器153。当使能信号En处于低状态时，时钟输入驱动器153将处于低状态的输入时钟信号EN_CLK施加到电荷泵151。电荷泵151不增加输出电压Vout。
电压调节器154可以通过调节电荷泵151的输出电压Vout来产生调节电压REGOUT。
开关控制器125的第一开关电路126可以基于第一开关使能信号ENSW1来选择性地将电压调节器154的输出端子连接到全局字线GWL。例如，当第一开关使能信号ENSW1被启用时，第一开关电路126可以将电压调节器154的输出端子连接到全局字线GWL。当第一开关使能信号ENSW1被禁用时，第一开关电路126可以将电压调节器154的输出端子与全局字线GWL断开连接。
开关控制器125的第二开关电路127可以基于第二开关使能信号ENSW2来将全局字线GWL连接到本地字线LWL。例如，当第二开关使能信号ENSW2被启用时，第二开关电路127可以将全局字线GWL连接到本地字线LWL。当第二开关使能信号ENSW2被禁用时，第二开关电路127可以将全局字线GWL与本地字线LWL断开连接。如上所述，图9中所示的第二开关电路127可以是图7中所示的地址解码器120的块选择电路BSW1至BSWz中的任意一个。
参照图9，例示了从电压调节器154流出的漏电流IREG、全局字线GWL的漏电流IGWL以及本地字线LWL的漏电流ILKG。在这些漏电流当中，本地字线LWL的漏电流ILKG要被检测，以便确定存储块是否是坏块。根据本公开的实施方式的半导体存储器装置100使用与电压调节器154的输出端子连接的参考电流IREF来检测本地字线LWL的漏电流ILKG。
时钟输入驱动器153还将输入时钟信号EN_CLK输出到控制逻辑140。控制逻辑140基于所接收的输入时钟信号EN_CLK计算从电荷泵151的输出端子流出的漏电流。
图10是例示图9中所示的电荷泵151、电压比较器152和时钟输入驱动器153的示例性配置的电路图。
参照图10，图9的电压比较器152可以利用比较器来配置，并且图9的时钟输入驱动器153可以利用AND(与)门来配置。比较器通过将电荷泵151的输出电压Vout与参考电压Vref进行比较来产生使能信号En。当电荷泵151的输出电压Vout小于参考电压Vref时，使能信号En保持高状态。当电荷泵151的输出电压Vout大于参考电压Vref时，使能信号En保持低状态。也就是说，使能信号En在电荷泵151的输出电压Vout小于参考电压Vref时被启用。
AND门可以通过对外部时钟信号CLK和使能信号En执行逻辑AND操作来产生输入时钟信号EN_CLK。因此，当使能信号En处于高状态时，AND门输出外部时钟信号CLK作为输入时钟信号EN_CLK。当使能信号En处于低状态时，AND门输出处于低状态的输入时钟信号EN_CLK。
因此，当电荷泵151的输出电压Vout小于参考电压Vref时，AND门输出外部时钟信号CLK作为输入时钟信号EN_CLK。因此，电荷泵151增加输出电压Vout。
另外，当电荷泵151的输出电压Vout大于参考电压Vref时，AND门输出处于低状态的输入时钟信号EN_CLK。因此，电荷泵151不增加输出电压Vout。
图11是例示图9和图10中所示的电压发生器150的示例性操作的定时图。
参照图11，沿着时间轴“t”例示了外部时钟信号CLK、使能信号En、输入时钟信号EN_CLK和电荷泵151的输出电压Vout。在图11中，将描述电荷泵151被实现为Dickson电荷泵的示例。
在时段t0至t1期间，输出电压Vout的量值小于参考电压Vref的量值。因此，在时段t0至t1期间，电压比较器152可以输出处于高状态的使能信号En。时钟输入驱动器153可以对处于高状态的使能信号En以及外部时钟信号CLK执行逻辑AND操作。因此，输出与外部时钟信号CLK相同的输入时钟信号EN_CLK。电荷泵151随输入时钟信号EN_CLK的时钟周期同步地增加输出电压Vout。
由于输出电压Vout在时间t1大于参考电压，因此电压比较器152可以输出处于低状态的使能信号。时钟输入驱动器153可以对处于低状态的使能信号En以及外部时钟信号CLK执行逻辑AND操作。因此，输出处于低状态的输入时钟信号EN_CLK。由于电荷泵151接收处于低状态的输入时钟信号EN_CLK，因此电荷泵151不再增加输出电压Vout。
当从图9中所示的电荷泵151的输出端子流出漏电流时，输出电压Vout逐渐减小。因此，输出电压Vout在时段t1至t2期间逐渐减小。输出电压Vout减小的速度可以与从电荷泵151的输出端子流出的漏电流的大小成比例。因此，在时段t1至t2期间输出电压Vout的斜率SLP基于从电荷泵151的输出端子流出的漏电流的量值而改变。例如，当从电荷泵151的输出端子流出的漏电流的量值较大时，在时段t1至t2期间的斜率SLP可以是陡峭的。当从电荷泵151的输出端子流出的漏电流的量值较小时，在时段t1至t2期间的斜率SLP可以是平缓的。
在时间t2，输出电压Vout小于参考电压Vref。因此，在时间t2，使能信号En的状态变为高状态。在使能信号En处于高状态的时段t2至t3期间，外部时钟信号CLK作为输入时钟信号EN_CLK被输入到电荷泵151。因此，基于输入时钟信号EN_CLK，电荷泵151增加输出电压Vout。
通过重复上述过程，电压发生器150的电荷泵151可以产生具有在参考电压Vref处或其左右的值的输出电压。所产生的输出电压Vout可以由电压调节器154进行调节。
如上所述，在时段t1至t2期间输出电压Vout的斜率SLP由从电荷泵151的输出端子流出的漏电流的量值确定。当从电荷泵151的输出端子流出的漏电流较大时，输出电压Vout减小的斜率SLP可以是陡峭的。当从电荷泵151的输出端子流出的漏电流的量值较小时，输出电压Vout减小的斜率SLP可以是平缓的。
当斜率SLP陡峭时，输出电压Vout更频繁地小于参考电压Vref。也就是说，当斜率SLP陡峭时，使能信号En的周期缩短。因此，输入时钟信号EN_CLK的周期也可缩短。因此，随着从电荷泵151的输出端子流出的漏电流的量值增加，输入时钟信号EN_CLK的周期缩短。
相反，当斜率SLP平缓时，输出电压Vout较不频繁地小于参考电压Vref。也就是说，当斜率SLP平缓时，使能信号En的周期变长。因此，输入时钟信号EN_CLK的周期也可以变长。因此，随着从电荷泵151的输出端子流出的漏电流的量值减小，输入时钟信号EN_CLK的周期变长。
因此，可以通过在特定时段(例如，在图11中示出的D1)期间检测到的输入时钟信号EN_CLK的周期或频率来确定从电荷泵151的输出端子流出的漏电流的相对量值。当在时段D1期间检测到的输入时钟信号EN_CLK的振荡、周期或脉冲的数目较大时，从电荷泵151的输出端子流出的漏电流的量值被确定为较大。当在时段D1期间检测到的输入时钟信号EN_CLK的振荡、周期或脉冲的数目较小时，从电荷泵151的输出端子流出的漏电流的量值被确定为较小。在图11中，时段D1期间的输入时钟信号EN_CLK的脉冲数是6。在整个说明书中，短语“时钟数”指的是所述的时钟信号的振荡、周期或脉冲的数目。
图12是例示根据本公开的一实施方式的用于检测半导体存储器装置100中的漏电流的方法的流程图。图13A和图13B是例示图12中所示方法的图。将参照图12、图13A和图13B来描述根据本公开的一实施方式的方法。
参照图12，基于参照图9至图11描述的方法例示了用于检测本地字线LWL的漏电流ILKG的方法。
首先，在步骤S110，使用参考电流IREF对在测量时段期间输入到电荷泵151的输入时钟信号EN_CLK的振荡、周期或脉冲的数目(参考时钟数)进行计数。参照图13A，为了执行步骤S110，闭合第一开关电路126并断开第二开关电路127。也就是说，启用第一开关控制信号ENSW1并禁用第二开关控制信号ENSW。因此，如图13A所示，电压调节器154的输出端子连接到全局字线GWL，但是全局字线GWL与本地字线LWL断开连接。
在一个示例中，参考电流IREF的值在图13A中是1微安(μA)。从电荷泵151的输出端子流出的漏电流是电压调节器154的漏电流IREG、专门施加的参考电流IREF和全局字线GWL的漏电流IGWL之和。
测量时段可以是图11中所示的时段D1。如上所述，当测量时段D1内的输入时钟信号EN_CLK的振荡、周期或脉冲的数目(时钟数)增加时，从电荷泵151的输出端子流出的漏电流的量值被认为较大。
在图13A中，作为示例，将描述当参考电流IREF的值是1μA时在测量时段D1期间输入到电荷泵151的输入时钟信号EN_CLK的参考时钟数被计数为1000的情况。也就是说，在图12的步骤S110中计数的输入时钟信号EN_CLK的参考时钟数是“1000”。具体地，控制逻辑140接收输入时钟信号EN_CLK以对参考时钟数进行计数。
在执行步骤S110之后，在步骤S130，使用目标存储块的字线的漏电流对在测量时段期间输入到电荷泵151的输入时钟信号EN_CLK的振荡或脉冲的数目(目标时钟数)进行计数。
参照图13B，为了执行步骤S130，闭合第一开关电路126，并且也闭合第二开关电路127。也就是说，启用第一开关控制信号ENSW1和第二开关控制信号ENSW2二者。参考电流IREF被设置为不流动。从电荷泵151的输出端子流出的漏电流是电压调节器154的漏电流IREG、全局字线GWL的漏电流IGWL和本地字线LWL的漏电流ILKG之和。
在图13B中，作为示例将描述当参考电流IREF的值被设置为0并且本地字线LWL被连接时在测量时段期间输入到电荷泵151的输入时钟信号EN_CLK的目标时钟数被计数为1010的情况。也就是说，在图12的步骤S130中计数的目标时钟数是“1010”。具体地，控制逻辑140接收输入时钟信号EN_CLK以对目标时钟数进行计数。
当将图13A和图13B进行比较时，在图13A中，从电荷泵151的输出端子流出的漏电流包括电压调节器154的漏电流IREG、参考电流IREF和全局字线GWL的漏电流IGWL。在图13B中，从电荷泵151的输出端子流出的漏电流包括电压调节器154的漏电流IREG、全局字线GWL的漏电流IGWL和本地字线LWL的漏电流ILKG。假设电压调节器154的漏电流IREG和全局字线GWL的漏电流IGWL在两种情况(图13A和图13B)下保持相同，那么在图13A中输入到电荷泵151的输入时钟信号EN_CLK的参考时钟数可以由图13A的参考电流IREF确定，并且在图13B中输入到电荷泵151的输入时钟信号EN_CLK的目标时钟数可以由图13B的本地字线LWL的漏电流ILKG确定。
换句话说，当在步骤S110中计数的参考时钟数大于在步骤S130中计数的目标时钟数时，图13A中施加的参考电流IREF的量值被确定为大于图13B中的通过第二开关电路127连接的本地字线LWL的漏电流ILKG。相反，当在步骤S110中计数的参考时钟数小于在步骤S130中计数的目标时钟数时，图13A中施加的参考电流IREF的量值被确定为小于图13B中的通过第二开关电路127连接的本地字线LWL的漏电流ILKG。
因此，可以将在步骤S110中测量到的参考时钟数与在步骤S130中测量到的目标时钟数进行比较，并且可以基于比较结果来确定本地字线LWL的漏电流ILKG的量值是否大于专门施加的参考电流IREF。也就是说，在步骤S150中，控制逻辑140确定目标时钟数是否大于参考时钟数。
参照图13A和图13B，参考时钟数是“1000”并且目标时钟数是“1010”。作为步骤S150的确定结果，控制逻辑140在步骤S170确定与对应的本地字线LWL连接的目标存储块是坏块。
当在图13B中测量到的目标时钟数是“950”而不是“1010”时，作为步骤S150的确定结果，控制逻辑140可以确定与对应的本地字线LWL连接的目标存储块不是坏块。
如上所述，基于已知的参考电流IREF，可以确定本地字线LWL的漏电流ILKG是否大于参考电流IREF。
然而，根据上述方法，参考电流IREF要具有较小的值，以便检测甚至更小的漏电流ILKG。例如，参考电流IREF要包括纳安级的电流源，以便检测比图13A所示的1μA小的纳安(nA)漏电流。然而，从设计的角度来看，实现这种精细和精确的电流源并不容易。因此，将参照图15至图16C描述使用相对大的电流源来检测精细(例如，小的)漏电流的方法。
图14是例示图13A和图13B中所示的控制逻辑140的一实施方式的框图。
参照图14，控制逻辑140包括计数器141、第一寄存器142、第二寄存器143、比较计算器144和坏块信息储存设备145。
参照图13A、图13B和图14，计数器141可以对来自输入时钟信号EN_CLK的参考时钟数和目标时钟数进行计数。计数器141可以通过图13A中所示的过程对输入时钟信号EN_CLK的参考时钟数进行计数，并将参考时钟数存储在第一寄存器142中。第一寄存器142可以基于第一开关控制信号ENSW1和第二开关控制信号ENSW2来存储参考时钟数。也就是说，当第一开关控制信号ENSW1被启用并且第二开关控制信号被禁用时，第一寄存器142可以存储从计数器141输出的值。
计数器141可以通过图13B中所示的过程对来自输入时钟信号EN_CLK的目标时钟数进行计数，并将目标时钟数存储在第二寄存器143中。第二寄存器143可以基于第一开关控制信号ENSW1和第二开关控制信号ENSW2来存储目标时钟数。也就是说，当第一开关控制信号ENSW1和第二开关控制信号ENSW2二者都被启用时，第二寄存器143可以存储从计数器141输出的值。
比较计算器144将存储在第一寄存器142中的参考时钟数和存储在第二寄存器143中的目标时钟数进行比较。比较计算器144基于比较结果将指示对应存储块是否是坏块的坏块信息存储在坏块信息储存设备145中。如图12所示，当目标时钟数大于参考时钟数时，可以确定目标存储块为坏块，并且可以将与其对应的信息存储在坏块信息储存设备145中。
图15是例示根据本公开的另一实施方式的用于检测半导体存储器装置100中的漏电流的方法的流程图。图16A至图16C是例示图15中所示的方法的图。将参照图15、图16A、图16B和图16C描述根据本公开的另一实施方式的方法。
在步骤S210，使用第一参考电流IREF1对在测量时段期间输入到电荷泵151的输入时钟信号EN_CLK的振荡或脉冲数目(参考时钟数)进行计数。参照图16A，为了执行步骤S210，施加到第一开关电路126的第一开关控制信号ENSW1被启用，并且施加到第二开关电路127的第二开关控制信号ENSW2被禁用。在一示例中，第一参考电流IREF1的值在图16A中是1微安(μA)。从电荷泵151的输出端子流出的漏电流是电压调节器154的漏电流IREG、专门施加的1μA的参考电流IREF1和全局字线GWL的漏电流IGWL之和。
测量时段可以是图11中所示的时段D1。如上所述，当测量时段D1内的输入时钟信号EN_CLK的振荡或脉冲数(即，时钟数)增加时，确定从电荷泵151的输出端子流出的漏电流的量值较大。
在图16A中，作为示例，将描述当第一参考电流IREF1的值是1μA时在测量时段期间输入到电荷泵151的输入时钟信号EN_CLK的第一参考时钟数被计数为1000的情况。也就是说，在图15的步骤S210中计数的输入时钟信号EN_CLK的第一参考时钟数为“1000”。具体地，控制逻辑140接收输入时钟信号EN_CLK以对第一参考时钟数进行计数。
在执行步骤S210之后，在步骤S220，使用第二参考电流IREF2对在测量时段期间输入到电荷泵151的输入时钟信号EN_CLK的第二参考时钟数进行计数。参照图16B，为了执行步骤S220，施加到第一开关电路126的第一开关控制信号ENSW1被启用，并且施加到第二开关电路127的第二开关控制信号ENSW2被禁用。在一示例中，第二参考电流IREF2的值在图16B中是0安培(A)。从电荷泵151的输出端子流出的漏电流是电压调节器154的漏电流IREG和全局字线GWL的漏电流IGWL之和。
在图16B中，作为示例，将描述当第二参考电流IREF2的值是0A时在测量时段期间输入到电荷泵151的第二参考时钟数被计数为900的情况。也就是说，在图15的步骤S220中计数的输入时钟信号EN_CLK的第二参考时钟数为“900”。具体地，控制逻辑140接收输入时钟信号EN_CLK以对第二参考时钟数进行计数。
0A的第二参考电流IREF2仅仅是例示性的，并且将显而易见的是，可以将各种其它电流值确定为第二参考电流IREF2。
随后，在步骤S230中，基于第一参考时钟数和第二参考时钟数来计算输入时钟信号EN_CLK的、与要测量的第三参考电流IREF3对应的第三参考时钟数。为此，首先，确定要与本地字线LWL的漏电流ILKG进行比较的第三参考电流IREF3。在一示例中，需要确定本地字线LWL的漏电流ILKG是否大于300纳安(nA)以便检测坏块。因此，将300nA确定为第三参考电流IREF3。第三参考电流IREF3可以是难以用电流源实现的小电流。
第一参考电流IREF1至第三参考电流IREF3以及分别与其对应的第一参考时钟数至第三参考时钟数可以具有如下面的表达式1所示的比例关系。
表达式1
(IREF1-IREF2):(IREF3-IREF2)＝(CNT1-CNT2):(CNT3-CNT2)
IREF3是要进行比较的第三参考电流，CNT1是第一参考时钟数。此外，CNT2是第二参考时钟数，CNT3是第三参考时钟数。以下表达式2示出了相对于第三参考时钟数重新排列的表达式1。
表达式2
/>
由于CNT1为1000，CNT2为900，IREF1为1μA，IREF2为0A，并且IREF3为300nA，因此作为输入时钟信号EN_CLK的第三参考时钟数的CNT3变为“930”。第三参考时钟数可以被临时存储在控制逻辑140中。
随后，在步骤S240中，使用目标存储块的字线的漏电流对在测量时段期间输入到电荷泵151的输入时钟信号EN_CLK的目标时钟数进行计数。参照图16C，分别施加到第一开关电路126和第二开关电路127的第一开关控制信号ENSW1和第二开关控制信号ENSW2二者都被启用，以便执行步骤S240。
在图16C中，作为示例，将描述当在没有施加参考电流IREF的情况下连接本地字线LWL时在测量时段期间输入到电荷泵151的输入时钟信号EN_CLK的目标时钟数被计数为935的情况。也就是说，在图15的步骤S240中计数的目标时钟数为“935”。具体地，控制逻辑140接收输入时钟信号EN_CLK以对目标时钟数进行计数。
在步骤S250中，将目标时钟数与第三参考时钟数进行比较。参照图16A至图16C，目标时钟数是935，其大于作为第三参考时钟数的930。因此，然后执行步骤S260。当目标时钟数大于第三参考时钟数时，字线的漏电流被确定为大于作为第三参考电流IREF3的300nA。因此，在步骤S260，确定目标存储块为坏块。
当在图16C中计数的目标时钟数小于930时，则确定漏电流小于300nA。因此，确定目标存储块不是坏块。
图17是例示图16A至图16C中所示的控制逻辑140的一实施方式的框图。
参照图17，控制逻辑140包括计数器141、第一寄存器142、第二寄存器143、第一比较计算器144a、第三寄存器146、第四寄存器147、第二比较计算器144b和坏块信息储存设备145。
参照图16A至图16C以及图17，计数器141可以对输入时钟信号EN_CLK的时钟数进行计数。计数器141可以通过图16A所示的过程对来自基于第一参考电流IREF1输出的输入时钟信号EN_CLK的第一参考时钟数进行计数，并将第一参考时钟数存储在第一寄存器142中。第一寄存器142可以基于第一参考电流IREF1以及第一开关控制信号ENSW1和第二开关控制信号ENSW2存储第一参考时钟数。也就是说，当在参考电流是1μA的状态下第一开关控制信号ENSW1被启用并且第二开关控制信号ENSW2被禁用时，第一寄存器142可以存储从计数器141输出的值。计数器141可以通过图16B所示的过程对来自输入时钟信号EN_CLK的第二参考时钟数进行计数，并将第二参考时钟数存储在第二寄存器143中。第二寄存器143可以基于参考电流IREF2以及第一开关控制信号ENSW1和第二开关控制信号ENSW2存储第二参考时钟数。也就是说，当在参考电流为0A的状态下第一开关控制信号ENSW1被启用并且在第二开关控制信号ENSW2被禁用时，第二寄存器143可以存储从计数器141输出的值。
第一比较计算器144a通过将存储在第一寄存器142中的第一参考时钟数和存储在第二寄存器143中的第二参考时钟数进行比较来计算第三参考时钟数。如上所述，可以基于表达式1中所示的比例表达式来计算第三参考时钟数。计算出的第三参考时钟数可以被存储在第三寄存器146中。
计数器141可以通过图16C中所示的过程对来自输入时钟信号EN_CLK的目标时钟数进行计数。第四寄存器147可以基于第一开关控制信号ENSW1和第二开关控制信号ENSW2存储目标时钟数。也就是说，当第一开关控制信号ENSW1和第二开关控制信号ENSW2二者都被启用时，第四寄存器147可以存储从计数器141输出的值。
第二比较计算器144b将存储在第三寄存器146中的第三参考时钟数和存储在第四寄存器147中的目标时钟数进行比较。基于第二比较计算器144b的比较结果，将指示对应存储块是否是坏块的坏块信息存储在坏块信息储存设备145中。如图15所示，当目标时钟数大于第三参考时钟数时，可以确定目标存储块为坏块，并且可以将与其对应的信息存储在坏块信息储存设备145中。
图18是例示根据本公开的又一实施方式的用于确定存储块的不良程度的方法的流程图。
首先，在步骤S310中，使用第一参考电流IREF1对在测量时段中输入到电荷泵151的输入时钟信号EN_CLK的第一参考时钟数进行计数。步骤S310可以与图15的步骤S210基本相同。在步骤S320中，使用第二参考电流IREF2对输入到电荷泵151的输入时钟信号EN_CLK的第二参考时钟数进行计数。步骤S320可以与图15的步骤S220基本相同。
在步骤S330中，基于第一参考电流IREF1和第二参考电流IREF2计算与要测量的比较电流集对应的比较时钟数集。步骤S330可以与图15的步骤S230部分相同。然而，虽然在图15的步骤S230中仅计算了与一个第三参考电流IREF3对应的第三参考时钟数，但是可以在图18的步骤S330中计算与多个比较电流对应的比较时钟数。
例如，如参照图15至图17所描述的，在图15的步骤S230中相对于300nA的第三参考电流IREF3确定了第三参考时钟数。可以在图18的步骤S330中计算分别与一组比较电流200nA、300nA和400nA对应的一组比较时钟数920、930和940。在上面的示例中，比较时钟数集可以包括第一比较时钟数、第二比较时钟数和第三比较时钟数。第一比较时钟数可以是920。第二比较时钟数可以是930。第三比较时钟数可以是940。
随后，在步骤S340中，使用目标存储块的字线的漏电流对在测量时段期间输入到电荷泵151的目标时钟数进行计数。步骤S340可以与图15的步骤S240基本相同。
随后，在步骤S350中，通过将目标时钟数与在步骤S330中计算出的比较时钟数集进行比较来确定目标存储块的不良程度。稍后将参照图19描述步骤S350的详细配置。
图19是详细例示图18的步骤S350的流程图。与上述示例类似，将描述其中比较时钟数集包括第一比较时钟数、第二比较时钟数和第三比较时钟数并且第一比较时钟数、第二比较时钟数和第三比较时钟数分别是920、930和940的情况。第一比较时钟数至第三比较时钟数可以与第一比较电流至第三比较电流对应。
参照图19，首先，在步骤S410将目标时钟数与第一比较时钟数进行比较。也就是说，确定目标时钟数是否大于920。当目标时钟数不大于920时，在步骤S415确定目标存储块为满意块。
当目标时钟数大于920时，在步骤S420将目标时钟数与第二比较时钟数进行比较。也就是说，确定目标时钟数是否大于930。当目标时钟数不大于930时，在步骤S425确定目标存储块为第一级块。
当目标时钟数大于930时，在步骤S430将目标时钟数与第三比较时钟数进行比较。也就是说，确定目标时钟数是否大于940。当目标时钟数不大于940时，在步骤S435确定目标存储块为第二级块。
当目标时钟数大于940时，在步骤S440确定目标存储块为坏块。根据上述方式，可以将目标存储块确定为坏块、指示目标存储块正接近坏块状态的第一级块或者指示目标块更加接近坏块状态的第二级块。
以上参照图19使用的比较数字是示例。在另一示例中，当目标时钟数是910时，确定目标存储块为满意块。在另一示例中，当目标时钟数是925时，确定目标存储块为第一级存储块。在又一示例中，当目标时钟数是935时，确定目标存储块为第二级块。在又一示例中，当目标时钟数是945时，确定目标存储块为坏块。
因此，将来自其的漏电流大于比较电流的存储块确定为坏块。可以将来自其的漏电流接近比较电流的存储块确定为具有第一级或第二级的存储块。可以单独地管理具有第一级或第二级的存储块，使得在该存储块中不发生进一步的劣化。例如，频繁地执行更新的热数据(hot data)可以被管理为不被写入到具有第一级或第二级的存储块中。为此，半导体存储器装置100可以向存储器控制器1100传送指示存储块是否对应于坏块或者第一级块或者第二级块的信息。如上所述，半导体存储器装置100可以分割并管理存储块的电流泄漏程度。
尽管在图19中例示了目标存储块被确定为第一级块或第二级块或者坏块的实施方式，但是这只是示例；可以使用指示各种不良程度的两个以上的级别，并且可以确定目标存储块为具有这些级别以及坏块中的任何一个。
图20是例示根据本公开的一实施方式的存储器系统1000的框图。
参照图20，存储器系统1000包括存储器控制器1100和半导体存储器装置100。半导体存储器装置100可以包括漏电流检测器180。如上所述，漏电流检测器180可以包括图8所示的电压发生器150、开关控制器125和控制逻辑140。漏电流检测器180可以检测在每个存储块中是否产生漏电流或者电流泄漏的程度。基于此，如参照图8至图19所述，半导体存储器装置可以向存储器控制器1100传送包括指示存储块是否对应于坏块或者第一级块或者第二级块的信息的块信息。
存储器控制器1100可以包括块信息储存设备1200。块信息储存设备1200可以存储从半导体存储器装置100接收的块信息。存储器控制器1100可以基于存储在块信息储存设备1200中的块信息来执行垃圾收集、耗损均衡等。第一级存储块或第二级存储块可以被单独管理，使得其中不发生劣化。
在一实施方式中，半导体存储器装置100可以如图19所示将目标存储块确定为满意块、第一级块、第二级块或坏块中的任何一个。半导体存储器装置100可以将包括于其中的多个存储块中的每一个的不良程度确定为满意块、第一级块、第二级块或坏块中的任何一个，并且将不良程度传送到存储器控制器1100。块信息储存设备1200可以存储指示半导体存储器装置100中所包括的多个存储块的不良程度的信息。
图21是例示根据本公开的另一实施方式的存储器系统1001的框图。
参照图21，存储器系统1001包括存储器控制器1100、多个半导体存储器装置100a、100b和100c以及电力管理器1300。
电力管理器1300可以管理传送到多个半导体存储器装置100a、100b和100c的电力，并且由存储器控制器1100控制。在图21中例示了电力管理器1300是与存储器控制器1100分开的组件的布置。然而，在一些实施方式中，电力管理器1300可以与存储器控制器1100集成。
半导体存储器装置100a、100b和100c可分别包括漏电流检测器180a、180b和180c。如上所述，漏电流检测器180a、180b和180c可以包括图8所示的电压发生器150、开关控制器125和控制逻辑140。漏电流检测器180a、180b和180c可以分别检测在半导体存储器装置100a、100b和100c中的存储块中是否产生漏电流或者电流泄漏的程度。基于此，半导体存储器装置100a、100b和100c中的每一个可以向存储器控制器1100传送包括指示每个存储块是否对应于坏块或者第一级块或者第二级块的信息的块信息，如参照图8至图19所述。
存储器控制器1100可包括块信息储存设备1200。块信息储存设备1200可以存储从半导体存储器装置100接收的块信息。存储器控制器1100可以基于存储在块信息储存设备1200中的块信息来执行垃圾收集、耗损均衡等。第一级存储块或第二级存储块可以被单独管理，使得其中不发生劣化。
块信息储存设备1200可以存储从半导体存储器装置100接收的坏块信息。存储器控制器可以基于存储在块信息储存设备1200中的坏块信息来控制对坏块的访问。
存储器控制器1100可以向电力管理器1300提供存储在块信息储存设备1200中的块信息。电力管理器1300可以基于所接收的块信息执行对提供给半导体存储器装置100a、100b和100c的电力的管理。在一示例中，当电流通过半导体存储器装置100a、100b和100c中的多个存储块泄漏时，电力管理器1300可以执行用于向半导体存储器装置100a、100b和100c提供稳定电力的操作。在另一示例中，当泄漏电流的存储块的数目较少时，电力管理器1300可以管理所供应的电力，使得半导体存储器装置100a、100b和100c可以用降低的功率来进行操作。
图22是例示图1的存储器系统的另一实施方式1000的框图。
参照图22，存储器系统1000包括半导体存储器装置100和存储器控制器1100。半导体存储器装置100可以是参照图1和图2描述的半导体存储器装置，存储器控制器1100可以是参照图1和图20描述的存储器控制器。因此，这里省略了重复的描述。
存储器控制器1100连接到主机(Host)和半导体存储器装置100。存储器控制器1100与图1和图20的存储器控制器1100对应。存储器控制器1100被配置为响应于来自主机的请求而访问半导体存储器装置100。例如，存储器控制器1100被配置为控制半导体存储器装置100的读取操作、写入操作、擦除操作和后台操作。存储器控制器1100被配置为提供半导体存储器装置100和主机之间的接口。存储器控制器1100被配置为驱动用于控制半导体存储器装置100的固件。
存储器控制器1100包括随机存取存储器(RAM)1110、处理器1120、主机接口1130、存储器接口1140和纠错块1150。RAM 1110用作处理单元1120的工作存储器、半导体存储器装置100与主机之间的缓存存储器以及半导体存储器装置100与主机之间的缓冲存储器中的至少一个。处理器1120控制存储器控制器1100的整体操作。另外，存储器控制器1100可以在写入操作中临时存储从主机提供的编程数据。
主机接口1130包括用于在主机和存储器控制器1100之间交换数据的协议。在一实施方式中，存储器控制器1100被配置为通过诸如以下各种接口协议中的至少一种与主机通信：通用串行总线(USB)协议、多媒体卡(MMC)协议、外围组件互连(PCI)协议、快速PCI(PCI-E)协议、高级技术附件(ATA)协议、串行ATA协议、并行ATA协议、小型计算机小型接口(SCSI)协议、增强型小磁盘接口(ESDI)协议、集成驱动电子(IDE)协议和私有协议。
存储器接口1140与半导体存储器装置100接口连接。例如，存储器接口1140可以包括NAND接口或NOR接口。
纠错块1150被配置为通过使用纠错码(ECC)来检测从半导体存储器装置100接收的数据的错误并进行校正。处理器1120可以基于纠错块1150的错误检测结果来控制半导体存储器装置100调整读取电压，并执行重新读取。在一实施方式中，纠错块1150可以被提供为存储器控制器1100的组件。
存储器控制器1100和半导体存储器装置100可以集成到单个半导体装置中。在一实施方式中，存储器控制器1100和半导体存储器装置100可以被集成以构成诸如PC卡(个人计算机存储卡国际协会(PCMCIA))、紧凑型闪存(CF)卡、智能媒体卡(SM或SMC)、记忆棒、多媒体卡(MMC、RS-MMC或MMCmicro)、SD卡(SD、miniSD、microSD或SDHC)或通用闪存(UFS)之类的存储卡。
存储器控制器1100和半导体存储器装置100可以集成到单个半导体装置中以构成半导体驱动设备(固态驱动器(SSD))。半导体驱动设备SSD包括被配置为将数据存储在半导体存储器中的储存设备。如果存储器系统1000被用作半导体驱动设备SSD，则可以显著改进与存储器系统1000连接的主机的操作速度。
作为另一示例，存储器系统1000可以被提供为诸如以下各项之类的电子装置的各种组件之一：计算机、超移动PC(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机、网络平板、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(PMP)、便携式游戏机、导航系统、黑匣子、数码相机、三维电视、数字音频记录器、数字音频播放器、数字图像记录器、数字图像播放器、数字视频记录器、数字视频播放器、能够在无线环境中发送/接收信息的装置、构成家庭网络的各种电子装置之一、构成计算机网络的各种电子装置之一、构成远程信息处理网络的各种电子装置之一、RFID装置或构成计算系统的各种组件之一。
在一实施方式中，半导体存储器装置100或存储器系统1000可以以诸如以下各种形式来封装：堆叠式封装(PoP)、球栅阵列(BGA)、芯片级封装(CSP)、塑料引线芯片载体(PLCC)、塑料双列直插式封装(PDIP)、Waffle封装裸片、晶圆形式裸片、板上芯片(COB)、陶瓷双列直插式封装(CERDIP)、塑料度量四方扁平封装(MQFP)、薄四方扁平封装(TQFP)、小外形集成电路(SOIC)、收缩小外形封装(SSOP)、薄小外形封装(TSOP)、系统级封装(SIP)、多芯片封装(MCP)、晶圆级制造封装(WFP)或晶圆级处理层叠封装(WSP)。
图23是例示图22的存储器系统的应用示例的框图。
参照图23，存储器系统2000包括半导体存储器装置2100和存储器控制器2200。半导体存储器装置2100包括多个半导体存储器芯片。多个半导体存储器芯片被划分成多个组。
图23例示k个组分别通过第一通道CH1至第k通道CHk与存储器控制器2200通信。每个半导体存储器芯片可以与参照图2描述的半导体存储器装置100相同地配置和操作。
特定组的每个半导体存储器芯片被配置为通过一个公共通道与存储器控制器2200通信。存储器控制器2200与参照图14或图17描述的存储器控制器1100类似地配置。存储器控制器2200被配置为通过多个通道CH1至CHk控制半导体存储器装置2100的多个存储器芯片。
存储器控制器2200可以包括块信息储存设备2500。块信息储存设备2500可以存储从半导体存储器装置2100接收的块信息。更具体地，存储器控制器2200可以基于存储在块信息储存设备2500中的块信息执行垃圾收集、损耗均衡等。第一级存储块或第二级存储块可以被单独管理，使得其中不发生劣化。
在一实施方式中，半导体存储器装置2100的每个半导体存储器芯片可以包括多个存储块。半导体存储器芯片可以将目标存储块确定为满意块、第一级块、第二级块和坏块中的任何一个。半导体存储器芯片可以将包括于其中的多个存储块中的每一个的不良程度确定为满意块、第一级块、第二级块或坏块中的任何一个，并且将指示不良程度的信息传送到存储器控制器2200。块信息储存设备2500可以存储指示包括在半导体存储器装置2100中的多个半导体存储器芯片中的每一个中所包括的多个存储块的不良程度的信息。
图24是例示包括参照图23描述的存储器系统的计算系统的框图。
参照图24，计算系统3000包括中央处理单元(CPU)3100、RAM 3200、用户接口3300、电源3400、系统总线3500和存储器系统2000。
存储器系统2000通过系统总线3500电连接到中央处理单元3100、RAM 3200、用户接口3300和电源3400。通过用户接口3300提供的数据或由中央处理单元3100处理的数据被存储在存储器系统2000中。
图24例示了半导体存储器装置2100通过存储器控制器2200连接到系统总线3500。然而，半导体存储器装置2100可以直接连接到系统总线3500。存储器控制器2200的功能可以由中央处理单元3100和RAM 3200执行。
存储器控制器2200可以包括块信息储存设备2500。块信息储存设备2500可以存储从半导体存储器装置2100接收的块信息。更具体地，存储器控制器2200可以基于存储在块信息储存设备2500中的块信息执行垃圾收集、损耗均衡等，第一级存储块或第二级存储块可以被单独管理，使得其中不发生劣化。
图24例示了提供参照图23描述的存储器系统2000。然而，存储器系统2000可以由参照图22描述的存储器系统1000代替。在一实施方式中，计算系统3000可以被配置为包括参照图22和图23描述的存储器系统1000和2000二者。
根据本公开的实施方式，提供半导体存储器装置、其操作方法和存储器系统以测量字线的漏电流。
本文已经公开了各种实施方式，并且尽管采用了特定术语，但是它们以一般性和描述性意义而不是出于限制的目的来使用和解释。在某些情况下，如本领域技术人员在提交本申请时显而易见的，除非另有明确说明，否则结合特定实施方式描述的特征、特性和/或元件可以单独使用或者与结合其它实施方式描述的特征、特性和/或元件组合使用。因此，本领域技术人员将理解，在不脱离所附权利要求中阐述的本公开的精神和范围的情况下，可以在形式和细节上进行各种改变。
相关申请的交叉引用
本申请要求于2018年6月27日提交的韩国专利申请No.10-2018-0074377的优先权，该韩国专利申请通过引用全部并入本文中。

Claims (16)

1.一种半导体存储器装置，该半导体存储器装置包括：
开关控制器，所述开关控制器连接到本地字线；
电压发生器，所述电压发生器连接到所述开关控制器，所述电压发生器被配置为根据输入时钟信号产生操作电压并将所述操作电压传送到所述开关控制器；以及
控制逻辑，所述控制逻辑被配置为控制所述电压发生器和所述开关控制器的操作，
其中，所述控制逻辑被配置为：
使用参考电流源的第一参考电流将测量时段期间的所述输入时钟信号的脉冲数目计数为第一参考时钟数；
使用所述参考电流源的第二参考电流将所述测量时段期间的所述输入时钟信号的脉冲数目计数为第二参考时钟数；
基于所述第一参考时钟数和所述第二参考时钟数来计算与第三参考电流相对应的第三参考时钟数；
使用所述本地字线的漏电流将所述测量时段期间的所述输入时钟信号的脉冲数目计数为目标时钟数；并且
通过将所述第三参考时钟数与所述目标时钟数进行比较来确定电流是否通过与所述本地字线连接的存储块而被泄漏。
2.根据权利要求1所述的半导体存储器装置，其中，所述电压发生器包括：
电荷泵，所述电荷泵被配置为接收所述输入时钟信号以产生输出电压；
电压比较器，所述电压比较器被配置为通过将所述电荷泵的输出电压与参考电压进行比较来产生使能信号；
时钟输入驱动器，所述时钟输入驱动器被配置为基于所述使能信号来产生施加到所述电荷泵的所述输入时钟信号；
电压调节器，所述电压调节器被配置为调节所述电荷泵的输出电压；以及
所述参考电流源，所述参考电流源连接到所述电压调节器的输出端子。
3.根据权利要求2所述的半导体存储器装置，
其中，所述电压比较器被配置为接收所述电荷泵的输出电压和所述参考电压，以在所述电荷泵的输出电压小于所述参考电压时输出所述使能信号，
其中，所述时钟输入驱动器接收所述使能信号和外部时钟信号以产生所述输入时钟信号。
4.根据权利要求2所述的半导体存储器装置，其中，所述开关控制器包括：
第一开关电路，所述第一开关电路被配置为接收第一开关控制信号，以在所述第一开关控制信号被启用时将所述电压调节器的所述输出端子与全局字线连接；以及
第二开关电路，所述第二开关电路被配置为接收第二开关控制信号，以在所述第二开关控制信号被启用时选择性地连接所述全局字线与所述本地字线。
5.根据权利要求1所述的半导体存储器装置，其中，所述控制逻辑包括：
计数器，所述计数器被配置为通过接收所述输入时钟信号来对所述参考时钟数和所述目标时钟数进行计数；
第一寄存器，所述第一寄存器被配置为存储所述参考时钟数；
第二寄存器，所述第二寄存器被配置为存储所述目标时钟数；以及
比较计算器，所述比较计算器被配置为将所述参考时钟数和所述目标时钟数进行比较，并且当所述目标时钟数大于所述参考时钟数时确定所述存储块为坏块。
6.根据权利要求4所述的半导体存储器装置，其中，所述控制逻辑被配置为：
当所述第一开关控制信号被启用并且第二开关控制信号被禁用时，对所述第一参考时钟数和所述第二参考时钟数进行计数；并且
当所述第一开关控制信号和所述第二开关控制信号被启用时，对所述目标时钟数进行计数。
7.根据权利要求6所述的半导体存储器装置，其中，所述控制逻辑包括：
计数器，所述计数器被配置为通过接收所述输入时钟信号对所述第一参考时钟数、所述第二参考时钟数和所述目标时钟数进行计数；
第一寄存器，所述第一寄存器被配置为存储所述第一参考时钟数；
第二寄存器，所述第二寄存器被配置为存储所述第二参考时钟数；
第一比较计算器，所述第一比较计算器被配置为通过将所述第一参考时钟数和所述第二参考时钟数进行比较来计算所述第三参考时钟数；
第三寄存器，所述第三寄存器被配置为存储所述第三参考时钟数；
第四寄存器，所述第四寄存器被配置为存储所述目标时钟数；以及
第二比较计算器，所述第二比较计算器被配置为将所述第三参考时钟数和所述目标时钟数进行比较，并且当所述目标时钟数大于所述第三参考时钟数时确定所述存储块为坏块。
8.根据权利要求6所述的半导体存储器装置，其中，所述控制逻辑基于以下表达式计算所述第三参考时钟数：
其中，IREF1是所述第一参考电流，IREF2是所述第二参考电流，IREF3是所述第三参考电流，CNT1是所述第一参考时钟数，CNT2是所述第二参考时钟数，并且CNT3是所述第三参考时钟数。
9.一种用于操作半导体存储器装置的方法，该方法包括以下步骤：
基于第一参考电流将在测量时段期间输入到电荷泵的时钟信号的脉冲数目作为第一参考时钟数进行计数；
基于与所述第一参考电流不同的第二参考电流将在所述测量时段期间输入到所述电荷泵的时钟信号的脉冲数目作为第二参考时钟数进行计数；
基于所述第一参考时钟数和所述第二参考时钟数来计算与第三参考电流对应的第三参考时钟数；
基于目标存储块的本地字线的漏电流将在所述测量时段期间输入到所述电荷泵的时钟信号的脉冲数目作为目标时钟数进行计数；以及
通过将所述第三参考时钟数和所述目标时钟数进行比较来确定所述目标存储块是否已泄漏电流。
10.根据权利要求9所述的方法，其中，所述第三参考时钟数基于以下表达式来计算：
其中，IREF1是所述第一参考电流，IREF2是所述第二参考电流，IREF3是所述第三参考电流，CNT1是所述第一参考时钟数，CNT2是所述第二参考时钟数，并且CNT3是所述第三参考时钟数。
11.一种存储器系统，该存储器系统包括：
多个半导体存储器装置；
电力管理器，所述电力管理器被配置为管理传送到所述多个半导体存储器装置的电源；以及
存储器控制器，所述存储器控制器被配置为控制所述多个半导体存储器装置和所述电力管理器的操作，
其中，所述多个半导体存储器装置中的每一个包括：
存储器单元阵列，所述存储器单元阵列包括多个存储块；以及
漏电流检测器，所述漏电流检测器被配置为检测所述多个存储块中的每一个的漏电流，
其中，所述漏电流检测器包括：
开关控制器，所述开关控制器通过本地字线连接到所述存储器单元阵列；
电压发生器，所述电压发生器连接到所述开关控制器，所述电压发生器根据输入时钟信号产生操作电压，并且将所述操作电压传送到所述开关控制器；以及
控制逻辑，所述控制逻辑被配置为控制所述电压发生器和所述开关控制器的操作，并且
其中，所述控制逻辑被配置为：
使用参考电流源的第一参考电流将测量时段期间的所述输入时钟信号的脉冲数目计数为第一参考时钟数；
使用所述参考电流源的第二参考电流将所述测量时段期间的所述输入时钟信号的脉冲数目计数为第二参考时钟数；
基于所述第一参考时钟数和所述第二参考时钟数来计算与第三参考电流相对应的第三参考时钟数；
使用所述本地字线的漏电流将所述测量时段期间的所述输入时钟信号的脉冲数目计数为目标时钟数；并且
通过将所述第三参考时钟数与所述目标时钟数进行比较来确定电流是否通过与所述本地字线连接的存储块而被泄漏。
12.根据权利要求11所述的存储器系统，其中，所述多个半导体存储器装置中的每一个产生指示所述多个存储块中的每一个的所述漏电流的块信息并且将所述块信息传送到所述存储器控制器。
13.根据权利要求12所述的存储器系统，其中，所述存储器控制器包括被配置为存储所述块信息的块信息储存设备。
14.根据权利要求13所述的存储器系统，
其中，所述存储器控制器将存储在所述块信息储存设备中的块信息传送到所述电力管理器，并且
其中，所述电力管理器基于所述块信息来管理提供给所述多个半导体存储器装置的电力。
15.根据权利要求11所述的存储器系统，
其中，所述电压发生器被配置为产生输出电压并且当所述输出电压小于参考电压时根据所述输入时钟信号增加所述输出电压，并且
其中，所述控制逻辑被配置为当所述目标时钟数大于所述第三参考时钟数时确定与所述本地字线联接的所述存储块为坏块。
16.根据权利要求15所述的存储器系统，
其中，所述存储器控制器控制对由所述漏电流检测器的所述控制逻辑确定的所述坏块的访问。
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