KR20090020342A - 가변 저항 메모리 장치 및 그것의 프로그램 방법 - Google Patents

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Abstract

본 발명은 가변 저항 메모리 장치의 프로그램 방법에 관한 것이다. 상기 가변 저항 메모리 장치는 멀티 상태(multi_state)를 갖는 메모리 셀; 및 상기 메모리 셀을 멀티 상태 중 어느 하나로 프로그램하기 위한 프로그램 펄스를 제공하는 쓰기 드라이버를 포함한다. 상기 가변 저항 메모리 장치의 프로그램 방법은 상기 메모리 셀로 제 1 프로그램 펄스를 인가하는 단계; 및 상기 메모리 셀이 중간 상태(intermediate state)로 프로그램되는 경우에, 상기 메모리 셀로 제 2 프로그램 펄스를 인가하는 단계를 포함한다. 여기에서, 상기 제 1 프로그램 펄스가 리셋 펄스인 경우에, 상기 리셋 펄스는 오버 프로그램 펄스(이하, 오버 리셋 펄스라 함)인 것을 특징으로 한다. 본 발명에 의하면, 저항 드리프트 마진을 개선할 수 있을 뿐만 아니라, 충분한 읽기 마진을 확보할 수 있다.

Description

가변 저항 메모리 장치 및 그것의 프로그램 방법{RESISTANCE VARIABLE MEMORY DEVICE AND PROGRAM METHOD THEREOF}
본 발명은 반도체 메모리 장치에 관한 것으로서, 더욱 상세하게는 가변 저항 메모리 장치 및 그것의 프로그램 방법에 관한 것이다.
랜덤 액세스(random access)가 가능하고 고집적 및 대용량을 실현할 수 있는 반도체 메모리 장치의 수요는 날로 증가하고 있다. 그러한 반도체 메모리 장치로는, 현재 휴대용 전자기기 등에 주로 사용되는 플래시 메모리(flash memory)가 대표적이다. 그 외에 디램(DRAM)의 커패시터를 불휘발성을 지닌 물질로 대체한 반도체 메모리 장치들이 등장하고 있다.
강유전체 커패시터를 이용한 강유전체 램(ferroelectric RAM; FRAM), 티엠알(TMR; tunneling magneto-resistive) 막을 이용한 마그네틱 램(magnetic RAM; MRAM), 그리고 칼코겐 화합물(chalcogenide alloys)을 이용한 상 변화 메모리 장치(phase change memory device) 등이 있다. 특히, 상 변화 메모리 장치와 같은 가변 저항 메모리 장치는 그 제조 과정이 비교적 간단하고, 저가로 대용량의 메모리를 구현할 수 있다.
도 1은 일반적인 가변 저항 메모리 장치의 메모리 셀을 보여준다. 도 1을 참조하면, 가변 저항 메모리 장치의 메모리 셀(10)은 가변 저항체(C)와 액세스 트랜지스터(M)로 구성된다.
가변 저항체(C)는 비트 라인(BL)에 연결된다. 액세스 트랜지스터(M)는 가변 저항체(C)와 접지 사이에 연결된다. 액세스 트랜지스터(M)의 게이트에는 워드 라인(WL)이 연결되어 있다. 워드 라인(WL)에 소정의 전압이 인가되면, 액세스 트랜지스터(M)는 턴 온(turn on) 된다. 액세스 트랜지스터(M)가 턴 온(turn on) 되면, 가변 저항체(C)는 비트 라인(BL)을 통해 전류(Ic)를 공급받는다.
가변 저항체(C)는 상 변화 물질(phase change material)(도시되지 않음)을 포함한다. 상 변화 물질은 온도에 따라 2개의 안정된 상태, 즉 결정 상태(crystal state) 또는 비정질 상태(amorphous state)를 갖는다. 상 변화 물질은 비트 라인(BL)을 통해 공급되는 전류(Ic)에 따라 결정 상태(crystal state) 또는 비정질 상태(amorphous state)로 변한다. 상 변화 메모리 장치는 상 변화 물질의 이러한 특성을 이용하여 데이터를 프로그램한다.
도 2는 상 변화 물질의 특성을 설명하기 위한 그래프이다. 도 2에서 참조 번호 1은 상 변화 물질이 비정질 상태(amorphous state)로 되기 위한 조건을 나타내며, 참조 번호 2는 결정 상태(crystal state)로 되기 위한 조건을 나타낸다.
도 2를 참조하면, 상 변화 물질(GST)은 전류 공급에 의해 T1 동안 녹는점(melting temperature; Tm)보다 높은 온도로 가열한 뒤 급속히 냉각(quenching)하면 비정질 상태(amorphous state)로 된다. 비정질 상태는 보통 리셋 상태(reset state)라고 부르며, 데이터 '1'을 저장한다.
이와는 달리, 상 변화 물질은 결정화 온도(crystallization temperature; Tc)보다 높고 녹는점(Tm)보다는 낮은 온도에서 T1 보다 긴 T2 동안 가열한 뒤 서서히 냉각하면 결정 상태(crystal state)로 된다. 결정 상태는 보통 셋 상태(set state)라고도 부르며, 데이터 '0'을 저장한다. 메모리 셀은 상 변화 물질의 비정질 양(amorphous volume)에 따라 저항(resistance)이 달라진다. 메모리 셀의 저항은 비정질 상태일 때 가장 높고, 결정 상태일 때 가장 낮다.
최근에는 하나의 메모리 셀에 2비트 이상의 데이터를 저장하는 기술이 개발되고 있다. 이러한 메모리 셀을 멀티 레벨 셀(Multi_Level Cell: MLC)이라 하며, 저항 분포에 따라 멀티 상태(multi_state)를 갖는다. 가변 저항 메모리 장치에서, 멀티 레벨 셀은 리셋 상태와 셋 상태 사이에 중간 상태들(intermediate states)을 더 갖는다. 멀티 레벨 셀을 갖는 가변 저항 메모리 장치의 프로그램 방법은 미국 등록특허 US 6625054(이하 '054 특허'라 함)에 게시되어 있다.
도 3은 종래 기술에 따른 멀티 레벨 셀을 갖는 가변 저항 메모리 장치의 프로그램 방법을 설명하기 위한 그래프이다. 도 3에 도시된 프로그램 방법은 054 특허에 개시되어 있다. 도 3을 참조하면, 메모리 셀은 프로그램 펄스(program pulse)의 하강 시간(falling time)에 따라 4개의 상태를 갖는다. 메모리 셀이 리셋 상태(reset state)에 있는 경우를 (1,1) 상태라 하고, 셋 상태(set state)에 있는 경우를 (0,0) 상태라고 한다. 메모리 셀은 (1,1) 상태와 (0,0) 상태 사이에 상 변화 물질의 비정질 양(amorphous volume)에 따라 (1,0) 상태와 (0,1) 상태를 더 갖는 다.
054 특허에 의하면, 상 변화 메모리 장치는 메모리 셀에 공급되는 전류 펄스(current pulse)의 하강 시간(fall time)을 조절하여 하나의 메모리 셀에 2비트를 프로그램한다. '054 특허'는 전류 펄스의 하강 시간이 길어질수록 상 변화 물질의 비정질 양(amorphous volume)이 작아진다는 특성을 이용한 것이다.
054 특허 등과 같은 종래의 가변 저항 메모리 장치가 MLC 동작을 정상적으로 수행하기 위해서는 프로그램한 뒤 수 ns 후의 저항값과, 수십 또는 수일 후의 저항값에 차이가 없어야 한다. 그러나 가변 저항 메모리 장치는 상 변화 물질(GST)의 특성상 시간이 지남에 따라 저항이 변하게 된다. 이를 저항 드리프트(resistance drift) 현상이라 한다. 종래의 가변 저항 메모리 장치를 MLC 동작에 사용하는 데 있어서, 저항 드리프트 현상은 반드시 해결해야 할 문제 중 하나이다.
본 발명은 상술한 기술적 과제를 해결하기 위해 제안된 것으로, 본 발명의 목적은 저항 드리프트 마진(drift margin)을 개선한 가변 저항 메모리 장치를 제공하는 데 있다. 본 발명의 다른 목적은 상기 가변 저항 메모리 장치의 프로그램 방법 및 그것을 포함하는 메모리 시스템을 제공하는 데 있다.
본 발명은 가변 저항 메모리 장치의 프로그램 방법에 관한 것이다. 상기 가변 저항 메모리 장치는 멀티 상태(multi_state)를 갖는 메모리 셀; 및 상기 메모리 셀을 멀티 상태 중 어느 하나로 프로그램하기 위한 프로그램 펄스를 제공하는 쓰기 드라이버를 포함한다. 상기 가변 저항 메모리 장치의 프로그램 방법은 상기 메모리 셀로 제 1 프로그램 펄스를 인가하는 단계; 및 상기 메모리 셀이 중간 상태(intermediate state)로 프로그램되는 경우에, 상기 메모리 셀로 제 2 프로그램 펄스를 인가하는 단계를 포함한다. 여기에서, 상기 제 1 프로그램 펄스가 리셋 펄스인 경우에, 상기 리셋 펄스는 오버 프로그램 펄스(이하, 오버 리셋 펄스라 함)인 것을 특징으로 한다.
실시 예로서, 상기 제 1 프로그램 펄스가 셋 펄스인 경우에, 상기 셋 펄스는 정상 프로그램 펄스(이하, 정상 셋 펄스라 함)인 것을 특징으로 한다. 상기 제 2 프로그램 펄스는 정상 셋 펄스보다 하강 시간(falling time)이 짧은 것을 특징으로 한다.
다른 실시 예로서, 상기 메모리 셀은 저항에 따라 네 개의 상태(00, 01, 10, 11)를 갖는다. 상기 제 1 프로그램 펄스가 정상 셋 펄스(normal set pulse)인 경우에, 상기 메모리 셀은 가장 낮은 저항 상태(00)를 갖는다. 상기 제 2 프로그램 펄스가 정상 셋 펄스보다 하강 시간(falling time)이 짧은 경우에, 상기 메모리 셀은 두 번째로 낮은 저항 상태(01)를 갖는다. 상기 제 1 프로그램 펄스가 오버 리셋 펄스(over reset pulse)인 경우에, 상기 메모리 셀은 가장 높은 저항 상태(11)를 갖는다. 상기 제 2 프로그램 펄스가 정상 셋 펄스보다 하강 시간이 짧은 경우에, 상기 메모리 셀은 두 번째로 높은 저항 상태(10)를 갖는다.
또 다른 실시 예로서, 상기 메모리 셀은 상 변화 물질을 갖는다. 상기 정상 셋 펄스는 상기 메모리 셀의 상 변화 물질에 녹는점 이상의 온도를 가하며, 결정화 시간 이상의 제 1 하강 시간을 갖는다. 상기 제 2 프로그램 펄스는 상기 메모리 셀의 상 변화 물질에 녹는점 이상의 온도를 가하며, 결정화 시간보다 짧은 제 2 하강 시간을 갖는다. 상기 오버 리셋 펄스는 상기 메모리 셀의 상 변화 물질에 녹는점 이상의 온도를 가하고, 상기 제 2 하강 시간보다 짧은 제 3 하강 시간을 갖는다.
본 발명에 따른 가변 저항 메모리 장치는 멀티 상태(multi_state)를 갖는 메모리 셀; 및 상기 메모리 셀을 멀티 상태 중 어느 하나로 프로그램하기 위한 프로그램 펄스를 제공하는 쓰기 드라이버를 포함한다. 상기 쓰기 드라이버는 상기 메모리 셀로 제 1 프로그램 펄스를 인가하고, 상기 메모리 셀이 상기 멀티 상태 중에서 중간 상태(intermediate state)로 프로그램되는 경우에 상기 메모리 셀로 제 2 프로그램 펄스를 인가한다.
여기에서, 상기 제 1 프로그램 펄스가 셋 펄스인 경우에 상기 셋 펄스는 정상 프로그램 펄스(이하, 정상 셋 펄스라 함)이며, 상기 제 1 프로그램 펄스가 리셋 펄스인 경우에 상기 리셋 펄스는 오버 프로그램 펄스(이하, 오버 리셋 펄스라 함)인 것을 특징으로 한다. 상기 제 2 프로그램 펄스는 상기 정상 셋 펄스보다 하강 시간(falling time)이 짧은 것을 특징으로 한다.
본 발명에 따른 메모리 시스템은 가변 저항 메모리 장치; 및 상기 가변 저항 메모리 장치의 동작을 제어하기 위한 메모리 컨트롤러를 포함한다. 상기 가변 저항 메모리 장치는 멀티 상태(multi_state)를 갖는 메모리 셀; 및 상기 메모리 셀을 멀티 상태 중 어느 하나로 프로그램하기 위한 프로그램 펄스를 제공하는 쓰기 드라이버를 포함한다. 상기 쓰기 드라이버는 상기 메모리 셀로 제 1 프로그램 펄스를 인가하고, 상기 메모리 셀이 상기 멀티 상태 중에서 중간 상태(intermediate state)로 프로그램되는 경우에 상기 메모리 셀로 제 2 프로그램 펄스를 인가한다.
여기에서, 상기 제 1 프로그램 펄스가 셋 펄스인 경우에 상기 셋 펄스는 정상 프로그램 펄스(이하, 정상 셋 펄스라 함)이며, 상기 제 1 프로그램 펄스가 리셋 펄스인 경우에 상기 리셋 펄스는 오버 프로그램 펄스(이하, 오버 리셋 펄스라 함)인 것을 특징으로 한다. 상기 제 2 프로그램 펄스는 상기 정상 셋 펄스보다 하강 시간(falling time)이 짧은 것을 특징으로 한다.
본 발명에 따른 가변 저항 메모리 장치는 정상 프로그램 조건 및 오버 프로그램 조건을 사용하여 메모리 셀을 프로그램하기 때문에 저항 드리프트 마진을 개 선할 수 있다. 또한, 본 발명에 의하면, 저항 드리프트 마진을 개선할 수 있을 뿐만 아니라, 충분한 읽기 마진을 확보할 수 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명한다.
도 4는 본 발명에 따른 가변 저항 메모리 장치를 보여주는 블록도이다. 도 4에서는 가변 저항 메모리 장치 중에서 상 변화 메모리 장치가 도시되어 있다. 도 4를 참조하면, 상 변화 메모리 장치(100)는 메모리 셀 어레이(110), 어드레스 디코더(120), 비트 라인 선택 회로(130), 쓰기 드라이버(140), 감지 증폭기(150), 데이터 입출력 버퍼(160), 그리고 제어 유닛(170)을 포함한다.
메모리 셀 어레이(110)는 복수의 메모리 셀로 구성된다. 각각의 메모리 셀은 가변 저항체와 선택 소자(select element)로 구성된다. 가변 저항체는 상 변화 물질(GST)을 포함하며, 선택 소자는 다이오드(D)로 구성된다. 도 4에서 선택 소자는 다이오드(D)로 도시되어 있으나, 다이오드 대신에 NMOS 트랜지스터(도 1 참조, M)를 사용할 수도 있다.
메모리 셀은 상 변화 물질(GST)의 프로그램 상태에 따라 저항값을 달리한다. 프로그램 상태는 저항이 낮은 결정 상태와 저항이 높은 비정질 상태로 구분된다. 결정 상태는 데이터 0을 저장하며, 셋 상태라고 한다. 비정질 상태는 데이터 1을 저장하며, 리셋 상태라고 한다. 싱글 레벨 셀(SLC)은 하나의 메모리 셀에 데이터 0 또는 1을 저장한다.
한편, 메모리 셀은 결정 상태와 비정질 상태의 중간에 복수의 중간 상태들(intermediate states)을 갖게 할 수 있다. 이와 같은 멀티 레벨 셀(MLC)은 하나의 메모리 셀에 2 비트 이상의 데이터를 저장할 수 있다. 메모리 셀은 MLC 프로그램 동작에 의해 멀티 상태(multi_state) 중에서 어느 하나를 갖는다. 예를 들면, 하나의 메모리 셀에 2 비트 데이터가 저장된다고 가정하면, 메모리 셀은 4개의 상태(11, 10, 01, 00)를 갖는다.
(1,1) 상태는 리셋 상태(reset state)로서, 가장 높은 저항값을 갖는다. (0,0) 상태는 셋 상태(set state)로서, 가장 낮은 저항값을 갖는다. 그리고 (1,0) 및 (0,1) 상태는 각각 제 1 및 제 2 중간 상태(intermediate state)로서, 제 1 및 제 2 중간 저항값을 갖는다. (1,0) 상태의 저항값은 (0,1) 상태의 저항값보다 높다.
어드레스 디코더(120)는 워드 라인(WL0~WLn)을 통해 메모리 셀 어레이(110)와 연결된다. 어드레스 디코더(120)는 외부에서 입력된 어드레스(ADDR)를 디코드하고, 선택된 워드 라인으로 바이어스 전압을 제공한다. 또한, 어드레스 디코더(120)는 비트 라인(BL0~BLm)을 선택하기 위한 선택 신호(Yi)를 발생한다. 선택 신호(Yi)는 비트 라인 선택 회로(130)에 제공된다.
비트 라인 선택 회로(130)는 비트 라인(BL)을 통해 메모리 셀 어레이(110)와 연결된다. 비트 라인 선택 회로(130)는 어드레스 디코더(120)로부터 제공되는 선택신호(Yi)에 응답하여 비트 라인을 선택한다. 비트 라인 선택 회로(130)는 복수의 NMOS 트랜지스터(도시되지 않음)를 포함한다. 여기에서, NMOS 트랜지스터는 선택 신호(Yi)에 응답하여, 쓰기 동작 시에는 비트 라인(BL)과 데이터 라인(DL)을 연결하고 읽기 동작 시에는 비트 라인(BL)과 감지 라인(SL)을 연결한다.
쓰기 드라이버(140)는 펄스 제어 신호(P_SET, P_RST) 및 데이터(DATA)를 입력받고, 데이터 라인(DL)으로 프로그램 펄스(I_PGM)를 제공한다. 펄스 제어 신호(P_SET, P_RST)는 제어 유닛(170)으로부터 제공된다. 프로그램 펄스(I_PGM)는 메모리 셀을 멀티 상태(multi_state) 중 어느 하나로 프로그램하기 위한 것이다. 쓰기 드라이버(140)는 MLC 프로그램 동작 시에, 메모리 셀의 멀티 상태에 따라 한 번 또는 그 이상의 프로그램 펄스(I_PGM)를 제공한다.
쓰기 드라이버(140)는 메모리 셀로 제 1 프로그램 펄스를 인가한다. 그리고 메모리 셀이 멀티 상태 중에서 중간 상태로 프로그램되는 경우에 제 2 프로그램 펄스를 인가한다. 여기에서, 제 1 프로그램 펄스가 리셋 펄스인 경우에 리셋 펄스는 오버 프로그램 펄스(이하, 오버 리셋 펄스라 함)이다. 그리고 제 1 프로그램 펄스가 셋 펄스인 경우에 셋 펄스는 정상 프로그램 펄스(이하, 정상 셋 펄스라 함)이다. MLC 프로그램 동작에 따른 프로그램 펄스(I_PGM)의 파형은 도 5를 참조하여 상세히 설명된다.
감지 증폭기(150)는 읽기 동작 시에 감지 라인(SL)의 전압과 기준 전압(Vref)의 차이를 감지하여, 선택된 메모리 셀에 저장된 데이터를 읽어낸다. 여기에서, 기준 전압(Vref)은 기준 전압 발생회로(미도시)에서 제공된다. 감지 증폭기 회로(150)는 제어 유닛(170)으로부터 제공된 제어 신호에 응답하여 동작한다.
데이터 입출력 버퍼(160)는 입출력 단자(DQ)로부터 데이터를 입력받거나 출력한다. 입출력 단자(DQ)의 수는 가변 저항 메모리 장치(100)의 종류에 따라 달라진다. 데이터 입출력 버퍼(160)는 데이터 입출력 제어 신호(CON)에 응답하여 쓰기 드라이버(140)에 데이터(DI)를 제공하거나 감지 증폭기(150)에서 읽은 데이터(DO)를 외부로 출력한다. 데이터 입출력 제어 신호(CON)는 제어 유닛(170)으로부터 제공된다.
제어 유닛(170)은 외부 제어 신호(CTRL)에 응답하여 펄스 제어 신호(P_SET, P_RST)를 쓰기 드라이버(140)로 제공하고, 데이터 입출력 제어 신호(CON)를 데이터 입출력 버퍼(160)로 제공한다. 제어 유닛(170)은 MLC 프로그램 동작 시에 펄스 제어 신호(P_SET, P_RST)를 제어함으로, 메모리 셀이 정상 프로그램 조건(normal program condition) 또는 오버 프로그램 조건(over program condition)에서 프로그램될 수 있도록 한다.
본 발명에 따른 가변 저항 메모리 장치(100)는 오버 프로그램 조건을 사용하여, 저항 드리프트(resistance drift) 문제를 해결하기 위한 것이다. 저항 드리프트(resistance drift)는 MLC 프로그램 동작 시에 더욱 문제된다. 메모리 셀의 오버 프로그램 동작은 이하에서 상세하게 설명된다.
도 5는 도 4에 도시된 쓰기 드라이버의 프로그램 펄스(program pulse) 및 쓰기 조건(write condition)을 예시적으로 보여준다. 도 5를 참조하면, 메모리 셀은 프로그램 펄스에 따라 4개의 상태(00, 01, 10, 11) 중에서 어느 하나의 상태를 갖는다.
(0,0) 상태는 결정 상태(crystal state) 또는 셋 상태(set state)이다. (0,0) 상태는 비정질 양(amorphous volume)이 거의 0에 가까우며, 가장 낮은 저항(약 4.5KΩ)을 갖는다. 쓰기 드라이버(도 4 참조, 140)는 상 변화 물질(GST)를 셋 상태로 만들기 위해, 셋 펄스(I_SET)를 인가한다. 셋 펄스(I_SET)는 제 1 하강 시간(예를 들면, 약 1.5μs)을 갖는다. 여기에서, 제 1 하강 시간은 비교적 길게 주어진다. 도 5에서는 'SQ long'으로 표기되어 있다.
제 1 하강 시간을 갖는 셋 펄스(I_SET)가 인가되면, 메모리 셀은 (0,0) 상태로 프로그램되며 약 4.5KΩ의 저항을 갖는다. (0,0) 상태의 메모리 셀에는 약 60μA의 읽기 전류가 흐른다.
(0,1) 상태는 제 1 중간 상태(first intermediate state)이다. (0,1) 상태의 메모리 셀은 (0,0) 상태보다 비정질 양(amorphous volume)이 더 많으며, 약 6~8KΩ의 저항값을 갖는다. 쓰기 드라이버(140)는 상 변화 물질(GST)을 제 1 중간 상태로 만들기 위해, 셋 펄스(I_SET)를 인가한 다음에, 제 1 중간 펄스를 인가한다. 제 1 중간 펄스는 제 2 하강 시간(예를 들면, 약 300ns)을 갖는다. 여기에서, 제 2 하강 시간(약 300ns)은 제 1 하강 시간(약 1.5μs)보다 짧게 주어진다. 도 5에서는 'SQ short'라고 표기되어 있다.
제 1 하강 시간을 갖는 셋 펄스(I_SET) 및 제 2 하강 시간을 갖는 중간 펄스가 인가되면, 메모리 셀은 (0,1) 상태로 프로그램되며 약 6~8KΩ의 저항값을 갖는다. (0,1) 상태의 메모리 셀에는 약 38~52μA의 읽기 전류가 흐른다.
(1,1) 상태는 비정질 상태(amorphous state) 또는 리셋 상태(reset state) 이다. (1,1) 상태는 비정질 양(amorphous volume)이 가장 크며, 가장 높은 저항( 500KΩ 이상)을 갖는다. 쓰기 드라이버(140)는 상 변화 물질(GST)을 리셋 상태로 만들기 위해, 리셋 펄스(I_RST)를 인가한다. 리셋 펄스(I_RST)는 제 3 하강 시간(예를 들면, 약 20ns 이하)을 갖는다. 여기에서, 제 3 하강 시간은 제 2 하강 시간보다 훨씬 짧게 주어진다.
리셋 펄스(I_RST)는 오버 프로그램 조건에서 발생한다. 이하에서, 오버 프로그램 조건의 리셋 펄스를 간단하게 오버 리셋 펄스(over reset pulse)라고 칭하기로 한다. 도 6은 정상 프로그램 조건(normal program condtion)과 오버 프로그램 조건(over program condition)을 설명하기 위한 그래프이다. 정상 프로그램 조건은 일반적으로 사용되고 있는 프로그램 조건을 의미한다. 도 6에서, 정상 펄스 전압(normal pulse voltage)은 약 1.5V~2.5V이다. 오버 프로그램 조건은 일반적인 펄스 전압 이상을 인가하는 프로그램 조건을 의미한다. 도 6에서, 오버 펄스 전압(over pulse voltage)은 약 2.5V 이상이다.
제 3 하강 시간(약 20ns 이하)을 갖는 오버 리셋 펄스(I_RST)가 인가되면, 메모리 셀은 (1,1) 상태로 프로그램되며 약 500KΩ 이상의 저항을 갖는다. 도 6을 참조하면, (1,1) 상태의 메모리 셀은 오버 프로그램 조건에서 약 10MΩ의 저항값을 갖는다. (1,1) 상태의 메모리 셀에는 약 2μA 이하의 읽기 전류가 흐른다.
(1,0) 상태는 제 2 중간 상태(second intermediate state)이다. (1,0) 상태의 메모리 셀은 (0,1) 상태보다 비정질 양(amorphous volume)이 더 많으며, 약 10~20KΩ의 저항을 갖는다. 쓰기 드라이버(140)는 상 변화 물질(GST)을 제 2 중간 상태로 만들기 위해, 오버 리셋 펄스(I_RST)를 인가한 다음에, 제 2 중간 펄스를 인가한다. 제 2 중간 펄스는 대략 제 2 하강 시간(예를 들면, 약 300ns)과 비슷한 하강 시간을 갖는다. 이하에서는 제 2 중간 펄스는 제 2 하강 시간을 갖는다고 가정한다.
오버 리셋 펄스(I_RST) 및 제 2 하강 시간을 갖는 제 2 중간 펄스가 인가되면, 메모리 셀은 (1,0) 상태로 프로그램되며 약 10~20KΩ의 저항을 갖는다. (1,0) 상태의 메모리 셀에는 약 22~30μA의 읽기 전류가 흐른다.
도 6을 참조하면, 1.5V~2.5V의 정상 셋 펄스(I_SET)를 인가하면 메모리 셀은 (0,0) 상태로 프로그램된다. (0,0) 상태의 메모리 셀에 추가로 약 300ns의 하강 시간을 갖는 제 1 중간 펄스를 인가하면 메모리 셀은 (0,1) 상태로 프로그램된다. 한편, 2.5V 이상의 오버 리셋 펄스(I_RST)를 인가하면 메모리 셀은 (1,1) 상태로 프로그램된다. (1,1) 상태의 메모리 셀에 추가로 약 300ns의 하강 시간을 갖는 제 2 중간 펄스를 인가하면 메모리 셀은 (1,0) 상태로 프로그램된다.
도 7은 프로그램 펄스 횟수에 따른 저항 변화를 보여주는 측정 결과이다. 도 7을 참조하면, 프로그램 펄스 횟수가 증가하여도 저항 드리프트 현상이 거의 나타나지 않음을 확인할 수 있다. 특히, 오버 리셋 펄스(I_RST)를 인가한 다음에, 짧은 하강 시간을 갖는 중간 펄스를 인가할 때, (1,0) 상태의 메모리 셀은 매우 안정적인 저항 분포를 갖는다.
도 8은 읽기 시간(read time)에 따른 (0,1) 및 (1,0) 상태 메모리 셀의 저항 변화를 보여주는 측정 결과이다. 도 8을 참조하면, 읽기 시간이 증가할 때, (1,0) 상태의 메모리 셀은 더욱 안정적인 드리프트 마진(drift margin)을 가짐을 확인할 수 있다.
다음 수학식 1은 시간에 따른 저항 변화를 보여준다.
Figure 112007061182605-PAT00001
여기에서, R은 상 변화 물질의 저항이다. R0는 초기 저항으로, 쓰기 동작하고 1초 지난 후의 저항이다. t는 시간이고, d는 드리프트 계수이다.
(0,0), (0,1), (1,0), (1,1) 상태로 프로그램된 상 변화 물질의 저항 변화는 측정 결과로 알 수 있으며, 다음 식과 같이 표현된다.
Figure 112007061182605-PAT00002
(0,0) 상태에서의 저항 변화는 수학식 2와 같이 표현된다. 초기 저항은 4500Ω이다. 드리프트 계수 d는 0.006으로 0.01보다 작다. (0,0) 상태에서의 저항 변화는 작다.
Figure 112007061182605-PAT00003
(0,1) 상태에서의 저항 변화는 수학식 3과 같이 표현된다. 초기 저항은 6600Ω이다. 드리프트 계수 d는 0.0079로 0.01보다 작다. (0,1) 상태에서의 저항 변화 는 작다.
Figure 112007061182605-PAT00004
(1,0) 상태에서의 저항 변화는 수학식 4와 같이 표현된다. 초기 저항은 14400Ω이다. 드리프트 계수 d는 0.0542로 0.01보다 크고 0.06보다 작다. 따라서 도 8에서 보는 바와 같이, (0,1) 상태와 (1,0) 상태의 드리프트 마진은 점차 커지게 된다.
Figure 112007061182605-PAT00005
(1,1) 상태에서의 저항 변화는 수학식 5와 같이 표현된다. 초기 저항은 120000Ω이다. 드리프트 계수 d는 0.090으로 0.06보다 크다. (1,1) 상태와 (1,0) t상태의 드리프트 마진은 점차 커진다.
종래의 프로그램 방법은 드리프트 계수 d를 0.05 이하로 하기 어렵다. 본 발명에서는 (0,0), (0,1), 그리고 (1,0) 상태까지 드리프트 계수 d를 0.06 이하로 할 수 있기 때문에, 저항 드리프트로 인한 데이터 에러를 방지할 수 있다. 종래의 프로그램 방법은 (0,0) 상태만 10KΩ 이하이기 때문에 드리프트 계수가 0.06 이하이고, 나머지 상태에서는 모두 10KΩ 이상이기 때문에 드리프트 계수가 커서 드리프트 마진이 없게 된다.
도 9는 프로그램 펄스 횟수에 따른 읽기 전류 변화를 보여주는 측정 결과이 다. 도 9를 참조하면, 프로그램 펄스 횟수가 증가할 때, (0,0) 상태의 메모리 셀은 약 60μA의 읽기 전류(read current)를 갖는다. (0,1) 상태의 메모리 셀은 약 38~52μA의 읽기 전류 분포를 갖는다. 그리고 (1,1) 상태의 메모리 셀은 약 2μA의 읽기 전류를 가지며, (1,0) 상태의 메모리 셀은 약 22~30μA의 읽기 전류 분포를 갖는다. 본 발명에 의하면, MLC 프로그램 동작 시에 각 상태 사이에 충분한 읽기 전류 마진을 확보할 수 있다.
도 10은 본 발명에 따른 가변 저항 메모리 장치를 포함하는 컴퓨팅 시스템(400)을 간략히 보여주는 블록도이다. 도 10을 참조하면, 본 발명에 따른 컴퓨팅 시스템(400)은 가변 저항 메모리 장치(411) 및 메모리 컨트롤러(412)로 구성되는 플래시 메모리 시스템(410), 시스템 버스(450)에 전기적으로 연결된 중앙처리장치(430), 사용자 인터페이스(440), 전원 공급 장치(420)를 포함한다.
가변 저항 메모리 장치(411)에는 사용자 인터페이스(440)를 통해서 제공되거나 또는, 중앙처리장치(430)에 의해서 처리된 데이터가 메모리 컨트롤러(412)를 통해 저장된다. 메모리 시스템(410)이 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 컴퓨팅 시스템(400)의 부팅 속도가 획기적으로 빨라질 것이다.
비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으 나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위 뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
도 1은 일반적인 가변 저항 메모리 장치의 메모리 셀을 보여주는 개념도이다.
도 2는 상 변화 물질의 특성을 설명하기 위한 그래프이다.
도 3은 종래 기술에 따른 멀티 레벨 셀을 갖는 가변 저항 메모리 장치의 프로그램 방법을 설명하기 위한 그래프이다.
도 4는 본 발명에 따른 가변 저항 메모리 장치를 보여주는 블록도이다.
도 5는 도 4에 도시된 쓰기 드라이버의 프로그램 펄스(program pulse) 및 쓰기 조건(write condition)을 예시적으로 보여주는 도표이다.
도 6은 정상 프로그램 조건(normal program condtion)과 오버 프로그램 조건(over program condition)을 설명하기 위한 그래프이다.
도 7은 프로그램 펄스 횟수에 따른 저항 변화를 보여주는 측정 결과이다.
도 8은 읽기 시간(read time)에 따른 (0,1) 및 (1,0) 상태 메모리 셀의 저항 변화를 보여주는 측정 결과이다.
도 9는 프로그램 펄스 횟수에 따른 읽기 전류 변화를 보여주는 측정 결과이다.
도 10은 본 발명에 따른 가변 저항 메모리 장치를 포함하는 컴퓨팅 시스템(400)을 간략히 보여주는 블록도이다.

Claims (25)

  1. 가변 저항 메모리 장치의 프로그램 방법에 있어서:
    상기 가변 저항 메모리 장치는 멀티 상태(multi_state)를 갖는 메모리 셀; 및 상기 메모리 셀을 멀티 상태 중 어느 하나로 프로그램하기 위한 프로그램 펄스를 제공하는 쓰기 드라이버를 포함하고,
    상기 가변 저항 메모리 장치의 프로그램 방법은
    상기 메모리 셀로 제 1 프로그램 펄스를 인가하는 단계; 및
    상기 메모리 셀이 중간 상태(intermediate state)로 프로그램되는 경우에, 상기 메모리 셀로 제 2 프로그램 펄스를 인가하는 단계를 포함하되,
    상기 제 1 프로그램 펄스가 리셋 펄스인 경우에, 상기 리셋 펄스는 오버 프로그램 펄스(이하, 오버 리셋 펄스라 함)인 것을 특징으로 하는 프로그램 방법.
  2. 제 1 항에 있어서,
    상기 제 1 프로그램 펄스가 셋 펄스인 경우에, 상기 셋 펄스는 정상 프로그램 펄스(이하, 정상 셋 펄스라 함)인 것을 특징으로 하는 프로그램 방법.
  3. 제 2 항에 있어서,
    상기 제 2 프로그램 펄스는 정상 셋 펄스보다 하강 시간(falling time)이 짧은 것을 특징으로 하는 프로그램 방법.
  4. 제 2 항에 있어서,
    상기 메모리 셀은 저항에 따라 네 개의 상태(00, 01, 10, 11)를 갖는 것을 특징으로 하는 프로그램 방법.
  5. 제 4 항에 있어서,
    상기 제 1 프로그램 펄스가 정상 셋 펄스(normal set pulse)인 경우에, 상기 메모리 셀은 가장 낮은 저항 상태(00)를 갖는 것을 특징으로 하는 프로그램 방법.
  6. 제 5 항에 있어서,
    상기 제 2 프로그램 펄스가 정상 셋 펄스보다 하강 시간(falling time)이 짧은 경우에, 상기 메모리 셀은 두 번째로 낮은 저항 상태(01)를 갖는 것을 특징으로 하는 프로그램 방법.
  7. 제 5 항에 있어서,
    상기 제 1 프로그램 펄스가 오버 리셋 펄스(over reset pulse)인 경우에, 상기 메모리 셀은 가장 높은 저항 상태(11)를 갖는 것을 특징으로 하는 프로그램 방법.
  8. 제 7 항에 있어서,
    상기 제 2 프로그램 펄스가 정상 셋 펄스보다 하강 시간이 짧은 경우에, 상기 메모리 셀은 두 번째로 높은 저항 상태(10)를 갖는 것을 특징으로 하는 프로그램 방법.
  9. 제 2 항에 있어서,
    상기 메모리 셀은 상 변화 물질을 갖는 것을 특징으로 하는 프로그램 방법.
  10. 제 9 항에 있어서,
    상기 정상 셋 펄스는 상기 메모리 셀의 상 변화 물질에 녹는점 이상의 온도를 가하며, 결정화 시간 이상의 제 1 하강 시간을 갖는 것을 특징으로 하는 프로그램 방법.
  11. 제 10 항에 있어서,
    상기 제 2 프로그램 펄스는 상기 메모리 셀의 상 변화 물질에 녹는점 이상의 온도를 가하며, 결정화 시간보다 짧은 제 2 하강 시간을 갖는 것을 특징으로 하는 프로그램 방법.
  12. 제 11 항에 있어서,
    상기 오버 리셋 펄스는 상기 메모리 셀의 상 변화 물질에 녹는점 이상의 온도를 가하고, 상기 제 2 하강 시간보다 짧은 제 3 하강 시간을 갖는 것을 특징으로 하는 프로그램 방법.
  13. 멀티 상태(multi_state)를 갖는 메모리 셀; 및
    상기 메모리 셀을 멀티 상태 중 어느 하나로 프로그램하기 위한 프로그램 펄스를 제공하는 쓰기 드라이버를 포함하되,
    상기 쓰기 드라이버는 상기 메모리 셀로 제 1 프로그램 펄스를 인가하고, 상기 메모리 셀이 상기 멀티 상태 중에서 중간 상태(intermediate state)로 프로그램되는 경우에 상기 메모리 셀로 제 2 프로그램 펄스를 인가하고, 상기 제 1 프로그램 펄스가 셋 펄스인 경우에 상기 셋 펄스는 정상 프로그램 펄스(이하, 정상 셋 펄스라 함)이며, 상기 제 1 프로그램 펄스가 리셋 펄스인 경우에 상기 리셋 펄스는 오버 프로그램 펄스(이하, 오버 리셋 펄스라 함)인 것을 특징으로 하는 가변 저항 메모리 장치.
  14. 제 13 항에 있어서,
    상기 제 2 프로그램 펄스는 상기 정상 셋 펄스보다 하강 시간(falling time)이 짧은 것을 특징으로 하는 가변 저항 메모리 장치.
  15. 제 13 항에 있어서,
    상기 메모리 셀은 저항에 따라 네 개의 상태(00, 01, 10, 11)를 갖는 것을 특징으로 하는 가변 저항 메모리 장치.
  16. 제 15 항에 있어서,
    상기 제 1 프로그램 펄스가 정상 셋 펄스(normal set pulse)인 경우에, 상기 메모리 셀은 가장 낮은 저항 상태(00)를 갖는 것을 특징으로 하는 가변 저항 메모리 장치.
  17. 제 16 항에 있어서,
    상기 제 2 프로그램 펄스가 정상 셋 펄스보다 하강 시간(falling time)이 짧은 경우에, 상기 메모리 셀은 두 번째로 낮은 저항 상태(01)를 갖는 것을 특징으로 하는 가변 저항 메모리 장치.
  18. 제 16 항에 있어서,
    상기 제 1 프로그램 펄스가 오버 리셋 펄스(over reset pulse)인 경우에, 상기 메모리 셀은 가장 높은 저항 상태(11)를 갖는 것을 특징으로 하는 가변 저항 메모리 장치.
  19. 제 18 항에 있어서,
    상기 제 2 프로그램 펄스가 정상 셋 펄스보다 하강 시간이 짧은 경우에, 상기 메모리 셀은 두 번째로 높은 저항 상태(10)를 갖는 것을 특징으로 하는 가변 저항 메모리 장치.
  20. 제 13 항에 있어서,
    상기 메모리 셀은 상 변화 물질을 갖는 것을 특징으로 하는 가변 저항 메모리 장치.
  21. 제 20 항에 있어서,
    상기 정상 셋 펄스는 상기 메모리 셀의 상 변화 물질에 녹는점 이상의 온도를 가하며, 결정화 시간 이상의 제 1 하강 시간을 갖는 것을 특징으로 하는 가변 저항 메모리 장치.
  22. 제 21 항에 있어서,
    상기 제 2 프로그램 펄스는 상기 메모리 셀의 상 변화 물질에 녹는점 이상의 온도를 가하며, 결정화 시간보다 짧은 제 2 하강 시간을 갖는 것을 특징으로 하는 가변 저항 메모리 장치.
  23. 제 22 항에 있어서,
    상기 오버 리셋 펄스는 상기 메모리 셀의 상 변화 물질에 녹는점 이상의 온도를 가하고, 상기 제 2 하강 시간보다 짧은 제 3 하강 시간을 갖는 것을 특징으로 하는 가변 저항 메모리 장치.
  24. 가변 저항 메모리 장치; 및 상기 가변 저항 메모리 장치의 동작을 제어하기 위한 메모리 컨트롤러를 포함하고,
    상기 가변 저항 메모리 장치는 멀티 상태(multi_state)를 갖는 메모리 셀; 및 상기 메모리 셀을 멀티 상태 중 어느 하나로 프로그램하기 위한 프로그램 펄스를 제공하는 쓰기 드라이버를 포함하고,
    상기 쓰기 드라이버는 상기 메모리 셀로 제 1 프로그램 펄스를 인가하고, 상기 메모리 셀이 상기 멀티 상태 중에서 중간 상태(intermediate state)로 프로그램되는 경우에 상기 메모리 셀로 제 2 프로그램 펄스를 인가하고, 상기 제 1 프로그램 펄스가 셋 펄스인 경우에 상기 셋 펄스는 정상 프로그램 펄스(이하, 정상 셋 펄스라 함)이며, 상기 제 1 프로그램 펄스가 리셋 펄스인 경우에 상기 리셋 펄스는 오버 프로그램 펄스(이하, 오버 리셋 펄스라 함)인 것을 특징으로 하는 메모리 시스템.
  25. 제 24 항에 있어서,
    상기 제 2 프로그램 펄스는 상기 정상 셋 펄스보다 하강 시간(falling time)이 짧은 것을 특징으로 하는 메모리 시스템.
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