KR20110060851A - 다차원 메모리 상태에 의해 특성화되는 저장된 다중비트 데이터 - Google Patents

다차원 메모리 상태에 의해 특성화되는 저장된 다중비트 데이터 Download PDF

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KR20110060851A
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지안파올로 스파디니
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Abstract

본 발명은 메모리 장치의 데이터 저장밀도를 확장하기 위한 것이다.

Description

다차원 메모리 상태에 의해 특성화되는 저장된 다중비트 데이터{Stored Multi-Bit Data Characterized by Multiple-Dimensional Memory State}
본 발명은 메모리 장치의 데이터 저장밀도를 확장하기 위한 것이다.
위상변화메모리(PCM) 그리고 또는 저항 랜덤 액세스 메모리(RRAM)는 "1" 또는 "0"을 나타내는 일반적으로 두 개의 물리적 상태에서 메모리 셀을 대체하여 데이터를 저장한다.
예를 들어 각 상태의 전기저항이 다르면 하나의 상태는 읽음 공정(a read process) 동안 다른 상태와 구별될 수 있다.
상기 데이터를 저장하는 공정은 메모리 셀 마다 하나의 비트를 저장하는 것이 가능하다. 메모리 셀 마다 하나의 비트 보다 많은 데이터 저장밀도를 증가하는 것은 메모리 제작 비용 저감 및/또는 보다 작은 메모리 장치와 같은 다양한 잇점을 유발할 수 있다.
본 발명의 제1 목적은 메모리 셀(a melnory cell)에 두 개 또는 그 이상의 비트를 저장하는 단계(storing);를 포함하는 두 개 또는 그 이상의 독립변수에 의해 특성화되는 것을 특징으로 하는 방법을 제공하는 것을 목적으로 한다.
본 발명의 제2 목적은 메모리 셀 배열; 및 제어기;를 포함하는 두 개 또는 그 이상의 독립변수에 의해 특성화되는 것을 특징으로 하는 비휘발성 메모리장치를 제공하는 것을 목적으로 한다.
본 발명의 제3 목적은 한 번에 두 개 또는 그 이상의 비트를 저장하는 메모리 셀을 포함하는 메모리장치와; 상기 메모리 셀에 상기 펄스를 인가하여 하나의 비트 보다 많은 비트를 쓰도록 하는 제어기; 및 상기 메모리 셀로부터 쓰기 및/또는 읽기하는 상기 제어기에 명령(commands)을 초기화하는 하나 또는 그 이상의 어플리케이션(applications)을 호스트(host)하는 프로세서;를 포함하는 시스템을 제공하는 것을 목적으로 한다.
상술한 목적을 달성하기 위하여 본 발명에 의한 방법은 메모리 셀(a melnory cell)에 두 개 또는 그 이상의 비트를 저장하는 단계(storing);를 포함하며, 상기 저장된 비트는, 상기 메모리 셀의 물리적 특성(physical properties of said memory cell)의 적어도 일부분에 기초하는 두 개 또는 그 이상의 독립변수에 의해 특성화되는 것을 특징으로 한다.
또한 본 발명에 의한 비휘발성 메모리장치는 메모리 셀 배열; 및 제어기;를 포함하되, 상기 메모리 셀 배열의 메모리 셀에 두 개 또는 그 이상의 비트를 저장하고, 상기 저장된 비트는 상기 메모리 셀의 물리적 특성(physical properties of said memory cell)의 적어도 일부분에 기초하는 두 개 또는 그 이상의 독립변수에 의해 특성화되는 것을 특징으로 한다.
또한 본 발명에 의한 시스템은 한 번에 두 개 또는 그 이상의 비트를 저장하는 메모리 셀을 포함하는 메모리장치와; 상기 메모리 셀은 전류증폭(current amplitude)과 트레일링 에지(trailing edge)를 포함하는 펄스에 의해 읽혀지고(writeable), 상기 메모리 셀에 상기 펄스를 인가하여 하나의 비트 보다 많은 비트를 쓰도록 하는 제어기; 및 상기 두 개 또는 그 이상의 비트는 상기 메모리 셀의 물리적 특성의 적어도 일부분에 기초하는 두 개 또는 그 이상의 독립변수에 의해 특성화되고, 상기 메모리 셀로부터 쓰기 및/또는 읽기하는 상기 제어기에 명령(commands)을 초기화하는 하나 또는 그 이상의 어플리케이션(applications)을 호스트(host)하는 프로세서;를 포함하는 것을 특징으로 한다.
도1은 본 발명에 의한 펄스증폭 기능에 대한 메모리셀의 저항값의 플롯을 도시한 것이고,
도2는 본 발명에 의한 트레스홀드 값과 메모리 셀의 낮은-영역 저항(low-field resistance)의 플롯을 도시한 것이고,
도3은 본 발명에 의한 메모리 셀에 인가되는 전압에 대한 전류의 플롯을 도시한 것이고,
도4는 본 발명에 의한 메모리 셀에 인가되는 전압에 대한 전류의 플롯을 도시한 것이고,
도5는 본 발명에 의한 메모리 셀에 있어서 쓰기 공정의 순서도이고,
도6은 본 발명에 의한 메모리 셀에 있어서 읽기 공정의 순서도이고,
도7은 본 발명에 의한 컴퓨팅 시스템의 실시예를 도시한 것이다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조로 하여 상세히 설명하기로 한다. 본 발명의 목적, 작용, 효과를 포함하여 기타 다른 목적들, 특징점들, 그리고 작동상의 이점들이 바람직한 실시예의 설명에 의해 보다 명확해질 것이다.
실시예에서 하나의 비트 이상을 포함하는 데이터는 메모리 셀에 저장될 수 있다. 상기 메모리 셀은 메모리 셀 상태에 의한 데이터가 또 다른 데이터로부터 독립적인 다중 상태변수(multiple state variables)에 의해 특성화되도록 대표하는 셀이다. 예를 들어 제2 상태변수로부터 독립적인 제1 상태변수는, 제1 상태변수가 변화될 수 있다는 것을 의미하거나 제2 상태변수에 영향 없이 변화되는 것을 의미하고 아니면 정반대이다. 예를 들어 상대적으로 저전압에서 측정된 메모리 셀(제1 상태변수)의 저항은 동일한 메모리 셀의 트레스 홀드 전압(제2 상태변수)으로부터 독립적일 수 있다.
상기 메모리 셀은 PCM(위상변화메모리,a phase change memory), 저항 랜덤 액세스 메모리(RRAM) 또는 저항 변화메모리(resistance change memory) 등을 포함한다. 여기서 메모리 셀은 메모리 장치의 최소 어드레서블 유닛(the smallest addressable unit)을 포함한다. 예를 들어 PCM 메모리 셀은 메모리 장치에서 다수의 다른 메모리 셀 사이에서 유일한 어드레스(a unique address)에 의해 식별될 수 있는 것으로, 상부 및 하부 전극, 히터 및 위상변화재료(a phase change material)를 포함한다. 다른 실시예에서 메모리 셀은 1비트 정보 만큼 적은 정보를 저장하는 메모리의 어드레서블 부분(an addressable portion)을 포함한다. 실시예에서 각각의 메모리 셀은, 데이터가 저당되는 저항변화재료(a resistance change material)로 구성되는 공간적으로 연속적이고 프로그램 가능한 요소(programmable volume element)를 포함한다. 메모리 셀 상태는 쓰기 동작(a wirte operation)에 의해 설정(established)될 수 있고 및/또는 메모리 셀에 적용되는 읽기 동작에 의해 검출될 수 있다. 상기 메모리 셀 상태 또는 상태변수가 메모리 셀의 물리적 성질의 적어도 일부분에 의해 기반될 수 있다. 상기 메모리 셀 또는 상태변수는 시간-독립적(time-independent) 이거나 시간-종속적(time-dependent)이다. 예를 들어 시간 종속성은 오버타임(over time)인 경우 메모리 셀의 구조적 또는 물리적 변화를 초래한다. 소정 상태변수에서 각 구조의 변화의 시간 종속은 메모리 셀에 플로그램 하도록 이용하는 방법에 종속하지 않는 것이 필요하다. 다중 독립상태 변수에 의해 특성화되는 메모리 셀 상태에 의해 나타내지는 데이터 저장단계는 메모리 장치에 대한 데이터 저장밀도를 증가하여 메모리의 메가바이트 당 제조비용을 감소하는 것과 같은 이득을 제공한다. 당연히 상술한 데이터를 저장하는 단계의 잇점과 구체적인 설명은 하나의 실시예로서 특허청구범위를 한정하지 않는다.
구체적인 실시예에서 메모리 셀의 상태는 다중 독립상태변수에 의해 특성화될 수 있다: 독립상태변수 (x1(t), x2(t), x3(t), x4(t), ... xn(t))에서 n은 정수이다. 상기 메모리 셀의 상태는 n 차원 상태 함수에 의해 설명될 수 있다. 즉
Figure pat00001
(t) =
Figure pat00002
(x1(t), x2(t), x3(t), x4(t), ... xn(t))이다. 상기 n 상태변수는 조절될 수 있거나 서로 독립적으로 조절될 수 있다. 예를 들어 메모리 셀에 저장된 데이터는 소정 값을 포함하도록 선택되는 제1 상태변수에 의해 특성화된다. 상기 메모리 셀에 저장된 데이터는 제1 상태변수로부터 독립적으로 조절되거나 및/또는 선택되는 제2 상태변수에 의해 특성화될 수 있다. 따라서 메모리 셀의 각 특성은 메모리 셀이 단일 상태변수에 의해 단순히 특성화되는 데이터를 저장하는 메모리 셀과 비교되는 상대적으로 고밀도로 다중 비트 데이터와 같은 데이터를 저장하도록 하는 것이다. 특히 n차원 메모리 셀 상태의 사용은 주어진 셀 크기 및/또는 리스그래피 노드(lithography node)에 대해 데이터 저장 밀도가 증가되도록 하며, 이로 인해 메모리의 메가바이트 당 제조비용을 감소하는 효과를 가져온다.
도1은 본 발명에 의한 구체적인 실시예이며, 메모리 셀에 적용되는 사각 읽기 펄스(a square write pulse)의 펄스 증폭에 대해 프롯되는 저항메모리 셀(a resistive memory cell)의 저항(110) 값을 도시한 것이다. 메모리 셀에 저장된 데이터는 중간 저항 상태(intermediate resistance states, multi-level storage)을 포함하는 단일 상태변수에 의해 특성화될 수 있다. 예를 들어 PCM에서 데이터 저장밀도는 적절한 쓰기 펄스증폭을 이용하는 아몰퍼스(amorphous 또는 partially crystalline) 상태로 셀을 프로그래밍하여 증가될 수 있다. 각각의 데이터 포인트에서 메모리 셀은 "충분(fully)" 아몰퍼스(고저항) 상태(120)로 전제 조건(pre-conditioned)이 될 수 있다. 각 메모리 셀은 충분한 크리스탈라인(crystalline, 저저항) 상태(130)가 될 수 있다. 이러한 방식으로 중간저항 상태의 연속적인 스펙트럼이 얻어질 수 있다. 그러나 실제 조건에서 상태(140)의 상대적으로 적은 이산 횟수(discrete number)가 다중 상태에서 구별하는 어려움 때문에 실행될 수 있으며, 상태를 검출하는 단계는 메모리 셀 사이에 상대적으로 작은 전류 및/또는 전압 차를 측정하는 단계를 포함한다. 예를 들어 셀 당 세 데이터 비트(three data bits per cell)를 저장하는 단계는 여덟개의 이산저항 레벨(120,130)을 포함하며 특허청구범위에 기재된 조합된 여섯 레벨(140)을 한정하지 않는다.
도1에서 수학적으로 저항 메모리 셀의 상태는 1차원 상태 함수
Figure pat00003
에 특성화된다. 다시 설명하면 메모리 셀의 상태는 단일 상태 파라미터에 의해 한정될 수 있고, 상대적으로 낮은 전기장 또는 낮은 전압(비파괴적인 읽음, non-destructive read)에서 측정되는 전기저항
Figure pat00004
low 를 포함한다. 따라서 상기 상태함수는 일반적인 식
Figure pat00005
=
Figure pat00006
(
Figure pat00007
low ) 을 취한다. 상기
Figure pat00008
low 에서 첨자 "low"는, 저항이 메모리 셀(비파괴적인 읽음, non-destructive read)의 상태에서 영구적인 변화를 방지하도록 상대적으로 낮은 전기장(또는 전압) 하에서 측정될 수 있다. 소정 실시예를 설명하기 각각의 프로그램 펄스를 인가하기 전에, 메모리 셀은 1.58mA 크기(amplitude)의 사각펄스를 이용하여 충분한 아몰퍼스/높은 저항상태로 초기에 설정될 수 있으며 특허청구범위에 기재된 발명을 한정하지 않는다.
상술한 설명에서와 같이 메모리 셀의 상태는 다중 독립상태 변수에 의해 특성화될 수 있다; x1, x2, x3, x4, ... xn 이며 n은 정수이다(시간 변수 t는 명확하게 도시되지 않지만, 시간 변수는 상태변수가 시간-종속인 것으로 이해될 수 있어야 한다). Ni 는 각각의 상태변수 xi 이 실제환경 하에서 포함하는 다수의 상태를 나타낸다(예, 각 상태를 측정하는 단계에서 포함되는 물리적 제한을 고려함).
다차원 상태함수
Figure pat00009
에 의해 나타내지는 이용할 수 있는 메모리 상태의 최대 수 Nmax 는 상태변수 Ni 당 이용가능한 상태의 곱(a product of available states)으로 표현될 수 있다.
Figure pat00010
상태 N 의 전체 수는 이하와 같이 표현될 수 있다.
Figure pat00011
따라서 단일 차원 상태를 이용하는 것보다 다차원 상태를 이용한 저장된 데이터를 특성화하는 단계는 데이터 값을 한정하는 상대적으로 많은 이용할 수 있는 상태를 제공할 수 있다.
소정 실시예를 설명하기 위해 상기 n = 2 에 대해 상기 표현을 적용하면 상태함수는 =
Figure pat00013
(x1,x2)로 쓰여지며, x1 =
Figure pat00014
low 이고 x2 = Vth 이다. 다시 설명하면 상술한 상태변수 x1 =
Figure pat00015
low 에 추가하는 단계(adding)는 제2 상태변수 x2 = Vth 이다. 상기 상태변수는 또 하나의 독립적인 변수가 될 수 있다. 상태변수 x1 =
Figure pat00016
low 는 상대적으로 저전기장(또는 전압)에서 측정가능한 메모리 셀 저항을 포함할 수 있으며, x2 = Vth 는 상대적으로 높은 전기장(또는 전압)에서 측정가능한 트레스홀드 전압을 포함하며, 이하에 설명될 수 있을 것이다.
도2는 구체적인 실시예에 따라 PCM 메모리 셀과 같이 메모리 셀에 저장되고 쓰여진 상태변수 값 Vth 와
Figure pat00017
low의 플롯(200)을 도시한 것이다. 각 상태변수 값에 의해 표현되는 데이터 비트는 소정 펄스 크기(a particular pulse amplitude) 및 소정 데이터 비트와 대응하는 펄스 형상을 포함하는 전기적 프로그램 펄스를 적용하여 메모리 셀에 쓰여질 수 있다. 실시예에서 예를 들면, 펄스 진폭과 프로그램 펄스의 펄스 형상은 서로 독립적으로 소정 저영역상태
Figure pat00018
low 와 고영역 상태 변수 Vth를 선택하도록 소정 값으로 조정될 수 있다. 상기 "영역(field)" 은 읽기 공정 동안에 적용되는 전기장 또는 전압을 참조한다. 소정 실시예에서 상대적으로 저전압(예: 20mV)에서 측정된
Figure pat00019
low 는 저영역 상태변수로 선택될 수 있고 셀의 트레스홀드 전압Vth 는 고영역 상태변수로 선택될 수 있다. 따라서 대응하는 상태함수는
Figure pat00020
=
Figure pat00021
(
Figure pat00022
low,Vth)로 표현될 수 있다.
도2에서 소정 실시예를 도시하기 위한 것으로, 1.64mA의 크기(amplitude)를 갖는 프로그램펄스는 메모리 셀 상태(220)를 설정하도록 이용될 수 있고, 1.73mA의 크기(amplitude)를 갖는 프로그램펄스는 메모리 셀 상태(230)를 설정하도록 이용될 수 있고, 1.81mA의 크기(amplitude)를 갖는 프로그램펄스는 메모리 셀 상태(240)를 설정하도록 이용될 수 있고, 1.89mA의 크기(amplitude)를 갖는 프로그램펄스는 메모리 셀 상태(250)를 설정하도록 이용될 수 있으며, 특허청구범위에 기재된 발명을 한정하지는 않는다.
상기 메모리 셀 상태(220,230,240,250) 내의 값 변화는 프로그램 펄스의 형상을 변화하여 이루어질 수 있다. 상기 펄스 형상은 펄스의 피크 크기(peak amplitude)에서 0 크기(zero amplitude)까지의 타임 스팬(time span)과 같이 한정된 트레일링 에지(trailing edge)를 포함한다. 상기 메모리 셀 상태(220,230,240,250)의 각 세트의 최저값은 185나노초(ns)의 트레일링 에지를 갖는 프로그램 펄스를 이용하여 설정될 수 있으며, 다음의 보다 높은 값은 125ns의 트레일링 에지를 갖는 프로그램 펄스를 이용하여 설정될 수 있고, 다음의 보다 높은 값은 65ns의 트레일링 에지를 갖는 프로그램 펄스를 이용하여 설정될 수 있다. 결과적으로 상기 메모리 셀 상태(220,230,240,250)의 각 세트의 가장 높은 값은 5.0ns의 트레일링 에지를 갖는 프로그램 펄스를 이용하여 설정될 수 있다. 따라서 크기 및/또는 트레일링 에지와 같은 프로그램 펄스의 소정 특성은 소정 상태 값을 설정하도록 이용될 수 있다.
다시 설명하면 프로그램 펄스의 크기(amplitude) 및/또는 트레일링 에지는 대응하는 메모리 셀 상태에 의해 특성화되는 소정 데이터 값을 저장하는 메모리 셀을 프로그램하도록 조절될 수 있다. 예를 들어 플롯(200)은 16개의 분명한 상태를 도시한 것이며, 상기 상태는 16개의 분명한 데이터 값을 저장하도록 이용될 수 있다. 실시예에서와 같이 비트1101에 의해 표현되는 데이터 값은 2.0v의 트레스홀드 전압과 28.0mΩ의 저영역저항을 갖는 메모리상태와 대응하도록 한정될 수 있다. 또한 상기 메모리 상태는 1.73mA의 피크 크기(peak amplitude)와 65ns의 트레일링 에지를 갖는 쓰기 펄스를 적용하여 메모리 셀에 대해 설정될 수 있다. 또한 프로그램 펄스의 크기(amplitude) 및/또는 트레일링 에지는 매우 작은 단계로 조절될 수 있으며 2차원
Figure pat00023
low 와 Vth 상태 공간의 곱 내의 소정 상태 포인트가 액섹스될 수 있다. 따라서 도시된 플롯되는 16개 값 보다 많은 상태값은 메모리 셀 내의 데이터의 상대적으로 큰 양을 저장하도록 이용될 수 있으며 데이터 저장 밀도를 증가한다. 물론 상태 변수에 의해 특성화되는 데이터 저장의 구체적인 설명은 단지 실시예이며 특허청구범위에 기재된 발명을 한정하지는 않는다.
다른 실시예에서 상대적으로 낮은 전압에서 측정된
Figure pat00024
low, 메모리 셀의 저항은 저영역상태 변수로 선택될 수 있고, 상대적으로 높은 전압에서 측정된
Figure pat00025
high, 메모리 셀의 저항은 고영역상태 변수로 선택될 수 있다. 따라서 대응 상태 함수는
Figure pat00026
=
Figure pat00027
(
Figure pat00028
low,
Figure pat00029
high)로 표현될 수 있다. 변수
Figure pat00030
low,
Figure pat00031
high는 메모리 셀에 대한 전류-전압 관계의 선형성 때문에 서로 독립적이다. 상기 관계는 도3 및 도4에 도시되고 실시예에 따르면 메모리 셀에 인가되는 전압과 메모리 셀 전류의 플롯을 도시한다. 따라서
Figure pat00032
low,
Figure pat00033
high 를 포함하는 상기 상태함수는, 소정 재료 및/또는 구성이 실시예에서 RRAM과 같은 트레스홀드 전압에 의해 특성화될 수 없기 때문에, 메모리에 있어서 유용할 수 있다.
도3과 도4에서 플롯(300,400)은 다양한 프로그램 펄스 전류에 대한 서브-트레스홀드 전류-전압 관계의 플롯과 메모리 셀에 대한 트레일링 에지를 포함한다. 특히 플롯(300)은 고영역 체제(a high-field regime)를 도시하며, 플롯(400)은 저영역체제에서 플롯(300)의 확장부(a magnified portion)를 도시한다. 실시예에서 플롯(310,410)은 1.73mA의 프로그램 펄스 전류 크기(a program pulse current amplitude)와 185ns의 트레일링 에지와 대응하고, 플롯(320,420)은 1.73mA의 프로그램 펄스 전류 크기와 5.0ns의 트레일링 에지와 대응하고, 플롯(330,430)은 1.89mA의 프로그램 펄스 전류 크기와 185ns의 트레일링 에지와 대응하고, 플롯(340,440)은 1.89mA의 프로그램 펄스 전류 크기와 5.0ns의 트레일링 에지와 대응한다. 플롯(300)은, 고영역 상태변수가 상술한 바와 같이 트레스홀드 전압(Vth)에 의해 또는 고영역(소전압)저항에 의해 표현되는 것을 도시한다. 그러나 플롯(400)은, 전류-전압 관계는 저영역 체제 내에서 선형화되는 것을 도시한다. 따라서
Figure pat00034
low 와
Figure pat00035
high 이 20mV 또는 200mV와 같은 상대적은 저전압에서 측정되고 한정되면
Figure pat00036
low 와
Figure pat00037
high 는 독립상태변수가 되지 않으며, 전류-전압 관계는 선형화될 수 있다. 다른 한편 20mV 와 2000mV와 같은 두 개의 충분한 다른 전압에서 측정된 저항은 큰 전압범위를 초과하여 전류-전압 관계의 비선형 때문에 독립상태변수가 될 수 있다.
도5는 구체적인 실시예에 따른 메모리 셀에 대한 쓰기 공정(500)의 순서도이다. 예를 들어 공정(510)에서 메모리 제어기는 메모리 셀에 쓰여질 수 있는 비트 데이터를 쓰는 것과 대응하는 프로그램 펄스의 소정 특성을 결정한다. 상기 특성은 피크 펄스 크기 및/또는 펄스 형상을 포함하며, 상술한 바와 같이 펄스 트레일링 에지를 포함한다. 예를 들어 쓰기 비트 데이터는 1011,1010, 0101 및 등과 같은 4개의 비트 워트 시퀀스를 포함한다. 실시예에서 상기 4개의 비트 워드는 저항과 트레스홀드 전압과 같은 두 개의 독립상태변수에 의해 표현되는 메모리 셀 상태와 각각 대응한다. 도2에 도시된 바와 같이 각각의 메모리 상태는 소정 쓰기 펄스 크기 및/또는 형상을 적용하여 메모리 셀에 설정될 수 있다. 따라서 공정(520)에서 쓰기 비트 데이터는 프로그램 펄스와 대응하도록 변환될 수 있다. 공정(530)에서 각 프로그램 펄스가 발생되고 공정(540)에서 각각의 메모리 셀에 적용될 수 있다. 각각의 메모리 셀은 단일 프로그램 펄스를 적용하여 다중 비트 데이터를 저장한다. 상기 쓰기 공정(500)의 구체적인 설명은 단지 실시예이며, 특허청구범위에 기재된 발명을 한정하지 않는다. 예를 들어 메모리 상태는 두 개 또는 그 이상의 상태 변수에 의해 표현될 수 있고, 다중-비트 데이터는 많은 비트를 포함할 수 있다.
도6은 구체적인 실시예에 따른 메모리 셀에 대한 읽기 공정(600)의 순서도이다. 공정(610)에서 제1 조건은 저장된 다중 비트 데이터 값과 대응하는 메모리 상태를 나타내는 제1 변수를 측정하도록 메모리 셀에 적용된다. 예컨대 상기 메모리 상태는 도2에 도시된 16 개 메모리 상태 사이의 메모리 상태를 포함한다. 소정 실시예에서 제1 조건은 메모리 셀의 상태를 변화하지 않는 상대적은 낮은 전기장(또는 낮은 전압)을 포함한다. 상기 제1 조건은 저영역 저항
Figure pat00038
low 을 포함하는 저영역 상태 변수를 측정하도록 이용될 수 있다. 낮은 전기장을 적용하는 것으로부터의 전류가
Figure pat00039
low 에 대한 값을 제공하도록 측정될 수 있다.
공정(620)에서, 제2 조건은 제2 변수를 측정하도록 메모리 셀에 적용될 수 있다. 예를 들어 제2 조건은 상대적으로 높은 전기장(또는 고전압)을 포함할 수 있다. 상기 제2 조건은 트레스홀드 전압 Vth를 포함하는 높은 영역 상태 변수를 측정하도록 이용될 수 있다. 실시예에서 인가되는 전압은, 트레스홀드 이벤트가 검출될 때까지 상대적으로 작은 단계로 증가될 수 있다. 예를 들어 트레스 홀드 이벤트는, 메모리 셀 전류가 메모리 셀을 제조하는데 이용되는 재료와 함께 연관되는 트레스홀드 전류의 값과 근사하거나 초과하면 일어난다. 제1 및/또는 측정공정의 지속적인 단계는 Vth 의 측정을 산출하지 않는다: 인가되는 전압은, 트레스홀드 이벤트가 검출될 때까지 부가적인 단계로 증가되고 Vth 의 측정을 산출하며 메모리 셀의 제2 상태를 포함한다. 예를 들어 소정 메모리 셀에서 인가되는 0.6V의 전압은 트레스홀드 전류 Ith 이하로 측정되는 전류를 산출한다: 따라서 Vth는 0.6 V 보다 높게 된다. 그러므로 인가되는 전압은 다음 레벨 0.7V(0.1V의 단계 크기를 가정)로 증가될 수 있다. 전류는 Ith 와 비교되고 다시 측정된다. 인가되는 전압은 Vth 가 검출될 때까지 부가하여 증가될 수 있고, 측정된 전류가 Ith 와 가까우면(또는 보다 크면) 그런 경우가 될 수 있다. 물론 메모리 셀의 상태변수를 측정하는 접근방법은 단지 실시예일 뿐이며 특허청구범위를 한정하지 않는다.
단계(630)에서 메모리 셀이 메모리 상태를 판단하도록 측정되는 부가적인상태 변수를 포함하는지를 판단한다. 그렇다면 단계(600)는 부가적인 상태 변수를 측정하도록 단계(620)으로 회귀된다. 다시 말하면 단계(600)는 단계(640)으로 진행되며, 메모리 상태는 두 개 또는 그 이상의 측정된 상태 변수의 최소 부분에 근거하여 판단될 수 있다. 단계(650)에서 메모리 상태와 대응하는 다중 비트 데이터 값이 판단된다. 따라서 메모리 셀은 소정 다차원 메모리 상태에 의해 데이터를 나타내어 다중 비트 데이터를 저장할 수 있다. 따라서 메모리 셀의 읽기는 소정 메모리 상태와 대응하는 다중 비트 데이터를 판단한 후에 저장되는 다중 비트 데이터를 산출한다. 물론 메모리 셀 또는 메모리의 다른 요소에 인가되는 단계는 단지 실시예이며 특허청구범위에 기재된 발명을 한정하지 않는다.
도7은 상술한 메모리셀의 어레이를 포함하는 메모리 장치(710)를 포함하는 컴퓨팅 시스템(700)의 바람직한 실시예를 도시한 것이다. 컴퓨팅 시스템(704)은 메모리장치(710)를 관리하는 구조가 될 수 있는 모든 장치, 어플라이언스 및/또는 기계를 대표할 수 있는 것이다. 상기 메모리장치(710)메모리 제어기(715)와 메모리(722)를 포함할 수 있다. 예컨대 상기 컴퓨터 장치(704)는 데스크탑 컴퓨터, 랩탑 컴퓨터, 워크스테이션, 서버디바이스 또는 그와 같은 하나 또는 그 이상의 컴퓨팅 장치 및/또는 플랫폼을 포함할 수 있다. 또한 개인휴대통신, 이동통신장치와 같은 하나 또는 그 이상의 개인 컴퓨팅 또는 통신장치 또는 어플라이언스를 포함할 수 있다. 또한 데이터베이스 또는 데이터 저장서비스 공급기/시스템과 같은 컴퓨팅 시스템 및/또는 관련 서비스공급기를 포함할 수 있으며, 상술한 장치들의 조합을 포함할 수 있다.
다양한 장치의 모든 부분 또는 일부분이 상기 시스템(700)에 도시된 것을 알 수 있고 본 명세서에 기재된 공정과 방법은 하드웨어, 펌웨어, 소프트웨어 또는 그들의 조합을 포함하여 이용될 수 있다. 상기 컴퓨팅장치(704)는 버스(740)와 호스트 또는 메모리 제어기(715)를 통해 메모리(722)에 결합되는 적어도 하나의 프로세싱 유닛(720)을 포함한다. 상기 프로세싱 유닛(720)은 상술한 프로세스(500)의 적어도 일부분과 같이 데이터 컴퓨팅 프로시저(procedure) 또는 공정(process)의 적어도 일부를 수행하는 하나 또는 그 이상의 회로이다. 상기 프로세스 유닛(720)은 하나 또는 그 이상의 프로세서, 제어기, 마이크로 프로세서, 마이크로 콘트롤러, 어플리케이션 특정 집적회로, 디지털신호 프로세서, 프로그래머블 로직 장치, 영역프로그래머블 게이트 어레이(field programmable gate array) 및 그와 같은 장치 또는 그들의 조합을 포함한다. 상기 프로세스유닛(720)은 읽기, 쓰기 및/또는 소거(erase)와 같은 메모리 관련 동작(memory-related operations)을 프로세스하거나 및/또는 초기화하는 메모리 제어기(715)와 통신한다. 예를 들어, 상기 프로세싱 유닛(720)은 메모리 장치(710)에 하나 또는 그 이상의 소정 메모리 셀에 프로그램 펄스를 인가하도록 메모리 제어기(715)에 명령한다. 상기 프로세싱 유닛(720)은 메모리 제어기(715)와 통신하도록 구성되는 오퍼레이팅 시스템을 포함한다. 상기 오퍼레이팅 시스템은 버스(740)를 통해 메모리 제어기(715)에 보내질 수 있는 명령(commands)을 생성한다. 상기 명령은 도6에 도시되어 설명되는 프로세스(600)와 같이 프로세스를 이용하여 메모리 셀에 저장되는 데이터 값을 읽는 명령을 포함한다.
상기 메모리(722)는 데이터 저장 메카니즘의 하나이다. 상기 메모리(722)는 제1 메모리(724) 및/또는 제2 메모리(726)를 포함한다. 제1 메모리(724)는 RAM(a random access memory), ROM(read only memory)를 포함할 수 있다. 프로세싱 유닛(720)으로부터 분리되는 실시예에서, 제1 메모리(724)의 모든 부분 또는 일부분이 프로세싱 유닛(720)과 결합되거나 같이 구비되거나 내부에 구비될 수 있다.
제2 메모리(726)는 제1 메모리 및/또는 디스크 드라이브, 광학디스크 드라이브, 테이브 드라이브, 고체상태 메모리 드라이브 등과 같은 하나 또는 그 이상의 데이터 저장장치 또는 시스템과 같은 동일한 또는 유사한 형태의 메모리를 포함한다. 실시예에서 제2 메모리(726)는 컴퓨터로 읽기 가능한 매체(728)에 결합되는 구조 또는 수용할 수 있는 구조가 될 수 있다. 상기 컴퓨터로 읽기 가능한 매체(728)는 액세서블 데이터를 운반 및/또는 만드는 매체, 시스템(700)에서 하나 또는 그 이상의 장치에 대한 코드 및/또는 명령을 포함할 수 있다.
실시예에서 프로세싱 유닛(720)은 메모리장치로부터의 정보를 회수하거나(retrieve) 및/또는 정보를 저장하는 메모리 제어기(715)에 명령을 초기화하는 하나 또는 그 이상의 어플리케이션을 진행한다(host). 상기 어플리케이션은 워드프로세싱 어플리케이션, 보이스 통신 어플리케이션, 네비게이션 어플리케이션 등을포함한다. 상기 컴퓨팅 장치(704)는 입력/출력(732)을 포함할 수 있다. 상기 입력/출력(732)은 인간 및/또는 기계입력을 시작하거나(introduce) 또는 받아들이는(accept) 구조가 되는 하나 또는 그 이상의 장치 또는 구조 및/또는 인간 및/또는 기계 입력에 대해 제공하거나 전달할 수 있는 구조가 되는 하나 또는 그 이상의 장치 또는 구조 중의 하나이다. 상기 입력/출력장치(732)는 디스플레이, 스피커, 키보드, 마우스, 트랙볼, 터치스크린, 데이터포트를 포함할 수 있다.
상술한 설명에서 다양한 부가설명은 특허청구범위에 기재된 발명을 보다 용이하게 이해할 수 있도록 기재한 것이다. 특허청구범위에 기재된 발명은 당해 기술분야의 통상의 지식을 가진자에 의해 보다 구체적인 설명이 없이 충분히 실시될 수 있도록 기재된 것이다. 당해 기술분야의 전문가에 의해 알려진 방법, 장치 또는 시스템은 특허청구범위에 기재된 발명을 이해할 수 있는 범위 내에서 구체적으로 기재하였다.
본 발명의 명세서에서 "및(and)", "및/또는(and/or)" 그리고 "또는(or)"는 다양한 의미를 포함하며 기재된 문맥에 적절하게 이해될 수 있다. 일반적으로 "및/또는(and/or)"은 A, B 및 C 그리고 A, B 또는 C를 의미하며 "또는"는 A, B 또는 C를 의미한다.
본 명세서에서 "하나의 실시예" 또는 "제1 실시예"는, 본 발명의 특징, 구조 또는 특징이 특허청구범위에 기재된 발명에 포함되는 것을 의미한다. 그러므로 본 명세서에서 여러 번 사용된 "하나의 실시예"는 모든 동일한 실시예를 의미하는 것은 아니다. 또한 본 발명의 특징, 구조 또는 특성은 하나 또는 그 이상의 실시예와 조합될 수 있다. 본 명세서에 기재된 구체적인 실시예는 디지털 신호로 동작하는 기계, 장치, 엔진 또는 기구를 포함한다. 상기 각 신호는 전자신호, 광학신호, 전자기신호 또는 정보를 제공하는 소정 형태의 신호를 포함한다.
본 발명의 구체적인 실시예는 여러가지 실시 가능한 예 중에서 당업자의 이해를 돕기 위하여 가장 바람직한 실시예를 선정하여 제시한 것일 뿐, 본 발명의 기술적 사상이 반드시 이 실시예에만 의해서 한정되거나 제한되는 것은 아니고, 본발명의 기술적 사상을 벗어나지 않는 범위내에서 다양한 변화와 부가 및 변경이 가능함은 물론, 균등한 타의 실시예가 가능함을 밝혀 둔다.

Claims (20)

  1. 메모리 셀(a melnory cell)에 두 개 또는 그 이상의 비트를 저장하는 단계(storing);를 포함하며,
    상기 저장된 비트는, 상기 메모리 셀의 물리적 특성(physical properties of said memory cell)의 적어도 일부분에 기초하는 두 개 또는 그 이상의 독립변수에 의해 특성화되는 것을 특징으로 하는 방법.
  2. 제1항에 있어서,
    상기 메모리 셀의 물리적 특성은 트레스홀드 전압(threshold voltage) 및/또는 낮은 전기장 저항(low electric field resistance)을 포함하는 것을 특징으로 하는 방법.
  3. 제1항에 있어서,
    상기 메모리 셀의 물리적 특성은 증폭(amplitude) 및/또는 쓰기 펄스의 트레일링 에지(trailing edge of a write pulse)의 적어도 일부분에 기초하는 것을 특징으로 하는 방법.
  4. 제1항에 있어서,
    상기 메모리 셀의 물리적 특성은 높은 전기장 저항(high electric field resistance) 및/또는 낮은 전기장 저항(low electric field resistance)을 포함하는 것을 특징으로 하는 방법.
  5. 제1항에 있어서,
    상기 두 개 또는 그 이상의 독립변수 중의 또 다른 하나를 측정한 후에 두 개 또는 그 이상의 독립변수 중의 하나를 측정하는 단계(measuring)를 포함하는 것을 특징으로 하는 방법.
  6. 제2항에 있어서,
    상기 메모리 셀에 제1 전압 또는 전류를 인가하여 상기 두 개 또는 그 이상의 독립변수 중의 하나를 읽는 단계(reading); 및
    상기 메모리 셀에 제2 전압 또는 전류를 인가하여 상기 두 개 또는 그 이상의 독립변수 중의 또 다른 하나를 읽는 단계(reading);를 포함하는 것을 특징으로 하는 방법.
  7. 제3항에 있어서,
    상기 쓰기 펄스를 인가하여 하나의 비트 보다 많은 비트를 저장하는 단계(storing)를 포함하는 것을 특징으로 하는 방법.
  8. 제3항에 있어서,
    상기 메모리 셀은 위상변화메모리(PCM) 셀 또는 저항 랜덤 액세스 메모리(RRAM)를 포함하는 것을 특징으로 하는 방법.
  9. 메모리 셀 배열; 및
    제어기;를 포함하되,
    상기 메모리 셀 배열의 메모리 셀에 두 개 또는 그 이상의 비트를 저장하고, 상기 저장된 비트는 상기 메모리 셀의 물리적 특성(physical properties of said memory cell)의 적어도 일부분에 기초하는 두 개 또는 그 이상의 독립변수에 의해 특성화되는 것을 특징으로 하는 비휘발성 메모리장치.
  10. 제9항에 있어서,
    상기 메모리 셀의 물리적 특성은 트레스홀드 전압(threshold voltage) 및/또는 낮은 전기장 저항(low electric field resistance)을 포함하는 것을 특징으로 하는 비휘발성 메모리장치.
  11. 제9항에 있어서,
    상기 메모리 셀의 물리적 특성은 증폭(amplitude) 및/또는 쓰기 펄스의 트레일링 에지(trailing edge of a write pulse)의 적어도 일부분에 기초하는 것을 특징으로 하는 비휘발성 메모리장치.
  12. 제9항에 있어서,
    상기 메모리 셀의 물리적 특성은 높은 전기장 저항(high electric field resistance) 및/또는 낮은 전기장 저항(low electric field resistance)을 포함하는 것을 특징으로 하는 비휘발성 메모리장치.
  13. 제9항에 있어서,
    상기 두 개 또는 그 이상의 독립변수 중의 또 다른 하나를 읽은 후에 두 개 또는 그 이상의 독립변수 중의 하나를 읽는 단계(reading)를 포함하는 것을 특징으로 하는 비휘발성 메모리장치.
  14. 제10항에 있어서,
    상기 메모리 셀에 제1 전압 또는 전류를 인가하여 상기 두 개 또는 그 이상의 독립변수 중의 하나를 읽는 단계(reading); 및
    상기 메모리 셀에 제2 전압 또는 전류를 인가하여 상기 두 개 또는 그 이상의 독립변수 중의 또 다른 하나를 읽는 단계(reading);를 포함하는 것을 특징으로 하는 비휘발성 메모리장치.
  15. 제11항에 있어서,
    상기 쓰기 펄스를 인가하여 하나의 비트 보다 많은 비트를 저장하는 단계(storing)를 포함하는 것을 특징으로 하는 비휘발성 메모리장치.
  16. 제9항에 있어서,
    상기 메모리 셀은 위상변화메모리(PCM) 셀 또는 저항 랜덤 액세스 메모리(RRAM)를 포함하는 것을 특징으로 하는 비휘발성 메모리장치.
  17. 한 번에 두 개 또는 그 이상의 비트를 저장하는 메모리 셀을 포함하는 메모리장치와;
    상기 메모리 셀은 전류증폭(current amplitude)과 트레일링 에지(trailing edge)를 포함하는 펄스에 의해 읽혀지고(writeable),
    상기 메모리 셀에 상기 펄스를 인가하여 하나의 비트 보다 많은 비트를 쓰도록 하는 제어기; 및
    상기 두 개 또는 그 이상의 비트는 상기 메모리 셀의 물리적 특성의 적어도 일부분에 기초하는 두 개 또는 그 이상의 독립변수에 의해 특성화되고,
    상기 메모리 셀로부터 쓰기 및/또는 읽기하는 상기 제어기에 명령(commands)을 초기화하는 하나 또는 그 이상의 어플리케이션(applications)을 호스트(host)하는 프로세서;를 포함하는 것을 특징으로 하는 시스템.
  18. 제17항에 있어서,
    상기 메모리 셀의 물리적 특성은 트레스홀드 전압(threshold voltage) 및/또는 낮은 전기장 저항(low electric field resistance)을 포함하는 것을 특징으로 하는 시스템.
  19. 제17항에 있어서,
    상기 메모리 셀의 물리적 특성은 증폭(amplitude) 및/또는 쓰기 펄스의 트레일링 에지(trailing edge of a write pulse)의 적어도 일부분에 기초하는 것을 특징으로 하는 시스템.
  20. 제17항에 있어서,
    상기 메모리 셀의 물리적 특성은 높은 전기장 저항(high electric field resistance) 및/또는 낮은 전기장 저항(low electric field resistance)을 포함하는 것을 특징으로 하는 시스템.
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