JP2009507318A

JP2009507318A - メモリ装置の記憶容量を増やす方法

Info

Publication number: JP2009507318A
Application number: JP2008528649A
Authority: JP
Inventors: アツモン、エリシャ
Original assignee: メガメムエルティーディー．
Priority date: 2005-09-05
Filing date: 2005-09-05
Publication date: 2009-02-19
Also published as: US20080209113A1; WO2007029223A1; US7852670B2; EP1934986A1

Abstract

少なくとも２つの記憶素子を有するメモリ装置のメモリ記憶容量を増やす方法において、前記各記憶素子に対してデータ値を対応付ける目的でその公称値を用いることが可能な少なくとも１つの識別可能な物理特性が、各記憶素子に対応付けられる。記憶素子と、任意の時間における当該記憶素子の実際値とに対応付けられた、１つ以上の物理特性の各公称値に関する少なくとも２つの記憶素子の差異が、追加の記憶容量を提供するために用いられる。

Description

本発明は、メモリ装置に関する。

データ記憶（メモリ）回路は、情報を後で抽出する/読み込む機能によって、物理的な場所（セル）内に特定量の情報の維持/保持が可能な回路である。それに加えて、メモリを（物理的な空間だけよりも）物理的な時空間における情報容器とみなすことで、上記の定義を一般化することができる。そうであるならば、そのような物理的プロセスの一部がデータ記憶に関係すると解釈するほうが自然である。時間ディメンジョンは、種類の異なるメモリ回路の特徴によって異なる。

現代の解釈における「情報」は、ナイキストとシャノン（Ｎｙｑｕｉｓｔ＆Ｓｈｅｎｎｏｎ）の先駆的な研究によって２０世紀前半に現実のものとなった。物理との関係についての深い理解は、現代の情報通信理論の礎となっている。ナイキストがサンプリングの問題を理解した最初の人物であったのに対して、シャノンは（１９世紀の終わりに、ボルツマン（Ｂｏｌｔｚｍａｎｎ）によって初めて認識された）物理用語「エントロピー」に対する情報の関係を理解した最初の人物であった。

従来、メモリ装置は、データをバイナリ形式でデジタルに記憶するデジタル回路である。メモリ装置のセルの数によって、そのようなメモリに記憶可能なビットの数（ｎ）が決まる。そのビットの数によって、ｎ＝ｌｏｇ₂Ｓとなるように状態の数（Ｓ）が決まる。

上記から、すべての追加ビットによって、状態の数、即ちメモリ装置の容量が２倍になることが明らかになる。メモリ装置の記憶容量を増やす傾向が絶え間なく強まるなかで、回路それ自体をさらに小型化すること、及び大量生産の方法を改善することに多くの努力が注がれてきた。その結果、メモリ装置の性能／コスト比が近年劇的に増加した。

しかしながら、メモリの状態の数（即ちその記憶容量）が、ビットの数（即ちデジタルメモリのセル）によって決まることから、公知のメモリ装置の記憶容量は、セルの数によって制限される。記憶素子を追加することなしに、メモリの記憶容量を増やすことが明らかに望ましい。

記憶素子を追加することなくメモリの記憶容量を増やすこと、それ自体が必須要件である。従って、マルチレベルセル（Ｍ．Ｌ．Ｃ）技術を用いてフラッシュメモリの密度を増やすことが知られている。この技術は、メモリセル1つに対して、複数ビットのデータの記憶を可能にすることでコストを下げ、それによってシリコン領域の消費を抑えるというものである。１９９７年のインテルテクノロジージャーナルＱ４（ＩｎｔｅｌＴｅｃｈｎｏｌｏｇｙＪｏｕｒｎａｌＱ４）誌上でグレッグ・アトウッドら（ＧｒｅｇＡｔｗｏｏｄｅｔａｌ．）が述べているように、この技術は、インテル・ストラタフラッシュ・メモリ（ＩｎｔｅｌＳｔｒａｔａＦｌａｓｈｍｅｍｏｒｙ）等のフラッシュメモリのメーカー各社によって用いられている。同誌に記載されているように、フラッシュメモリ装置は、絶縁された浮動ゲートを含む単一のトランジスタである。浮動ゲートは、電子の蓄積が可能である。トランジスタの動作は、浮動ゲートに蓄積された電荷量により変更される。プログラミングと呼ばれる技術を通じて、電荷が浮動ゲートに印加される。プログラミング処理により、メモリセルトランジスタのチャンネル領域内にホット電子が生成される。これらのホット電子の一部は、Ｓｉ−ＳｉＯ₂インターフェイスの３．２ｅＶバリアを乗り越えるのに十分なエネルギーを得て、浮動ゲート上に閉じ込められる。セル１つに対して１ビットの装置の場合、トランジスタは、浮動ゲート上に少量の電荷（５，０００よりも少ない電子）を有し、そして「１」を記憶するか、あるいは浮動ゲート上に多量の電荷（３０，０００よりも多い電子）を有し、そして「０」を記憶する。メモリセルが読み込まれると、蓄積された電荷によるメモリトランジスタの動作の変化が検知され、それにより電荷の有無が判定される。蓄積された電荷は、メモリセルトランジスタのしきい値電圧の変化となって現れる。

したがって、多くの状態を一つのメモリセルに対応付けるために、メモリセルに対応付けられた物理特性を外部参照と比較することが知られている。任意の数のメモリセルと、任意の数のレベルを持った物理的に限定された外部参照とを有するメモリ装置の記憶容量を増やす方法を提供することが望ましい。

従って、本発明は、任意の数のメモリセルと、任意の数のレベルを持った物理的に限定された外部参照とを有するメモリ装置の記憶容量を増やすことを主な目的とする。

さらに、本発明は、メモリセルの数を増やすことなく、また、各記憶素子に対応付けられる実際の論理値を規定する役割を外部参照が果たすＭＬＣで行われている追加の外部参照状態の使用を必要とすることなく、状態の数を増やすことによりメモリチップ内のビット数を増やす方法を提供することを目的とする。

これらの目的は、本発明の一態様に従い、次の方法により達成される。少なくとも２つの記憶素子を有するメモリ装置における所定数の記憶素子の記憶容量を増やす方法であって、
（ａ）前記各記憶素子に対してデータ値を対応付ける目的でその公称値を用いることが可能な少なくとも１つの識別可能な物理特性を、前記各記憶素子に対応付け、
（ｂ）記憶素子に対応付けられた１つ以上の前記各物理特性の各公称値と任意の時間でのその実際値との差を用いて追加の記憶容量を提供することを特徴とする。

そのような方法によれば、メモリセルのシステム内の物理状態の数が、セル間の相互関係に基づいて増加する。そのような方法は、任意の数の物理メモリセルに対してビットの数をさらに増やすために実施される他の方法の全てとの統合が可能である。

基本原則
最も簡単な例、即ち２つの物理セルと、それらのセルにデータを書き込む一定の識別可能な順序の場合から説明を始める。従って、２つのビットと順序によって以下の表１に示す状態が規定される。

上記の１６個の状態の中では、等順序状態（ＥＯＳ）が許容されている。非等順序状態（ＮＥＯＳ）のみが認められている場合には、８個の状態しか存在しない（即ち、番号．２、３、６、７、１０、１１、１４、１５の状態のみ）。

また、「タイプ２」の別の選択肢として、１、２、３、５、９、１３、１４、１５の８つの状態を選択することができる。「タイプ２」の選択においては、２つのビットが等しく、かつそれらの順序が異なる場合に限り順序がその役割を果たす。

そのため、ＥＯＳの場合には１６個の状態は４ビット（即ち２⁴個の状態）に等しいものの、ＮＥＯＳの場合と「タイプ２」を選択した場合は、状態が８個であるため３ビット（即ち８＝２³個の状態）となる。

上記例で実証された重要な点は、データを書き込む一定の識別可能な順序を２つの物理ビットと対応付けることによって、ＥＯＳの場合においては２つの追加ビットが、ＮＥＯＳの場合または「タイプ２」の場合においては１つの追加ビットが与えられることである。

ここで、物理ビットが３つで、識別可能な順序が１つである場合を検討する。以下、Ｏｒ−順序、Ｓｔ−状態、Ｂ−物理ビットの頭字語を用いることとする。

下記の表２においては、順序が３つであることから、（０、０、０）の組み合わせに２７個の状態が存在する。

３つの物理ビットには、元々８個の状態（０００、００１、０１０、０１１、１００、１０１、１１０、１１１）が存在する。その上で３つの順序を考慮に入れると、
ＥＯＳの場合、状態の数は２³×３³＝８×２７＝２１６個の状態≒２^7.755となる。
これは７ビットより大きく８ビットより小さい。
ＮＥＯＳの場合、状態の数は２³×３！＝８×６＝４８個の状態≒２^5.585となる。
これは５ビットより大きく６ビットより小さい。

概して、物理ビットがＮ個とＮ−順序の場合、状態の合計数は
ＥＯＳでは２^N×Ｎ^N
ＮＥＯＳでは２^N×Ｎ！
となる。

最初のいくつかの場合は、以下の表３のように要約される。

なお、一般性を失うことなく、順序の数はビットの数と異なっていてもよい。

順序
上記例では、記憶容量を増やすために、追加情報がどのように１対のビットに対応付けられているかを示すために「順序」を用いたが、これは本発明の概念を実証するためのものに過ぎない。実際には、データを書き込む順序を決定する必要はない（通常は決定されない）。それよりも、その値がデータを書き込む順序に左右される識別可能な物理特性を、異なるセルと対応付けてもよい。とはいえ、その場合に順序が明示的に必要とされているわけではない。従って、物理特性に対応付けられた時間を対応付けるための物理クロックは提供されておらず、むしろ、その値が時間によって左右される物理特性の測定から時間が推論されることがわかる。さらに、上記の具体的な実施例では、「順序」という言葉には時間的な有意性（即ちデータが書き込まれる時系列によって規定される）が付与されているが、これも一例にすぎない。実際には順序パラメータを用いることができ、それと関連して「＜」、「＞」、「＝」、「≠」、「≒」、「≦」、「≧」等の比較演算子の適用が可能であり、そしてセル間のそれぞれの特性に対してこれらの演算子を適用することによって、同じ結果を得ることができるようになっている。

さらに別の考慮すべき点は、実践上、メモリ装置の記憶容量を拡張するためにデータを実際に時間依存順序で書き込む必要がなく、そのため同装置内の異なるセルの物理特性の測定結果が異なることになり、そしてその差異をデータをセルに書き込んだ時系列順序の差異として解釈することが可能となることである。例えば、ＤＤＲ（ダブルデータレート）メモリにおいては、転送率を効率的に２倍にするために、従来型のメモリよりさらに速いクロック速度での動作が可能なＳＤＲＡＭ、即ちシンクロナスダイナミックＲＡＭが用いられる。ＳＤＲＡＭは揮発性であるため、通常１０００回/秒で常に通電およびリフレッシュする必要がある。ＳＤＲＡＭのセルは、その電荷がセルに対応付けられる論理レベルを示す電圧を生成するコンデンサに似た動作を行う。本発明に従って、メモリの各セルの電圧を順序パラメータとして用いることで、ＳＤＲＡＭの記憶容量を増やすことができる。従って、２ビットのＳＤＲＡＭという簡単なケースを挙げて、論理１ビットが、Ｖ_REFを超える電圧によって表されるとする。そのような場合においては、その論理レベルが「１」とみなされるセルの電圧がＶ_REFより低くなる前に、メモリセルをリフレッシュするようにすれば、セルのデータの完全性は維持される。しかしながら、セルの実際の電圧は微々たるものであるため（論理「１」に対してＶ_REFより大きい場合に限り）、データを記憶するための追加ビットを提供する目的で後で用いることが可能な異なる時間順序をセルに対して対応付けるのに、異なるセルを異なる時間にリフレッシュする必要はない。むしろ、セルを異なる時間に一定の電圧でリフレッシュする代わりに、セルを同時にリフレッシュすることができるが、その場合はグラジエントが時間順序列としてみなされうる異なる電圧でなければならない。

さらに、そのような用途において、メモリ装置の異なるセルに対応付けられた皮相「順序」は、データをセルに書き込む際に生成されるのではなく、実際にはデータが読み出される際に得られることが理解されるであろう。これは、順序が明示的に決定されるのではなく、メモリ装置の異なるセルに対応付けられた各物理特性の値から得られる場合に、概ね当てはまる。

以下で、記憶素子内のデータに対応付けられた順序特徴を規定する目的で用いることが可能ないくつかの非限定的な物理特性に言及する。

１．方向電位差
２．方向電荷電流
３．時間電圧減衰および／または時間電荷減衰
４．エージング
５．磁気強度
６．光学強度
７．電磁周波数
従来から提案されているメモリ装置方法とは異なって、本発明に係る方法では「グローバル」な電圧基準値だけではなく、一組のビット間の相対値も用いる。

相対値によって、追加ビットに等しい追加情報が提供される。

データを書き込む順序によって、その物理セルが空間ディメンジョンを規定する記憶装置に時間ディメンジョンが加えられる。従って、本発明によれば、公知のメモリ装置や記憶方法で提供された空間だけでなく、空間−時間でデータを記憶することが可能となる。

観測量の相対値が追加の情報源であることから、ビット間の物理値の相対性により柔軟性がさらに高まる。従って、ＧＴ−以上、ＬＴ−以下、Ｅｑ−（ほぼ）均しいといった比較処理が、追加情報を抽出するために必要となる。

本発明に係る空間−時間記憶方法におけるデメリット（ｃｏｓｔ）は、データを抽出または記憶する前に、さらに多くの処理を行う必要がある点である。しかしながら、そのメリット（ｂｅｎｅｆｉｔ）は、さらに多くのデータの記憶が可能になる点である。そのため、総遅延時間は増加しうるが、実際には予期されるものよりはるかに少ない。

別のデメリットは、ビットの相対値を保持する必要がある点であろう。本発明の方法を例えばＤＤＲで実践したとすると、値をリフレッシュする工程で、記憶素子の絶対値だけでなく、皮相順序をセルと対応付ける役割を果たすビット間の相対値（または相対比較関係）も維持する必要がある。これはさらに複雑な工程である。ただし、これによって、追加の記憶容量が得られるというメリットがある。

メモリ装置の少なくともいくつかの記憶素子に、データを書き込む皮相順序を対応付ける役割を物理特性の不連続変異が果たしているメモリ装置であれば、どのようなものに対してもメモリ装置の記憶容量を増やす方法の適用が可能であることが理解されるべきである。従って、本発明は、本発明の方法を適用するように構成されたそのようなメモリ装置を包含する。従って、本発明は、とりわけ、ＲＡＭ、ＤＲＡＭ、ＳＲＡＭ、ＳＤＲＡＭ、ＤＤＲ-I、ＤＤＲ-II、ＤＤＲ-III、ＲＤＲＡＭ、ＦＬＡＳＨ、ＦＣＲＡＭ、ＭＲＡＭ
、光学メモリ、ＣＤ、ＤＶＤ、ＲＯＭ、ＰＲＯＭ、ＥＰＲＯＭ、Ｅ²ＰＲＯＭのうちの任意のメモリ装置に用いることができる。

そのようなメモリ装置自体が、ＣＰＵ、ＧＰＵ、ＤＳＰ、ＦＰＧＡ、ＡＳＩＣ、ＦＰＧＡ、ネットワーク処理装置、Ａ/Ｄチップ、Ｄ／Ａチップ、映像チップ、音声チップ、論理装置、ＳＤカード、コンパクトフラッシュ、スマートメディア、ＰＣカード、ディスクオンキー、Ｄｉｍｍ、Ｓｉｍ、ＰＣ、移動電話、ＰＤＡ、リモートコントローラなどの、複合処理ユニットおよび装置の一部であることが理解されるであろう。

Claims

少なくとも２つの記憶素子を有するメモリ装置における所定数の記憶素子の記憶容量を増やす方法であって、
（ａ）前記各記憶素子に対してデータ値を対応付ける目的でその公称値を用いることが可能な少なくとも１つの識別可能な物理特性を、前記各記憶素子に対応付け、
（ｂ）記憶素子に対応付けられた１つ以上の前記各物理特性の各公称値と任意の時間でのその実際値との差を用いて追加の記憶容量を提供することを特徴とする方法。
２以上の任意の数の記憶素子（即ちメモリセル）の情報記憶機能を、記憶素子間の比較に基づいて増やす方法。
前記少なくとも１つの識別可能な物理特性が、３以上の一定数または可変数の記憶要素に対して比較される請求項１に記載の方法。
前記少なくとも１つの識別可能な物理特性が、電荷、電流、電圧、減衰時間、磁界強度、光学強度および電磁周波数を含む群に含まれる請求項１から３のいずれか一項に記載の方法。
双方向データを符号化および/または復号化する請求項１から４のいずれか一項に記載の方法。
記憶素子に対応付けられた各物理特性を用いて、前記記憶装置の素子の各グループにビットを書き込む順序を決定し、素子の各グループに対応付けられた当該順序を用いて、当該素子の各グループに対して少なくとも１つのさらなるビットを追加する請求項１から５のいずれか一項に記載の方法。
前記順序が、前記物理特性の値から推論される請求項６に記載の方法。
少なくとも２つのセルに対応付けられた前記順序は、前記メモリ装置に少なくとも１つのさらなるビットを割り当てる目的で用いられない請求項６または７に記載の方法。
順序依存ビットの割り当てを使用可能または使用禁止にする目的で、前記メモリ装置の素子のグループを選択的に構成する請求項８に記載の方法。
可能な順序状態の数が、前記さらなるビットの数とは異なる請求項６から９のいずれか一項に記載の方法。
少なくとも２つの記憶素子を有し、請求項１から１０のいずれか一項に記載の方法を用いて、追加の状態を前記記憶素子に対応付けるよう構成されたメモリ装置。
前記記憶素子は、１ビット（即ち２個の状態）または２ビット以上を含むように構成されている請求項１１に記載のメモリ装置。
ＲＡＭ、ＤＲＡＭ、ＳＲＡＭ、ＳＤＲＡＭ、ＤＤＲ-I、ＤＤＲ-II、ＤＤＲ-III、Ｒ
ＤＲＡＭ、ＦＬＡＳＨ、ＦＣＲＡＭ、ＭＲＡＭ、光学メモリ、ＣＤ、ＤＶＤ、ＲＯＭ、ＰＲＯＭ、ＥＰＲＯＭ、Ｅ²ＰＲＯＭからなる群のいずれか１つである請求項１１または１２に記載のメモリ装置。
請求項１１から１３のいずれか一項に記載のメモリ装置を含む電子装置。
ＣＰＵ、ＧＰＵ、ＤＳＰ、ＦＰＧＡ、ＡＳＩＣ、ＦＰＧＡ、ネットワーク処理装置、Ａ／Ｄチップ、Ｄ／Ａチップ、映像チップ、音声チップ、論理装置、ＳＤカード、コンパクトフラッシュ、スマートメディア、ＰＣカードからなる群のいずれか１つである請求項１４に記載の電子装置。
請求項１１から１３のいずれかに一項に記載のメモリ装置及び／または請求項１４または１５に記載の電子装置を含むハードウェアアセンブリ。