CN110364200B - 半导体器件 - Google Patents

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Abstract

一种半导体器件，包括：控制温度码发生电路，其被配置为通过锁存温度码来产生锁存码，直到所产生的许多锁存码包括相同的组合，并且被配置为当所产生的许多锁存码包括相同的组合时更新控制温度码。

Description

半导体器件
相关申请的交叉引用
本申请要求2018年4月10日向韩国知识产权局提交的申请号为10-2018-0041458的韩国专利申请的优先权，其内容通过引用整体并入本文。
技术领域
本公开的实施例总体而言涉及一种半导体器件，更具体地，涉及一种与产生控制温度码有关的半导体器件。
背景技术
诸如DRAM的半导体器件使用TCSR(温度补偿自刷新)电路来减少电流消耗。TCSR电路是根据自刷新温度来改变自刷新周期从而减少电流消耗的电路。也就是说，通过使用DRAM的数据保持时间，TCSR电路通过在温度高时缩短自刷新周期来增加电流消耗，并且通过在温度低时延长自刷新周期来减少电流消耗。
在TCSR电路之中的数字TCSR电路中，数字温度计内置在半导体器件中，并且通过对从数字温度计产生的温度码进行编码来确定自刷新周期。数字温度计的性能取决于输出的温度码与半导体器件的内部温度相匹配的程度。
发明内容
在一个实施例中，可以提供一种半导体器件。所述半导体器件可以包括锁存码发生电路，所述锁存码发生电路被配置为通过锁存温度码来产生锁存码。所述半导体器件可以包括时段结束信号发生电路，所述时段结束信号发生电路被配置为基于相同的锁存码来产生用于更新控制温度码的时段结束信号。
在一个实施例中，可以提供一种半导体器件。所述半导体器件可以包括控制温度码发生电路，所述控制温度码发生电路被配置为通过锁存温度码来产生锁存码，并且基于相同的所述锁存码来产生被更新的控制温度码。所述半导体器件可以包括码输出电路，所述码输出电路被配置为输出所述控制温度码作为温度输出码。
在一个实施例中，可以提供一种半导体器件。所述半导体器件可以包括控制温度码发生电路，所述控制温度码发生电路被配置为通过分别锁存温度码的比特位来产生锁存码，直到所产生的许多锁存码包括相同的比特位组合，并且被配置为当所产生的所述许多锁存码包括相同的比特组合时更新控制温度码。
附图说明
图1是示出根据实施例的半导体器件的配置的示例的代表的框图。
图2是示出图1所示的半导体器件中包括的控制温度码发生电路的配置的示例的代表的框图。
图3是示出图2所示的控制温度码发生电路中包括的时段信号发生电路的示例的代表的电路图。
图4是示出图2所示的控制温度码发生电路中包括的振荡信号发生电路的示例的代表的电路图。
图5是示出图2所示的控制温度码发生电路中包括的计数信号发生电路的示例的代表的电路图。
图6是示出图2所示的控制温度码发生电路中包括的解码电路的示例的代表的电路图。
图7是示出图2所示的控制温度码发生电路中包括的锁存码发生电路的示例的代表的电路图。
图8是示出图2所示的控制温度码发生电路中包括的时段结束信号发生电路的示例的代表的电路图。
图9是示出图2所示的控制温度码发生电路中包括的控制温度码输出电路的示例的代表的电路图。
图10是有助于解释图1至图9中所示的半导体器件的操作的定时图的示例的代表。
图11是示出图1所示的半导体器件被应用于的电子系统的配置的示例的代表的示图。
具体实施方式
在下文中，下面将参考附图通过实施例的各种示例来描述半导体器件。
作为参考，可以提供包括附加组件的实施例。此外，可以根据实施例来改变指示信号或电路的使能状态或禁止状态的逻辑高配置或逻辑低配置。此外，可以修改实现相同功能或操作所需的一个逻辑门或多个逻辑门的配置。也就是说，取决于具体情况，一种类型的操作的逻辑门配置和用于相同类型的操作的另一逻辑门配置可以彼此替换。如果需要，可以应用各种逻辑门以实现该配置。
各种实施例可以针对一种能够从温度码产生控制温度码的半导体器件。
根据各种实施例，温度码可以被锁存若干次，并且在锁存的温度码相同的情况下，可以输出锁存的温度码作为控制温度码。因此，可以稳定地更新可以用于调整刷新周期的控制温度码。
如图1所示，根据实施例的半导体器件可以包括命令解码器1、温度码发生电路2、控制温度码发生电路3和码输出电路4。
命令解码器1可以对命令CMD<1:L>进行解码并且产生刷新命令REF_CMD和温度读取命令TEMP_RD。可以从半导体器件外部输入命令CMD<1:L>。在命令CMD<1:L>中包括的比特位数L可以根据实施例而进行各种设置。在命令CMD<1:L>中包括的比特位以预设逻辑电平组合输入的情况下，命令解码器1可以产生刷新命令REF_CMD。在命令CMD<1:L>中包括的比特位的预设逻辑电平组合(能够产生刷新命令REF_CMD)可以根据实施例而进行各种设置。在命令CMD<1:L>中包括的比特位以预设逻辑电平组合输入的情况下，命令解码器1可以产生温度读取命令TEMP_RD。在命令CMD<1:L>中包括的比特位的预设逻辑电平组合(能够产生温度读取命令TEMP_RD)可以根据实施例而进行各种设置。
温度码发生电路2可以测量半导体器件内部的温度，并且可以产生包括具有与测量的温度相对应的逻辑电平组合的比特位的温度码TEMP<1:M>。温度码发生电路2可以由数字温度计来实现，诸如TCSR(温度补偿自刷新)电路和数字TCSR电路。在温度码TEMP<1:M>中包括的比特位数M可以根据实施例而进行各种设置。
控制温度码发生电路3可以响应于刷新命令REF_CMD和温度码TEMP<1:M>而产生控制温度码CTEMP<1:M>。每次产生刷新命令REF_CMD时，控制温度码发生电路3可以锁存温度码TEMP<1:M>。在温度码TEMP<1:M>被锁存预设次数的情况下，控制温度码发生电路3可以通过感测锁存的温度码TEMP<1:M>来产生控制温度码CTEMP<1:M>。例如，控制温度码发生电路3可以将温度码TEMP<1:M>锁存三次，并且在锁存三次的温度码TEMP<1:M>全部相同的情况下，可以输出锁存的温度码TEMP<1:M>作为控制温度码CTEMP<1:M>。控制温度码CTEMP<1:M>可以用于调整半导体器件的刷新周期。根据实施例，控制温度码发生电路3可以被设置为响应于在内部操作中产生的内部命令而产生用于控制诸如读取操作和写入操作的内部操作的控制温度码CTEMP<1:M>。下面将参考图2至图9来描述控制温度码发生电路3的配置和操作。
码输出电路4可以响应于温度读取命令TEMP_RD而从控制温度码CTEMP<1:M>产生温度输出码TOUT<1:M>。在产生温度读取命令TEMP_RD的情况下，码输出电路4可以输出控制温度码CTEMP<1:M>作为温度输出码TOUT<1:M>。温度输出码TOUT<1:M>可以通过应用于控制半导体器件的存储器控制器(参见图11的附图标记1002)而被使用。
参考图2，控制温度码发生电路3可以包括时段信号发生电路31、振荡信号发生电路32、计数信号发生电路33、解码电路34、锁存码发生电路35、时段结束信号发生电路36和控制温度码输出电路37。
时段信号发生电路31可以响应于刷新命令REF_CMD和时段结束信号DIS_RODB而产生时段信号EN_ROD。时段信号发生电路31可以在产生刷新命令REF_CMD的情况下使能时段信号EN_ROD。时段信号发生电路31可以在产生时段结束信号DIS_RODB的情况下禁止时段信号EN_ROD。稍后将参考图3描述时段信号发生电路31的配置和操作。
振荡信号发生电路32可以在时段信号EN_ROD被使能的时段内产生具有预设周期的振荡信号OSC。振荡信号OSC的周期可以根据实施例而进行各种设置。振荡信号发生电路32可以响应于时段信号EN_ROD来产生计数器复位信号CRST。振荡信号发生电路32可以通过反相并缓冲时段信号EN_ROD来产生计数器复位信号CRST。稍后将参考图4来描述振荡信号发生电路32的配置和操作。
计数信号发生电路33可以响应于振荡信号OSC和计数器复位信号CRST而产生计数信号CNT<1:2>。计数信号发生电路33可以响应于振荡信号OSC而顺序地对计数信号CNT<1:2>进行计数。例如，计数信号发生电路33可以同步于振荡信号OSC的上升沿来对计数信号CNT<1:2>进行计数，使得包括在计数信号CNT<1:2>中的比特位以“00”、“01”、“10”和“11”的次序来顺序地改变。在计数信号CNT<1:2>中包括的比特位为“01”的情况意味着：在计数信号中包括的第一比特位CNT<1>被设置为逻辑高电平，而在计数信号中包括的第二比特位CNT<2>被设置为逻辑低电平。计数信号发生电路33可以响应于计数器复位信号CRST而使计数信号CNT<1:2>初始化。计数信号CNT<1:2>可以根据实施例而被初始化为各种逻辑电平组合。例如，计数信号CNT<1:2>可以被初始化为包括所有被设置为逻辑低电平的比特位。稍后将参考图5来描述计数信号发生电路33的配置和操作。
解码电路34可以响应于计数信号CNT<1:2>和振荡信号OSC而产生锁存信号LAT<1:3>和判断信号JUD。每次产生振荡信号OSC时，解码电路34可以响应于被顺序地计数的计数信号CNT<1:2>而产生通过被顺序地计数产生的锁存信号LAT<1:3>和判断信号JUD。通过与第一振荡信号OSC同步的、设置为第一逻辑电平组合的计数信号CNT<1:2>，解码电路34可以产生锁存信号的第一比特位LAT<1>。在本实施例中，计数信号CNT<1:2>的第一逻辑电平组合可以被设置为“00”。通过与第二振荡信号OSC同步的、设置为第二逻辑电平组合的计数信号CNT<1:2>，解码电路34可以产生锁存信号的第二比特位LAT<2>。在本实施例中，计数信号CNT<1:2>的第二逻辑电平组合可以被设置为“01”。通过与第三振荡信号OSC同步的、设置为第三逻辑电平组合的计数信号CNT<1:2>，解码电路34可以产生锁存信号的第三比特位LAT<3>。在本实施例中，计数信号CNT<1:2>的第三逻辑电平组合可以被设置为“10”。通过与第四振荡信号OSC同步的、设置为第四逻辑电平组合的计数信号CNT<1:2>，解码电路34可以产生判断信号JUD。在本实施例中，计数信号CNT<1:2>的第四逻辑电平组合可以被设置为“11”。稍后将参考图6来描述解码电路34的配置和操作。
锁存码发生电路35可以通过响应于锁存信号LAT<1:3>而锁存温度码TEMP<1:M>来产生第一锁存码LC1<1:M>、第二锁存码LC2<1:M>和第三锁存码LC3<1:M>。锁存码发生电路35可以在产生锁存信号的第一比特位LAT<1>的情况下锁存温度码TEMP<1:M>，并且可以输出锁存的温度码TEMP<1:M>作为第一锁存码LC1<1:M>。锁存码发生电路35可以在产生锁存信号的第二比特位LAT<2>的情况下锁存温度码TEMP<1:M>，并且可以输出锁存的温度码TEMP<1:M>作为第二锁存码LC2<1:M>。锁存码发生电路35可以在产生锁存信号的第三比特位LAT<3>的情况下锁存温度码TEMP<1:M>，并且可以输出锁存的温度码TEMP<1:M>作为第三锁存码LC3<1:M>。稍后将参考图7来描述锁存码发生电路35的配置和操作。
时段结束信号发生电路36可以响应于第一锁存码LC1<1:M>、第二锁存码LC2<1:M>、第三锁存码LC3<1:M>和判断信号JUD而产生时段结束信号DIS_RODB。在第一锁存码LC1<1:M>、第二锁存码LC2<1:M>和第三锁存码LC3<1:M>具有相同的逻辑电平组合的状态下产生判断信号JUD的情况下，时段结束信号发生电路36可以产生被使能的时段结束信号DIS_RODB。稍后将参考图8来描述时段结束信号发生电路36的配置和操作。
控制温度码输出电路37可以通过在时段结束信号DIS_RODB被使能的情况下缓冲第三锁存码LC3<1:M>来输出控制温度码CTEMP<1:M>。根据实施例，控制温度码输出电路37可以通过在时段结束信号DIS_RODB被使能的情况下缓冲第一锁存码LC1<1:M>或第二锁存码LC2<1:M>来输出控制温度码CTEMP<1:M>。稍后将参考图9来描述控制温度码输出电路37的配置和操作。
参考图3，时段信号发生电路31可以包括反相器IV311、延迟器311以及与非门NAND311和NAND312。反相器IV311可以反相并缓冲刷新命令REF_CMD，并输出输出信号。延迟器311可以包括反相器IV312至IV315，并且可以接收时段结束信号DIS_RODB并将时段结束信号DIS_RODB延迟以及输出输出信号。与非门NAND311可以接收反相器IV311的输出信号和与非门NAND312的输出信号，执行NAND逻辑运算，并产生时段信号EN_ROD。与非门NAND312可以接收与非门NAND311的输出信号、延迟器311的输出信号和复位信号RSTB，并执行NAND逻辑运算。在刷新命令REF_CMD以逻辑高电平产生的情况下，时段信号发生电路31可以将时段信号EN_ROD使能为逻辑高电平。在时段结束信号DIS_RODB以逻辑低电平产生的情况下，在经过预设时段之后，时段信号发生电路31可以将时段信号EN_ROD禁止为逻辑低电平。
参考图4，振荡信号发生电路32可以包括与非门NAND321、反相器IV321、反馈信号延迟电路321和反相器IV322。与非门NAND321可以接收时段信号EN_ROD和延迟反馈信号FSd，执行NAND逻辑运算，并产生反馈信号FS。反相器IV321可以反相并缓冲反馈信号FS，并输出振荡信号OSC。反馈信号延迟电路321可以将反馈信号FS延迟预设的延迟时段，并产生延迟的反馈信号FSd。反馈信号延迟电路321可以通过反相器IV323至IV326将反馈信号FS延迟，以产生延迟反馈信号FSd。振荡信号发生电路32可以在时段信号EN_ROD被使能为逻辑高电平的时段内产生振荡信号OSC，该振荡信号OSC具有由反相器IV323至IV326设置的周期。反相器IV322可以反相并缓冲时段信号EN_ROD，并产生计数器复位信号CRST。
参考图5，计数信号发生电路33可以包括第一计数器331和第二计数器332。第一计数器331可以响应于振荡信号OSC和计数器复位信号CRST来产生计数信号的第一比特位CNT<1>。第一计数器331可以响应于振荡信号OSC而顺序地对计数信号的第一比特位CNT<1>进行计数。第一计数器331可以同步于振荡信号OSC的上升沿来对计数信号的第一比特位CNT<1>进行计数，使得计数信号的第一比特位CNT<1>以“0”、“1”、“0”和“1”的次序而顺序地变化。计数信号的第一比特位CNT<1>为“0”的情况意味着在计数信号中包括的第一比特位CNT<1>被设置为逻辑低电平，而计数信号的第一比特位CNT<1>为“1”的情况意味着在计数信号中包括的第一比特位CNT<1>被设置为逻辑高电平。第一计数器331可以响应于计数器复位信号CRST而使在计数信号中包括的第一比特位CNT<1>初始化。在计数信号中包括的第一比特位CNT<1>可以被初始化为逻辑低电平。
第二计数器332可以响应于在计数信号中包括的第一比特位CNT<1>和计数器复位信号CRST而产生计数信号的第二比特位CNT<2>。第二计数器332可以响应于在计数信号中包括的第一比特位CNT<1>而顺序地对计数信号的第二比特位CNT<2>进行计数。第二计数器332可以同步于在计数信号中包括的第一比特位CNT<1>的上升沿来对计数信号的第二比特位CNT<2>进行计数，使得计数信号的第二比特位CNT<2>以“0”、“1”、“0”和“1”的次序而顺序地变化。计数信号的第二比特位CNT<2>为“0”的情况意味着计数信号的第二比特位CNT<2>被设置为逻辑低电平，而计数信号的第二比特位CNT<2>为“1”的情况意味着计数信号的第二比特位CNT<2>被设置为逻辑高电平。第二计数器332可以响应于计数器复位信号CRST而使计数信号的第二比特位CNT<2>初始化。计数信号的第二比特位CNT<2>可以被初始化为逻辑低电平。
计数信号发生电路33可以同步于振荡信号OSC的上升沿来对计数信号CNT<1:2>进行计数，使得包括在计数信号CNT<1:2>中的比特位以“00”、“01”、“10”和“11”的次序而顺序地改变。在计数器复位信号CRST被使能为逻辑低电平的情况下，计数信号CNT<1:2>可以被初始化为包括所有被设置为逻辑低电平的比特位。
参考图6，解码电路34可以包括反相器IV341和IV342以及与门AND341、AND342、AND343和AND344。反相器IV341可以反相并缓冲计数信号的第一比特位CNT<1>，并输出输出信号。反相器IV342可以反相并缓冲计数信号的第二比特位CNT<2>，并输出输出信号。与门AND341可以接收反相器IV341的输出信号和反相器IV342的输出信号，执行AND逻辑运算，并产生第一锁存信号LAT<1>。与门AND342可以接收计数信号的第一比特位CNT<1>和反相器IV342的输出信号，执行AND逻辑运算，并产生第二锁存信号LAT<2>。与门AND343可以接收反相器IV341的输出信号和计数信号的第二比特位CNT<2>，执行AND逻辑运算，并产生第三锁存信号LAT<3>。与门AND344可以接收计数信号的第一比特位CNT<1>和计数信号的第二比特位CNT<2>，执行AND逻辑运算，并产生判断信号JUD。
在与第一振荡信号OSC同步地输入设置为“00”的计数信号CNT<1:2>的情况下，解码电路34可以产生锁存信号的第一比特位LAT<1>。在与第二振荡信号OSC同步地输入设置为“01”的计数信号CNT<1:2>的情况下，解码电路34可以产生锁存信号的第二比特位LAT<2>。在与第三振荡信号OSC同步地输入设置为“10”的计数信号CNT<1:2>的情况下，解码电路34可以产生锁存信号的第三比特位LAT<3>。在与第四振荡信号OSC同步地输入设置为“11”的计数信号CNT<1:2>的情况下，解码电路34可以产生判断信号JUD。
参考图7，锁存码发生电路35可以包括第一触发器351、第二触发器352和第三触发器353。在锁存信号的第一比特位LAT<1>以逻辑高电平产生的情况下，第一触发器351可以锁存温度码TEMP<1:M>，并且可以输出锁存的温度码TEMP<1:M>作为第一锁存码LC1<1:M>。在锁存信号的第二比特位LAT<2>以逻辑高电平产生的情况下，第二触发器352可以锁存温度码TEMP<1:M>，并且可以输出锁存的温度码TEMP<1:M>作为第二锁存码LC2<1:M>。在锁存信号的第三比特位LAT<3>以逻辑高电平产生的情况下，第三触发器353可以锁存温度码TEMP<1:M>，并且可以输出锁存的温度码TEMP<1:M>作为第三锁存码LC3<1:M>。
参考图8，时段结束信号发生电路36可以包括异或非门(exclusive NOR gate)XNOR361和XNOR362、与门AND361和与非门NAND361。异或非门XNOR361可以接收第一锁存码LC1<1:M>和第二锁存码LC2<1:M>，并执行XNOR逻辑运算。在第一锁存码LC1<1:M>和第二锁存码LC2<1:M>的逻辑电平组合相同的情况下，异或非门XNOR361可以输出逻辑高电平。异或非门XNOR362可以接收第二锁存码LC2<1:M>和第三锁存码LC3<1:M>，并执行XNOR逻辑运算。在第二锁存码LC2<1:M>和第三锁存码LC3<1:M>的逻辑电平组合相同的情况下，异或非门XNOR362可以输出逻辑高电平。与门AND361可以接收异或非门XNOR361的输出信号和异或非门XNOR362的输出信号，并执行与逻辑运算。与非门NAND361可以接收与门AND361的输出信号和判断信号JUD，执行NAND逻辑运算，并产生时段结束信号DIS_RODB。在本实施例中，通过两个异或非门来将第一锁存码LC1<1:M>、第二锁存码LC2<1:M>和第三锁存码LC3<1:M>进行比较，第一锁存码LC1<1:M>、第二锁存码LC2<1:M>和第三锁存码LC3<1:M>中的每个锁存码包括多个比特位。然而，根据实施例，可以实现：通过单独的异或非门对包括在第一锁存码LC1<1:M>、第二锁存码LC2<1:M>和第三锁存码LC3<1:M>中的相应比特位进行比较。
在第一锁存码LC1<1:M>、第二锁存码LC2<1:M>和第三锁存码LC3<1:M>具有相同的逻辑电平组合的状态下判断信号JUD以逻辑高电平产生的情况下，时段结束信号发生电路36可以产生被使能为逻辑低电平的时段结束信号DIS_RODB。
参考图9，控制温度码输出电路37可以包括反相器IV37和与门AND37。反相器IV37可以反相并缓冲时段结束信号DIS_RODB，并输出输出信号。与门AND37可以接收反相器IV37的输出信号和第三锁存码LC3<1:M>，执行AND逻辑运算，并产生控制温度码CTEMP<1:M>。在时段结束信号DIS_RODB被使能为逻辑低电平的情况下，控制温度码输出电路37可以缓冲第三锁存码LC3<1:M>，并输出控制温度码CTEMP<1:M>。
下面将参考图10来描述图1至图9中所示的半导体器件的操作。
如果产生刷新命令REF_CMD，则时段信号EN_ROD被使能为逻辑高电平。在时段信号EN_ROD被使能为逻辑高电平的时段内产生振荡信号OSC。每次产生振荡信号OSC时，顺序地产生锁存信号的第一比特位LAT<1>、锁存信号的第二比特位LAT<2>、锁存信号的第三比特位LAT<3>和判断信号JUD。在与振荡信号OSC同步地产生判断信号JUD之后，与振荡信号OSC同步地产生锁存信号的第一比特位LAT<1>。
在第一次产生锁存信号的第一比特位LAT<1>的情况下，具有第一逻辑电平组合T1的温度码TEMP<1:M>被锁存并且被输出作为第一锁存码LC1<1:M>。在第一次产生锁存信号的第二比特位LAT<2>的情况下，具有第二逻辑电平组合T2的温度码TEMP<1:M>被锁存并且被输出作为第二锁存码LC2<1:M>。在第一次产生锁存信号的第三比特位LAT<3>的情况下，具有第三逻辑电平组合T3的温度码TEMP<1:M>被锁存并且被输出作为第三锁存码LC3<1:M>。在第一次产生判断信号JUD的情况下，由于第一锁存码LC1<1:M>、第二锁存码LC2<1:M>和第三锁存码LC3<1:M>具有不同的逻辑电平组合，因此时段结束信号DIS_RODB保持其被禁止为逻辑高电平的状态。
在第二次产生锁存信号的第一比特位LAT<1>的情况下，具有第四逻辑电平组合T4的温度码TEMP<1:M>被锁存并且被输出作为第一锁存码LC1<1:M>。在第二次产生锁存信号的第二比特位LAT<2>的情况下，具有第四逻辑电平组合T4的温度码TEMP<1:M>被锁存并且被输出作为第二锁存码LC2<1:M>。在第二次产生锁存信号的第三比特位LAT<3>的情况下，具有第四逻辑电平组合T4的温度码TEMP<1:M>被锁存并且被输出作为第三锁存码LC3<1:M>。在第二次产生判断信号JUD的情况下，由于所有第一锁存码LC1<1:M>、第二锁存码LC2<1:M>和第三锁存码LC3<1:M>全部具有相同的逻辑电平组合，因此时段结束信号DIS_RODB被使能为逻辑低电平。
在时段结束信号DIS_RODB被使能为逻辑低电平的情况下，第三锁存码LC3<1:M>被缓冲并且被输出作为控制温度码CTEMP<1:M>。时段信号EN_ROD在从时段结束信号DIS_RODB被使能为逻辑低电平的时刻起经过预设时段后的时间点处被禁止为逻辑低电平。
在根据实施例的半导体器件中，在执行刷新操作的情况下，在温度码TEMP<1:M>被锁存三次之后，当第一锁存码LC1<1:M>、第二锁存码LC2<1:M>和第三锁存码LC3<1:M>全部相同时，可以稳定地更新用于调整刷新周期的控制温度码CTEMP<1:M>。
上面参考图1至图10描述的半导体器件可以应用于包括存储系统、图形系统、计算系统或移动系统的电子系统。例如，参考图11，根据实施例的电子系统1000可以包括数据储存器1001、存储器控制器1002、缓冲存储器1003和输入/输出接口1004。
数据储存器1001储存从存储器控制器1002施加的数据，并且根据来自存储器控制器1002的控制信号而读出所储存的数据并将读出的数据输出到存储器控制器1002。数据储存器1001可以包括图1中所示的半导体器件。数据储存器1001可以包括即使电源中断也能不丢失数据并连续储存数据的非易失性存储器。非易失性存储器可以被实现为：诸如NOR快闪存储器和NAND快闪存储器的快闪存储器、相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)、自旋转移力矩随机存取存储器(STTRAM)或磁随机存取存储器(MRAM)。
存储器控制器1002对通过输入/输出接口1004从外部设备(主机)施加的命令进行解码，并根据解码结果而控制关于数据储存器1001和缓冲存储器1003的数据的输入/输出。虽然存储器控制器1002在图11中被示为的一个框，但是用于控制数据储存器1001的控制器和用于控制作为易失性存储器的缓冲存储器1003的控制器可以被独立地配置在存储器控制器1002中。
缓冲存储器1003可以暂时储存要在存储器控制器1002中处理的数据，即，要输入到数据储存器1001和从数据储存器1001输出的数据。缓冲存储器1003可以根据控制信号而储存从存储器控制器1002施加的数据。缓冲存储器1003读出所储存的数据并将读出的数据输出到存储器控制器1002。缓冲存储器1003可以包括易失性存储器，诸如DRAM(动态随机存取存储器)、移动DRAM和SRAM(静态随机存取存储器)。
输入/输出接口1004提供存储器控制器1002与外部设备(主机)之间的物理耦合，使得存储器控制器1002可以从外部设备接收用于输入/输出数据的控制信号，并与外部设备交换数据。输入/输出接口1004可以包括诸如USB、MMC、PCI-E、SAS、SATA、PATA、SCSI，ESDI和IDE的各种接口协议之中的一个。
电子系统1000可以用作主机的辅助存储设备或外部储存设备。电子系统1000可以包括固态盘(SSD)、USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你安全数字(mSD)卡、微型SD卡、安全数字大容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)或紧凑型闪存(CF)卡。
虽然上面已经描述了各种实施例，但是本领域技术人员将理解的是：所描述的实施例仅是示例性的。因此，不应基于所描述的实施例来限制本文中所描述的半导体器件。

Claims (26)

1.一种半导体器件，包括：
锁存码发生电路，其被配置为在执行内部操作时通过与锁存信号同步地锁存温度码来产生锁存码；以及
时段结束信号发生电路，其被配置为当所述锁存码相同时产生用于更新控制温度码的时段结束信号，
其中，所述锁存信号中包括的比特位同步于计数信号来顺序地产生，所述计数信号被顺序地计数达预设时段。
2.根据权利要求1所述的半导体器件，其中，所述内部操作是刷新操作。
3.根据权利要求1所述的半导体器件，其中，所述温度码包括具有与内部温度相对应的逻辑电平组合的比特位。
4.根据权利要求1所述的半导体器件，其中，所述锁存码包括第一锁存码和第二锁存码，并且所述锁存码发生电路通过同步于所述锁存信号来锁存所述温度码而产生所述第一锁存码和所述第二锁存码。
5.根据权利要求4所述的半导体器件，其中，所述锁存码发生电路包括：
第一触发器，其被配置为同步于所述锁存信号的第一比特位来锁存所述温度码，并输出所述第一锁存码；以及
第二触发器，其被配置为同步于所述锁存信号的第二比特位来锁存所述温度码，并输出所述第二锁存码。
6.根据权利要求1所述的半导体器件，还包括：
时段信号发生电路，其被配置为基于内部命令和所述时段结束信号来产生时段信号；
振荡信号发生电路，其被配置为基于所述时段信号来产生振荡信号和计数器复位信号；
计数信号发生电路，其被配置为基于所述振荡信号和所述计数器复位信号来产生计数信号；以及
解码电路，其被配置为基于所述振荡信号和所述计数信号来产生锁存信号和判断信号。
7.根据权利要求6所述的半导体器件，其中，基于被产生的所述内部命令来使能所述时段信号，而基于被使能的所述时段结束信号来禁止所述时段信号。
8.根据权利要求6所述的半导体器件，其中，所述振荡信号发生电路在所述时段信号被使能的时段内产生以预设周期产生的所述振荡信号，并且通过反相并缓冲所述时段信号来产生所述计数器复位信号。
9.根据权利要求6所述的半导体器件，其中，所述计数信号同步于所述振荡信号来被顺序地计数，并且同步于所述计数器复位信号来被初始化。
10.根据权利要求6所述的半导体器件，其中，每次产生所述振荡信号时，所述解码电路通过对所述计数信号进行解码而顺序地产生包括在所述锁存信号中的比特位和所述判断信号。
11.根据权利要求1所述的半导体器件，其中，所述锁存码包括第一锁存码和第二锁存码，并且所述时段结束信号发生电路基于在所述第一锁存码和所述第二锁存码相同的状态下被产生的判断信号而产生被使能的时段结束信号。
12.根据权利要求1所述的半导体器件，还包括：
控制温度码输出电路，其被配置为基于所述时段结束信号而从所述锁存码产生所述控制温度码。
13.一种半导体器件，包括：
控制温度码发生电路，其被配置为在执行内部操作时通过锁存温度码来产生锁存码，并且基于相同的所述锁存码来产生被更新的控制温度码；以及
码输出电路，其被配置为当产生温度读取命令时输出所述控制温度码作为温度输出码。
14.根据权利要求13所述的半导体器件，其中，内部命令被产生以执行刷新操作。
15.根据权利要求13的半导体器件，
其中，所述锁存码包括第一锁存码和第二锁存码，以及
其中，所述控制温度码发生电路包括：
锁存码发生电路，其被配置为通过基于锁存信号来锁存所述温度码而产生所述第一锁存码和所述第二锁存码，所述锁存信号包括在基于内部命令来使能时段信号时顺序地产生的比特位。
16.根据权利要求15所述的半导体器件，其中，所述控制温度码发生电路还包括：
时段结束信号发生电路，其被配置为基于相同的所述第一锁存码和所述第二锁存码来产生用于更新所述控制温度码的时段结束信号。
17.根据权利要求16所述的半导体器件，其中，基于所述时段结束信号来禁止所述时段信号。
18.根据权利要求16所述的半导体器件，其中，基于在所述第一锁存码和所述第二锁存码相同的状态下产生的判断信号，所述时段结束信号发生电路产生被使能的所述时段结束信号。
19.根据权利要求13所述的半导体器件，其中，所述码输出电路将所述温度输出码施加到存储器控制器。
20.一种半导体器件，包括：
控制温度码发生电路，其被配置为通过分别锁存温度码的比特位来产生锁存码，直到所产生的许多锁存码包括相同的比特位组合，并且被配置为当所产生的所述许多锁存码包括相同的比特位组合时更新控制温度码，其中，所述温度码的比特位与锁存信号同步地被锁存，所述锁存信号在振荡信号的时段内基于振荡信号和计数信号的顺序地计数的比特位而顺序地产生。
21.根据权利要求20所述的半导体器件，其中，所述温度码的比特位被顺序地锁存。
22.根据权利要求20所述的半导体器件，其中，所述锁存码被顺序地产生。
23.根据权利要求20所述的半导体器件，其中，基于被执行的内部操作来产生所述锁存码。
24.根据权利要求23所述的半导体器件，其中，所述内部操作为刷新操作。
25.根据权利要求20所述的半导体器件，其中，所述控制温度码用于调整所述半导体器件的刷新周期。
26.根据权利要求20所述的半导体器件，其中，所述温度码的比特位具有与内部温度相对应的逻辑电平组合。
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