CN111696594A - 半导体器件 - Google Patents

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Abstract

一种半导体器件包括驱动控制电路和写入控制电路。驱动控制电路基于锁存命令来产生预驱动控制信号和驱动控制信号，并且基于模式锁存命令来产生模式驱动控制信号。写入控制电路储存从基于预驱动控制信号和驱动控制信号而输入的数据产生的驱动数据，或者储存基于模式驱动控制信号而被驱动至预定逻辑电平的驱动数据。

Description

半导体器件
相关申请的交叉引用
本申请要求于2019年3月14日提交的申请号为10-2019-0029334的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
本公开的实施例总体而言涉及被配置为执行写入操作的半导体器件。
背景技术
诸如动态随机存取存储(DRAM)器件的半导体器件执行写入操作和读取操作。写入操作是用于将数据储存在包括由地址选中的单元阵列的存储体中的操作，并且读取操作是用于输出储存在存储体中所包括的单元阵列中的数据的操作。
发明内容
根据一个实施例，一种半导体器件可以包括驱动控制电路和写入控制电路。驱动控制电路可以被配置为基于锁存命令来产生预驱动控制信号和驱动控制信号，并且被配置为基于模式锁存命令来产生模式驱动控制信号。写入控制电路可以被配置为储存基于预驱动控制信号和驱动控制信号而从输入的数据产生的驱动数据，或者被配置为储存基于模式驱动控制信号而被驱动至预定逻辑电平的驱动数据。
根据一个实施例，一种半导体器件可以包括锁存命令发生器和驱动控制电路。锁存命令发生器可以被配置为在写入操作期间从写入命令产生锁存命令，并且可以被配置为在模式写入操作期间从模式写入命令产生模式锁存命令。驱动控制电路可以被配置为在写入操作期间基于锁存命令来产生预驱动控制信号和驱动控制信号，并且可以被配置为在模式写入操作期间基于模式锁存命令来产生模式驱动控制信号。
附图说明
图1是示出根据本公开的一个实施例的半导体器件的配置的框图。
图2是示出用于在图1的半导体器件中产生模式写入命令和模式输入标志的操作的图表。
图3是示出图1的半导体器件中所包括的锁存命令发生器的示例的示意图。
图4是示出图1的半导体器件中所包括的驱动控制电路的示例的框图。
图5是示出图1至图4中所示的半导体器件的操作的时序图。
图6是示出图1的半导体器件中所包括的写入控制电路的示例的框图。
图7是示出图6的写入控制电路中所包括的驱动器的示例的电路图。
图8是示出图6的写入控制电路中所包括的驱动器的另一个示例的电路图。
图9是示出图6中所示的写入控制电路的操作的时序图。
图10是示出采用图1中所示的半导体器件的电子系统的配置的框图。
具体实施方式
在下文中将参考附图来描述本公开的各种实施例。然而，本文中所描述的实施例仅用于说明性目的，而非旨在限制本公开的范围。
如本文中关于信号所使用的高电平和低电平指代信号的逻辑电平。具有低电平的信号有别于当其具有高电平时的信号。例如，高电平可以对应于具有第一电压的信号，而低电平可以对应于具有第二电压的信号。对于一些实施例，第一电压大于第二电压。此外，信号的逻辑电平可以与所描述的逻辑电平不同或相反。例如，被描述为具有逻辑“高”电平的信号可以可选地具有逻辑“低”电平，而被描述为具有逻辑“低”电平的信号可以可选地具有逻辑“高”电平。
此外，可以修改用于实现相同功能或操作所需的一个或多个逻辑门的配置。也就是说，根据特定情况，一种类型的操作的逻辑门配置和用于相同类型的操作的另一种逻辑门配置可以彼此替换。如果需要的话，可以应用各种逻辑门来实现该配置。
作为参考，可以提供包括附加组件的实施例。此外，根据实施例，可以改变指示信号或电路的激活状态的激活高配置或激活低配置。此外，可以修改用于实现相同功能所需的晶体管的配置。也就是说，根据特定情况，PMOS晶体管的配置和NMOS晶体管的配置可以彼此替换。如果需要的话，可以应用各种晶体管来实现该配置。
如图1中所示，根据一个实施例的半导体器件100可以包括输入缓冲电路11、命令解码器12、标志提取电路13、移位写入脉冲发生器14、锁存命令发生器15、驱动控制电路16和写入控制电路17。
输入缓冲电路11可以接收第一外部控制信号至第L外部控制信号CA<1:L>、时钟信号CLK和芯片选择信号CS，以产生第一内部控制信号至第L内部控制信号ICA<1:L>、内部时钟信号ICLK和内部芯片选择信号ICS。输入缓冲电路11可以缓冲第一外部控制信号至第L外部控制信号CA<1:L>，以产生第一内部控制信号至第L内部控制信号ICA<1:L>。输入缓冲电路11可以缓冲时钟信号CLK以产生内部时钟信号ICLK。输入缓冲电路11可以缓冲芯片选择信号CS以产生内部芯片选择信号ICS。第一外部控制信号至第L外部控制信号CA<1:L>可以包括命令和地址第一外部控制信号至第L外部控制信号CA<1:L>中所包括的比特位的数量“L”可以根据实施例而被设置为不同。
命令解码器12可以基于内部时钟信号ICLK和内部芯片选择信号ICS来从第一内部控制信号至第L内部控制信号ICA<1:L>产生写入命令CWR、模式写入命令CWRX和写入脉冲WRP。命令解码器12可以基于内部时钟信号ICLK和内部芯片选择信号ICS来对第一内部控制信号至第L内部控制信号ICA<1:L>进行解码，以产生写入命令CWR。例如，在内部芯片选择信号ICS具有逻辑“高”电平的情况下，当同步于内部时钟信号ICLK的逻辑电平从逻辑“低”电平变为逻辑“高”电平的时刻(在下文中，称为“上升沿”)而输入具有第一逻辑电平组合的第一内部控制信号至第L内部控制信号ICA<1:L>时，命令解码器12可以产生写入命令CWR。在一些其他实施例中，命令解码器12可以在内部芯片选择信号ICS具有逻辑“低”电平时产生写入命令CWR，或者命令解码器12可以同步于内部时钟信号ICLK的逻辑电平从逻辑“高”电平变为逻辑“低”电平的时刻(在下文中，称为‘下降沿’)而产生写入命令CWR。当执行写入操作以将通过数据焊盘(图6的41)输入的数据(图6的DQ)储存在存储体(图6的48)中所包括的单元阵列中时，可以产生写入命令CWR。根据实施例，写入命令CWR可以被产生为具有逻辑“高”电平或逻辑“低”电平。
命令解码器12可以基于内部时钟信号ICLK和内部芯片选择信号ICS来对第一内部控制信号至第L内部控制信号ICA<1:L>进行解码，以产生模式写入命令CWRX。例如，在内部芯片选择信号ICS具有逻辑“高”电平的情况下，当同步于内部时钟信号ICLK的上升沿而输入具有第二逻辑电平组合的第一内部控制信号至第L内部控制信号ICA<1:L>时，命令解码器12可以产生模式写入命令CWRX。在一些其他实施例中，命令解码器12可以在内部芯片选择信号ICS具有逻辑“低”电平时产生模式写入命令CWRX，或者命令解码器12可以同步于内部时钟信号ICLK的下降沿而产生模式写入命令CWRX。当执行模式写入操作以将被产生为具有预定模式的驱动数据(图6的BD)储存在存储体(图6的48)中所包括的单元阵列中时，可以产生模式写入命令CWRX。当写入命令CWR或模式写入命令CWRX被产生时，命令解码器12可以产生写入脉冲WRP。第一内部控制信号至第L内部控制信号ICA<1:L>的第一逻辑电平组合可以根据实施例而被设置为不同。第一内部控制信号至第L内部控制信号ICA<1:L>的第二逻辑电平组合可以根据实施例而被设置为不同。根据实施例，模式写入命令CWRX可以被设置为具有逻辑“高”电平或逻辑“低”电平。稍后将在下面参考图2来描述在命令解码器12中产生模式写入命令CWRX的操作。如本文中关于参数所使用的词“预定”(诸如预定模式和预定逻辑电平)意指在参数被用在过程或算法中之前确定参数的值。对于一些实施例，在过程或算法开始之前确定参数的值。在其他实施例中，在过程或算法期间但在参数被用在过程或算法中之前确定参数的值。
标志提取电路13可以基于内部时钟信号ICLK和内部芯片选择信号ICS而根据第一内部控制信号至第L内部控制信号ICA<1:L>来设置第一潜伏时间标志至第M潜伏时间标志WL<1:M>的逻辑电平组合。例如，在内部芯片选择信号ICS被设置为具有逻辑“高”电平的情况下，标志提取电路13可以根据同步于内部时钟信号ICLK的上升沿而输入的第一内部控制信号至第L内部控制信号ICA<1:L>来设置第一潜伏时间标志至第M潜伏时间标志WL<1:M>的逻辑电平组合。在内部芯片选择信号ICS被设置为具有逻辑“高”电平的情况下，标志提取电路13可以基于在同步于内部时钟信号ICLK的上升沿而输入的第一内部控制信号至第L内部控制信号ICA<1:L>中所包括的比特位之中选择的比特位的逻辑电平组合来设置第一潜伏时间标志至第M潜伏时间标志WL<1:M>的逻辑电平组合。第一内部控制信号至第L内部控制信号ICA<1:L>中所包括的比特位之中的被用来设置第一潜伏时间标志至第M潜伏时间标志WL<1:M>的逻辑电平组合的比特位可以根据实施例而被设置为不同。在一些其他实施例中，标志提取电路13可以在内部芯片选择信号ICS被设置为具有逻辑“低”电平时设置第一潜伏时间标志至第M潜伏时间标志WL<1:M>的逻辑电平组合，或者标志提取电路13可以同步于内部时钟信号ICLK的下降沿来设置第一潜伏时间标志至第M潜伏时间标志WL<1:M>的逻辑电平组合。第一潜伏时间标志至第M潜伏时间标志WL<1:M>的逻辑电平组合可以包括关于用于写入操作的写入潜伏时间的信息。例如，当第一潜伏时间标志至第三潜伏时间标志WL<1:3>具有逻辑电平组合‘011’时，写入潜伏时间可以被设置为三，并且当第一潜伏时间标志至第三潜伏时间标志WL<1:3>具有逻辑电平组合‘110’时，写入潜伏时间可以被设置为六。在第一潜伏时间标志至第三潜伏时间标志WL<1:3>中，逻辑电平组合‘011’意指第一潜伏时间标志WL<1>具有逻辑“低”电平，而第二潜伏时间标志和第三潜伏时间标志WL<2:3>具有逻辑“高”电平。在第一潜伏时间标志至第三潜伏时间标志WL<1:3>中，逻辑电平组合‘110’意指第一潜伏时间标志和第二潜伏时间标志WL<1:2>二者具有逻辑“高”电平，而第三潜伏时间标志WL<3>具有逻辑“低”电平。
标志提取电路13可以基于内部时钟信号ICLK和内部芯片选择信号ICS来从第一内部控制信号至第L内部控制信号ICA<1:L>产生模式输入标志PIF。例如，在内部芯片选择信号ICS被设置为逻辑“高”电平的情况下，标志提取电路13可以与内部时钟信号ICLK的下降沿同步，以基于第一内部控制信号至第L内部控制信号ICA<1:L>的一个比特位的逻辑电平来产生模式输入标志PIF。在一些其他实施例中，标志提取电路13可以在内部芯片选择信号ICS被设置为具有逻辑“低”电平时产生模式输入标志PIF，或者标志提取电路13可以同步于内部时钟信号ICLK的上升沿而产生模式输入标志PIF。模式输入标志PIF可以在模式写入操作期间被产生。第一内部控制信号至第L内部控制信号ICA<1:L>中所包括的比特位之中的被选择用来产生模式输入标志PIF的比特位可以根据实施例而被设置为不同。根据实施例，模式输入标志PIF可以被产生为具有逻辑“高”电平或逻辑“低”电平。稍后在下面还将参考图2来描述在标志提取电路13中产生模式输入标志PIF的操作。
移位写入脉冲发生器14可以基于内部时钟信号ICLK和第一潜伏时间标志至第M潜伏时间标志WL<1:M>来从写入脉冲WRP产生移位写入脉冲SWRP。移位写入脉冲发生器14可以同步于内部时钟信号ICLK而将写入脉冲WRP移位由第一潜伏时间标志至第M潜伏时间标志WL<1:M>所确定的写入潜伏时间，以产生移位写入脉冲SWRP。例如，因为在第一潜伏时间标志至第M潜伏时间标志WL<1:M>具有逻辑电平组合‘011’时写入潜伏时间被设置为三，所以移位写入脉冲发生器14可以将写入脉冲WRP移位内部时钟信号ICLK的三个周期，以产生移位写入脉冲SWRP。可以在从产生写入脉冲WRP的时间点开始经过了写入潜伏时间的时间点处产生移位写入脉冲SWRP。根据实施例，移位写入脉冲SWRP可以被产生为具有逻辑“高”电平或逻辑“低”电平。
锁存命令发生器15可以基于写入脉冲WRP、移位写入脉冲SWRP和模式输入标志PIF来从写入命令CWR和模式写入命令CWRX产生锁存命令LCMD和模式锁存命令LCMDX。在写入操作期间，锁存命令发生器15可以基于写入脉冲WRP来锁存写入命令CWR，并且可以输出写入命令CWR的锁存信号作为锁存命令LCMD。在模式写入操作期间，锁存命令发生器15可以基于写入脉冲WRP和模式输入标志PIF来锁存模式写入命令CWRX，并且可以基于移位写入脉冲SWRP和模式输入标志PIF来输出模式写入命令CWRX的锁存信号作为模式锁存命令LCMDX。稍后在下面将参考图3来描述锁存命令发生器15的操作和配置。
驱动控制电路16可以基于锁存命令LCMD和模式锁存命令LCMDX来产生预驱动控制信号PDCNT、驱动控制信号DRVCNT和模式驱动控制信号DRVCNTX。当产生锁存命令LCMD以执行写入操作时，驱动控制电路16可以产生预驱动控制信号PDCNT和驱动控制信号DRVCNT。根据实施例，预驱动控制信号PDCNT可以被产生为具有逻辑“高”电平或逻辑“低”电平。根据实施例，驱动控制信号DRVCNT也可以被产生为具有逻辑“高”电平或逻辑“低”电平。当产生模式锁存命令LCMDX以执行模式写入操作时，驱动控制电路16可以产生模式驱动控制信号DRVCNTX。根据实施例，模式驱动控制信号DRVCNTX可以被产生为具有逻辑“高”电平或逻辑“低”电平。稍后在下面将参考图4和图5来描述驱动控制电路16的操作和配置。
写入控制电路17可以基于预驱动控制信号PDCNT、驱动控制信号DRVCNT和模式驱动控制信号DRVCNTX来控制写入操作和模式写入操作。当写入操作被执行以产生预驱动控制信号PDCNT和驱动控制信号DRVCNT时，写入控制电路17可以将通过数据焊盘(图6的41)输入的数据(图6的DQ)储存在存储体(图6的48)中所包括的单元阵列中。当模式写入操作被执行以产生模式驱动控制信号DRVCNTX时，写入控制电路17可以将被驱动至预定逻辑电平(例如，逻辑“低”电平)的驱动数据(图6的BD)储存在存储体(图6的48)中所包括的单元阵列中。稍后在下面将参考图6至图9来描述写入控制电路17的操作和配置。
参考图2，示出了用于在命令解码器12中产生模式写入命令CWRX的条件以及用于在标志提取电路13中产生模式输入标志PIF的条件。在内部芯片选择信号ICS处于逻辑“高(H)”的情况下，在同步于内部时钟信号ICLK的上升沿而输入具有逻辑“低(L)”电平的第一内部控制信号ICA<1>、具有逻辑“低(L)”电平的第二内部控制信号ICA<2>和具有逻辑“高(H)”电平的第三内部控制信号ICA<3>之后，可以由命令解码器12和标志提取电路13分别产生模式写入命令CWRX和模式输入标志PIF，以便在同步于内部时钟信号ICLK的下降沿而输入具有逻辑“高(H)”电平的第五内部控制信号ICA<5>时执行模式写入操作。在图2的内部芯片选择信号ICS中，由“X”指示的逻辑电平意指“无关状态”。此外，在图2的第一内部控制信号至第七内部控制信号ICA<1:7>中，由“V”指示的逻辑电平意指用于各种内部操作的有效逻辑电平。
参考图3，锁存命令发生器15可以包括输入控制信号发生电路21、输出控制信号发生电路22、锁存命令管道23、模式输入控制信号发生电路24、模式输出控制信号发生电路25以及模式锁存命令管道26。
输入控制信号发生电路21可以基于写入脉冲WRP来产生第一输入控制信号至第N输入控制信号WR_PIN<1:N>。每当写入脉冲WRP被创建时，输入控制信号发生电路21可以顺序地并且迭代地产生第一输入控制信号至第N输入控制信号WR_PIN<1:N>。例如，输入控制信号发生电路21可以在写入脉冲WRP第一次被创建时产生第一输入控制信号WR_PIN<1>，可以在写入脉冲WRP第N次被创建时产生第N输入控制信号WR_PIN<N>，以及可以在写入脉冲WRP第N+1次被创建时产生第一输入控制信号WR_PIN<1>。第一输入控制信号至第N输入控制信号WR_PIN<1:N>中所包括的比特位的数量可以根据实施例而被设置为不同。
输出控制信号发生电路22可以基于移位写入脉冲SWRP来产生第一输出控制信号至第N输出控制信号WR_POUT<1:N>。每当移位写入脉冲SWRP被创建时，输出控制信号发生电路22可以顺序地并且迭代地产生第一输出控制信号至第N输出控制信号WR_POUT<1:N>。例如，输出控制信号发生电路22可以在移位写入脉冲SWRP第一次被创建时产生第一输出控制信号WR_POUT<1>，可以在移位写入脉冲SWRP第N次被创建时产生第N输出控制信号WR_POUT<N>，以及可以在移位写入脉冲SWRP第(N+1)次被创建时产生第一输出控制信号WR_POUT<1>。第一输出控制信号至第N输出控制信号WR_POUT<1:N>中所包括的比特位的数量可以根据实施例而被设置为不同。
锁存命令管道23可以基于第一输入控制信号至第N输入控制信号WR_PIN<1:N>以及第一输出控制信号至第N输出控制信号WR_POUT<1:N>来从写入命令CWR产生锁存命令LCMD。锁存命令管道23可以与第一输入控制信号至第N输入控制信号WR_PIN<1:N>同步以锁存写入命令CWR，并且可以与第一输出控制信号至第N输出控制信号WR_POUT<1:N>同步以输出写入命令CWR的锁存信号作为锁存命令LCMD。
模式输入控制信号发生电路24可以基于模式输入标志PIF来从第一输入控制信号至第N输入控制信号WR_PIN<1:N>产生第一模式输入控制信号至第N模式输入控制信号WRX_PIN<1:N>。模式输入控制信号发生电路24可以执行与运算，并且可以包括例如但不限于与门AND21。当在模式写入操作期间输入具有逻辑“高”电平的模式输入标志PIF时，模式输入控制信号发生电路24可以缓冲第一输入控制信号至第N输入控制信号WR_PIN<1:N>以输出第一输入控制信号至第N输入控制信号WR_PIN<1:N>的缓冲信号作为第一模式输入控制信号至第N模式输入控制信号WRX_PIN<1:N>。
模式输出控制信号发生电路25可以基于模式输入标志PIF来从第一输出控制信号至第N输出控制信号WR_POUT<1:N>产生第一模式输出控制信号至第N模式输出控制信号WRX_POUT<1:N>。模式输出控制信号发生电路25可以执行与运算，并且可以包括例如但不限于与门AND22。当在模式写入操作期间输入具有逻辑“高”电平的模式输入标志PIF时，模式输出控制信号发生电路25可以缓冲第一输出控制信号至第N输出控制信号WR_POUT<1:N>，以输出第一输出控制信号至第N输出控制信号WR_POUT<1:N>的缓冲信号作为第一模式输出控制信号至第N模式输出控制信号WRX_POUT<1:N>。
模式锁存命令管道26可以基于第一模式输入控制信号至第N模式输入控制信号WRX_PIN<1:N>以及第一模式输出控制信号至第N模式输出控制信号WRX_POUT<1:N>来从模式写入命令CWRX产生模式锁存命令LCMDX。模式锁存命令管道26可以与第一模式输入控制信号至第N模式输入控制信号WRX_PIN<1:N>同步以锁存模式写入命令CWRX，并且可以与第一模式输出控制信号至第N模式输出控制信号WRX_POUT<1:N>同步以输出模式写入命令CWRX的锁存信号作为模式锁存命令LCMDX。
参考图4，驱动控制电路16可以包括预驱动控制信号发生电路31、驱动控制信号发生电路32和模式驱动控制信号发生电路33。当锁存命令LCMD被产生以执行写入操作时，预驱动控制信号发生电路31可以产生预驱动控制信号PDCNT。当锁存命令LCMD被产生以执行写入操作时，驱动控制信号发生电路32可以产生驱动控制信号DRVCNT。在一个实施例中，锁存命令LCMD、预驱动控制信号PDCNT和驱动控制信号DRVCNT可以被产生为具有逻辑“高”电平。在一些其他实施例中，锁存命令LCMD、预驱动控制信号PDCNT和驱动控制信号DRVCNT可以被产生为具有逻辑“低”电平。当模式锁存命令LCMDX被产生以执行模式写入操作时，模式驱动控制信号发生电路33可以产生模式驱动控制信号DRVCNTX。在一个实施例中，模式锁存命令LCMDX和模式驱动控制信号DRVCNTX可以被产生为具有逻辑“高”电平。在一些其他实施例中，模式锁存命令LCMDX和模式驱动控制信号DRVCNTX可以被产生为具有逻辑“低”电平。
在下文中将参考图5来描述在图1至图4中所示的用于在半导体器件100中产生预驱动控制信号PDCNT、驱动控制信号DRVCNT和模式驱动控制信号DRVCNTX的操作。
当具有用于产生写入命令CWR的逻辑电平组合的第一内部控制信号至第L内部控制信号被输入以执行写入操作时，写入脉冲WRP可以第一次被产生为具有逻辑“高”电平。当具有用于产生模式写入命令CWRX和模式输入标志PIF的逻辑电平组合的第一内部控制信号至第L内部控制信号被输入以执行模式写入操作时，写入脉冲WRP可以第二次被产生为具有逻辑“高”电平。
第一输入控制信号WR_PIN<1>可以通过第一次产生的写入脉冲WRP而被产生为具有逻辑“高”电平。可以通过被产生为具有逻辑“高”电平的第一输入控制信号WR_PIN<1>来锁存写入命令CWR。第二模式输入控制信号WRX_PIN<2>可以通过第二次产生的写入脉冲WRP而被产生为具有逻辑“高”电平。在模式输入标志PIF被产生的情况下，可以通过由第二次产生的写入脉冲WRP来缓冲被产生为具有逻辑“高”电平的第二输入控制信号WR_PIN<2>而产生第二模式输入控制信号WRX_PIN<2>。可以通过被产生为具有逻辑“高”电平的第二模式输入控制信号WRX_PIN<2>来锁存模式写入命令CWRX。
写入脉冲WRP可以被移位时段td(其被设置为写入潜伏时间)，以产生移位写入脉冲SWRP。第一输出控制信号WR_POUT<1>可以通过第一次产生的移位写入脉冲SWRP而被产生为具有逻辑“高”电平。写入命令CWR的锁存信号可以通过被产生为具有逻辑“高”电平的第一输出控制信号WR_POUT<1>而被输出作为锁存命令LCMD。当锁存命令LCMD被产生为具有逻辑“高”电平时，预驱动控制信号PDCNT和驱动控制信号DRVCNT可以被产生为具有逻辑“高”电平，并且可以执行写入操作。
第二模式输出控制信号WRX_POUT<2>可以通过第二次产生的移位写入脉冲SWRP而被产生为具有逻辑“高”电平。在模式输入标志PIF被产生的情况下，可以通过由第二次产生的移位写入脉冲SWRP来缓冲被产生为具有逻辑“高”电平的第二输出控制信号WR_POUT<2>而产生第二模式输出控制信号WRX_POUT<2>。可以通过被产生为具有逻辑“高”电平的第二模式输出控制信号WRX_POUT<2>来将模式写入命令CWRX的锁存信号输出作为模式锁存命令LCMDX。当模式锁存命令LCMDX被产生为具有逻辑“高”电平时，模式驱动控制信号DRVCNTX可以被产生为具有逻辑“高”电平，并且可以执行模式写入操作。
参考图6，写入控制电路17可以包括数据焊盘41、时钟焊盘42、数据缓冲器43、时钟缓冲器44、数据对齐电路45、预驱动器46、驱动器47和存储体48。
数据缓冲器43可以缓冲通过数据焊盘41输入的数据DQ以产生内部数据IDQ。时钟缓冲器44可以缓冲通过时钟焊盘42输入的数据时钟信号WCK，以产生内部数据时钟信号IWCK。数据时钟信号WCK可以被用于接收或输出数据DQ。数据时钟信号WCK的频率可以被设置为是时钟信号CLK的频率的“K”倍，以提高半导体器件100的运行速度(其中，“K”表示等于或大于2的自然数)。数据对齐电路45可以同步于内部数据时钟信号IWCK而对齐内部数据IDQ以产生对齐数据ALIGN。
预驱动器46可以基于预驱动控制信号PDCNT来接收对齐数据ALIGN以产生预数据PD。当通过写入操作产生预驱动控制信号PDCNT时，预驱动器46可以将预数据PD驱动为具有与对齐数据ALIGN相同的逻辑电平。
驱动器47可以基于驱动控制信号DRVCNT和模式驱动控制信号DRVCNTX来接收预数据PD以产生被储存在存储体48中的驱动数据BD。当通过写入操作产生驱动控制信号DRVCNT时，驱动器47可以将驱动数据BD驱动为具有与预数据PD相同的逻辑电平。当通过模式写入操作产生模式驱动控制信号DRVCNTX时，驱动器47可以将驱动数据BD驱动至预定逻辑电平。驱动器可以接收复位信号RST。可以产生复位信号RST以用于初始化操作。
如图7中所示，与图6中所示的驱动器47的一个示例相对应的驱动器47A可以包括写入驱动电路51和模式写入驱动电路52。
写入驱动电路51可以被配置为执行反相操作、与非运算和或非运算。例如，写入驱动电路51可以包括反相器IV51、与非门NAND51、或非门NOR51、PMOS晶体管P51和NMOS晶体管N51。反相器IV51可以反相缓冲驱动控制信号DRVCNT以输出驱动控制信号DRVCNT的反相缓冲信号。与非门NAND51可以接收驱动控制信号DRVCNT和预数据PD以执行驱动控制信号DRVCNT和预数据PD的逻辑与非运算。或非门NOR51可以接收反相器IV51的输出信号和预数据PD，以对反相器IV51的输出信号和预数据PD执行逻辑或非运算。PMOS晶体管P51可以通过与非门NAND51的输出信号而被导通，以将驱动数据BD驱动至电源电压VDD。NMOS晶体管N51可以通过或非门NOR51的输出信号而被导通，以将驱动数据BD驱动至接地电压VSS。当通过写入操作将驱动控制信号DRVCNT产生为具有逻辑“高”电平时，写入驱动电路51可以将驱动数据BD驱动为具有与预数据PD相同的逻辑电平。
模式写入驱动电路52可以被配置为执行或运算。模式写入驱动电路52可以包括例如或门OR51和NMOS晶体管N52。或门OR51可以接收模式驱动控制信号DRVCNTX和复位信号RST，以执行模式驱动控制信号DRVCNTX和复位信号RST的逻辑或运算。复位信号RST可以被产生为具有逻辑“高”电平以用于初始化操作。NMOS晶体管N52可以通过或门OR51的输出信号而被导通，以将驱动数据BD驱动至接地电压VSS。当通过模式写入操作来产生模式驱动控制信号DRVCNTX时，模式写入驱动电路52可以将驱动数据BD驱动为具有逻辑“低”电平。
如图8中所示，与图6中所示的驱动器47的一个示例相对应的驱动器47B可以被配置为执行反相操作、或非运算和与非运算。例如，驱动器47B可以包括反相器IV61～IV64、或非门NOR61、与非门NAND61和NAND62、PMOS晶体管P61以及NMOS晶体管N61和N62。反相器61可以反相缓冲驱动控制信号DRVCNT以输出驱动控制信号DRVCNT的反相缓冲信号。反相器IV62可以反相缓冲预数据PD以输出预数据PD的反相缓冲信号。或非门NOR61可以接收反相器61的输出信号和反相器IV62的输出信号，以对反相器61的输出信号和反相器IV62的输出信号执行逻辑或非运算。反相器IV63可以反相缓冲或非门NOR61的输出信号，以输出或非门NOR61的输出信号的反相缓冲信号。与非门NAND61可以接收驱动控制信号DRVCNT和反相器IV62的输出信号，以对驱动控制信号DRVCNT和反相器IV62的输出信号执行逻辑与非运算。反相器IV64可以反相缓冲模式驱动控制信号DRVCNTX，以输出模式驱动控制信号DRVCNTX的反相缓冲信号。与非门NAND62可以对与非门NAND61的输出信号和反相器IV64的输出信号执行逻辑与非运算，以将逻辑与非运算的结果输出到节点nd61。PMOS晶体管P61可以通过反相器IV63的输出信号而被导通，以将节点nd62(通过其输出驱动数据BD)驱动至电源电压VDD。NMOS晶体管N61可以通过节点nd61的信号而被导通，以将驱动数据BD驱动至接地电压VSS。NMOS晶体管N62可以通过复位信号RST而被导通以将驱动数据BD驱动至接地电压VSS。当通过写入操作将驱动控制信号DRVCNT产生为具有逻辑“高”电平时，驱动器47B可以将驱动数据BD驱动为具有与预数据PD相同的逻辑电平。
当通过模式写入操作来产生模式驱动控制信号DRVCNTX时，驱动器47B可以将驱动数据BD驱动为具有逻辑“低”电平。
在下文中将参考图9来描述具有前述配置的写入控制电路17的操作。
当在同步于数据时钟信号WCK而从具有第一模式的数据DQ产生对齐数据ALIGN的情况下顺序地执行写入操作和模式写入操作时，预数据PD和驱动数据BD可以通过由写入操作产生的驱动控制信号DRVCNT和模式驱动控制信号DRVCNTX而被驱动为具有第一模式，并且驱动数据BD可以通过由模式写入操作产生的模式驱动控制信号DRVCNTX而被驱动为具有逻辑“低”电平。在写入操作和模式写入操作期间，驱动数据BD可以被储存在存储体(图6的48)中所包括的单元阵列中。根据实施例，驱动数据BD可以包括多个比特位，驱动数据BD中所包括的全部比特位可以在写入操作期间被驱动为具有第一模式，并且驱动数据BD中所包括的全部比特位可以在模式写入操作期间被设置为逻辑“低”电平。
当在同步于数据时钟信号WCK而从具有第二模式的数据DQ产生对齐数据ALIGN的情况下顺序地执行写入操作和模式写入操作时，预数据PD和驱动数据BD可以通过由写入操作产生的驱动控制信号DRVCNT和模式驱动控制信号DRVCNTX而被驱动为具有第二模式，并且驱动数据BD可以通过由模式写入操作产生的模式驱动控制信号DRVCNTX而被驱动为具有逻辑“低”电平。根据实施例，驱动数据BD可以包括多个比特位，驱动数据BD中所包括的全部比特位可以在写入操作期间被驱动为具有第二模式，并且驱动数据BD中所包括的全部比特位可以在模式写入操作期间被设置为具有逻辑“低”电平。
如上所述，根据一个实施例的半导体器件100可以以低功耗和最小布局面积来执行写入操作以及模式写入操作。半导体器件100在模式写入操作期间不使用切换数据，从而最小化了写入操作所需的电路的布局面积。半导体器件100可以包括锁存命令管道23和模式锁存命令管道26，其能够锁存顺序地产生的写入命令CWR和模式写入命令CWRX中的相应一个，从而在使半导体器件100的功耗和布局面积最小化的情况下顺序地执行写入操作和模式写入操作。
参考图1描述的半导体器件100可以被应用于包括存储系统、图形系统、计算系统、移动系统等的电子系统。例如，如图10中所示，根据一个实施例的电子系统1000可以包括数据储存电路1001、存储器控制器1002、缓冲存储器1003和输入/输出(I/O)接口1004。
根据从存储器控制器1002输出的控制信号，数据储存电路1001可以储存从存储器控制器1002输出的数据，或者可以将所储存的数据读取并输出到存储器控制器1002。数据储存电路1001可以包括图1中所示的半导体器件100。同时，数据储存电路1001可以包括非易失性存储器，该非易失性存储器即使在其电源被中断时也能够保持其所储存的数据。非易失性存储器可以是诸如NOR型快闪存储器或NAND型快闪存储器的快闪存储器、相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)、自旋转移矩随机存取存储器(STTRAM)、磁性随机存取存储器(MRAM)等。
存储器控制器1002可以通过I/O接口1004接收从外部设备(例如，主机设备)输出的命令，并且可以对从主机设备输出的命令进行解码，以控制用于将数据输入到数据储存电路1001或缓冲存储器1003中或者用于将储存在数据储存电路1001或缓冲存储器1003中的数据输出的操作。虽然图10用单个框示出了存储器控制器1002，但是存储器控制器1002可以包括用于控制数据储存电路1001的一个控制器和用于控制由易失性存储器组成的缓冲存储器1003的另一个控制器。
缓冲存储器1003可以暂时储存要由存储器控制器1002处理的数据。即，缓冲存储器1003可以暂时储存从数据储存电路1001输出的数据或要输入到数据储存电路1001的数据。缓冲存储器1003可以根据控制信号来储存从存储器控制器1002输出的数据。缓冲存储器1003可以读出储存在其中的数据并且可以将该数据输出到存储器控制器1002。缓冲存储器1003可以包括易失性存储器，诸如动态随机存取存储器(DRAM)、移动DRAM或静态随机存取存储器(SRAM)。
I/O接口1004可以将存储器控制器1002物理地和电气地连接到外部设备(即，主机)。因此，存储器控制器1002可以通过I/O接口1004来接收从外部设备(即，主机)提供的控制信号和数据，并且可以通过I/O接口1004将从存储器控制器1002输出的数据输出到外部设备(即，主机)。即，电子系统1000可以通过I/O接口1004与主机通信。I/O接口1004可以包括诸如以下接口协议的各种接口协议中的任意一种：通用串行总线(USB)、多媒体卡(MMC)、外围组件互连快速(PCI-E)、串行附接SCSI(SAS)、串行AT附件(SATA)、并行AT附件(PATA)、小型计算机系统接口(SCSI)、增强型小型设备接口(ESDI)和集成驱动电子设备(IDE)。
电子系统1000可以用作外部储存设备或主机的辅助储存设备。电子系统1000可以包括固态盘(SSD)、USB存储器、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(微型SD)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式多媒体卡(eMMC)或紧凑型闪存(CF)卡等。

Claims (22)

1.一种半导体器件，包括：
驱动控制电路，其被配置为基于锁存命令来产生预驱动控制信号和驱动控制信号，并且被配置为基于模式锁存命令来产生模式驱动控制信号；以及
写入控制电路，其被配置为将基于所述预驱动控制信号和所述驱动控制信号而从通过数据焊盘输入的数据产生的驱动数据储存在单元阵列中，并且被配置为将基于所述模式驱动控制信号而被驱动至预定逻辑电平的所述驱动数据储存在所述单元阵列中。
2.根据权利要求1所述的半导体器件，其中，在基于所述预驱动控制信号和所述驱动控制信号而从通过所述数据焊盘输入的数据产生所述驱动数据之后，基于所述模式驱动控制信号而将所述驱动数据驱动至所述预定逻辑电平。
3.根据权利要求1所述的半导体器件，其中，由所述写入控制电路来顺序地执行基于所述预驱动控制信号和所述驱动控制信号而产生所述驱动数据以及基于所述模式驱动控制信号而产生达到所述预定逻辑电平的所述驱动数据。
4.根据权利要求1所述的半导体器件，其中，所述驱动控制电路包括：
预驱动控制信号发生电路，其被配置为在产生所述锁存命令时产生所述预驱动控制信号；
驱动控制信号发生电路，其被配置为在产生所述锁存命令时产生所述驱动控制信号；以及
模式驱动控制信号发生电路，其被配置为在产生所述模式锁存命令时产生所述模式驱动控制信号。
5.根据权利要求1所述的半导体器件，其中，所述写入控制电路包括：
预驱动器，其被配置为在产生所述预驱动控制信号时基于所述数据来驱动预数据；以及
驱动器，其被配置为在产生所述驱动控制信号或所述模式驱动控制信号时基于所述预数据来驱动所述驱动数据。
6.根据权利要求1所述的半导体器件，其中，所述锁存命令是通过在写入操作期间锁存写入命令而产生的，所述写入操作将从所述数据产生的所述驱动数据储存在所述单元阵列中。
7.根据权利要求1所述的半导体器件，其中，所述模式锁存命令是通过在模式写入操作期间锁存模式写入命令而产生的，所述模式写入操作将被驱动至预定逻辑电平的所述驱动数据储存在所述单元阵列中。
8.根据权利要求1所述的半导体器件，还包括锁存命令发生器，其被配置为基于写入脉冲、移位写入脉冲和模式输入标志来从写入命令和模式写入命令产生所述锁存命令和所述模式锁存命令。
9.根据权利要求8所述的半导体器件，
其中，所述写入命令是在写入操作期间产生的，所述写入操作将从所述数据产生的所述驱动数据储存在所述单元阵列中；以及
其中，所述模式写入命令是在模式写入操作期间产生的，所述模式写入操作将被驱动至预定逻辑电平的所述驱动数据储存在所述单元阵列中。
10.根据权利要求9所述的半导体器件，其中，所述写入脉冲是在所述写入操作或所述模式写入操作期间产生的。
11.根据权利要求10所述的半导体器件，其中，通过将所述写入脉冲移位写入潜伏时间来产生所述移位写入脉冲。
12.根据权利要求9所述的半导体器件，其中，所述模式输入标志是在所述模式写入操作期间产生的。
13.根据权利要求8所述的半导体器件，其中，所述锁存命令发生器包括锁存命令管道，所述锁存命令管道被配置为基于从所述写入脉冲产生的输入控制信号来锁存所述写入命令并且被配置为基于从所述移位写入脉冲产生的输出控制信号来输出被锁存的写入命令作为所述锁存命令。
14.根据权利要求13所述的半导体器件，其中，所述锁存命令发生器还包括模式锁存命令管道，所述模式锁存命令管道被配置为基于从所述模式输入标志和所述输入控制信号产生的模式输入控制信号来锁存所述模式写入命令并且被配置为基于从所述模式输入标志和所述输出控制信号产生的模式输出控制信号来输出被锁存的模式写入命令作为所述模式锁存命令。
15.一种半导体器件，包括：
锁存命令发生器，其被配置为在写入操作期间从写入命令产生锁存命令，并且被配置为在模式写入操作期间从模式写入命令产生模式锁存命令；以及
驱动控制电路，其被配置为在所述写入操作期间基于所述锁存命令来产生预驱动控制信号和驱动控制信号，并且被配置为在所述模式写入操作期间基于所述模式锁存命令来产生模式驱动控制信号。
16.根据权利要求15所述的半导体器件，
其中，执行所述写入操作以将从通过数据焊盘输入的数据产生的驱动数据储存在单元阵列中；以及
其中，执行所述模式写入操作以将被驱动至预定逻辑电平的所述驱动数据储存在所述单元阵列中。
17.根据权利要求15所述的半导体器件，其中，所述锁存命令发生器被配置为基于写入脉冲、移位写入脉冲和模式输入标志来从所述写入命令和所述模式写入命令产生所述锁存命令和所述模式锁存命令。
18.根据权利要求17所述的半导体器件，
其中，在所述写入操作或所述模式写入操作期间产生所述写入脉冲；以及
其中，通过将所述写入脉冲移位写入潜伏时间来产生所述移位写入脉冲。
19.根据权利要求17所述的半导体器件，其中，在所述模式写入操作期间产生所述模式输入标志。
20.根据权利要求17所述的半导体器件，其中，所述锁存命令发生器包括锁存命令管道，所述锁存命令管道被配置为基于从所述写入脉冲产生的输入控制信号来锁存所述写入命令并且被配置为基于从所述移位写入脉冲产生的输出控制信号来输出被锁存的写入命令作为所述锁存命令。
21.根据权利要求20所述的半导体器件，其中，所述锁存命令发生器还包括模式锁存命令管道，所述模式锁存命令管道被配置为基于从所述模式输入标志和所述输入控制信号产生的模式输入控制信号来锁存所述模式写入命令并且被配置为基于从所述模式输入标志和所述输出控制信号产生的模式输出控制信号来输出被锁存的模式写入命令作为所述模式锁存命令。
22.根据权利要求15所述的半导体器件，还包括写入控制电路，所述写入控制电路被配置为将基于所述预驱动控制信号和所述驱动控制信号而从通过数据焊盘输入的数据产生的驱动数据储存在单元阵列中，或者被配置为将基于所述模式驱动控制信号而被驱动至预定逻辑电平的所述驱动数据储存在所述单元阵列中。
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