CN111199758B - 半导体器件 - Google Patents

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Abstract

本申请公开了一种半导体器件。一种半导体器件包括：第一终止电路，其包括阻抗值并且被配置为基于第一选择终止控制信号和终止控制信号来控制第一终止电路的阻抗值；以及第二终止电路，其包括阻抗值并且被配置为基于第二选择终止控制信号和终止控制信号来控制第二终止电路的阻抗值。

Description

半导体器件
相关申请的交叉引用
本申请要求于2018年11月19日提交的申请号为10-2018-0142646的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
本公开的实施例总体而言涉及被配置为执行终止操作的半导体器件。
背景技术
输入到半导体器件的信号可能由于阻抗失配而失真。阻抗失配可能是由于增大的操作速度以及关于半导体器件的功耗的降低而引起的。这样，半导体器件可以通过终止操作来调整输入/输出(I/O)焊盘的阻抗值，以防止输入信号失真。
发明内容
根据一个实施例，一种半导体器件可以包括第一模式寄存器，其被配置为当执行模式寄存器写入操作时，储存第一选择终止控制信号和第二选择终止控制信号。半导体器件可以包括第一终止电路，所述第一终止电路包括阻抗值并且被配置为基于第一选择终止控制信号和终止控制信号来控制第一终止电路的阻抗值。半导体器件可以包括第二终止电路，所述第二终止电路包括阻抗值并且被配置为基于第二选择终止控制信号和终止控制信号来控制第二终止电路的阻抗值。
根据一个实施例，一种半导体器件可以包括第一模式寄存器、第一终止电路和第二终止电路。第一终止电路可以包括阻抗值，并且可以被配置为基于第一选择终止控制信号和终止控制信号来控制第一终止电路的阻抗值。第二终止电路可以包括阻抗值并且可以被配置为基于第二选择终止控制信号和终止控制信号来控制第二终止电路的阻抗值。当第一选择终止控制信号被激活时，第一终止电路的阻抗值可以被设置为具有第一电阻值。当第二选择终止控制信号被激活时，第二终止电路的阻抗值可以被设置为具有第一电阻值。根据终止控制信号的逻辑电平组合，可以将第一终止电路和第二终止电路的阻抗值控制为实质上彼此相等。
根据一个实施例，一种半导体器件可以包括第一终止电路，所述第一终止电路包括阻抗值并且被配置为基于第一选择终止控制信号和终止控制信号来控制第一终止电路的阻抗值。半导体器件可以包括第二终止电路，所述第二终止电路包括阻抗值并且被配置为基于第二选择终止控制信号和终止控制信号来控制第二终止电路的阻抗值。当第一选择终止控制信号被激活时，不管终止控制信号如何，第一终止电路的阻抗值都可以被设置为具有第一电阻值。当第二选择终止控制信号被激活时，不管终止控制信号如何，第二终止电路的阻抗值都被设置为具有第一电阻值。
附图说明
图1是示出根据本公开的一个实施例的半导体器件的配置的框图。
图2是示出图1的半导体器件中所包括的第一终止电路的示例的框图。
图3是示出图2的第一终止电路中所包括的第一终止解码器的示例的电路图。
图4是示出图3中所示的第一终止解码器的操作的表。
图5是示出图2的第一终止电路中所包括的第一输出驱动器电路的示例的框图。
图6是示出图5中所示的第一输出驱动器的操作的表。
图7是示出图1的半导体器件中所包括的第二终止电路的示例的框图。
图8是示出图1的半导体器件中所包括的第三终止电路的示例的框图。
图9是示出采用图1中所示的半导体器件的电子系统的配置的框图。
具体实施方式
在下文中将参考附图描述本公开的各种实施例。然而，本文中所描述的实施例仅用于说明目的，并不旨在限制本公开的范围。
如图1中所示，根据一个实施例的半导体器件100可以包括地址缓冲器101、命令输入电路110、时钟输入电路120、第一模式寄存器131、第二模式寄存器132、终止控制信号发生电路141、第一终止电路151、第二终止电路152和第三终止电路153。
地址缓冲器101可以缓冲地址ADD<1:L>以产生被缓冲的地址BADD<1:L>。地址ADD<1:L>和被缓冲的地址BADD<1:L>的每个中所包括的比特位的数量“L”可以根据实施例而被设置为不同。
命令输入电路110可以包括命令缓冲器111和命令解码器112。命令缓冲器111可以缓冲命令CMD<1:M>以产生被缓冲的命令BCMD<1:M>。命令CMD<1:M>和被缓冲的命令BCMD<1:M>的每个中所包括的比特位的数量“M”可以根据实施例而被设置为不同。命令解码器112可以对被缓冲的命令BCMD<1:M>进行解码以产生模式寄存器写入命令MRW、片上终止命令ODT、写入命令WT、非目标写入命令NT_WT和非目标读取命令NT_RD。可以产生模式寄存器写入命令MRW来执行模式寄存器写入操作，该模式寄存器写入操作将信息储存到第一模式寄存器131和第二模式寄存器132中。可以产生片上终止命令ODT来执行用于设置第一终止电路151的阻抗值、第二终止电路152的阻抗值和第三终止电路153的阻抗值的终止操作。可以产生写入命令WT以执行写入操作。当在多个存储排(rank)的任意一个中执行写入操作时，可以为不执行写入操作的一些存储排产生非目标写入命令NT_WT。当在多个存储排的任意一个中执行读取操作时，可以为不执行读取操作的一些存储排产生非目标读取命令NT_RD。
时钟输入电路120可以包括时钟缓冲器121和内部时钟发生电路122。时钟缓冲器121可以缓冲时钟信号CLK以产生被缓冲的时钟信号BCLK。内部时钟发生电路122可以从被缓冲的时钟信号BCLK产生内部时钟信号DLLCLK。可以使用例如但不限于延迟锁定环电路来实现内部时钟发生电路122。
如果产生模式寄存器写入命令MRW，则第一模式寄存器131可以从被缓冲的地址BADD<1:L>提取第一选择终止控制信号SCNT1、第二选择终止控制信号SCNT2和第三选择终止控制信号SCNT3，以将第一选择终止控制信号至第三选择终止控制信号SCNT1、SCNT2和SCNT3储存在其中。可以根据被缓冲的地址BADD<1:L>的逻辑电平组合来确定第一选择终止控制信号至第三选择终止控制信号SCNT1、SCNT2和SCNT3是否被激活。第一模式寄存器131可以将从被缓冲的地址BADD<1:L>提取的第一选择终止控制信号SCNT1输出到第一终止电路151。第一选择终止控制信号SCNT1可以被激活以将第一终止电路151的阻抗值设置为第一电阻值。第一模式寄存器131可以将从被缓冲的地址BADD<1:L>提取的第二选择终止控制信号SCNT2输出到第二终止电路152。第二选择终止控制信号SCNT2可以被激活以将第二终止电路152的阻抗值设置为第一电阻值。第一模式寄存器131可以将从被缓冲的地址BADD<1:L>提取的第三选择终止控制信号SCNT3输出到第三终止电路153。第三选择终止控制信号SCNT3可以被激活以将第三终止电路153的阻抗值设置为第一电阻值。被激活的第一选择终止控制信号至第三选择终止控制信号SCNT1、SCNT2和SCNT3的逻辑电平可以根据实施例而被设置为不同。
如果产生模式寄存器写入命令MRW，则第二模式寄存器132可以从被缓冲的地址BADD<1:L>提取第一终止标志RTT_PARK、第二终止标志RTT_NOM和第三终止标志RTT_WR，以将第一终止标志至第三终止标志RTT_PARK、RTT_NOM和RTT_WR储存在其中。第二模式寄存器132可以将从被缓冲的地址BADD<1:L>提取的第一终止标志至第三终止标志RTT_PARK、RTT_NOM和RTT_WR输出到终止控制信号发生电路141。可以产生第一终止标志RTT_PARK，以在没有产生片上终止命令ODT时将第一终止电路至第三终止电路151、152和153的阻抗值中的每个设置为第二电阻值。如果在没有产生写入命令WT的情况下产生片上终止命令ODT，则可以产生第二终止标志RTT_NOM以将第一终止电路至第三终止电路151、152和153的阻抗值中的每个设置为第三电阻值。如果产生写入命令WT和片上终止命令ODT两者，则可以产生第三终止标志RTT_WR以将第一终止电路至第三终止电路151、152和153的阻抗值中的每个设置为第四电阻值。在本实施例中，第二电阻值、第三电阻值和第四电阻值可以被设置为彼此不同。在本实施例中，第二电阻值、第三电阻值和第四电阻值可以被设置为与第一电阻值不同。在本实施例中，被缓冲的地址BADD<1:L>中所包括的比特位之中的用于提取第一终止标志RTT_PARK、第二终止标志RTT_NOM和第三终止标志RTT_WR的比特位可以被设置为与被缓冲的地址BADD<1:L>中所包括的比特位之中的用于提取第一选择终止控制信号SCNT1、第二选择终止控制信号SCNT2和第三选择终止控制信号SCNT3的比特位不同。
当没有产生片上终止命令ODT时，终止控制信号发生电路141可以基于第一终止标志RTT_PARK来产生具有第一逻辑电平组合的终止控制信号TCNT<1:3>。当在没有产生写入命令WT的情况下产生片上终止命令ODT时，终止控制信号发生电路141可以基于第二终止标志RTT_NOM来产生具有第二逻辑电平组合的终止控制信号TCNT<1:3>。当在产生非目标写入命令NT_WT或非目标读取命令NT_RD的情况下产生片上终止命令ODT时，终止控制信号发生电路141可以基于第二终止标志RTT_NOM来产生具有第二逻辑电平组合的终止控制信号TCNT<1:3>。当产生片上终止命令ODT和写入命令WT时，终止控制信号发生电路141可以基于第三终止标志RTT_WR来产生具有第三逻辑电平组合的终止控制信号TCNT<1:3>。终止控制信号TCNT<1:3>的第一逻辑电平组合、第二逻辑电平组合和第三逻辑电平组合可以根据实施例而被设置为不同。
当第一选择终止控制信号SCNT1被激活时，第一终止电路151的阻抗值可以被设置为第一电阻值。当具有第一逻辑电平组合的终止控制信号TCNT<1:3>被输入到第一终止电路151时，第一终止电路151的阻抗值可以被设置为第二电阻值。当具有第二逻辑电平组合的终止控制信号TCNT<1:3>被输入到第一终止电路151时，第一终止电路151的阻抗值可以被设置为第三电阻值。当具有第三逻辑电平组合的终止控制信号TCNT<1:3>被输入到第一终止电路151时，第一终止电路151的阻抗值可以被设置为第四电阻值。随后将参考图2至图6来描述第一终止电路151的配置和操作。
当第二选择终止控制信号SCNT2被激活时，第二终止电路152的阻抗值可以被设置为第一电阻值。当具有第一逻辑电平组合的终止控制信号TCNT<1:3>被输入到第二终止电路152时，第二终止电路152的阻抗值可以被设置为第二电阻值。当具有第二逻辑电平组合的终止控制信号TCNT<1:3>被输入到第二终止电路152时，第二终止电路152的阻抗值可以被设置为第三电阻值。当具有第三逻辑电平组合的终止控制信号TCNT<1:3>被输入到第二终止电路152时，第二终止电路152的阻抗值可以被设置为第四电阻值。随后将参考图7来描述第二终止电路152的配置和操作。
当第三选择终止控制信号SCNT3被激活时，第三终止电路153的阻抗值可以被设置为第一电阻值。当具有第一逻辑电平组合的终止控制信号TCNT<1:3>被输入到第三终止电路153时，第三终止电路153的阻抗值可以被设置为第二电阻值。当具有第二逻辑电平组合的终止控制信号TCNT<1:3>被输入到第三终止电路153时，第三终止电路153的阻抗值可以被设置为第三电阻值。当具有第三逻辑电平组合的终止控制信号TCNT<1:3>被输入到第三终止电路153时，第三终止电路153的阻抗值可以被设置为第四电阻值。随后将参考图8来描述第三终止电路153的配置和操作。
参考图2，第一终止电路151可以包括第一终止解码器21、第一输出驱动器电路22和第一输出焊盘23。
第一终止解码器21可以基于终止控制信号TCNT<1:3>和第一选择终止控制信号SCNT1来产生第一驱动控制信号DRV_CNT1<1:4>。第一终止解码器21可以产生第一驱动控制信号DRV_CNT1<1:4>，该第一驱动控制信号DRV_CNT1<1:4>包括当第一选择终止控制信号SCNT1被激活时全部被激活的比特位。第一终止解码器21可以产生第一驱动控制信号DRV_CNT1<1:4>，该第一驱动控制信号DRV_CNT1<1:4>包括根据终止控制信号TCNT<1:3>的逻辑电平组合来控制其激活状态的比特位。用于激活第一驱动控制信号DRV_CNT1<1:4>中所包括的比特位的终止控制信号TCNT<1:3>的逻辑电平组合可以根据实施例而被设置为不同。随后将参考图3和图4来描述第一终止解码器21的配置和操作。
第一输出驱动器电路22可以电连接到第一输出焊盘23，并且可以具有由第一驱动控制信号DRV_CNT1<1:4>控制的阻抗值。第一输出驱动器电路22可以被配置为包括多个单位电阻器(未示出)。第一输出驱动器电路22的阻抗值可以被设置为由单位电阻器来确定的电阻值，该单位电阻器通过第一驱动控制信号DRV_CNT1<1:4>中所包括的比特位之中的被激活的比特位来选择。随后将参考图5和图6来描述第一输出驱动器电路22的配置和操作。
参考图3，第一终止解码器21可以被配置为执行或非运算、与非运算和反相操作，并且可以包括例如但不限于或非门NOR21、与非门NAND21～NAND25和反相器IV21～IV23。或非门NOR21可以执行终止控制信号TCNT<1:3>的第二比特位TCNT<2>和第三比特位TCNT<3>的逻辑或非运算。反相器IV21可以反相缓冲终止控制信号TCNT<1:3>的第三比特位TCNT<3>，以输出终止控制信号TCNT<1:3>的第三比特位TCNT<3>的被反相缓冲的信号。与非门NAND21可以执行终止控制信号TCNT<1:3>的第二比特位TCNT<2>和第三比特位TCNT<3>的逻辑与非运算。反相器IV22可以反相缓冲终止控制信号TCNT<1:3>的第一比特位TCNT<1>，以输出终止控制信号TCNT<1:3>的第一比特位TCNT<1>的被反相缓冲的信号。反相器IV23可以反相缓冲第一选择终止控制信号SCNT1，以输出第一选择终止控制信号SCNT1的被反相缓冲的信号。与非门NAND22可以执行或非门NOR21的输出信号与反相器IV23的输出信号的逻辑与非运算，以产生第一驱动控制信号DRV_CNT1<1:4>的第一比特位DRV_CNT1<1>的数据。与非门NAND23可以执行反相器IV21的输出信号与反相器IV23的输出信号的逻辑与非运算，以产生第一驱动控制信号DRV_CNT1<1:4>的第二比特位DRV_CNT1<2>的数据。与非门NAND24可以执行与非门NAND21的输出信号与反相器IV23的输出信号的逻辑与非运算，以产生第一驱动控制信号DRV_CNT1<1:4>的第三比特位DRV_CNT1<3>的数据。与非门NAND25可以执行反相器IV22的输出信号与反相器IV23的输出信号的逻辑与非运算，以产生第一驱动控制信号DRV_CNT1<1:4>的第四比特位DRV_CNT1<4>的数据。
当第一选择终止控制信号SCNT1被激活成具有逻辑“高”电平时，第一终止解码器21可以激活第一驱动控制信号DRV_CNT1<1:4>中所包括的全部比特位。在第一选择终止控制信号SCNT1被去激活成具有逻辑“低”电平的同时，第一终止解码器21可以产生包括根据终止控制信号TCNT<1:3>的逻辑电平组合来控制其激活状态的比特位的第一驱动控制信号DRV_CNT1<1:4>。在下文中将参考图4的表来描述根据终止控制信号TCNT<1:3>的逻辑电平组合以及第一选择终止控制信号SCNT1的激活/去激活而产生的第一驱动控制信号DRV_CNT1<1:4>的各种逻辑电平组合。
如图4所示，如果第一选择终止控制信号SCNT1被去激活成具有逻辑“低(L)”电平并且终止控制信号TCNT<1:3>被设置为具有逻辑电平组合'L、L、L'，则可以产生具有逻辑电平组合'L、L、L、L'的第一驱动控制信号DRV_CNT1<1:4>。在终止控制信号TCNT<1:3>中，逻辑电平组合'L，L，L'意味着：终止控制信号TCNT<1:3>的第一比特位TCNT<1>具有逻辑“低(L)”电平，终止控制信号TCNT<1:3>的第二比特位TCNT<2>具有逻辑“低(L)”电平，并且终止控制信号TCNT<1:3>的第三比特位TCNT<3>具有逻辑“低(L)”电平。在第一驱动控制信号DRV_CNT1<1:4>中，逻辑电平组合'L、L、L、L'意味着：第一驱动控制信号DRV_CNT1<1:4>的第一比特位DRV_CNT1<1>被去激活成具有逻辑“低(L)”电平，第一驱动控制信号DRV_CNT1<1:4>的第二比特位DRV_CNT1<2>被去激活成具有逻辑“低(L)”电平，第一驱动控制信号DRV_CNT1<1:4>的第三比特位DRV_CNT1<3>被去激活成具有逻辑“低(L)”电平，并且第一驱动控制信号DRV_CNT1<1:4>的第四比特位DRV_CNT1<4>被去激活成具有逻辑“低(L)”电平。
如图4所示，如果第一选择终止控制信号SCNT1被去激活成具有逻辑“低(L)”电平并且终止控制信号TCNT<1:3>被设置为具有逻辑电平组合'H、L、L'，则可以产生具有逻辑电平组合'L、L、L、H'的第一驱动控制信号DRV_CNT1<1:4>。在终止控制信号TCNT<1:3>中，逻辑电平组合'H、L、L'意味着：终止控制信号TCNT<1:3>的第一比特位TCNT<1>具有逻辑“高(H)”电平，终止控制信号TCNT<1:3>的第二比特位TCNT<2>具有逻辑“低(L)”电平，并且终止控制信号TCNT<1:3>的第三比特位TCNT<3>具有逻辑“低(L)”电平。在第一驱动控制信号DRV_CNT1<1:4>中，逻辑电平组合'L、L、L、H'意味着：第一驱动控制信号DRV_CNT1<1:4>的第一比特位DRV_CNT1<1>被去激活成具有逻辑“低(L)”电平，第一驱动控制信号DRV_CNT1<1:4>的第二比特位DRV_CNT1<2>被去激活成具有逻辑“低(L)”电平，第一驱动控制信号DRV_CNT1<1:4>的第三比特位DRV_CNT1<3>被去激活成具有逻辑“低(L)”电平，并且第一驱动控制信号DRV_CNT1<1:4>的第四比特位DRV_CNT1<4>被激活成具有逻辑“高(H)”电平。
如图4所示，如果第一选择终止控制信号SCNT1被去激活成具有逻辑“低(L)”电平并且终止控制信号TCNT<1:3>被设置为具有逻辑电平组合'L、H、L'，则可以产生具有逻辑电平组合'H、L、L、L'的第一驱动控制信号DRV_CNT1<1:4>。在终止控制信号TCNT<1:3>中，逻辑电平组合'L、H、L'意味着：终止控制信号TCNT<1:3>的第一比特位TCNT<1>具有逻辑“低(L)”电平，终止控制信号TCNT<1:3>的第二比特位TCNT<2>具有逻辑“高(H)”电平，并且终止控制信号TCNT<1:3>的第三比特位TCNT<3>具有逻辑“低(L)”电平。在第一驱动控制信号DRV_CNT1<1:4>中，逻辑电平组合'H、L、L、L'意味着：第一驱动控制信号DRV_CNT1<1:4>的第一比特位DRV_CNT1<1>被激活成具有逻辑“高(H)”电平，第一驱动控制信号DRV_CNT1<1:4>的第二比特位DRV_CNT1<2>被去激活成具有逻辑“低(L)”电平，第一驱动控制信号DRV_CNT1<1:4>的第三比特位DRV_CNT1<3>被去激活成具有逻辑“低(L)”电平，并且第一驱动控制信号DRV_CNT1<1:4>的第四比特位DRV_CNT1<4>被去激活成具有逻辑“低(L)”电平。
如图4所示，如果第一选择终止控制信号SCNT1被去激活成具有逻辑“低(L)”电平并且终止控制信号TCNT<1:3>被设置为具有逻辑电平组合'H、H、L'，则可以产生具有逻辑电平组合'H、L、L、H'的第一驱动控制信号DRV_CNT1<1:4>。在终止控制信号TCNT<1:3>中，逻辑电平组合'H、H、L'意味着：终止控制信号TCNT<1:3>的第一比特位TCNT<1>具有逻辑“高(H)”电平，终止控制信号TCNT<1:3>的第二比特位TCNT<2>具有逻辑“高(H)”电平，并且终止控制信号TCNT<1:3>的第三比特位TCNT<3>具有逻辑“低(L)”电平。在第一驱动控制信号DRV_CNT1<1:4>中，逻辑电平组合'H、L、L、H'意味着：第一驱动控制信号DRV_CNT1<1:4>的第一比特位DRV_CNT1<1>被激活成具有逻辑“高(H)”电平，第一驱动控制信号DRV_CNT1<1:4>的第二比特位DRV_CNT1<2>被去激活成具有逻辑“低(L)”电平，第一驱动控制信号DRV_CNT1<1:4>的第三比特位DRV_CNT1<3>被去激活成具有逻辑“低(L)”电平，并且第一驱动控制信号DRV_CNT1<1:4>的第四比特位DRV_CNT1<4>被激活成具有逻辑“高(H)”电平。
如图4所示，如果第一选择终止控制信号SCNT1被去激活成具有逻辑“低(L)”电平并且终止控制信号TCNT<1:3>被设置为具有逻辑电平组合“L、L、H”，则可以产生具有逻辑电平组合'H、H、L、L'的第一驱动控制信号DRV_CNT1<1:4>。在终止控制信号TCNT<1:3>中，逻辑电平组合'L、L、H'意味着：终止控制信号TCNT<1:3>的第一比特位TCNT<1>具有逻辑“低”(L)电平，终止控制信号TCNT<1:3>的第二比特位TCNT<2>具有逻辑“低(L)”电平，并且终止控制信号TCNT<1:3>的第三比特位TCNT<3>具有逻辑“高(H)”电平。在第一驱动控制信号DRV_CNT1<1:4>中，逻辑电平组合'H、H、L、L'意味着第一驱动控制信号DRV_CNT1<1:4>的第一比特位DRV_CNT1<1>被激活成具有逻辑“高(H)”电平，第一驱动控制信号DRV_CNT1<1:4>的第二比特位DRV_CNT1<2>被激活成具有逻辑“高(H)”电平，第一驱动控制信号DRV_CNT1<1:4>的第三比特位DRV_CNT1<3>被去激活成具有逻辑“低(L)”电平，并且第一驱动控制信号DRV_CNT1<1:4>的第四比特位DRV_CNT1<4>被去激活成具有逻辑“低(L)”电平。
如图4所示，如果第一选择终止控制信号SCNT1被去激活成具有逻辑“低(L)”电平并且终止控制信号TCNT<1:3>被设置为具有逻辑电平组合'H、L、H'，则可以产生具有逻辑电平组合'H、H、L、H'的第一驱动控制信号DRV_CNT1<1:4>。在终止控制信号TCNT<1:3>中，逻辑电平组合'H、L、H'意味着：终止控制信号TCNT<1:3>的第一比特位TCNT<1>具有逻辑“高(H)”电平，终止控制信号TCNT<1:3>的第二比特位TCNT<2>具有逻辑“低(L)”电平，并且终止控制信号TCNT<1:3>的第三比特位TCNT<3>具有逻辑“高(H)”电平。在第一驱动控制信号DRV_CNT1<1:4>中，逻辑电平组合'H、H、L、H'意味着：第一驱动控制信号DRV_CNT1<1:4>的第一比特位DRV_CNT1<1>被激活成具有逻辑“高(H)”电平，第一驱动控制信号DRV_CNT1<1:4>的第二比特位DRV_CNT1<2>被激活成具有逻辑“高(H)”电平，第一驱动控制信号DRV_CNT1<1:4>的第三比特位DRV_CNT1<3>被去激活成具有逻辑“低(L)”电平，并且第一驱动控制信号DRV_CNT1<1:4>的第四比特位DRV_CNT1<4>被激活成具有逻辑“高(H)”电平。
如图4所示，如果第一选择终止控制信号SCNT1被去激活成具有逻辑“低(L)”电平并且终止控制信号TCNT<1:3>被设置为具有逻辑电平组合'L、H、H'，则可以产生具有逻辑电平组合'H、H、H、L'的第一驱动控制信号DRV_CNT1<1:4>。在终止控制信号TCNT<1:3>中，逻辑电平组合'L、H、H'意味着：终止控制信号TCNT<1:3>的第一比特位TCNT<1>具有逻辑“低(L)”电平，终止控制信号TCNT<1:3>的第二比特位TCNT<2>具有逻辑“高(H)”电平，并且终止控制信号TCNT<1:3>的第三比特位TCNT<3>具有逻辑“高(H)”电平。在第一驱动控制信号DRV_CNT1<1:4>中，逻辑电平组合'H、H、H、L'意味着：第一驱动控制信号DRV_CNT1<1:4>的第一比特位DRV_CNT1<1>被激活成具有逻辑“高(H)”电平，第一驱动控制信号DRV_CNT1<1:4>的第二比特位DRV_CNT1<2>被激活成具有逻辑“高(H)”电平，第一驱动控制信号DRV_CNT1<1:4>的第三比特位DRV_CNT1<3>被激活成具有逻辑“高(H)”电平，并且第一驱动控制信号DRV_CNT1<1:4>的第四比特位DRV_CNT1<4>被去激活成具有逻辑“低(L)”电平。
如图4所示，如果第一选择终止控制信号SCNT1被去激活成具有逻辑“低(L)”电平并且终止控制信号TCNT<1:3>被设置为具有逻辑电平组合'H、H、H'，则可以产生具有逻辑电平组合'H、H、H、H'的第一驱动控制信号DRV_CNT1<1:4>。在终止控制信号TCNT<1:3>中，逻辑电平组合'H、H、H'意味着：终止控制信号TCNT<1:3>的第一比特位TCNT<1>具有逻辑“高(H)”电平，终止控制信号TCNT<1:3>的第二比特位TCNT<2>具有逻辑“高(H)”电平，并且终止控制信号TCNT<1:3>的第三比特位TCNT<3>具有逻辑“高(H)”电平。在第一驱动控制信号DRV_CNT1<1:4>中，逻辑电平组合'H、H、H、H'意味着：第一驱动控制信号DRV_CNT1<1:4>的第一比特位DRV_CNT1<1>被激活成具有逻辑“高(H)”电平，第一驱动控制信号DRV_CNT1<1:4>的第二比特位DRV_CNT1<2>被激活成具有逻辑“高(H)”电平，第一驱动控制信号DRV_CNT1<1:4>的第三比特位DRV_CNT1<3>被激活成具有逻辑“高(H)”电平，并且第一驱动控制信号DRV_CNT1<1:4>的第四比特位DRV_CNT1<4>被激活成具有逻辑“高(H)”电平。
如图4所示，如果第一选择终止控制信号SCNT1被激活成具有逻辑“高(H)”电平，则不管终止控制信号TCNT<1:3>如何，都可以产生具有逻辑电平组合'H、H、H、H'的第一驱动控制信号DRV_CNT1<1:4>。
参考图5，第一输出驱动器电路22可以包括第一输出驱动器31、第二输出驱动器32、第三输出驱动器33、第四输出驱动器34、第五输出驱动器35、第六输出驱动器36和第七输出驱动器37。如果第一驱动控制信号DRV_CNT1<1:4>的第一比特位DRV_CNT1<1>被激活成具有逻辑“高”电平，则第一输出驱动器31可以被接通。如果第一输出驱动器31被接通，则第一输出驱动器31的阻抗值可以被设置为具有单位电阻器的电阻值。如果第一驱动控制信号DRV_CNT1<1:4>的第二比特位DRV_CNT1<2>被激活成具有逻辑“高”电平，则第二输出驱动器32可以被接通。如果第二输出驱动器32被接通，则第二输出驱动器32的阻抗值可以被设置为具有单位电阻器的电阻值。如果第一驱动控制信号DRV_CNT1<1:4>的第二比特位DRV_CNT1<2>被激活成具有逻辑“高”电平，则第三输出驱动器33可以被接通。如果第三输出驱动器33被接通，则第三输出驱动器33的阻抗值可以被设置为具有单位电阻器的电阻值。如果第一驱动控制信号DRV_CNT1<1:4>的第三比特位DRV_CNT1<3>被激活成具有逻辑“高”电平，则第四输出驱动器34可以被接通。如果第四输出驱动器34被接通，则第四输出驱动器34的阻抗值可以被设置为具有单位电阻器的电阻值。如果第一驱动控制信号DRV_CNT1<1:4>的第三比特位DRV_CNT1<3>被激活成具有逻辑“高”电平，则第五输出驱动器35可以被接通。如果第五输出驱动器35被接通，则第五输出驱动器35的阻抗值可以被设置为具有单位电阻器的电阻值。如果第一驱动控制信号DRV_CNT1<1:4>的第四比特位DRV_CNT1<4>被激活成具有逻辑“高”电平，则第六输出驱动器36可以被接通。如果第六输出驱动器36被接通，则第六输出驱动器36的阻抗值可以被设置为具有单位电阻器的电阻值。如果第一驱动控制信号DRV_CNT1<1:4>的第四比特位DRV_CNT1<4>被激活成具有逻辑“高”电平，则第七输出驱动器37可以被接通。如果第七输出驱动器37被接通，则第七输出驱动器37的阻抗值可以被设置为具有单位电阻器的电阻值。
第一输出驱动器31、第二输出驱动器32、第三输出驱动器33、第四输出驱动器34、第五输出驱动器35、第六输出驱动器36和第七输出驱动器37可以并联连接到第一输出焊盘(图2的23)。可以根据第一输出驱动器31、第二输出驱动器32、第三输出驱动器33、第四输出驱动器34、第五输出驱动器35、第六输出驱动器36和第七输出驱动器37是否单独地被接通来确定第一输出驱动器电路22的阻抗。在下文中将参考图6来描述用于设置第一输出驱动器电路22的阻抗的第一输出驱动器电路22的操作。
如图6所示，如果第一驱动控制信号DRV_CNT1<1:4>的第一比特位DRV_CNT1<1>被激活成具有逻辑“高”电平，则第一输出驱动器31可以被接通，使得第一输出驱动器电路22的阻抗值被设置为单位电阻器的电阻值(即，单位电阻值RU)。例如，如果单位电阻值RU被设置为240Ω并且第一驱动控制信号DRV_CNT1<1:4>的第一比特位DRV_CNT1<1>被激活成具有逻辑“高”电平，则第一输出驱动器电路22的阻抗值可以被设置为240Ω。
如图6所示，如果第一驱动控制信号DRV_CNT1<1:4>的第四比特位DRV_CNT1<4>被激活成具有逻辑“高”电平，则并联连接到第一输出焊盘(图2的23)的第六输出驱动器36和第七输出驱动器37可以被接通，使得第一输出驱动器电路22的阻抗值被设置为单位电阻值RU的一半。例如，如果单位电阻值RU被设置为240Ω并且第一驱动控制信号DRV_CNT1<1:4>的第四比特位DRV_CNT1<4>被激活成具有逻辑“高”电平，则第一输出驱动器电路22的阻抗值可以被设置为120Ω。
如图6所示，如果第一驱动控制信号DRV_CNT1<1:4>的第一比特位DRV_CNT1<1>和第二比特位DRV_CNT1<2>被激活成具有逻辑“高”电平，则并联连接到第一输出焊盘(图2的23)的第一输出驱动器31、第二输出驱动器32和第三输出驱动器33可以被接通，使得第一输出驱动器电路22的阻抗值被设置为单位电阻值RU的三分之一。例如，如果单位电阻值RU被设置为240Ω并且第一驱动控制信号DRV_CNT1<1:4>的第一比特位和第二比特位DRV_CNT1<1:2>被激活成具有逻辑“高”电平，则第一输出驱动器电路22的阻抗值可以被设置为80Ω。
如图6所示，如果第一驱动控制信号DRV_CNT1<1:4>的第一比特位DRV_CNT1<1>、第二比特位DRV_CNT1<2>和第三比特位DRV_CNT1<3>被激活成具有逻辑“高”电平，则并联连接到第一输出焊盘(图2的23)的第一输出驱动器至第五输出驱动器31、32、33、34和35可以被接通，使得第一输出驱动器电路22的阻抗值被设置为单位电阻值RU的五分之一。如本文中所使用的，波形符号“～”表示一系列组件。例如，如图6所示的“1～5”表示第一输出驱动器至第五输出驱动器31、32、33、34和35。例如，如果单位电阻值RU被设置为240Ω并且第一驱动控制信号DRV_CNT1<1:4>的第一比特位至第三比特位DRV_CNT1<1:3>被激活成具有逻辑“高”电平，则第一输出驱动器电路22的阻抗值可以被设置为48Ω。
如图6所示，如果第一驱动控制信号DRV_CNT1<1:4>的第一比特位DRV_CNT1<1>、第二比特位DRV_CNT1<2>、第三比特位DRV_CNT1<3>和第四比特位DRV_CNT1<4>被激活成具有逻辑“高”电平，则并联连接到第一输出焊盘(图2的23)的第一输出驱动器至第七输出驱动器31、32、33、34、35、36和37可以被接通，使得第一输出驱动器电路22的阻抗值被设置为单位电阻值RU的七分之一。例如，如果单位电阻值RU被设置为240Ω并且第一驱动控制信号DRV_CNT1<1:4>的第一比特位至第四比特位DRV_CNT1<1:4>被激活成具有逻辑“高”电平，则第一输出驱动器电路22的阻抗值可以设置为大约34Ω。
参考图7，第二终止电路152可以包括第二终止解码器41、第二输出驱动器电路42和第二输出焊盘43。
第二终止解码器41可以基于终止控制信号TCNT<1:3>和第二选择终止控制信号SCNT2来产生第二驱动控制信号DRV_CNT2<1:4>。第二终止解码器41可以产生包括当第二选择终止控制信号SCNT2被激活时全部被激活的比特位的第二驱动控制信号DRV_CNT2<1:4>。第二终止解码器41可以产生包括根据终止控制信号TCNT<1:3>的逻辑电平组合来控制其激活状态的比特位的第二驱动控制信号DRV_CNT2<1:4>。用于激活第二驱动控制信号DRV_CNT2<1:4>中所包括的比特位的终止控制信号TCNT<1:3>的逻辑电平组合可以根据实施例而被设置为不同。第二终止解码器41的配置和操作可以与参考图3和图4描述的第一终止解码器21的配置和操作基本上相同。因此，在下文中将省略对第二终止解码器41的详细描述。
第二输出驱动器电路42可以电连接到第二输出焊盘43，并且可以具有由第二驱动控制信号DRV_CNT2<1:4>控制的阻抗值。第二输出驱动器电路42可以被配置为包括多个单位电阻器(未示出)。第二输出驱动器电路42的阻抗值可以被设置为由单位电阻器确定的电阻值，所述单位电阻器通过第二驱动控制信号DRV_CNT2<1:4>中所包括的比特位之中的被激活的比特位来选择。第二输出驱动器电路42的配置和操作可以与参考图5和图6描述的第一输出驱动器电路22的配置和操作基本上相同。因此，在下文中将省略对第二输出驱动器电路42的详细描述。
参考图8，第三终止电路153可以包括第三终止解码器51、第三输出驱动器电路52和第三输出焊盘53。
第三终止解码器51可以基于终止控制信号TCNT<1:3>和第三选择终止控制信号SCNT3来产生第三驱动控制信号DRV_CNT3<1:4>。第三终止解码器51可以产生包括当第三选择终止控制信号SCNT3被激活时全部被激活的比特位的第三驱动控制信号DRV_CNT3<1:4>。第三终止解码器51可以产生包括根据终止控制信号TCNT<1:3>的逻辑电平组合来控制其激活状态的比特位的第三驱动控制信号DRV_CNT3<1:4>。用于激活第三驱动控制信号DRV_CNT3<1:4>中所包括的比特位的终止控制信号TCNT<1:3>的逻辑电平组合可以根据实施例而被设置为不同。第三终止解码器51的配置和操作可以与参考图3和图4描述的第一终止解码器21的配置和操作基本上相同。因此，在下文中将省略对第三终止解码器51的详细描述。
第三输出驱动器电路52可以电连接到第三输出焊盘53，并且可以具有由第三驱动控制信号DRV_CNT3<1:4>控制的阻抗值。第三输出驱动器电路52可以被配置为包括多个单位电阻器(未示出)。第三输出驱动器电路52的阻抗值可以被设置为由单位电阻器确定的电阻值，所述单位电阻器通过第三驱动控制信号DRV_CNT3<1:4>中所包括的比特位之中的被激活的比特位来选择。第三输出驱动器电路52的配置和操作可以与参考图5和图6描述的第一输出驱动器电路22的配置和操作基本上相同。因此，在下文中将省略对第三输出驱动器电路52的详细描述。
在具有上述配置的半导体器件100中，在下文中将参考图1描述用于调整第一终止电路至第三终止电路151、152和153的阻抗值的操作。
如果在模式寄存器写入操作期间仅将第一选择终止控制信号至第三选择终止控制信号SCNT1、SCNT2和SCNT3之中的第一选择终止控制信号SCNT1设置为具有激活状态，则不管半导体器件100的操作如何，第一终止电路151的阻抗值可以被设置为具有第一电阻值。例如，即使根据通过半导体器件100的操作而设置的终止控制信号TCNT<1:3>的逻辑电平组合来将第二终止电路152和第三终止电路153的阻抗值设置为具有第二电阻值，也可以通过被激活的第一选择终止控制信号SCNT1来将第一终止电路151的阻抗值设置为具有第一电阻值。在一个实施例中，如果在模式寄存器写入操作期间仅将第一选择终止控制信号至第三选择终止控制信号SCNT1、SCNT2和SCNT3之中的第一选择终止控制信号SCNT1设置为具有激活状态，则不管由第一终止电路151接收到的终止控制信号TCNT<1:3>如何，第一终止电路151的阻抗值都可以被设置为具有第一电阻值。
如果在模式寄存器写入操作期间将第一选择终止控制信号至第三选择终止控制信号SCNT1、SCNT2和SCNT3之中的第一选择终止控制信号SCNT1和第二选择终止控制信号SCNT2设置为具有激活状态，则不管半导体器件100的操作如何，第一终止电路151和第二终止电路152的阻抗值都可以被设置为具有第一电阻值。例如，即使根据通过半导体器件100的操作而设置的终止控制信号TCNT<1:3>的逻辑电平组合来将第三终止电路153的阻抗值设置为具有第二电阻值，也可以通过被激活的第一选择终止控制信号SCNT1和被激活的第二选择终止控制信号SCNT2来将第一终止电路151和第二终止电路152的阻抗值设置为具有第一电阻值。在一个实施例中，如果在模式寄存器写入操作期间第一选择终止控制信号至第三选择终止控制信号SCNT1、SCNT2和SCNT3之中的第一选择终止控制信号SCNT1和第二选择终止控制信号SCNT2被设置为具有激活状态，则不管由第一终止电路151和第二终止电路152接收到的终止控制信号TCNT<1:3>如何，第一终止电路151和第二终止电路152的阻抗值都可以被设置为具有第一电阻值。
如上所述，根据一个实施例的半导体器件100可以控制第一选择终止控制信号至第三选择终止控制信号SCNT1、SCNT2和SCNT3的激活状态，以调整第一终止电路至第三终止电路151、152和153的阻抗值。结果，可以更容易地测量第一输出焊盘23、第二输出焊盘43和第三输出焊盘53之间的串扰。
参考图1至图8描述的半导体器件100可以应用于包括存储系统、图形系统、计算系统、移动系统等的电子系统。例如，如图9所示，根据一个实施例的电子系统1000可以包括数据储存电路1001、存储器控制器1002、缓冲存储器1003和输入/输出(I/O)接口1004。
根据从存储器控制器1002输出的控制信号，数据储存电路1001可以储存从存储器控制器1002输出的数据或者可以将所储存的数据读取并输出到存储器控制器1002。数据储存电路1001可以包括非易失性存储器，即使在其电源被中断时，该非易失性存储器也可以保留它所储存的数据。非易失性存储器可以是诸如NOR型快闪存储器或NAND型快闪存储器的快闪存储器、相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)、自旋转移力矩随机存取存储器(STTRAM)、磁性随机存取存储器(MRAM)等。
存储器控制器1002可以经由I/O接口1004接收从外部设备(例如，主机设备)输出的命令，并且可以对从主机设备输出的命令进行解码，以控制用于将数据输入到数据储存电路1001或缓冲存储器1003的操作、或者用于输出储存在数据储存电路1001或缓冲存储器1003中的数据的操作。尽管图9用单个框示出了存储器控制器1002，但是存储器控制器1002可以包括用于控制数据储存电路1001的一个控制器和用于控制包括易失性存储器的缓冲存储器1003的另一个控制器。
缓冲存储器1003可以暂时储存由存储器控制器1002处理的数据。即，缓冲存储器1003可以暂时储存从数据储存电路1001输出的或要输入到数据储存电路1001的数据。缓冲存储器1003可以根据控制信号来储存从存储器控制器1002输出的数据。缓冲存储器1003可以读出储存在其中的数据，并且可以将数据输出到存储器控制器1002。缓冲存储器1003可以包括易失性存储器，诸如动态随机存取存储器(DRAM)、移动DRAM或静态随机存取存储器(SRAM)。缓冲存储器1003可以包括图1中所示的半导体器件100。
I/O接口1004可以将存储器控制器1002物理地和电气地连接到外部设备(即，主机)。因此，存储器控制器1002可以经由I/O接口1004接收从外部设备(即，主机)供应的控制信号和数据，并且可以经由I/O接口1004将从存储器控制器1002输出的数据输出到外部设备(即，主机)。即，电子系统1000可以经由I/O接口1004与主机通信。I/O接口1004可以包括诸如以下接口协议的各种接口协议中的任意一个：通用串行总线(USB)、多媒体卡(MMC)、外围组件互连快速(PCI-E)、串行附接SCSI(SAS)、串行AT附件(SATA)、并行AT附件(PATA)、小型计算机系统接口(SCSI)、增强型小型设备接口(ESDI)和集成驱动电子设备(IDE)。
电子系统1000可以被用作主机的辅助储存设备或被用作外部储存设备。电子系统1000可以包括固态盘(SSD)、USB存储器、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(微型SD)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式多媒体卡(eMMC)、紧凑型闪存(CF)卡等。

Claims (16)

1.一种半导体器件，包括：
第一模式寄存器，其被配置为当执行模式寄存器写入操作时，储存第一选择终止控制信号和第二选择终止控制信号；
第一终止电路，其包括阻抗值并且被配置为基于所述第一选择终止控制信号和终止控制信号来控制所述第一终止电路的阻抗值；以及
第二终止电路，其包括阻抗值并且被配置为基于所述第二选择终止控制信号和所述终止控制信号来控制所述第二终止电路的阻抗值，
其中，根据所述终止控制信号的逻辑电平组合，将所述第一终止电路和所述第二终止电路的阻抗值控制为彼此实质上相等。
2.根据权利要求1所述的半导体器件，其中，当所述第一选择终止控制信号被激活时，所述第一终止电路的阻抗值被设置为具有第一电阻值。
3.根据权利要求2所述的半导体器件，其中，当所述第二选择终止控制信号被激活时，所述第二终止电路的阻抗值被设置为具有所述第一电阻值。
4.根据权利要求1所述的半导体器件，其中，当所述第一选择终止控制信号被激活时，不管所述终止控制信号如何，所述第一终止电路的阻抗值都被设置为具有第一电阻值。
5.根据权利要求4所述的半导体器件，其中，当所述第二选择终止控制信号被激活时，不管所述终止控制信号如何，所述第二终止电路的阻抗值都被设置为具有所述第一电阻值。
6.根据权利要求1所述的半导体器件，其中，根据命令来控制所述终止控制信号的逻辑电平组合。
7.根据权利要求1所述的半导体器件，其中，当执行所述模式寄存器写入操作时，所述第一模式寄存器提取并储存所述第一选择终止控制信号和所述第二选择终止控制信号，并且当执行所述模式寄存器写入操作时，所述第一模式寄存器基于地址来选择性地激活所述第一选择终止控制信号和所述第二选择终止控制信号中的至少一个。
8.根据权利要求1所述的半导体器件，还包括：
第二模式寄存器，其被配置为当执行所述模式寄存器写入操作时，储存终止标志；以及
终止控制信号发生电路，其被配置为产生所述终止控制信号，其中，基于所述终止标志来设置所述终止控制信号的逻辑电平组合。
9.一种半导体器件，包括：
第一终止电路，其包括阻抗值并且被配置为基于第一选择终止控制信号和终止控制信号来控制所述第一终止电路的阻抗值；以及
第二终止电路，其包括阻抗值并且被配置为基于第二选择终止控制信号和所述终止控制信号来控制所述第二终止电路的阻抗值；
其中，当所述第一选择终止控制信号被激活时，所述第一终止电路的阻抗值被设置为具有第一电阻值，
其中，当所述第二选择终止控制信号被激活时，所述第二终止电路的阻抗值被设置为具有所述第一电阻值，以及
其中，根据所述终止控制信号的逻辑电平组合，将所述第一终止电路和所述第二终止电路的阻抗值控制为实质上彼此相等。
10.根据权利要求9所述的半导体器件，
其中，当所述第一选择终止控制信号被激活时，不管所述终止控制信号如何，所述第一终止电路的阻抗值都被设置为具有所述第一电阻值，以及
其中，当所述第二选择终止控制信号被激活时，不管所述终止控制信号如何，所述第二终止电路的阻抗值都被设置为具有所述第一电阻值。
11.根据权利要求9所述的半导体器件，其中，根据命令来控制所述终止控制信号的逻辑电平组合。
12.根据权利要求9所述的半导体器件，还包括：第一模式寄存器，其被配置为当执行模式寄存器写入操作时，储存所述第一选择终止控制信号和所述第二选择终止控制信号。
13.根据权利要求12所述的半导体器件，其中，所述第一模式寄存器被配置为：当执行所述模式寄存器写入操作时提取并储存所述第一选择终止控制信号和所述第二选择终止控制信号，并且当执行所述模式寄存器写入操作时基于地址来选择性地激活所述第一选择终止控制信号和所述第二选择终止控制信号中的至少一个。
14.根据权利要求12所述的半导体器件，还包括：
第二模式寄存器，其被配置为当执行所述模式寄存器写入操作时，储存终止标志；以及
终止控制信号发生电路，其被配置为产生所述终止控制信号，其中，基于所述终止标志来设置所述终止控制信号的逻辑电平组合。
15.一种半导体器件，包括：
第一终止电路，其包括阻抗值并且被配置为基于第一选择终止控制信号和终止控制信号来控制所述第一终止电路的阻抗值；以及
第二终止电路，其包括阻抗值并且被配置为基于第二选择终止控制信号和所述终止控制信号来控制所述第二终止电路的阻抗值，
其中，当所述第一选择终止控制信号被激活时，不管所述终止控制信号如何，所述第一终止电路的阻抗值都被设置为具有第一电阻值，以及
其中，当所述第二选择终止控制信号被激活时，不管所述终止控制信号如何，所述第二终止电路的阻抗值都被设置为具有所述第一电阻值，
其中，根据所述终止控制信号的逻辑电平组合，将所述第一终止电路和所述第二终止电路的阻抗值控制为彼此实质上相等。
16.根据权利要求15所述的半导体器件，还包括：
第一模式寄存器，其被配置为基于地址来激活所述第一选择终止控制信号和所述第二选择终止控制信号。
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