KR20070103480A - 낮은 전력 동작에서 높은 판독 마진을 갖는 상 변화 메모리셀 - Google Patents

낮은 전력 동작에서 높은 판독 마진을 갖는 상 변화 메모리셀 Download PDF

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Abstract

메모리 셀 디바이스는 제 1 전극, 상기 제 1 전극에 인접한 히터, 상기 히터에 인접한 상-변화 물질, 상기 상-변화 물질에 인접한 제 2 전극, 및 상기 상-변화 물질을 열적으로 격리시키는 상기 상-변화 물질에 인접한 격리 물질을 포함한다.

Description

낮은 전력 동작에서 높은 판독 마진을 갖는 상 변화 메모리 셀{PHASE CHANGE MEMORY CELL WITH HIGH READ MARGIN AT LOW POWER OPERATION}
본 출원서는 2005년 2월 10일에 출원된 "PHASE CHANGE MEMORY CELL WITH HIGH READ MARGIN AT LOW POWER OPERATION"이라는 제목의 미국 특허 출원 일련 번호 11/054,853호, 대리인 사건 번호(Attorney Docket Number) I331.187.101의 부분 계속 출원이며, 본 명세서에서 인용 참조된다.
본 발명은 상-변화 메모리들에 관한 것이다. 특히, 상 변화 물질 내의 열 누설(heat leakage)이 감소되도록 상-변화 물질에 인접한 호스트 물질(host material)을 갖는 상-변화 메모리 셀을 위한 시스템 및 방법이 제공된다. 상-변화 물질들은 2 이상의 상이한 상태들을 나타낼 수 있다. 결과적으로, 상-변화 물질은 데이터 비트를 저장하기 위해 메모리 셀에 사용될 수 있다. 상-변화 물질의 상태들은 비정질 상태 및 결정질 상태로 언급될 수 있다. 일반적으로는 비정질 상태가 결정질 상태보다 더 높은 저항률(resistivity)을 나타내기 때문에, 상기의 상태들은 구별될 수 있다. 일반적으로, 비정질 상태는 더 무질서한(disordered) 원자 구조를 수반하는 한편, 결정질 상태는 질서있는 격자(ordered lattice)이다.
상-변화 물질들의 상 변화는 가역적으로(reversibly) 유도될 수 있다. 이러 한 방식으로, 메모리는 온도 변화들에 응답하여 비정질 상태로부터 결정질 상태로, 또한 그 반대로 변화될 수 있다. 상-변화 물질에 대한 온도 변화들은 다양한 방식으로 달성될 수 있다. 예를 들어, 상-변화 물질로 레이저가 지향될 수 있거나, 상-변화 물질을 통해 전류가 구동될 수 있거나, 상-변화 물질에 인접한 저항성 히터를 통해 전류가 공급될 수 있다. 이러한 방법들 중 어느 방법으로도, 상-변화 물질의 제어가능한 가열은 상-변화 물질 내에서의 제어가능한 상 변화를 유도한다.
상-변화 메모리가 상-변화 물질로 만들어진 복수의 메모리 셀들을 갖는 메모리 어레이를 포함하는 경우, 상기 메모리는 상-변화 물질의 메모리 상태들을 이용하여 데이터를 저장하도록 프로그램될 수 있다. 이러한 상-변화 메모리 디바이스에서 데이터를 판독하고 기록하는 한가지 방식은 상-변화 물질에 인가된 전류 및/또는 전압 펄스를 제어하는 것이다. 전류 및 전압의 레벨은 일반적으로 각각의 메모리 셀의 상-변화 물질 내에 유도된 온도에 대응한다. 각각의 메모리 셀에 요구되는 전력량을 최소화하기 위하여, 상-변화 물질로부터 누설되는 열의 양이 최소화되어야 한다.
이러한 이유들과 또 다른 이유들로 본 발명에 대한 필요성이 존재한다.
본 발명의 일 실시예는 메모리 셀 디바이스를 제공한다. 상기 메모리 셀 디바이스는 제 1 전극, 상기 제 1 전극에 인접한 히터, 상기 히터에 인접한 상-변화 물질, 상기 상-변화 물질에 인접한 제 2 전극, 및 상기 상-변화 물질을 열적으로 격리시키는(isolating) 상기 상-변화 물질에 인접한 격리 물질을 포함한다.
첨부한 도면들은 본 발명의 더 많은 이해를 제공하기 위해 포함되며 본 명세서의 일부분에 통합되고 그 일부분을 구성한다. 본 도면들은 본 발명의 실시예들을 예시하며, 도면설명과 함께 본 발명의 원리들을 설명하는 역할을 한다. 본 발명의 다른 실시예들 및 본 발명의 의도된 다수의 장점들은 다음의 상세한 설명을 참조함으로써 더 쉽게 이해될 것이다. 본 도면들의 요소들은 서로에 대해 축척대로 되어 있지는 않다. 동일한 참조 부호는 대응하는 유사한 부분을 나타낸다.
도 1은 메모리 셀 디바이스의 블록도;
도 2는 상-변화 메모리 셀의 단면도;
도 3은 재설정 동작 시 예시된 온도 외형 플롯(temperature contour plot)을 갖는 상-변화 메모리 셀의 단면도;
도 4는 본 발명의 일 실시예에 따른 횡방향으로(laterally) 둘러싸인 격리 물질을 갖는 상-변화 메모리 셀의 단면도;
도 5는 본 발명의 또 다른 실시예에 따른 횡방향으로 둘러싸인 격리 물질을 갖는 상-변화 메모리 셀의 단면도;
도 6은 판독 동작 시 재설정 펄스 전압 및 전류의 함수로서 얻어진 셀 저항을 플롯팅(ploting)한 그래프;
도 7은 본 발명의 또 다른 실시예에 따른 횡방향으로 둘러싸인 확산 배리어 및 격리 물질을 갖는 히터 상-변화 메모리 셀의 단면도;
도 8은 사전처리된 웨이퍼의 일 실시예의 단면도;
도 9는 사전처리된 웨이퍼, 제 1 절연 물질 층, 정지 층 및 제 2 절연 물질 층의 일 실시예의 단면도;
도 10은 제 2 절연 물질 층, 정지 층 및 제 1 절연 물질 층을 에칭한 후의 사전처리된 웨이퍼, 제 1 절연 물질 층, 정지 층, 및 제 2 절연 물질 층의 일 실시예의 단면도,
도 11은 사전처리된 웨이퍼, 제 1 절연 물질 층, 정지 층, 제 2 절연 물질 층 및 격리 물질 층의 일 실시예의 단면도;
도 12는 격리 물질 층을 에칭한 후의 사전처리된 웨이퍼, 제 1 절연 물질 층, 정지 층, 제 2 절연 물질 층 및 격리 물질 층의 일 실시예의 단면도;
도 13은 확산 배리어 층을 에칭한 후의 사전처리된 웨이퍼, 제 1 절연 물질 층, 정지 층, 제 2 절연 물질 층, 격리 물질 층 및 확산 배리어 층의 일 실시예의 단면도;
도 14는 사전처리된 웨이퍼, 제 1 절연 물질 층, 정지 층, 제 2 절연 물질 층, 격리 물질 층, 확산 배리어 층 및 히터 물질 층의 일 실시예의 단면도;
도 15는 평탄화 이후의 사전처리된 웨이퍼, 제 1 절연 물질 층, 정지 층, 격리 물질 층, 확산 배리어 층, 및 히터 물질 층의 일 실시예의 단면도;
도 16은 사전처리된 웨이퍼, 제 1 절연 물질 층, 정지 층, 격리 물질 층, 확산 배리어 층, 히터 물질 층, 상-변화 물질 층 및 전극 물질 층의 일 실시예의 단면도;
도 17은 전극 물질 층 및 상-변화 물질 층을 에칭한 후의 사전처리된 웨이 퍼, 제 1 절연 물질 층, 정지 층, 격리 물질 층, 확산 배리어 층, 히터 물질 층, 상-변화 물질 층, 제 2 전극 및 마스크 층의 일 실시예의 단면도;
도 18은 본 발명의 또 다른 실시예에 따른 횡방향으로 둘러싸인 확산 배리어 및 격리 물질을 갖는 히터 상-변화 메모리 셀의 단면도;
도 19는 사전처리된 웨이퍼의 일 실시예의 단면도;
도 20은 사전처리된 웨이퍼의 플러그를 에칭한 후의 사전처리된 웨이퍼의 일 실시예의 단면도;
도 21은 플러그의 라이너를 에칭한 후의 사전처리된 웨이퍼의 일 실시예의 단면도;
도 22는 사전처리된 웨이퍼 및 격리 물질 층의 일 실시예의 단면도;
도 23은 격리 물질 층을 에칭한 후의 사전처리된 웨이퍼 및 격리 물질 층의 일 실시예의 단면도;
도 24는 확산 배리어 층을 에칭한 후의 사전처리된 웨이퍼, 격리 물질 층 및 확산 배리어 층의 일 실시예의 단면도;
도 25는 사전처리된 웨이퍼, 격리 물질 층, 확산 배리어 층 및 히터 물질 층의 일 실시예의 단면도;
도 26은 평탄화 후의 사전처리된 웨이퍼, 격리 물질 층, 확산 배리어 층 및 히터 물질 층의 일 실시예의 단면도;
도 27은 사전처리된 웨이퍼, 격리 물질 층, 확산 배리어 층, 히터 물질 층, 상-변화 물질 층 및 전극 물질 층의 일 실시예의 단면도; 및
도 28은 전극 물질 층 및 상-변화 물질 층을 에칭한 후의 사전처리된 웨이퍼, 격리 물질 층, 확산 배리어 층, 히터 물질 층, 상-변화 물질 층, 제 2 전극 및 마스크 층의 일 실시예의 단면도를 예시한다.
다음의 상세한 설명에서는 본 명세서의 일부분을 형성하며, 본 발명이 실행될 수 있는 특정 실시예들이 예시의 방식으로 도시된 첨부한 도면들을 참조한다. 이와 관련하여, "최상부(top)", "저부(bottom)", "전방(front)", "후방(back)", "선두(leading)", "후미(trailing)" 등과 같은 지향성 용어는 설명되는 도면(들)의 방위를 참조하여 사용된다. 본 발명의 실시예들의 구성요소들은 다수의 상이한 방위들로 위치될 수 있으므로, 상기 지향성 용어는 예시의 목적으로 사용되며 제한하려는 것이 아니다. 다른 실시예들이 사용될 수 있으며, 본 발명의 범위를 벗어나지 않고 구조적 또는 논리적 변형들이 행해질 수 있음을 이해하여야 한다. 그러므로, 다음의 상세한 설명은 제한하려는 취지가 아니며, 본 발명의 범위는 첨부된 청구항들에 의해 한정된다.
도 1은 메모리 셀 디바이스(5)의 블록도를 예시한다. 메모리 셀 디바이스(5)는 기록 펄스 생성기(6), 분배 회로(7), 메모리 셀들(8a, 8b, 8c, 8d) 및 감지 증폭기(9)를 포함한다. 일 실시예에서, 메모리 셀들(8a 내지 8d)은 메모리 물질의 비정질 대 결정질 상 변화에 기초한 상-변화 메모리 셀들이다. 일 실시예에서, 기록 펄스 생성기(6)는 분배 회로(7)를 통해 메모리 셀들(8a 내지 8d)에 제어가능하게 지향되는 전류 또는 전압 펄스들을 생성한다. 일 실시예에서, 분배 회로(7)는 메모 리에 전류 또는 전압 펄스들을 제어가능하게 지향시키는 복수의 트랜지스터들이며, 또 다른 실시예에서는 상-변화 메모리 셀들에 인접한 히터들에 전류 또는 전압 펄스들을 제어가능하게 지향시키는 복수의 트랜지스터들이다.
일 실시예에서, 메모리 셀들(8a 내지 8d)은 온도 변화의 영향 하에서 비정질 상태로부터 결정질 상태로, 또는 결정질 상태로부터 비정질 상태로 변화될 수 있는 상-변화 물질로 만들어진다. 이에 따라, 결정 정도(degree of crystallinity)는 비트 값들 "0" 및 "1"로 할당될 수 있는, 메모리 셀 디바이스(5) 내에 데이터를 저장하는 2 이상의 상태들을 정의한다. 메모리 셀들(8a 내지 8d)의 비트 상태들은 그들의 전기 저항률에 있어서 매우 상이하다. 비정질 상태에서, 상-변화 물질은 결정질 상태에서보다 훨씬 더 높은 저항률을 나타낼 것이다. 이러한 방식으로, 감지 증폭기(9)는 특정 메모리 셀(8a 내지 8d)에 할당된 비트 값이 결정될 수 있도록 셀 저항을 판독할 수 있다.
메모리 셀 디바이스(5) 내의 메모리 셀(8a 내지 8d)을 프로그램하기 위하여, 기록 펄스 생성기(6)는 타겟 메모리 셀 내의 상-변화 물질을 가열시키는 전류 또는 전압 펄스를 생성한다. 일 실시예에서, 기록 펄스 생성기(6)는 분배 회로(7)로 공급되고 적절한 타겟 메모리 셀(8a 내지 8d)로 분배되는 적절한 전류 또는 전압 펄스를 생성한다. 전류 또는 전압 펄스 진폭 또는 지속기간은 메모리 셀이 설정되거나 재설정되는지에 따라 제어된다. 일반적으로, 메모리 셀의 "설정" 동작은 타겟 메모리 셀의 상-변화 물질을 그 결정화 온도 이상으로(하지만, 그 용융 온도 이하로) 가열하여, 결정화 상태를 충분히 오래 달성하는 것이다. 일반적으로, 메모리 셀의 "재설정" 동작은 타겟 메모리 셀의 상-변화 물질을 그 용융 온도 이상으로 가열한 다음, 상기 물질을 신속히 퀀칭 냉각(quench cooling)하여, 비정질 상태를 달성하는 것이다.
도 2는 액티브-인-비아(active-in-via) 타입의 예시적인 상-변화 메모리 셀(10)의 단면도를 예시한다. 상-변화 메모리 셀(10)은 제 1 전극(12), 상-변화 물질(14), 제 2 전극(16) 및 절연체 물질(18)을 포함한다. 상 변화 물질(14)은 전류 경로 및 이에 따른 상 변화 물질(14) 내의 상 변화 영역의 위치를 정의하는 절연 물질(18)에 의해 횡방향으로 완전히 에워싸인다. 제 1 전극(12), 및 이에 따른 상-변화 물질(14)로의 전류 또는 전압의 인가를 제어하여, 상-변화 물질(14)을 설정 및 재설정하기 위해, 활성 디바이스, 예를 들어 트랜지스터 또는 다이오드와 같은 선택 디바이스가 제 1 전극(12)에 커플링될 수 있다.
이러한 방식으로, 상-변화 메모리 셀(10)의 설정 동작 시, 설정 전류 또는 전압 펄스가 상-변화 물질(14)로 선택적으로 인에이블(enable)됨에 따라, 상기 물질을 그 결정화 온도 이상으로(하지만, 그 용융 온도 이하로) 가열한다. 이러한 방식으로, 상-변화 물질(14)은 상기 설정 동작 시 그 결정화 상태에 도달한다. 상-변화 메모리 셀(10)의 재설정 동작 시, 재설정 전류 및/또는 전압 펄스가 선택 디바이스에 의해 선택적으로 인에이블되고, 제 1 전극(12)을 통해 상-변화 물질(14)로 보내진다. 상기 재설정 전류 또는 전압은 상-변화 물질(14)을 그 용융 온도 이상으로 신속히 가열시킨 후, 상-변화 물질(14)이 신속히 퀀칭 냉각됨에 따라, 그 결정질 상태를 달성한다.
재설정 동작 시, 상-변화 물질(14)은 통상적으로 상-변화 물질(14)의 열적 자기-격리(thermal self-isolation)로 인해 상기 셀의 중심부로부터 상들을 가열하고 변화시키기(용융시키기) 시작한다. 하지만, 생성된 열은 통상적으로 실리콘 이산화물과 같은 절연체 물질인 절연체 물질(18) 안으로 확산될 수도 있다. 따라서, 상기 중심부의 과도한 과열을 회피하는 낮은 전력 재설정 동작에서는 불완전한 용융으로 인해 상-변화 물질(14)의 에지에 결정질 상태로 남아 있는 결정질의 링-형상 부피(volume)가 존재한다. 도 3에는 상-변화 물질(14) 내의 충분히 용융된 영역(20)을 둘러싸는 이러한 불완전하게 용융된 영역(22)이 예시된다. 이러한 구성에서 재설정에 후속하여 행해진 판독 동작은 상기 영역(22) 내에 낮은 저항 션트 전류 경로(low resistance shunt current path)들을 제공한다. 이는 높은 저항 상태에서 감지 증폭기(9)에 의해 검출된 판독 신호를 차단할 것이다.
도 4는 본 발명의 일 실시예에 따른 예시적인 상-변화 메모리 셀(30)의 단면도를 예시한다. 상-변화 메모리 셀(30)은 제 1 전극(32), 상-변화 물질(34), 제 2 전극(36) 및 절연체 물질(38)을 포함한다. 또한, 상-변화 메모리 셀(30)은 상-변화 물질(34)에 인접한 격리 물질(40)을 포함한다. 일 실시예에서, 격리 물질(40)은 낮은 열 전도도/확산도(diffusivity)를 갖도록 선택됨에 따라, 상-변화 물질(34)의 에지들로부터의 열 누설을 감소시킨다.
일 실시예에서, 상-변화 메모리 셀(30)은 액티브-인-비아(AIV)이고, 재설정 펄스는 통상적으로 중심부로부터 상-변화 물질(34)을 용융하기 시작하여, 그 후 용융 면(melting front)이 바깥쪽으로 이동한다. 상-변화 메모리 셀(30)의 일 실시예 에서, 격리 물질(40)은 그 외측 에지에서 상-변화 물질(34)을 둘러싼다. 이는 둘러싸인 격리 물질(40)에 의해 제공된 개선된 단열(thermal insulation)로 인해 상-변화 물질(34)의 에지로부터의 열 누설을 감소시킨다. 이러한 방식으로, 상-변화 메모리 디바이스(10)와 달리, 낮은 전력 재설정 동작 시의 상-변화 물질(34)의 용융은 그 모든 에지 방향으로 진행하도록 의도됨에 따라, 이전의 실시예에서 발견된 결정질의 링-형상 부피를 회피한다.
상-변화 물질(34)의 최외각 부분들이 용융(및, 이후 퀀칭 냉각 시 비정질화)되기 때문에, 전체 셀 저항은 훨씬 높을 것이며, 재설정 이후에 행해진 판독 동작은 감지 증폭기(9)에 의해 검출된 큰 판독 신호들을 제공한다. 이러한 방식으로, 재설정 동작들 동안에 적절한 판독 마진들을 달성하는데 있어서 더 낮은 입력 전력이 요구된다. 이는 격리 물질(40)이 없는 셀에 비해 재설정 펄스 신호를 낮추는 한편, 큰 판독 신호들을 유도하는 전체 셀 단면의 스위칭을 여전히 유지하게 한다. 축적된(scaled) 상 변화 메모리 셀의 풋프린트(footprint)가 재설정 동작 시 전류를 구동하는데 요구되는 선택 디바이스의 폭(및, 이에 따른 면적)에 의해 우월하게(predominately) 결정되기 때문에, 이러한 전력 감소는 곧 바로 더 작은 셀 크기로 전환된다.
상-변화 메모리 셀(30)은 본 발명에 따른 몇몇 방식들로 제조될 수 있다. 예를 들어, 상-변화 물질(34)이 증착되고, 그 후 에칭되며, 그 후 상-변화 물질(34)의 에지들과 인접하여 격리 물질(40)이 형성된다. 또한, 격리 물질(40) 층이 먼저 증착될 수 있으며, 그 후 상기 격리 물질(40) 층 내에 비아가 에칭될 수 있다. 그 후, 상-변화 물질(34)은 격리 물질(40) 층 내의 비아 내에 증착될 수 있다.
도 5는 본 발명의 또 다른 실시예에 따른 예시적인 상-변화 메모리 셀(30)의 단면도를 예시한다. 상-변화 메모리 셀(30)은 제 1 전극(32), 상-변화 물질(34), 제 2 전극(36) 및 절연체 물질(38)을 포함한다. 또한, 상-변화 메모리 셀(30)은 상-변화 물질(34)에 인접한 격리 물질(40)을 포함한다. 여기서, 격리 물질(40)은 상-변화 물질(34)에만 바로 인접하여 배치되며, 낮은 열 전도도를 갖도록 선택된다. 따라서, 이 실시예에서는 더 적은 격리 물질(40)이 사용되지만, 그럼에도 불구하고 상-변화 물질(34)의 에지들로부터의 열 누설이 효과적으로 감소된다. 이러한 방식으로, 충분한 재설정 동작들을 위해 요구되는 온도 증가를 달성하는데 있어서 더 적은 추가 입력 전력이 요구된다. 또한, 이 실시예에서는 제조 공정 시 화학적 기계적 폴리싱에 대한 기계적 안정성이 개선된다.
도 6은 판독 동작 시 3 개의 예시적인 상-변화 메모리 셀들에 대한 재설정 펄스 전압 및 전류의 함수로서 얻어진 셀 저항을 플롯팅한 그래프를 도시한다. 상 변화 셀의 중심부에서의 용융 시작점(onset)은 점선의 수직 라인으로 표시되어 있다. 도 6의 라인(70)은 상-변화 물질이 절연 물질인 실리콘 이산화물에 의해 둘러싸인 상-변화 메모리 셀의 특성을 예시한다. 여기서, 약 1.0 V 내지 1.5 V의 낮은 전력 재설정 동안에, 상기 셀은 급격한(sharp) 스위칭 특성들을 나타내지 않으며, 그 대신에 비교적 낮은 판독 저항을 갖는 긴 지연 상(long lag phase)을 나타낸다. 이는 상 변화 물질의 외측 에지에서 높은 도전성 연결을 유도하는 이전에 설명된 상기 셀의 상 변화 물질의 부분 용융으로 인한 것이다.
도 6의 라인(60)은 상-변화 물질이 다공성 산화물과 같은 비교적 낮은 유전 상수("낮은-k")를 갖는 단열 물질에 의해 둘러싸인 상-변화 메모리 셀의 특성을 예시한다. 여기서, 재설정 동안에 판독 저항은 라인(70)보다 개선된 스위칭 특성을 나타내며, 비교적 높은 판독 저항을 갖는 더 짧은 지연 상을 나타낸다.
도 6의 라인(50)은 상-변화 물질이 에어로젤(Aerogel)과 같은 비교적 낮은-k를 갖는 단열 물질에 의해 둘러싸인 상-변화 메모리 셀의 특성을 예시한다. 여기서, 재설정 동안에 판독 저항은 라인(60)보다 개선되고 급격한 스위칭 특성을 나타내며, 라인(70)의 지연 상은 실제적으로 제거된다. 판독 저항은 몇 자리수(order) 범위의 급격한 전이를 예시한다.
일 실시예에서, 격리 물질(40)은 0.1 내지 0.8 W/(mK) 사이의 열 전도도를 갖는 다공성 산화물 필름과 같은 양호한 단열체 유전 물질이다. 일 실시예에서, 격리 물질(40)은 약 0.12 내지 0.18 W/mK의 열 전도도를 갖는 에어로젤 물질과 같은 유전 물질일 수 있으며, 또 다른 실시예에서는 약 0.13 내지 0.17 W/mK의 열 전도도를 갖는 필크(Philk)와 같은 템플레이트된(templated) 다공성 산화물 유전체일 수 있다.
상-변화 물질(34)은 본 발명에 따른 다양한 물질들로 구성될 수 있다. 일반적으로, 이러한 물질로는 주기율표의 IV 족으로부터 1 이상의 원소들을 포함하는 칼코게나이드 합금들이 유용하다. 일 실시예에서, 메모리 셀(30)의 상-변화 물질(34)은 GeSbTe 또는 AgInSbTe와 같은 칼코게나이드 화합물 물질로 구성된다. 또 다른 실시예에서, 상 변화 물질은 GeSb, GaSb 또는 GeGaSb와 같이 칼코겐이 없을 수 있다.
상기 언급된 낮은-k 유전 물질들이 이러한 타입의 상-변화 물질들(34)에 대한 격리 물질(40)로서 기능하지만, 비교적 더 높은 온도들에서 동작될 수 있는 상이한 타입의 상-변화 물질들에 다른 낮은-k 유전체들이 사용될 수도 있다. 이러한 낮은-k 유전 물질들은 SiLK, Coral, LDK-5109, Orion®2.2, CF-Polymer 등을 포함한다.
상-변화 메모리 셀 내의 상-변화 물질을 둘러싸는 낮은-k 유전 물질의 사용은 상-변화 물질을 둘러싸는 낮은-k 유전 물질이 없는 상-변화 셀에 비해 재설정 펄스 전력(전류 및/또는 전압)을 낮추는 한편, 큰 판독 신호들을 유도하는 전체 셀 단면의 스위칭을 여전히 유지하게 한다. 이는 감소된 상-변화 메모리 셀 크기 및 이에 따른 칩 크기를 허용하고, 감소된 칩 밀도를 허용한다.
도 7 내지 도 28은 상-변화 메모리 셀을 제조하는 2 개의 실시예들을 예시한다. 도 7 내지 도 17 및 도 18 내지 도 28은 히터 상-변화 메모리 셀을 제조하는 실시예들을 예시한다. 통상적인 히터 상-변화 메모리 셀들은 도 3을 참조하여 이전에 설명된 상-변화 메모리 셀(10)과 유사하게 기능한다. 상-변화 물질의 중심부의 과도한 과열을 회피하는 낮은 전력 재설정 동작에서는 불완전한 용융으로 인해 결정질 상태로 남아 있는 히터와 접촉하는 상-변화 물질의 에지에 결정질 부피가 존재한다. 이러한 구성에서 재설정에 후속하여 행해진 판독 동작은 높은 저항 상태에서 감지 증폭기에 의해 검출된 판독 신호를 차단하는 낮은 저항 션트 전류 경로들을 제공한다.
도 7은 본 발명의 또 다른 실시예에 따른 히터 상-변화 메모리 셀(31)의 단면도의 일 실시예를 예시한다. 히터 상-변화 메모리 셀(31)은 제 1 전극(32), 상-변화 물질(34), 제 2 전극(36) 및 절연 물질(38)을 포함한다. 또한, 히터 상-변화 메모리 셀(31)은 정지 층(48), 상기 제 1 전극(32)과 상기 상-변화 물질(34)과 접촉하고 그 사이에 배치된 히터(49), 상기 히터(49)에 인접한 선택적인 확산 배리어(42) 및 상기 선택적인 확산 배리어(42)에 인접한 격리 물질(40)을 포함한다. 다른 실시예들에서는 확산 배리어(42)가 제외된다. 상-변화 물질(34)은 데이터 비트를 저장하는 저장 위치를 제공한다.
확산 배리어(42)는 격리 물질(40) 안으로의 히터(49) 물질의 확산을 방지한다. 일 실시예에서, 확산 배리어(42)는 SiN 또는 다른 적절한 배리어 물질을 포함한다. 일 실시예에서, 격리 물질(40)은 낮은 열 전도도/확산도를 갖도록 선택됨에 따라, 히터(49) 근처의 상-변화 물질(34)의 에지들로부터의 열 누설을 감소시킨다. 일 실시예에서, 히터 상-변화 메모리 셀(31)은 격리된 히터 상-변화 메모리 셀이다. 히터 메모리 셀(31)의 이 실시예를 제조하는 공정은 다음의 도 8 내지 도 17에 예시된다.
도 8은 사전처리된 웨이퍼(39)의 일 실시예의 단면도를 예시한다. 사전처리된 웨이퍼(39)는 절연 물질(38), 제 1 전극(32) 및 하부 웨이퍼 층들(도시되지 않음)을 포함한다. 일 실시예에서, 제 1 전극(32)은 텅스텐 플러그, 구리 플러그 또는 다른 적절한 전극이다.
도 9는 사전처리된 웨이퍼(39), 제 1 절연 물질 층(38a), 정지 층(48a) 및 제 2 절연 물질 층(38b)의 일 실시예의 단면도를 예시한다. 사전처리된 웨이퍼(29) 상으로의 SiO2, FSG(Flourinated Silica Glass) 또는 다른 적절한 물질의 평면 증착(planar deposition)은 제 1 절연 물질 층(38a)을 제공한다. 일 실시예에서, 제 1 절연 물질 층(38a)은 사전처리된 웨이퍼(39)의 절연 물질(38)과 동일한 물질을 포함함에 따라, 사전처리된 웨이퍼(39)의 절연 물질(38)과 제 1 절연 물질 층(38a)이 화합된다. 제 1 절연 물질 층(38a) 상으로의 SiN 또는 다른 적절한 물질의 평면 증착은 정지 층(48a)을 제공한다. 상기 정지 층(48a) 상으로의 SiO2, FSG 또는 다른 적절한 물질의 평면 증착은 제 2 절연 물질 층(38b)을 제공한다. 제 1 절연 물질 층(38a), 정지 층(48a) 및 제 2 절연 물질 층(38b)은 CVD, ALD, MOCVD, PVD, JVP 또는 다른 적절한 증착 기술을 이용하여 증착된다.
도 10은 제 1 절연 물질 층(38a), 정지 층(48a) 및 제 2 절연 물질 층(38b)을 에칭한 후의 사전처리된 웨이퍼(39), 제 1 절연 물질 층(38c), 정지 층(48) 및 제 2 절연 물질 층(38d)의 일 실시예의 단면도를 예시한다. 마스크 층(도시되지 않음)에 의해 차단되지 않은 제 1 절연 물질 층(38a), 정지 층(48a) 및 제 2 절연 물질 층(38b)의 부분들은 비아를 형성하도록 에칭됨에 따라, 제 1 전극(32)을 노출시키고, 제 1 절연 물질 층(38c), 정지 층(48) 및 제 2 절연 물질 층(38d)을 제공한다. 일 실시예에서, 비아는 제 1 전극(32)의 거의 중심부 위에 배치된다.
도 11은 사전처리된 웨이퍼(39), 제 1 절연 물질 층(38c), 정지 층(48), 제 2 절연 물질 층(38d) 및 격리 물질 층(40a)의 일 실시예의 단면도를 예시한다. 격 리 물질 층(40a)은 CVD, ALD, MOCVD, PVD, JVP 또는 다른 적절한 증착 기술을 이용하여 제 1 절연 물질 층(38c), 정지 층(48), 제 2 절연 물질 층(38d) 및 사전처리된 웨이퍼(39)의 노출된 부분들 위에 낮은 열 전도도/확산도를 갖는 물질을 정각으로(conformally) 증착함으로써 제공된다.
도 12는 격리 물질 층(40a)을 에칭한 후의 사전처리된 웨이퍼(39), 제 1 절연 물질 층(38c), 정지 층(48), 제 2 절연 물질 층(38d) 및 격리 물질 층(40b)의 일 실시예의 단면도를 예시한다. 격리 물질을 제거하고, 제 1 전극(32) 및 제 2 절연 물질 층(38d)을 노출시켜, 격리 물질 층(40b)을 제공하기 위해 비등방성 백 에칭(anisotropic back etch) 또는 다른 적절한 방법이 사용된다.
도 13은 선택적인 확산 배리어 층을 에칭한 후의 사전처리된 웨이퍼(39), 제 1 절연 물질 층(38a), 정지 층(48), 제 2 절연 물질 층(38b), 격리 물질 층(40b) 및 선택적인 확산 배리어 층(42a)의 일 실시예의 단면도를 예시한다. 다른 실시예들에서는 확산 배리어 층(42a)이 제외된다. 확산 배리어 층(42a)은 CVD, ALD, MOCVD, PVD, JVP 또는 다른 적절한 증착 기술을 이용하여 사전처리된 웨이퍼(39), 격리 물질 층(40b) 및 제 2 절연 물질 층(38d)의 노출된 부분들 위에 SiN 또는 다른 적절한 배리어 물질을 정각으로 증착함으로써 제공된다. 확산 배리어 물질을 제거하고, 제 1 전극(32) 및 제 2 절연 물질 층(38d)을 노출시키기 위해 비등방성 백 에칭 또는 다른 적절한 방법이 사용된다.
도 14는 사전처리된 웨이퍼(39), 제 1 절연 물질 층(38c), 정지 층(48), 제 2 절연 물질 층(38d), 격리 물질 층(40b), 확산 배리어 층(42a) 및 히터 물질 층(49a)의 일 실시예의 단면도를 예시한다. TiN, TaN 또는 다른 적절한 히터 물질과 같은 히터 물질이 제 2 절연 물질 층(38d), 확산 배리어 층(42a) 및 제 1 전극(32)의 노출된 부분들 위에 증착되어, 히터 물질 층(49a)을 제공한다. 히터 물질 층(49a)은 CVD, ALD, MOCVD, PVD, JVP 또는 다른 적절한 증착 기술을 이용하여 증착된다.
도 15는 히터 물질 층(49a), 제 2 절연 물질 층(38d), 격리 물질 층(40b) 및 확산 배리어 층(42a)의 평탄화 후의 사전처리된 웨이퍼(39), 제 1 절연 물질 층(38c), 정지 층(48), 격리 물질 층(40), 확산 배리어 층(42) 및 히터 물질 층(49)의 일 실시예의 단면도를 예시한다. 히터 물질 층(49a), 제 2 절연 물질 층(38d), 격리 물질 층(40b) 및 확산 배리어 층(42a)은 정지 층(48)까지 평탄화되어, 히터 물질 층(49), 확산 배리어 층(42) 및 격리 물질 층(40)을 제공한다. 히터 물질 층(49a), 제 2 절연 물질 층(38d), 격리 물질 층(40b) 및 확산 배리어 층(42a)은 CMP 또는 다른 적절한 평탄화 기술을 이용하여 평탄화된다.
도 16은 사전처리된 웨이퍼(39), 제 1 절연 물질 층(38c), 정지 층(48), 격리 물질 층(40), 확산 배리어 층(42), 히터 물질 층(49), 상-변화 물질 층(34a) 및 전극 물질 층(36a)의 일 실시예의 단면도를 예시한다. 정지 층(48), 격리 물질 층(40), 확산 배리어 층(42) 및 히터 물질 층(49) 상으로의 칼코게나이드 화합물 물질 또는 다른 적절한 상-변화 물질과 같은 상-변화 물질의 평면 증착은 상-변화 물질 층(34a)을 제공한다. 상-변화 물질 층(34a) 상으로의 TiN, TaN 또는 다른 적절한 전극 물질과 같은 전극 물질의 평면 증착은 전극 물질 층(36a)을 제공한다. 상-변화 물질 층(34a) 및 제 2 전극 물질 층(36a)은 CVD, ALD, MOCVD, PVD, JVP 또는 다른 적절한 증착 기술을 이용하여 증착된다.
도 17은 전극 물질 층(36a) 및 상-변화 물질 층(34a)을 에칭한 후의 사전처리된 웨이퍼(39), 제 1 절연 물질 층(38c), 정지 층(48), 격리 물질 층(40), 확산 배리어 층(42), 히터 물질 층(49), 상-변화 물질 층(34), 제 2 전극(36) 및 마스크 층(46)의 일 실시예의 단면도를 예시한다. 마스크 층(46)에 의해 차단되지 않은 상-변화 물질 층(34a) 및 전극 물질 층(36a)의 부분들은 건식 에칭 또는 다른 적절한 에칭으로 에칭되어, 상-변화 물질 층(34) 및 제 2 전극(36)을 제공한다. 에칭 후, 마스크 층(46)은 포토레지스트 스트립핑 방법(photoresist stripping method)을 이용하여 제거된다. 그 후, 추가 절연 물질(38)이 상-변화 물질(34) 및 제 2 전극(36) 주위에 증착되어, 도 7에 예시된 바와 같은 히터 상-변화 메모리 셀(31)을 제공한다.
도 18은 본 발명의 또 다른 실시예에 따른 횡방향으로 둘러싸인 확산 배리어(42) 및 격리 물질(40)을 갖는 히터 상-변화 메모리 셀(31)의 단면도의 일 실시예를 예시한다. 히터 상-변화 메모리 셀(31)은 라이너(33)를 갖는 제 1 전극(32), 상-변화 물질(34), 제 2 전극(36) 및 절연 물질(38)을 포함한다. 또한, 히터 상-변화 메모리 셀(31)은 상기 전극(32) 및 상기 상-변화 물질(34)과 접촉하고 그 사이에 배치된 히터(49), 상기 히터(49)에 인접한 선택적인 확산 배리어(42) 및 상기 선택적인 확산 배리어(42)에 인접한 격리 물질(40)을 포함한다. 다른 실시예들에서는 확산 배리어(42)가 제외된다. 상-변화 물질(34)은 데이터 비트를 저장하는 저장 위치를 제공한다.
확산 배리어(42)는 격리 물질(40) 안으로의 히터(49) 물질의 확산을 방지한다. 일 실시예에서, 확산 배리어(42)는 SiN 또는 다른 적절한 배리어 물질을 포함한다. 일 실시예에서, 격리 물질(40)은 낮은 열 전도도/확산도를 갖도록 선택됨에 따라, 히터(49) 근처의 상-변화 물질(34)의 에지들로부터의 열 누설을 감소시킨다. 일 실시예에서, 히터 상-변화 메모리 셀(31)은 격리된 플러그 리세스(plug recess) 상-변화 메모리 셀이다. 히터 메모리 셀(31)의 이 실시예를 제조하는 공정은 다음의 도 19 내지 도 28에 예시된다.
도 19는 사전처리된 웨이퍼(39)의 일 실시예의 단면도를 예시한다. 사전처리된 웨이퍼(39)는 절연 물질(38), 라이너(33)를 갖는 제 1 전극(32) 및 하부 웨이퍼 층들(도시되지 않음)을 포함한다. 일 실시예에서, 제 1 전극(32)은 텅스텐 플러그, 구리 플러그 또는 다른 적절한 전극이며, 라이너(33)는 TiN 또는 다른 적절한 라이너 물질을 포함한다.
도 20은 제 1 전극(32)을 에칭한 후의 사전처리된 웨이퍼(39)의 일 실시예의 단면도를 예시한다. 일 실시예에서는 제 1 전극(32)을 에칭하여, 사전처리된 웨이퍼(39) 내에 리세스를 형성하기 위해, 반응성 이온 에칭(RIE) 또는 다른 적절한 에칭이 사용된다.
도 21은 제 1 전극(32)의 라이너(33)를 에칭한 후의 사전처리된 웨이퍼(39)의 일 실시예의 단면도를 예시한다. 일 실시예에서는 제 1 전극(32)의 최상부까지 라이너(33)를 에칭하기 위해 습식 에칭 또는 다른 적절한 에칭이 사용된다. 또 다 른 실시예에서는 단일 단계에서 제 1 전극(32) 및 라이너(33)를 에칭하여, 사전처리된 웨이퍼(39) 내에 후퇴부를 형성하기 위해 단일 에칭이 사용된다.
도 22는 사전처리된 웨이퍼(39) 및 격리 물질 층(40a)의 일 실시예의 단면도를 예시한다. 격리 물질 층(40a)은 CVD, ALD, MOCVD, PVD, JVP 또는 다른 적절한 증착 기술을 이용하여 사전처리된 웨이퍼(39)의 노출된 부분들 위에 낮은 열 전도도/확산도를 갖는 물질을 정각으로 증착함으로써 제공된다.
도 23은 격리 물질 층(40a)을 에칭한 후의 사전처리된 웨이퍼(39) 및 격리 물질 층(40b)의 일 실시예의 단면도를 예시한다. 격리 물질을 제거하고, 사전처리된 웨이퍼(39)의 최상부 및 제 1 전극(32)을 노출시켜, 격리 물질 층(40b)을 제공하기 위해, 비등방성 백 에칭 또는 다른 적절한 방법이 사용된다.
도 24는 선택적인 확산 배리어 층을 에칭한 후의 사전처리된 웨이퍼(39), 격리 물질 층(40b) 및 선택적인 확산 배리어 층(42a)의 일 실시예의 단면도를 예시한다. 다른 실시예들에서는 확산 배리어 층(42a)이 제외된다. 확산 배리어 층(42a)은 CVD, ALD, MOCVD, PVD, JVP 또는 다른 적절한 증착 기술을 이용하여 사전처리된 웨이퍼(39) 및 격리 물질 층(40b)의 노출된 부분들 위에 SiN 또는 다른 적절한 배리어 물질을 정각으로 증착함으로써 제공된다. 확산 배리어 층을 제거하고, 사전처리된 웨이퍼(39)의 최상부 및 제 1 전극(32)을 노출시키기 위해, 비등방성 백 에칭 또는 다른 적절한 방법이 사용된다.
도 25는 사전처리된 웨이퍼(39), 격리 물질 층(40b), 확산 배리어 층(42a) 및 히터 물질 층(49a)의 일 실시예의 단면도를 예시한다. TiN, TaN 또는 다른 적절 한 히터 물질과 같은 히터 물질이 히터 물질 층(49a)을 제공하기 위해 사전처리된 웨이퍼(39) 및 확산 배리어 층(42a)의 노출된 부분들 위에 증착된다. 히터 물질 층(49a)은 CVD, ALD, MOCVD, PVD, JVP 또는 다른 적절한 증착 기술을 이용하여 증착된다.
도 26은 히터 물질 층(49a), 사전처리된 웨이퍼(39), 격리 물질 층(40b) 및확산 배리어 층(42a)을 평탄화한 후의 사전처리된 웨이퍼(39), 격리 물질 층(40), 확산 배리어 층(42) 및 히터 물질 층(49)의 일 실시예의 단면도를 예시한다. 히터 물질 층(49a), 사전처리된 웨이퍼(39), 격리 물질 층(40b) 및 확산 배리어 층(42a)은 히터 물질 층(49), 확산 배리어 층(42) 및 격리 물질 층(40)을 제공하기 위해 평탄화된다. 히터 물질 층(49a), 격리 물질 층(40b) 및 확산 배리어 층(42a)은 CMP 또는 다른 적절한 평탄화 기술을 이용하여 평탄화된다.
도 27은 사전처리된 웨이퍼(39), 격리 물질 층(40), 확산 배리어 층(42), 히터 물질 층(49), 상-변화 물질 층(34a) 및 전극 물질 층(36a)의 일 실시예의 단면도를 예시한다. 사전처리된 웨이퍼(39), 격리 물질 층(40), 확산 배리어 층(42) 및 히터 물질 층(49) 상으로의 칼코게나이드 화합물 물질 또는 다른 적절한 상-변화 물질과 같은 상-변화 물질의 평면 증착은 상-변화 물질 층(34a)을 제공한다. 상-변화 물질 층(34a) 상으로의 TiN, TaN 또는 다른 적절한 전극 물질과 같은 전극 물질의 평면 증착은 전극 물질 층(36a)을 제공한다. 상-변화 물질 층(34a) 및 전극 물질 층(36a)은 CVD, ALD, MOCVD, PVD, JVP 또는 다른 적절한 증착 기술을 이용하여 증착된다.
도 28은 상-변화 물질 층(34a) 및 전극 물질 층(36a)을 에칭한 후의 사전처리된 웨이퍼(39), 격리 물질 층(40), 확산 배리어 층(42), 히터 물질 층(49), 상-변화 물질 층(34), 제 2 전극(36) 및 마스크 층(46)의 일 실시예의 단면도를 예시한다. 마스크 층(46)에 의해 차단되지 않은 상-변화 물질 층(34a) 및 전극 물질 층(36a)의 부분들은 건식 에칭 또는 다른 적절한 에칭으로 에칭되어, 상-변화 물질 층(34) 및 제 2 전극(36)을 제공한다. 에칭 후, 마스크 층(46)은 포토레지스트 스트립핑 방법을 이용하여 제거된다. 그 후, 제 2 전극(36) 및 상-변화 물질(34) 주위에 추가 절연 물질(38)이 증착되어, 도 18에 예시된 히터 상-변화 메모리 셀(31)을 제공한다.
본 명세서에서는 특정 실시예들이 예시되고 서술되었으나, 당업자라면 본 발명의 범위를 벗어나지 않고 다양한 대안적인 및/또는 균등한 구현예들이 도시되고 설명된 상기 특정 실시예들을 대체할 수 있다는 것을 이해할 것이다. 본 출원서는 본 명세서에서 개시된 특정 실시예들의 어떠한 응용예 및 변형예들도 포괄하도록 의도된다. 그러므로, 본 발명은 오직 청구항과 그 균등론에 의해서만 제한되어야 한다.

Claims (37)

  1. 메모리 셀 디바이스에 있어서,
    제 1 전극;
    상기 제 1 전극에 인접한 히터;
    상기 히터에 인접한 상-변화 물질;
    상기 상-변화 물질에 인접한 제 2 전극; 및
    상기 상-변화 물질을 열적으로 격리시키는(thermally isolating) 상기 상-변화 물질에 인접한 격리 물질을 포함하는 것을 특징으로 하는 메모리 셀 디바이스.
  2. 제 1 항에 있어서,
    상기 격리 물질 안으로 히터 물질의 확산을 방지하기 위해, 상기 격리 물질 및 상기 히터에 인접한 확산 배리어(diffusion barrier)를 더 포함하는 것을 특징으로 하는 메모리 셀 디바이스.
  3. 제 2 항에 있어서,
    상기 확산 배리어는 SiN을 포함하는 것을 특징으로 하는 메모리 셀 디바이스.
  4. 제 1 항에 있어서,
    상기 상-변화 물질은 칼코게나이드(chalcogenide)를 포함하는 것을 특징으로 하는 메모리 셀 디바이스.
  5. 제 1 항에 있어서,
    상기 격리 물질은 상기 상-변화 물질로부터의 열 누설(heat leakage)을 제한하는 유전 물질을 포함하는 것을 특징으로 하는 메모리 셀 디바이스.
  6. 제 5 항에 있어서,
    상기 유전 물질은 0.1 내지 0.8 W/mK 사이의 열 전도도를 갖는 다공성 산화물 필름(porous oxide film)을 포함하는 것을 특징으로 하는 메모리 셀 디바이스.
  7. 제 5 항에 있어서,
    상기 유전 물질은 에어로젤(Aerogel), 필크(Philk), SiLK, Coral, LDK-5109, Orion® 2.2, 및 CF-Polymer 중 하나를 포함하는 것을 특징으로 하는 메모리 셀 디바이스.
  8. 메모리 셀 디바이스에 있어서,
    제 1 전극;
    상기 제 1 전극에 인접한 히터;
    상기 히터에 인접한 상-변화 물질;
    상기 상-변화 물질에 인접한 제 2 전극; 및
    상기 상-변화 물질을 열적으로 격리시키는 상기 상-변화 물질에 인접한 수단을 포함하는 것을 특징으로 하는 메모리 셀 디바이스.
  9. 메모리 셀 디바이스를 제조하는 방법에 있어서,
    제 1 전극을 갖는 사전처리된 웨이퍼를 제공하는 단계;
    상기 사전처리된 웨이퍼에 인접한 제 1 절연 물질 층을 증착하는 단계;
    상기 제 1 절연 물질 층에 인접한 정지 층을 증착하는 단계;
    상기 정지 층에 인접한 제 2 절연 물질 층을 증착하는 단계;
    상기 제 1 전극의 일부분을 노출시키기 위해, 상기 제 1 절연 물질 층, 상기 정지 층 및 상기 제 2 절연 물질 층을 관통하는 비아(via)를 에칭하는 단계;
    상기 비아의 측면들 상에 격리 물질을 증착하는 단계;
    상기 비아 내에 격리 물질의 측벽들을 형성하기 위해, 상기 격리 물질을 에칭하는 단계;
    상기 비아 내에 히터 물질을 증착하는 단계;
    상기 정지 층까지 평탄화하는 단계;
    상기 정지 층, 상기 격리 물질 및 상기 히터 물질의 노출된 부분들에 인접한 상-변화 물질 층을 증착하는 단계;
    상기 상-변화 물질 층에 인접한 전극 물질 층을 증착하는 단계; 및
    제 2 전극 및 저장 위치를 형성하기 위해, 상기 전극 물질 층 및 상기 상-변 화 물질 층을 에칭하는 단계를 포함하는 것을 특징으로 하는 메모리 셀 디바이스를 제조하는 방법.
  10. 제 9 항에 있어서,
    상기 격리 물질 안으로 상기 히터 물질의 확산을 방지하기 위해, 상기 격리 물질의 측벽들에 인접한 확산 배리어를 증착하는 단계를 더 포함하는 것을 특징으로 하는 메모리 셀 디바이스를 제조하는 방법.
  11. 제 10 항에 있어서,
    상기 확산 배리어를 증착하는 단계는 SiN을 증착하는 단계를 포함하는 것을 특징으로 하는 메모리 셀 디바이스를 제조하는 방법.
  12. 제 9 항에 있어서,
    상기 사전처리된 웨이퍼를 제조하는 단계는 텅스텐 플러그를 포함하는 사전처리된 웨이퍼를 제공하는 단계를 포함하는 것을 특징으로 하는 메모리 셀 디바이스를 제조하는 방법.
  13. 제 9 항에 있어서,
    상기 사전처리된 웨이퍼를 제공하는 단계는 구리 플러그를 포함하는 사전처리된 웨이퍼를 제공하는 단계를 포함하는 것을 특징으로 하는 메모리 셀 디바이스 를 제조하는 방법.
  14. 제 9 항에 있어서,
    상기 제 1 절연 물질 층을 증착하는 단계는 SiO2 층 및 FSG(fluorinated silica glass) 층 중 하나를 증착하는 단계를 포함하는 것을 특징으로 하는 메모리 셀 디바이스를 제조하는 방법.
  15. 제 9 항에 있어서,
    상기 정지 층을 증착하는 단계는 SiN 층을 증착하는 단계를 포함하는 것을 특징으로 하는 메모리 셀 디바이스를 제조하는 방법.
  16. 제 9 항에 있어서,
    상기 제 2 절연 층을 증착하는 단계는 SiO2 층 및 FSG 층 중 하나를 증착하는 단계를 포함하는 것을 특징으로 하는 메모리 셀 디바이스를 제조하는 방법.
  17. 제 9 항에 있어서,
    상기 격리 물질을 증착하는 단계는 상기 상-변화 물질로부터의 열 누설을 제한하는 유전 물질을 증착하는 단계를 포함하는 것을 특징으로 하는 메모리 셀 디바이스를 제조하는 방법.
  18. 제 17 항에 있어서,
    상기 유전 물질을 증착하는 단계는 0.1 내지 0.8 W/mK 사이의 열 전도도를 갖는 다공성 산화물 필름을 증착하는 단계를 포함하는 것을 특징으로 하는 메모리 셀 디바이스를 제조하는 방법.
  19. 제 17 항에 있어서,
    상기 유전 물질을 증착하는 단계는 에어로젤, 필크, SiLK, Coral, LDK-5109, Orion® 2.2, 및 CF-Polymer 중 하나를 증착하는 단계를 포함하는 것을 특징으로 하는 메모리 셀 디바이스를 제조하는 방법.
  20. 제 9 항에 있어서,
    상기 비아 내에 히터 물질을 증착하는 단계는 TiN 및 TaN 중 하나를 증착하는 단계를 포함하는 것을 특징으로 하는 메모리 셀 디바이스를 제조하는 방법.
  21. 제 9 항에 있어서,
    상기 정지 층까지 평탄화하는 단계는 상기 정지 층까지 화학적 기계적 폴리싱하는 단계를 포함하는 것을 특징으로 하는 메모리 셀 디바이스를 제조하는 방법.
  22. 제 9 항에 있어서,
    상기 상-변화 물질 층을 증착하는 단계는 칼코게나이드 물질 층을 증착하는 단계를 포함하는 것을 특징으로 하는 메모리 셀 디바이스를 제조하는 방법.
  23. 제 9 항에 있어서,
    상기 제 2 전극 및 상기 저장 위치에 인접한 절연 물질을 증착하는 단계를 더 포함하는 것을 특징으로 하는 메모리 셀 디바이스를 제조하는 방법.
  24. 제 23 항에 있어서,
    상기 절연 물질을 증착하는 단계는 SiO2 및 FSG 중 하나를 증착하는 단계를 포함하는 것을 특징으로 하는 메모리 셀 디바이스를 제조하는 방법.
  25. 메모리 셀 디바이스를 제조하는 방법에 있어서,
    제 1 전극을 갖는 사전처리된 웨이퍼를 제공하는 단계;
    리세스(recess)를 형성하기 위해 제 1 전극을 에칭하는 단계;
    상기 리세스의 측면들 상에 격리 물질을 증착하는 단계;
    상기 리세스 내에 격리 물질의 측벽들을 형성하기 위해, 상기 격리 물질을 에칭하는 단계;
    상기 리세스 내에 히터 물질을 증착하는 단계;
    히터를 형성하기 위해 상기 히터 물질을 평탄화하는 단계;
    상기 히터 위에 상-변화 물질 층을 증착하는 단계;
    상기 상-변화 물질 층 위에 전극 물질 층을 증착하는 단계; 및
    제 2 전극 및 저장 위치를 형성하기 위해, 상기 전극 물질 층 및 상기 상-변화 물질 층을 에칭하는 단계를 포함하는 것을 특징으로 하는 메모리 셀 디바이스를 제조하는 방법.
  26. 제 25 항에 있어서,
    상기 격리 물질 안으로 상기 히터 물질의 확산을 방지하기 위해, 상기 격리 물질의 측벽들에 인접한 확산 배리어를 증착하는 단계를 더 포함하는 것을 특징으로 하는 메모리 셀 디바이스를 제조하는 방법.
  27. 제 26 항에 있어서,
    상기 확산 배리어를 증착하는 단계는 SiN을 증착하는 단계를 포함하는 것을 특징으로 하는 메모리 셀 디바이스를 제조하는 방법.
  28. 제 25 항에 있어서,
    상기 사전처리된 웨이퍼를 제조하는 단계는 텅스텐 플러그를 포함하는 사전처리된 웨이퍼를 제공하는 단계를 포함하는 것을 특징으로 하는 메모리 셀 디바이스를 제조하는 방법.
  29. 제 25 항에 있어서,
    상기 사전처리된 웨이퍼를 제공하는 단계는 구리 플러그를 포함하는 사전처리된 웨이퍼를 제공하는 단계를 포함하는 것을 특징으로 하는 메모리 셀 디바이스를 제조하는 방법.
  30. 제 25 항에 있어서,
    상기 격리 물질을 증착하는 단계는 상기 상-변화 물질로부터의 열 누설을 제한하는 유전 물질을 증착하는 단계를 포함하는 것을 특징으로 하는 메모리 셀 디바이스를 제조하는 방법.
  31. 제 30 항에 있어서,
    상기 유전 물질을 증착하는 단계는 0.1 내지 0.8 W/mK 사이의 열 전도도를 갖는 다공성 산화물 필름을 증착하는 단계를 포함하는 것을 특징으로 하는 메모리 셀 디바이스를 제조하는 방법.
  32. 제 30 항에 있어서,
    상기 유전 물질을 증착하는 단계는 에어로젤, 필크, SiLK, Coral, LDK-5109, Orion® 2.2, 및 CF-Polymer 중 하나를 증착하는 단계를 포함하는 것을 특징으로 하는 메모리 셀 디바이스를 제조하는 방법.
  33. 제 25 항에 있어서,
    상기 리세스 내에 히터 물질을 증착하는 단계는 TiN 및 TaN 중 하나를 증착하는 단계를 포함하는 것을 특징으로 하는 메모리 셀 디바이스를 제조하는 방법.
  34. 제 25 항에 있어서,
    상기 상-변화 물질 층을 증착하는 단계는 칼코게나이드 물질 층을 증착하는 단계를 포함하는 것을 특징으로 하는 메모리 셀 디바이스를 제조하는 방법.
  35. 제 25 항에 있어서,
    상기 전극 물질 층을 증착하는 단계는 TiN 및 TaN 중 하나를 증착하는 단계를 포함하는 것을 특징으로 하는 메모리 셀 디바이스를 제조하는 방법.
  36. 제 25 항에 있어서,
    상기 제 2 전극 및 상기 저장 위치에 인접한 절연 물질을 증착하는 단계를 더 포함하는 것을 특징으로 하는 메모리 셀 디바이스를 제조하는 방법.
  37. 제 36 항에 있어서,
    상기 절연 물질을 증착하는 단계는 SiO2 및 FSG 중 하나를 증착하는 단계를 포함하는 것을 특징으로 하는 메모리 셀 디바이스를 제조하는 방법.
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