JP2008530790A - 低電力動作において高い読み出しマージンを有する相変化メモリセル - Google Patents

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Abstract

メモリセル素子が、第１電極、該第１電極に隣接しているヒータ、該ヒータに隣接している相変化材料、該相変化材料に隣接している第２電極、および、該相変化材料に隣接している、相変化材料を熱によって絶縁するための絶縁性材料を含んでいる。

Description

発明の詳細な説明
〔関連出願の相互参照〕
本出願は、アメリカ特許出願番号１１／０５４、８５３明細書（代理人整理番号１３３１．１８７.１０１、発明の名称「低電力動作において高い読み出しマージンを有する相変化メモリセル」、出願日：２００５年２月１０日）の一部継続出願であり、この明細書を本願に引用して援用する。
〔背景〕
本発明は、相変化メモリに関するものであり、特に、相変化材料の熱放散を低減するようなホスト材料に隣接した相変化材料を備えた相変化メモリセルのシステムおよびその方法に関するものである。相変化材料は、少なくとも２つの異なる状態を示す。このため、相変化材料は、メモリセルにおいて用いられ、データのビットを記憶する。相変化材料の状態は、アモルファス状態および結晶状態と呼ばれている。これらの状態は、アモルファス状態が通常、結晶状態よりも高い抵抗値を示すという点が異なっている。通常、アモルファス状態は、より不規則な原子構造を含んでおり、一方、結晶状態は、規則的な格子である。
上記相変化材料の相変化を、可逆的に誘導することができる。したがって、上記メモリは、温度変化に応じて、アモルファス状態から結晶状態に、およびその逆に変化する。該相変化材料の温度を、様々な方法によって変えることができる。例えば、該相変化材料へのレーザー照射、該相変化材料を介した電流の励振、あるいは、該相変化材料に隣接した抵抗ヒータを介した電流または電圧の供給が可能である。これらの方法のいずれにおいても、該相変化材料の加熱が制御可能であることによって、該相変化材料内における相変化が制御可能となる。
相変化メモリが相変化材料からなる複数のメモリセルを備えたメモリアレイを含んでいる場合、該相変化材料の記憶状態を用いてデータを記憶するように、該相変化メモリをプログラムすることができる。このような相変化メモリ素子におけるデータを読み出し、書き込むための１つの方法が、該相変化材料に供給される電流パルスおよび／または電圧パルスを制御することである。電流および電圧のレベルは、通常、各メモリセルの相変化材料内に生じた温度に応じたものである。各メモリセルに必要な電力量を最小化するために、相変化材料から漏れる熱の量を最小限に抑える必要がある。
これらの理由および他の理由のために、本発明が必要になる。
〔要約〕
本発明の一実施形態は、メモリセル素子を提供する。このメモリセル素子は、第１電極、該第１電極に隣接しているヒータ、該ヒータに隣接している相変化材料、該相変化材料に隣接している第２電極、および、該相変化材料を熱によって絶縁するための、該相変化材料に隣接している絶縁性材料を含んでいる。
〔図面の簡単な説明〕
本発明をさらに理解するために、図面を添付する。これらの図面は、本明細書に組み込まれ、その一部を構成する。該図面は、本発明の実施形態を例証し、本明細書における記載と共に本発明の原理を説明するためのものである。本発明の他の実施形態、および、本発明の意図する多くの利点については、以下の詳細な説明を参照することによって、より理解されるようになる。それに従って、本発明の意図が容易に認識されるだろう。該図面の構成要素は、必ずしも、互いに相対的な縮尺とはなっていない。類似の箇所には、同じ参照符号を付した。
図１は、メモリセル素子を示すブロック図である。
図２は、相変化メモリセルを示す断面図である。
図３は、リセット動作中の、図示した温度区分領域を有する相変化メモリセルを示す断面図である。
図４は、本発明の一実施形態にかかる、側方方向から取り囲んでいる絶縁性材料を有する相変化メモリセルを示す断面図である。
図５は、本発明の他の実施形態にかかる、側方方向から取り囲んでいる絶縁性材料を有する相変化メモリセルを示す断面図である。
図６は、リセットパルス電圧およびリセットパルス電流に応じて読取り動作の間に得られたセル抵抗を示すグラフである。
図７は、本発明の他の実施形態にかかる、側方方向から取り囲む拡散障壁および絶縁性材料を有する、ヒータ相変化メモリセルを示す断面図である。
図８は、前処理されたウェハの一実施形態を示す断面図である。
図９は、上記前処理されたウェハ、第１絶縁材層、停止層、および、第２絶縁材層の一実施形態を示す断面図である。
図１０は、上記第２絶縁材層と、停止層と、第１絶縁材層とをエッチングした後の、上記前処理されたウェハ、第１絶縁材層、停止層、および、第２絶縁材層の一実施形態を示す断面図である。
図１１は、上記前処理されたウェハ、第１絶縁材層、停止層、第２絶縁材層、および、絶縁性材料層の一実施形態を示す断面図である。
図１２は、上記前処理されたウェハ、第１絶縁材層、停止層、第２絶縁材層、および、エッチング後の絶縁性材料層の一実施形態を示す断面図である。
図１３は、上記前処理されたウェハ、第１絶縁材層、停止層、第２絶縁材層、絶縁性材料層、および、エッチング後の拡散障壁層の一実施形態を示す断面図である。
図１４は、前処理されたウェハ、第１絶縁材層、停止層、第２絶縁材層、絶縁性材料層、拡散障壁層、および、ヒータ材料層の一実施形態を示す断面図である。
図１５は、上記前処理されたウェハ、第１絶縁材層、停止層、絶縁性材料層、拡散障壁層、および、平坦化処理後のヒータ材料層の一実施形態を示す断面図である。
図１６は、上記前処理されたウェハ、第１絶縁材層、停止層、絶縁性材料層、拡散障壁層、ヒータ材料層、相変化材料層、および、電極材層の一実施形態を示す断面図である。
図１７は、上記前処理されたウェハ、第１絶縁材層、停止層、絶縁性材料層、拡散障壁層、ヒータ材料層、相変化材料層、第２電極、および、上記電極材層および上記相変化材料層をエッチングした後のマスク層の一実施形態を示す断面図である。
図１８は、本発明の他の実施形態にかかる側方方向から取り囲む拡散障壁および絶縁性材料を有する、ヒータ相変化メモリセルを示す断面図である。
図１９は、前処理されたウェハの一実施形態を示す断面図である。
図２０は、上記前処理されたウェハのプラグをエッチングした後の前処理されたウェハの一実施形態を示す断面図である。
図２１は、上記プラグの下地膜をエッチングした後の前処理されたウェハの一実施形態を示す断面図である。
図２２は、上記前処理されたウェハおよび絶縁性材料層の一実施形態を示す断面図である。
図２３は、上記前処理されたウェハ、および、エッチング後の絶縁性材料層の一実施形態を示す断面図である。
図２４は、上記前処理されたウェハ、絶縁性材料層、および、エッチング後の拡散障壁層の一実施形態を示す断面図である。
図２５は、上記前処理されたウェハ、絶縁性材料層、拡散障壁層、および、ヒータ材料層の一実施形態を示す断面図である。
図２６は、平坦化処理後の、上記前処理されたウェハ、絶縁性材料層、拡散障壁層、および、ヒータ材料層の一実施形態を示す断面図である。
図２７は、上記前処理されたウェハ、絶縁性材料層、拡散障壁層、ヒータ材料層、相変化材料層、および、電極材層の一実施形態を示す断面図である。
図２８は、上記前処理されたウェハ、絶縁性材料層、拡散障壁層、ヒータ材料層、相変化材料層、第２電極、および、上記電極材層および該相変化材料層をエッチングした後のマスク層の一実施形態を示す断面図である。
〔詳細な説明〕
以下の詳細な説明では、添付図面を参照する。これらの添付図面は、本発明の一部を構成するものであり、本発明を実施しうる具体的な実施形態を例証として示している。これに関して、説明する図の方向について、例えば「上端」、「下端」、「前」、「後ろ」、「先端」、「後端」などといった方向を示す用語を用いる。本発明の実施形態の構成要素は多くの異なる方向に配置できるので、方向を示す用語は、説明するために用いられ、決して限定するためではない。他の実施形態を用い、構造的または論理的な変更を加えても、本発明の要旨を逸脱するものではない。したがって、以下の詳細な説明は、限定的な意味に解釈されるべきではなく、本発明の範囲は、添付の特許請求の範囲によって規定される。
図１は、メモリセル素子５を示すブロック図である。メモリセル素子５は、書き込みパルス発生器６、分配回路７、メモリセル８ａ、８ｂ、８ｃ、８ｄ、および、センスアンプ９を含んでいる。一実施形態では、メモリセル８ａ〜８ｄは、メモリ材料のアモルファス相の結晶相への変化に基づいた相変化メモリセルである。一実施形態では、書き込みパルス発生器６が、分配回路７を介してメモリセル８ａ〜８ｄに供給される制御可能な電流パルスまたは電圧パルスを生成する。また、一実施形態では、分配回路７は、該メモリへの直流パルスまたは電圧パルスを供給して制御できる複数のトランジスタであり、他の実施形態では、該相変化メモリセルに隣接したヒータへの直流パルスまたは電圧パルスを制御できる複数のトランジスタである。
一実施形態では、メモリセル８ａ〜８ｄが、温度変化の影響を受けてアモルファス状態から結晶状態に、または、結晶状態からアモルファス状態に変わる相変化材料から形成されている。これにより、結晶化度は、メモリセル素子５内のデータを記憶するための、ビット値「０」および「１」に割当てられた少なくとも２つの記憶状態を規定する。メモリセル８ａ〜８ｄのビット状態の電気抵抗値は、著しく異なっている。該アモルファス状態での相変化材料の抵抗値は、該結晶状態での抵抗値よりも著しく高い。このようにして、あるメモリセル８ａ〜８ｄに割当てられるビット値を決定できるように、センスアンプ９がセル抵抗を読み出すことができる。
メモリセル素子５内のメモリセル８ａ〜８ｄをプログラムするために、書き込みパルス発生器６が、対象のメモリセル中の相変化材料を加熱するための電流パルスまたは電圧パルスを生成する。一実施形態では、書き込みパルス発生器６が、分配回路７に供給されて該対象のメモリセル８ａ〜８ｄに分配された、適切な電流パルスまたは電圧パルスを生成する。該電流パルスまたは電圧パルスの振幅および持続期間は、メモリセルがセットされているかリセットされているかに応じて制御される。通常、メモリセルの「セット」動作では、対象のメモリセルの相変化材料を、該相変化材料の結晶化温度よりも高い温度で（しかし、該材料の融点よりも低く）、上記結晶状態を得るには十分長い間、加熱する。通常、メモリセルの「リセット」動作では、該対象のメモリセルの相変化材料を、該材料の融点よりも高い温度で急速加熱し、次に、該材料を急冷することにより、上記アモルファス状態が得られる。
図２は、active‐in‐viaタイプの典型的な相変化メモリセル１０を示す断面図である。相変化メモリセル１０は、第１電極１２、相変化材料１４、第２電極１６、および、絶縁材料１８を含んでいる。相変化材料１４は、絶縁材１８によって、側方方向から完全に囲まれており、電流経路と、それゆえに相変化材料１４における相変化領域の位置が規定されている。相変化材料１４をセットおよびリセットするために、選択素子（例えば、トランジスタまたはダイオードといった能動素子）を第１電極１２に結合し、第１電極１２（つまり相変化材料１４）への電流または電圧の印加を制御してもよい。
このようにして、相変化メモリセル１０のセット動作中、相変化材料１４にセット電流パルスまたはセット電圧パルスが選択的に用いられるようになり、これにより、該相変化材料をその結晶化温度よりも高く（しかし、その融点よりも低く）加熱することができる。このようにして、相変化材料１４は、該相変化材料のセット動作中にその結晶状態になる。相変化メモリセル１０のリセット動作中、上記選択素子によってリセット電流パルスおよび／またはリセット電圧パルスは選択的に用いられるようになり、第１電極１２を介して相変化材料１４に送られる。相変化材料１４は、該リセット電流または該リセット電圧によって該相変化材料の融点よりも高く急速に加熱され、次に、急速に冷却され、アモルファス状態に達する。
リセット動作中、相変化材料１４は、通常、加熱され始め、相変化材料１４が熱によって自己分離するので、セルの中心から位相を変え始める（融解）。しかし、生じた熱は、通常は二酸化珪素などの絶縁材料である絶縁材料１８に拡散してしまう。したがって、該中心の著しい過熱を妨げる低電力リセット動作では、相変化材料１４の端部において、融解が不完全であるために結晶状態のままである大量の環状の結晶が位置している。このような不完全に融解された領域２２を、図３に示す。該不完全に融解された領域は、相変化材料１４中の十分に融解された領域２０を取り囲んでいる。このような構成において、リセットに続いて開始される読取り動作は、該領域２２において低抵抗分流経路を供給する。このことは、高抵抗状態においてセンスアンプ９によって検出される読み出し信号を隠してしまう。
図４は、本発明の一実施形態にかかる典型的な相変化メモリセル３０を示す断面図である。相変化メモリセル３０は、第１電極３２、相変化材料３４、第２電極３６、および、絶縁材料３８を含んでいる。さらに、相変化メモリセル３０は、相変化材料３４に隣接した絶縁性材料４０を含んでいる。一実施形態では、絶縁性材料４０は、熱伝導率／拡散率が低くなるように選択され、これにより、相変化材料３４の端部からの熱放散が低減される。
一実施形態では、相変化メモリセル３０は、リセットパルスが通常相変化材料３４の融解をその中心において開始し、次に、この融解の最前部が外側に移動するような、active‐in‐via（ＡＩＶ）セルである。相変化メモリセル３０の一実施形態では、絶縁性材料４０は、相変化材料３４の外縁を取り囲んでいる。これにより、取り囲んでいる絶縁性材料４０によって断熱が改善されたことにより、相変化材料３４の端部からの熱放散が低減される。このようにして、相変化メモリ素子１０とは異なって、低電力リセット動作中の相変化材料３４の融解が、その端部の外に達するようになり、これにより、前の実施形態において見られた大量の環状の結晶を回避できる。
最も外側の部分の相変化材料３４が融解され（続いて、急冷中にアモルファス化され）るので、全体のセル抵抗が非常に高くなり、リセットに続いて開始された読取り動作によって、大きい読み出し信号が供給される。読み出し信号は、センスアンプ９により検出される。このようにして、リセット動作中に適切な読み出しマージンを得るために、入力をより少なくする必要がある。これにより、絶縁性材料４０を有しないセルよりもリセットパルス信号を低減することができ、それでもなお、セルの断面全体のスイッチングを維持することによって読み出し信号を大きくすることができる。微細化された相変化メモリセルの設置面積が、リセット動作中に電流を流すために必要な選択素子の幅（および領域も）によって主に決定されるので、この電力低減により、セル幅は、すぐさま圧縮される。
本発明では、相変化メモリセル３０をいくつかの方法によって形成してもよい。例えば、相変化材料３４を堆積し、次に、エッチングし、続いて、絶縁性材料４０を相変化材料３４の端部に隣接して形成してもよい。さらに、絶縁性材料４０からなる層を初めに堆積し、次に、絶縁性材料４０からなる層内にエッチングされたビアを堆積してもよい。続いて、相変化材料３４を、絶縁性材料４０からなる層内のビアの中に堆積してもよい。
図５は、本発明の他の実施形態にかかる典型的な相変化メモリセル３０を示す断面図である。相変化メモリセル３０は、第１電極３２、相変化材料３４、第２電極３６、および、絶縁材料３８を含んでいる。さらに、相変化メモリセル３０は、相変化材料３４に隣接した絶縁性材料４０を含んでいる。ここで、絶縁性材料４０は、もっぱら相変化材料３４に直接隣接して配置されており、さらに熱伝導率が低く選択されている。したがって、本実施形態により、少ない絶縁性材料４０を用いるにもかかわらず、相変化材料３４の端部からの熱放散を効果的に低減できる。このようにして、追加の入力が少なくとも、十分なリセット動作に必要な温度に上げることができる。さらに、本実施形態により、この製造プロセス中の化学的機械研磨法に対する機械的安定性が改善される。
図６は、３つの典型的な相変化メモリセルのリセットパルス電圧およびリセットパルス電流に応じて読取り動作中に得られるセル抵抗を示すグラフである。該相変化セルの中心での融解の開始を、垂直の点線によって示す。図６の線７０は、上記相変化材料を絶縁材である二酸化珪素が取り囲んだ相変化メモリセルの特性を示している。ここで、約１．０〜１．５Ｖでの低電力リセット中に、該セルは、急なスイッチング特性を示さないが、その代わりに、読取り抵抗が比較的低い、長い遅滞期（lag phase）を示す。このことは、上記した、該セル中の相変化材料の部分的な融解に起因し、これにより、該相変化材料の外縁において導電性の高い接続が生じている。
図６の線６０は、上記相変化材料を誘電率が比較的低い（「ｌｏｗ‐ｋ」）断熱材（例えば、多孔質酸化物）によって取り囲んだ相変化メモリセルの特性を示す図である。ここで、リセット中、読取り抵抗は、線７０より高い改善されたスイッチング特性を示し、比較的高い読取り抵抗を有する短い遅滞期を示している。
図６の線５０は、上記相変化材料をｌｏｗ−ｋである断熱材（例えば、エーロゲル）によって取り囲んだ相変化メモリセルの特性を示す図である。ここで、リセット中、読取り抵抗は、線６０より高い改善されて急なスイッチング特性を示し、線７０の遅滞期は実質的には消滅する。該読取り抵抗は、いくつかの桁を超えた急な変化を示す。
一実施形態では、絶縁性材料４０は、断熱性の高い誘電体材料（例えば、熱伝導率が０．１〜０．８Ｗ／（ｍＫ）である多孔質酸化膜）である。一実施形態では、絶縁性材料４０は、熱伝導率が約０．１２〜０．１８Ｗ／ｍＫであるエーロゲル材料などの誘電体材料であってもよいし、他には、熱伝導率が約０．１３〜０．１７Ｗ／ｍＫであるＰｈｉｌｋなどの典型的な多孔質酸化物誘電体であってもよい。
本発明の相変化材料３４は、様々な材料から形成されている。通常、このような材料には、周期表のＩＶ族の１つまたは複数の元素を含むカルコゲナイド合金が用いられる。一実施形態では、メモリセル３０の相変化材料３４は、ＧｅＳｂＴｅまたはａｇＩｎＳｂＴｅといったカルコゲナイド複合材料から形成されている。他の実施形態では、該相変化材料は、ＧｅＳｂ、ＧａＳｂ、または、ＧｅＧａＳｂのようにカルコゲンを含んでいない材料であってもよい。
これらのタイプの相変化材料３４の絶縁性材料４０として、上述のｌｏｗ−ｋ誘電体材料を用いるが、比較的高い温度で動作される異なるタイプの相変化材料には、他のｌｏｗ−ｋ誘電体を用いてもよい。このようなｌｏｗ−ｋ誘電体材料は、ＳｉＬＫ、Ｃｏｒａｌ、ＬＤＫ‐５１０９、Ｏｒｉｏｎ２．２、ＣＦ‐ポリマーなどを含んでいる。
ｌｏｗ−ｋ誘電体材料を相変化メモリセルの相変化材料を取り囲むように用いることにより、該相変化材料を取り囲むｌｏｗ−ｋ誘電体材料を用いない相変化セルよりもリセットパルス電力（電流および／または電圧）を抑えることができ、それでもなお、セルの断面全体のスイッチングを維持することによって読み出し信号を大きくすることができる。これにより、相変化メモリセルの大きさ、および、同様にチップの大きさも縮小でき、チップ密度を上げることができる。
図７〜図２８は、相変化メモリセルを形成するための２つの実施形態を示す図である。図７〜図１７および図１８〜図２８は、ヒータ相変化メモリセルを形成するための実施形態を示す図である。通常のヒータ相変化メモリセルは、図３を参照しながら記載した相変化メモリセル１０と同様に機能する。上記相変化材料の中心を過度に過熱することのない低電力リセット動作中、相変化材料の端部には、融解が不完全であるために結晶状態のままである大量の結晶がヒータに接触して存在する。このような構成におけるリセットに続いて開始された読取り動作によって、高抵抗状態においてセンスアンプによって検出された読み出し信号を隠す低抵抗分流経路が供給される。
図７は、本発明の他の実施形態にかかるヒータ相変化メモリセル３１の一実施形態を示す断面図である。ヒータ相変化メモリセル３１は、第１電極３２、相変化材料３４、第２電極３６、および、絶縁材３８を含んでいる。さらに、ヒータ相変化メモリセル３１は、停止層４８、相変化材料３４と第１電極３２との間に位置し、それらに接触しているヒータ４９、ヒータ４９に隣接した任意の拡散障壁４２、および、任意の拡散障壁４２に隣接した絶縁性材料４０を含んでいる。他の実施形態では、拡散障壁４２を用いない。相変化材料３４は、１ビットのデータを記憶するための記憶場所を設けている。
拡散障壁４２は、絶縁性材料４０へのヒータ４９材料の拡散を防止する。一実施形態では、拡散障壁４２は、ＳｉＮまたは他の適切な障壁材料を含んでいる。一実施形態では、熱伝導率／拡散率の低い絶縁性材料４０を選択する。これにより、ヒータ４９近傍の相変化材料３４の端部からの熱放散を低減できる。一実施形態では、ヒータ相変化メモリセル３１は、絶縁されたヒータ相変化メモリセルである。本実施形態のヒータメモリセル３１の製造プロセスについて、以下の図８〜図１７に示す。
図８は、前処理されたウェハ３９の一実施形態を示す断面図である。前処理されたウェハ３９は、絶縁材３８、第１電極３２、および、下部ウェハ層（図示せず）を含んでいる。一実施形態では、第１電極３２は、タングステンプラグ、銅プラグ、または、他の適切な電極である。
図９は、前処理されたウェハ３９、第１絶縁材層３８ａ、停止層４８ａ、および、第２絶縁材層３８ｂの一実施形態を示す断面図である。前処理されたウェハ２９上に、ＳｉＯ２、フッ素添加酸化シリコン（ＦＳＧ）、または、他の適切な材料を平坦に堆積することにより、第１絶縁材層３８ａを設ける。一実施形態では、第１絶縁材層３８ａは、前処理されたウェハ３９の絶縁材３８と同じ材料を含んでおり、これにより、第１絶縁材層３８ａと前処理されたウェハ３９の絶縁材３８とが結合される。第１絶縁材層３８ａ上にＳｉＮまたは他の適切な材料を平坦に堆積することにより、停止層４８ａを設ける。停止層４８ａ上に、ＳｉＯ２、ＦＳＧ、または、他の適切な材料を平坦に堆積することにより、第２絶縁材層３８ｂを設ける。第１絶縁材層３８ａ、停止層４８ａ、および、第２絶縁材層３８ｂを、ＣＶＤ、ＡＬＤ、ＭＯＣＶＤ、ＰＶＤ、ＪＶＰ、または、他の適切な堆積技術によって堆積する。
図１０は、第２絶縁材層３８ｂと、停止層４８ａと、第１絶縁材層３８ａとをエッチングした後の、前処理されたウェハ３９、第１絶縁材層３８ｃ、停止層４８、および、第２絶縁材層３８ｄの一実施形態を示す断面図である。マスク層（図示せず）によってマスクされなかった、第２絶縁材層３８ｂ、停止層４８ａ、および、第１絶縁材層３８ａの各部分をエッチングして、ビアを形成し、第１電極３２を露出させ、第１絶縁材層３８ｃ、停止層４８、および、第２絶縁材層３８ｄを形成する。一実施形態では、該ビアは、第１電極３２の中心のほぼ上に配置されている。
図１１は、前処理されたウェハ３９、第１絶縁材層３８ｃ、停止層４８、第２絶縁材層３８ｄ、および、絶縁性材料層４０ａの一実施形態を示す断面図である。絶縁性材料層４０ａは、前処理されたウェハ３９、第２絶縁材層３８ｄ、停止層４８、および、第１絶縁材層３８ｃの各露出部分の上方に熱伝導率／拡散率の低い材料を同じ膜圧で堆積することによって設けられる。このとき、ＣＶＤ、ＡＬＤ、ＭＯＣＶＤ、ＰＶＤ、ＪＶＰ、または、他の適切な堆積技術によって形成される。
図１２は、前処理されたウェハ３９、第１絶縁材層３８ｃ、停止層４８、第２絶縁材層３８ｄ、および、絶縁性材料層４０ａをエッチングした後の絶縁性材料層４０ｂの一実施形態を示す断面図である。異方性エッチバックまたは他の適切な方法により、絶縁性材料を除去して第１電極３２および第２絶縁材層３８ｄを露出させ、絶縁性材料層４０ｂを設ける。
図１３は、前処理されたウェハ３９、第１絶縁材層３８ａ、停止層４８、第２絶縁材層３８ｂ、絶縁性材料層４０ｂ、および、エッチング後の任意の拡散障壁層４２ａの一実施形態を示す断面図である。他の実施形態では、拡散障壁層４２ａは用いられていない。拡散障壁層４２ａは、前処理されたウェハ３９、絶縁性材料層４０ｂ、および、第２絶縁材層３８ｄの露出部分上に、ＣＶＤ、ＡＬＤ、ＭＯＣＶＤ、ＰＶＤ、ＪＶＰ、または、他の適切な堆積技術を用いてＳｉＮまたは他の適切な障壁材料を同じ膜厚で堆積することにより設けられる。異方性エッチバックまたは他の適切な方法により、該拡散障壁材料を除去して第１電極３２および第２絶縁材層３８ｄを露出する。
図１４は、前処理されたウェハ３９、第１絶縁材層３８ｃ、停止層４８、第２絶縁材層３８ｄ、絶縁性材料層４０ｂ、拡散障壁層４２ａ、および、ヒータ材料層４９ａの一実施形態を示す断面図である。スズ、ＴａＮ、または、他の適切なヒータ材料といったヒータ材料を、第２絶縁材層３８ｄ、拡散障壁層４２ａ、および、第１電極３２の各露出部分上に堆積することにより、ヒータ材料層４９ａを設ける。ヒータ材料層４９ａを、ＣＶＤ、ＡＬＤ、ＭＯＣＶＤ、ＰＶＤ、ＪＶＰ、または、他の適切な堆積技術によって堆積する。
図１５は、ヒータ材料層４９ａ、第２絶縁材層３８ｄ、絶縁性材料層４０ｂ、および、拡散障壁層４２ａを平坦化処理した後の、前処理されたウェハ３９、第１絶縁材層３８ｃ、停止層４８、絶縁性材料層４０、拡散障壁層４２、および、ヒータ材料層４９の一実施形態を示す断面図である。ヒータ材料層４９ａ、第２絶縁材層３８ｄ、絶縁性材料層４０ｂ、および、拡散障壁層４２ａは、停止層４８まで平坦化され、ヒータ材料層４９、拡散障壁層４２、および、絶縁性材料層４０が設けられる。ヒータ材料層４９ａ、第２絶縁材層３８ｄ、絶縁性材料層４０ｂ、および、拡散障壁層４２ａは、ＣＭＰまたは他の適切な平坦化技術によって平坦化される。
図１６は、前処理されたウェハ３９、第１絶縁材層３８ｃ、停止層４８、絶縁性材料層４０、拡散障壁層４２、ヒータ材料層４９、相変化材料層３４ａ、および、電極材層３６ａの一実施形態を示す断面図である。停止層４８、絶縁性材料層４０、拡散障壁層４２、および、ヒータ材料層４９の各露出部分上に、カルコゲナイド複合材料または他の適切な相変化材料といった相変化材料を平坦に堆積することにより、相変化材料層３４ａを設ける。相変化材料層３４ａ上に、スズ、ＴａＮ、または、他の適切な電極材といった電極材を平坦に堆積することにより、電極材層３６ａを設ける。相変化材料層３４ａ、および、第２電極材層３６ａを、ＣＶＤ、ＡＬＤ、ＭＯＣＶＤ、ＰＶＤ、ＪＶＰ、または、他の適切な堆積技術によって堆積する。
図１７は、電極材層３６ａおよび相変化材料層３４ａをエッチングした後の、前処理されたウェハ３９、第１絶縁材層３８ｃ、停止層４８、絶縁性材料層４０、拡散障壁層４２、ヒータ材料層４９、相変化材料層３４、第２電極３６、および、マスク層４６の一実施形態を示す断面図である。マスク層４６によってマスクされなかった電極材層３６ａおよび相変化材料層３４ａの各部分を、ドライエッチングまたは他の適切なエッチングによってエッチングして、第２電極３６および相変化材料層３４が形成される。エッチング後、フォトレジストストリッピング方法（photoresist stripping method）によってマスク層４６を除去する。次に、第２電極３６および相変化材料３４の周りに他の絶縁材３８を堆積して、図７に示したヒータ相変化メモリセル３１を設ける。
図１８は、本発明の他の実施形態にかかる、側方方向から取り囲む拡散障壁４２および絶縁性材料４０を備えたヒータ相変化メモリセル３１の一実施形態を示す断面図である。ヒータ相変化メモリセル３１は、下地膜３３を有する第１電極３２、相変化材料３４、第２電極３６、および、絶縁材３８を含んでいる。さらに、ヒータ相変化メモリセル３１は、相変化材料３４と第１電極３２との間に位置し、それらに接触しているヒータ４９、ヒータ４９に隣接している任意の拡散障壁４２、および、任意の拡散障壁４２に隣接している絶縁性材料４０を含んでいる。他の実施形態では、拡散障壁４２は用いられない。相変化材料３４は、１ビットのデータを記憶するための記憶場所を有している。
拡散障壁４２は、絶縁性材料４０へのヒータ４９材料の拡散を防止する。一実施形態では、拡散障壁４２は、ＳｉＮまたは他の適切な障壁材料を含んでいる。一実施形態では、熱伝導率／拡散率の低い絶縁性材料４０を選択する。これにより、ヒータ４９近傍の相変化材料３４の端部からの熱放散を低減できる。一実施形態では、ヒータ相変化メモリセル３１は、絶縁されたプラグ凹部ヒータ相変化メモリセルである。本実施形態のヒータメモリセル３１の製造プロセスについて、以下の図１９〜図２８に示す。
図１９は、前処理されたウェハ３９の一実施形態を示す断面図である。前処理されたウェハ３９は、絶縁材３８、下地膜３３を有する第１電極３２、および、下部ウェハ層（図示せず）を含んでいる。一実施形態では、第１電極３２は、タングステンプラグ、銅プラグ、または、他の適切な電極であり、下地膜３３は、スズまたは他の適切な下地膜材料を含んでいる。
図２０は、第１電極３２をエッチングした後の前処理されたウェハ３９の一実施形態を示す断面図である。一実施形態では、反応性イオンエッチング（ＲＩＥ）または他の適切なエッチングによって第１電極３２をエッチングし、前処理されたウェハ３９に凹部を形成する。
図２１は、第１電極３２の下地膜３３をエッチングした後の前処理されたウェハ３９の一実施形態を示す断面図である。一実施形態では、ウェットエッチングまたは他の適切なエッチングによって、第１電極３２の上端まで下地膜３３をエッチングする。他の実施形態では、シングルエッチングによって、第１電極３２と下地膜３３との両方を単一の工程においてエッチングし、前処理されたウェハ３９に凹部を形成してもよい。
図２２は、前処理されたウェハ３９および絶縁性材料層４０ａの一実施形態を示す断面図である。絶縁性材料層４０ａを、前処理されたウェハ３９の露出部分上に、ＣＶＤ、ＡＬＤ、ＭＯＣＶＤ、ＰＶＤ、ＪＶＰ、または、他の適切な堆積技術によって熱伝導率／拡散率の低い材料を同じ膜厚で堆積することによって設ける。
図２３は、前処理されたウェハ３９、および、絶縁性材料層４０ａをエッチングした後の絶縁性材料層４０ｂの一実施形態を示す断面図である。異方性エッチバックまたは他の適切な方法によって該絶縁性材料を除去し、第１電極３２と前処理されたウェハ３９の上端とを露出させ、絶縁性材料層４０ｂを形成する。
図２４は、前処理されたウェハ３９、絶縁性材料層４０ｂ、および、エッチング後の任意の拡散障壁層４２ａの一実施形態を示す断面図である。他の実施形態では、拡散障壁層４２ａを用いない。拡散障壁層４２ａを、前処理されたウェハ３９および絶縁性材料層４０ｂの各露出部分上に、ＣＶＤ、ＡＬＤ、ＭＯＣＶＤ、ＰＶＤ、ＪＶＰ、または、他の適切な堆積技術によってＳｉＮまたは他の適切な障壁材料を同じ膜厚で堆積することによって設ける。異方性エッチバックまたは他の適切な方法によって該拡散障壁材料を除去し、第１電極３２と前処理されたウェハ３９の上端とを露出させる。
図２５は、前処理されたウェハ３９、絶縁性材料層４０ｂ、拡散障壁層４２ａ、および、ヒータ材料層４９ａの一実施形態を示す断面図である。スズ、ＴａＮ、または、他の適切なヒータ材料といったヒータ材料を、前処理されたウェハ３９および拡散障壁層４２ａの各露出部分上に堆積することにより、ヒータ材料層４９ａを設ける。ヒータ材料層４９ａを、ＣＶＤ、ＡＬＤ、ＭＯＣＶＤ、ＰＶＤ、ＪＶＰ、または、他の適切な堆積技術によって堆積する。
図２６は、ヒータ材料層４９ａ、前処理されたウェハ３９、絶縁性材料層４０ｂ、および、拡散障壁層４２ａを平坦化処理した後の、前処理されたウェハ３９、絶縁性材料層４０、拡散障壁層４２、および、ヒータ材料層４９の一実施形態を示す断面図である。ヒータ材料層４９ａ、前処理されたウェハ３９、絶縁性材料層４０ｂ、および、拡散障壁層４２ａを平坦化して、ヒータ材料層４９、拡散障壁層４２、および、絶縁性材料層４０を設ける。ヒータ材料層４９ａ、絶縁性材料層４０ｂ、および、拡散障壁層４２ａを、ＣＭＰまたは他の適切な平坦化処理技術によって平坦化する。
図２７は、前処理されたウェハ３９、絶縁性材料層４０、拡散障壁層４２、ヒータ材料層４９、相変化材料層３４ａ、および、電極材層３６ａの一実施形態を示す断面図である。前処理されたウェハ３９、絶縁性材料層４０、拡散障壁層４２、および、ヒータ材料層４９の各露出部分上にカルコゲナイド複合材料または他の適切な相変化材料といった相変化材料を平坦に堆積することにより、相変化材料層３４ａを設ける。相変化材料層３４ａ上に、スズ、ＴａＮ、または、他の適切な電極材といった電極材を平坦に堆積することにより、電極材層３６ａを設ける。相変化材料層３４ａおよび電極材層３６ａを、ＣＶＤ、ＡＬＤ、ＭＯＣＶＤ、ＰＶＤ、ＪＶＰ、または、他の適切な堆積技術によって堆積する。
図２８は、電極材層３６ａおよび相変化材料層３４ａをエッチングした後の、前処理されたウェハ３９、絶縁性材料層４０、拡散障壁層４２、ヒータ材料層４９、相変化材料層３４、第２電極３６、および、マスク層４６の一実施形態を示す断面図である。マスク層４６によってマスクされなかった電極材層３６ａおよび相変化材料層３４ａの各部分を、ドライエッチングまたは他の適切なエッチングによってエッチングすることにより、第２電極３６および相変化材料層３４を設ける。エッチング後、フォトレジストストリッピング方法によってマスク層４６を除去する。次に、第２電極３６および相変化材料３４の周りに他の絶縁材３８を堆積することにより、図１８に示したヒータ相変化メモリセル３１を設ける。
具体的な実施形態について図示および説明してきたが、当業者であれば、本発明の範囲を逸脱することなく、図示および説明してきたこれらの実施形態の代わりに、様々な別の、および／または同等の実施形態を用いることができることについて理解するであろう。本出願は、本明細書に記載の具体的な実施形態の任意の適応または変型を含んでいる。従って本発明は、特許請求の範囲および特許請求の範囲に相当する部分によってのみ限定される。
メモリセル素子を示すブロック図である。 相変化メモリセルを示す断面図である。 リセット動作中の、図示した温度区分領域を有する相変化メモリセルを示す断面図である。 本発明の一実施形態にかかる、側方方向から取り囲んでいる絶縁性材料を有する相変化メモリセルを示す断面図である。 本発明の他の実施形態にかかる、側方方向から取り囲んでいる絶縁性材料を有する相変化メモリセルを示す断面図である。 リセットパルス電圧およびリセットパルス電流に応じて読取り動作の間に得られたセル抵抗を示すグラフである。 本発明の他の実施形態にかかる、側方方向から取り囲む拡散障壁および絶縁性材料を有する、ヒータ相変化メモリセルを示す断面図である。 前処理されたウェハの一実施形態を示す断面図である。 上記前処理されたウェハ、第１絶縁材層、停止層、および、第２絶縁材層の一実施形態を示す断面図である。 上記第２絶縁材層と、停止層と、第１絶縁材層とをエッチングした後の、上記前処理されたウェハ、第１絶縁材層、停止層、および、第２絶縁材層の一実施形態を示す断面図である。 上記前処理されたウェハ、第１絶縁材層、停止層、第２絶縁材層、および、エッチング後の絶縁性材料層の一実施形態を示す断面図である。 上記前処理されたウェハ、第１絶縁材層、停止層、第２絶縁材層、および、エッチング後の絶縁性材料層の一実施形態を示す断面図である。 上記前処理されたウェハ、第１絶縁材層、停止層、第２絶縁材層、絶縁性材料層、および、エッチング後の拡散障壁層の一実施形態を示す断面図である。 前処理されたウェハ、第１絶縁材層、停止層、第２絶縁材層、絶縁性材料層、拡散障壁層、および、ヒータ材料層の一実施形態を示す断面図である。 上記前処理されたウェハ、第１絶縁材層、停止層、絶縁性材料層、拡散障壁層、および、平坦化処理後のヒータ材料層の一実施形態を示す断面図である。 上記前処理されたウェハ、第１絶縁材層、停止層、絶縁性材料層、拡散障壁層、ヒータ材料層、相変化材料層、および、電極材層の一実施形態を示す断面図である。 上記前処理されたウェハ、第１絶縁材層、停止層、絶縁性材料層、拡散障壁層、ヒータ材料層、相変化材料層、第２電極、および、上記電極材層および該相変化材料層をエッチングした後のマスク層の一実施形態を示す断面図である。 本発明の他の実施形態にかかる側方方向から取り囲む拡散障壁および絶縁性材料を有する、ヒータ相変化メモリセルを示す断面図である。 前処理されたウェハの一実施形態を示す断面図である。 上記前処理されたウェハのプラグをエッチングした後の前処理されたウェハの一実施形態を示す断面図である。 上記プラグの下地膜をエッチングした後の前処理されたウェハの一実施形態を示す断面図である。 上記前処理されたウェハおよび絶縁性材料層の一実施形態を示す断面図である。 上記前処理されたウェハ、および、エッチング後の絶縁性材料層の一実施形態を示す断面図である。 上記前処理されたウェハ、絶縁性材料層、および、エッチング後の拡散障壁層の一実施形態を示す断面図である。 上記前処理されたウェハ、絶縁性材料層、拡散障壁層、および、ヒータ材料層の一実施形態を示す断面図である。 平坦化処理後の、上記前処理されたウェハ、絶縁性材料層、拡散障壁層、および、ヒータ材料層の一実施形態を示す断面図である。 上記前処理されたウェハ、絶縁性材料層、拡散障壁層、ヒータ材料層、相変化材料層、および、電極材層の一実施形態を示す断面図である。 上記前処理されたウェハ、絶縁性材料層、拡散障壁層、ヒータ材料層、相変化材料層、第２電極、および、上記電極材層および該相変化材料層をエッチングした後のマスク層の一実施形態を示す断面図である。

Claims (37)

  1. 第１電極、
    該第１電極に隣接しているヒータ、
    該ヒータに隣接している相変化材料、
    該相変化材料に隣接している第２電極、および、
    該相変化材料に隣接している、該相変化材料を熱的に絶縁するための絶縁性材料を含む、メモリセル素子。
  2. 上記絶縁性材料へのヒータ材料の拡散を防止するために、さらに、上記ヒータおよび該絶縁性材料に隣接した拡散障壁を含んでいる、請求項１に記載のメモリセル素子。
  3. 上記拡散障壁はＳｉＮを含んでいる、請求項２に記載のメモリセル素子。
  4. 上記相変化材料はカルコゲナイドを含んでいる、請求項１に記載のメモリセル素子。
  5. 上記絶縁性材料は、上記相変化材料からの熱放散を制限する誘電体材料を含んでいる、請求項１に記載のメモリセル素子。
  6. 上記誘電体材料は、熱伝導率が０．１〜０．８Ｗ／ｍＫである多孔質酸化膜を含んでいる、請求項５に記載のメモリセル素子。
  7. 上記誘電体材料は、エーロゲル、Ｐｈｉｌｋ、ＳｉＬＫ、Ｃｏｒａｌ、ＬＤＫ‐５１０９、Ｏｒｉｏｎ２．２、および、ＣＦ‐ポリマーのうちのいずれかを含んでいる、請求項５に記載のメモリセル素子。
  8. 第１電極、
    該第１電極に隣接しているヒータ、
    該ヒータに隣接している相変化材料、
    該相変化材料に隣接している第２電極、および、
    該相変化材料に隣接し、該相変化材料を熱的に絶縁するための手段を含む、メモリセル素子。
  9. 第１電極を備えた前処理されたウェハを設ける工程と、
    該前処理されたウェハに隣接している第１絶縁材層を堆積する工程と、
    該第１絶縁材層に隣接している停止層を堆積する工程と、
    該停止層に隣接している第２絶縁材層を堆積する工程と、
    該第１絶縁材層、該停止層、および、該第２絶縁材層を貫通するビアをエッチングして、該第１電極の部分を露出させる工程と、
    該ビアの側面に絶縁性材料を堆積する工程と、
    該絶縁性材料をエッチングして、該ビア中に絶縁性材料の側壁を形成する工程と、
    該ビア中にヒータ材料を堆積する工程と、
    該停止層まで平坦化する工程と、
    該停止層、絶縁性材料、および、ヒータ材料の各露出された部分に隣接している相変化材料層を堆積する工程と、
    該相変化材料層に隣接している電極材層を堆積する工程と、
    該電極材層および該相変化材料層をエッチングして、第２電極および記憶場所を形成する工程とを含む、メモリセル素子の製造方法。
  10. さらに、上記絶縁性材料へのヒータ材料の拡散を防止するために、上記絶縁性材料の側壁に隣接している拡散障壁を堆積する、請求項９に記載の方法。
  11. 上記拡散障壁を堆積する工程は、ＳｉＮを堆積することを含んでいる、請求項１０に記載の方法。
  12. 上記前処理されたウェハを設ける工程は、タングステンプラグを含む前処理されたウェハを設けることを含んでいる、請求項９に記載の方法。
  13. 上記前処理されたウェハを設ける工程は、銅プラグを含む前処理されたウェハを設けることを含んでいる、請求項９に記載の方法。
  14. 上記第１絶縁材層を堆積する工程は、ＳｉＯ２層またはフッ素添加酸化シリコン層を堆積することを含んでいる、請求項９に記載の方法。
  15. 上記停止層を堆積する工程は、ＳｉＮ層を堆積することを含んでいる、請求項９に記載の方法。
  16. 上記第２絶縁材層を堆積する工程は、ＳｉＯ２層およびフッ素添加酸化シリコン層のうちのいずれかを堆積することを含んでいる、請求項９に記載の方法。
  17. 上記絶縁性材料を堆積する工程は、上記相変化材料からの熱放散を制限する誘電体材料を堆積することを含んでいる、請求項９に記載の方法。
  18. 上記誘電体材料を堆積する工程は、熱伝導率が０．１〜０．８Ｗ／ｍＫである多孔質酸化膜を堆積する工程を含んでいる、請求項１７に記載の方法。
  19. 上記誘電体材料を堆積する工程は、エーロゲル、Ｐｈｉｌｋ、ＳｉＬＫ、Ｃｏｒａｌ、ＬＤＫ‐５１０９、Ｏｒｉｏｎ２．２、および、ＣＦ‐ポリマーのうちのいずれかを堆積することを含んでいる、請求項１７に記載の方法。
  20. 上記ビアにヒータ材料を堆積する工程は、ＴｉＮおよびＴａＮのうちのいずれかを堆積することを含んでいる、請求項９に記載の方法。
  21. 上記停止層まで平坦化する工程は、該停止層まで化学的機械研磨を施すことを含んでいる、請求項９に記載の方法。
  22. 上記相変化材料層を堆積する工程は、カルコゲナイド材料層を堆積することを含んでいる、請求項９に記載の方法。
  23. さらに、上記第２電極および記憶場所に隣接している絶縁材を堆積することを含んでいる、請求項９に記載の方法。
  24. 絶縁材を堆積する工程は、ＳｉＯ２またはフッ素添加酸化シリコンを堆積することを含んでいる、請求項２３に記載の方法。
  25. 第１電極を有する前処理されたウェハを設ける工程と、
    該第１電極をエッチングして、凹部を形成する工程と、
    該凹部の側面に絶縁性材料を堆積する工程と、
    該絶縁性材料をエッチングして、該凹部に絶縁性材料からなる側壁を形成する工程と、
    該凹部にヒータ材料を堆積する工程と、
    該ヒータ材料を平坦化して、ヒータを形成する工程と、
    該ヒータ上に相変化材料層を堆積する工程と、
    該相変化材料層上に電極材層を堆積する工程と、
    該電極材層および該相変化材料層をエッチングして、第２電極および記憶場所を形成する工程とを含む、メモリセル素子の製造方法。
  26. さらに、上記絶縁性材料の側壁に隣接した拡散障壁を堆積して、該絶縁性材料へのヒータ材料の拡散を防止する工程を含む、請求項２５に記載の方法。
  27. 上記拡散障壁を堆積する工程はＳｉＮを堆積することを含む、請求項２６に記載の方法。
  28. 上記前処理されたウェハを設ける工程は、タングステンプラグを含む前処理されたウェハを設けることを含む、請求項２５に記載の方法。
  29. 上記前処理されたウェハを設ける工程は、銅プラグを含む前処理されたウェハを設けることを含む、請求項２５に記載の方法。
  30. 上記絶縁性材料を堆積する工程は、上記相変化材料からの熱放散を制限する誘電体材料を堆積することを含む、請求項２５に記載の方法。
  31. 上記誘電体材料を堆積する工程は、熱伝導率が０．１〜０．８Ｗ／ｍＫである多孔質酸化膜を堆積することを含む、請求項３０に記載の方法。
  32. 上記誘電体材料を堆積する工程は、エーロゲル、Ｐｈｉｌｋ、ＳｉＬＫ、Ｃｏｒａｌ、ＬＤＫ‐５１０９、Ｏｒｉｏｎ２．２、および、ＣＦ‐ポリマーのうちのいずれかを堆積することを含む、請求項３０に記載の方法。
  33. 上記凹部にヒータ材料を堆積する工程は、ＴｉＮおよびＴａＮのいずれかを堆積することを含む、請求項２５に記載の方法。
  34. 上記相変化材料層を堆積する工程は、カルコゲナイド材料層を堆積することを含む、請求項２５に記載の方法。
  35. 上記電極材層を堆積する工程は、ＴｉＮまたはＴａＮを堆積することを含む、請求項２５に記載の方法。
  36. さらに、上記第２電極および上記記憶場所に隣接した絶縁材を堆積する工程を含む、請求項２５に記載の方法。
  37. 上記絶縁材を堆積する工程は、ＳｉＯ２またはフッ素添加酸化シリコンを堆積することを含む、請求項３６に記載の方法。
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