DE102004054558A1

DE102004054558A1 - Verfahren zur Herstellung einer resistiv schaltenden Speicherzelle, hergestellte Speicherzelle sowie daraus aufgebautes Speicherbauelement

Info

Publication number: DE102004054558A1
Application number: DE102004054558A
Authority: DE
Inventors: Thomas Dr. Happ
Original assignee: Infineon Technologies AG
Current assignee: Qimonda AG
Priority date: 2004-11-11
Filing date: 2004-11-11
Publication date: 2006-05-24
Also published as: US20060115909A1

Abstract

Die Erfindung betrifft ein Verfahren zur Herstellung mindestens einer resistiv schaltenden Speicherzelle, insbesondere einer Phase-Change-Speicherzelle, welches mindestens die Schritte DOLLAR A (a) Strukturieren einer oberhalb einer Schicht aufgebrachten Hartmaske und (b) Rückätzen mindestens eines Teils der strukturierten Hartmaske, insbesondere durch isotrope Ätzung, umfasst.

Description

Die Erfindung betrifft ein Verfahren zur Herstellung einer resistiv schaltenden Speicherzelle, insbesondere einer Phase-Change-Speicherzelle, eine entsprechende Speicherzelle sowie ein Speicherbauelement mit mindestens einer Speicherzelle.
Bei herkömmlichen Speicherbauelementen, insbesondere herkömmlichen Halbleiter-Speicherbauelementen unterscheidet man zwischen sog. Funktionsspeicher-Bauelementen (z.B. PLAs, PALs, etc.), und sog. Tabellenspeicher-Bauelementen, z.B. ROM-Bauelementen (ROM = Read Only Memory bzw. Festwertspeicher – insbesondere PROMs, EPROMs, EEPROMs, Flash-Speicher, etc.), und RAM-Bauelementen (RAM = Random Access Memory bzw. Schreib-Lese-Speicher, z.B. DRAMs und SRAMs).
Ein RAM-Bauelement ist ein Speicher, bei dem man nach Vorgabe einer Adresse Daten abspeichern, und unter dieser Adresse später wieder auslesen kann.
Bei SRAMs (SRAM = Static Random Access Memory) bestehen die einzelnen Speicherzellen z.B. aus wenigen, beispielsweise 6 Transistoren, und bei sog. DRAMs (DRAM = Dynamic Random Access Memory) i.A. nur aus einem einzigen, entsprechend angesteuerten kapazitiven Element (z.B. der Gate-Source-Kapazität eines MOSFETs), mit dessen Kapazität jeweils ein Bit als Ladung gespeichert werden kann.
Diese Ladung bleibt allerdings nur für kurze Zeit erhalten; deshalb muß regelmäßig, z.B. ca. alle 64 ms, ein sog. „Refresh" durchgeführt werden.
Im Gegensatz hierzu muß bei SRAMs kein "Refresh" durchgeführt werden; d.h., die in der Speicherzelle gespeicherten Daten bleiben gespeichert, solange dem SRAM eine entsprechende Versorgungsspannung zugeführt wird.
Bei nicht-flüchtigen Speicherbauelementen (NVMs bzw. Nonvolatile memories), z.B. EPROMs, EEPROMs, und Flash-Speichern bleiben demgegenüber die gespeicherten Daten auch dann gespeichert, wenn die Versorgungsspannung abgeschaltet wird.
Des weiteren sind – seit neuerem – auch sog. „resistive" bzw. „resistiv schaltende" Speicherbauelemente bekannt, z.B. sog. Phasenwechsel-Speicher (Phase Change Memories oder „PCRAMs").
Bei „resistiven" bzw. „resistiv schaltenden" Speicherbauelementen wird ein – z.B. zwischen zwei entsprechenden Elektroden (d.h. einer Anode, und einer Kathode) angeordnetes – „aktives" bzw. „schaltaktives" Material durch entsprechende Schaltvorgänge in einen mehr oder weniger leitfähigen Zustand versetzt (wobei z.B. der mehr leitfähige Zustand einer gespeicherten, logischen „eins" entspricht, und der weniger leitfähige Zustand einer gespeicherten, logischen „null", oder umgekehrt). Dies kann z. B. der logischen Anordnung eines Bits entsprechen.
Bei Phasenwechsel-Speichern (Phase Change Memories, PCRAMs) kann als – zwischen zwei entsprechende Elektroden geschaltetes – „schaltaktives" Material z.B. eine entsprechende Chalkogenidverbindung verwendet werden (z.B. eine Ge-Sb-Te-(„GST"-) oder Ag-In-Sb-Te-Verbindung).
Das Chalkogenidverbindungs-Material kann durch entsprechende Schaltvorgänge in einen amorphen, d.h, relativ schwach leitfähigen, oder einen kristallinen, d.h. relativ stark leitfähigen, Zustand versetzt werden (wobei z.B. der relativ stark leitfähige Zustand einer gespeicherten, logischen „eins" entsprechen kann, und der relativ schwach leitfähige Zustand einer gespeicherten, logischen „null", oder umgekehrt).

Phasenwechsel-Speicherzellen sind z.B. aus G. Wicker, Nonvolatile: "High Density, High Performance Phase Change Memory", SPIE Conference on Electronics and Structures for MEMS, Vol. 3891, Queensland, 2, 1999 bekannt, sowie z.B. aus Y.N. Hwang et. al.: "Completely CMOS Compatible Phase Change Nonvolatile RAM Using NMOS Cell Transistors", IEEE Proceedings of the Nonvolatile Semiconductor Memory Workshop, Monterey, 91, 2003, S. Lai et. al.: "OUM-a 180nm nonvolatile memory cell element technology for stand alone and embedded applications", IEDM 2001, etc.

Um bei einer entsprechenden Speicherzelle einen Wechsel von einem amorphen, d.h. relativ schwach leitfähigen Zustand des schaltaktiven Materials in einen kristallinen, d.h. relativ stark leitfähigen Zustand zu erreichen, kann an den Elektroden ein entsprechender Heiz-Strom-Puls bzw. Heiz-Spannungs-Puls angelegt werden, der dazu führt, dass das schaltaktive Material über die Kristallisationstemperatur hinaus aufgeheizt wird, und kristallisiert („Schreibvorgang").

Umgekehrt kann ein Zustandswechsel des schaltaktiven Materials von einem kristallinen, d.h. relativ stark leitfähigen Zustand in einen amorphen, d.h. relativ schwach leitfähigen Zustand z.B. dadurch erreicht werden, dass – wiederum mittels eines entsprechenden Heiz-Strom-Pulses bzw. Heiz-Spannungs-Pulses – das schaltaktive Material über die Schmelztemperatur hinaus aufgeheizt, und anschließend durch schnelles Abkühlen in einen amorphen Zustand „abgeschreckt" wird („Löschvorgang").

Um ein entsprechend schnelles Aufheizen des schaltaktiven Materials über die Kristallisations- bzw. Schmelztemperatur hinaus zu erreichen, können relativ hohe Ströme notwendig sein, was zu einem entsprechend hohen Energieverbrauch führen kann.

Des weiteren können hohe Heizströme zur Folge haben, dass die entsprechende Zelle nicht mehr von einem Einzel-Transistor mit entsprechend kleiner Strukturgröße angesteuert werden kann, was eine entsprechend – ggf. stark verringerte – Kompaktheit des jeweiligen Speicherbauelements nach sich ziehen kann.

Bisher wurde in erster Linie versucht, durch eine Reduktion der Kontaktierungsfläche das programmierte Volumen einzuschränken und damit die nötigen Ströme zu reduzieren. Bisherige Konzepte sind unter anderem beschrieben in: 5. Lai, T.Lowrey, „OUM-a 180 nm nonvolatile memory cell element technology for stand alone and embedded applications", IEDM 2001; in: J. Rodgers et al., „Demonstration of Chalcogenide Based Non Volatile Memory", MAPLD; in: Y.H. Ha, J.H. Yi, H. Horii et al., „An edge contact type cell for phase change RAM featuring very low power consumption", VSLI, 2003; sowie in: H. Horii, J.H. Yi et al., "A novel cell technology using Ndoped GeSbTe films for phase change RAM", IEDM 2003.

Aus Y.N. Hwang et al., „Writing current reduction for high density phase change RAM", IEDM 2003, ist bekannt, dass zum Erreichen geringer Resetströme neben dieser Reduzierung des schaltenden Volumens auch eine gute Definition und Begrenzung des Strompfades wünschenswert ist.

Neben dem geringen Resetstrom gilt als weiteres Kriterium für eine erfolgreiche PCRAM-Zelle auch eine zuverlässige und reproduzierbare Herstellbarkeit mit geringen Fluktuationen in den elektrischen Parametern, was bei den bisher beschriebenen Ansätzen für sehr kleine kritischen Abmessern von z. B. 40 nm nicht mehr gelingt, siehe z. B.: Y.N. Hwang, J.S. Hong et al., „Full integration and reliability evaluation of phasechange RAM", VSLI 2003.

Die Erfindung hat zur Aufgabe, ein Verfahren zur präzisen, gut reproduzierbaren Herstellung einer kompakten, strompfadbegrenzenden resistiv schaltenden Speicherzelle bei geringen Fluktuationen, eine entsprechende Speicherzelle sowie ein darauf aufbauendes Speicherbauelement zur Verfügung zu stellen.

Dies wird durch eine Erfindung nach den Ansprüche 1, 13 und 19 erreicht. Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.

Gemäß eines ersten Grundgedankens der Erfindung wird ein Herstellungsverfahren für eine resistiv schaltende Speicherzelle, insbesondere eine Phase-Change-Speicherzelle, und ein darauf aufbauendes Speicherbauelement zur Verfügung gestellt, bei dem sich eine strukturierbare Schicht (im folgenden Hartmaske („Hardmask") genannt) oberhalb mindestens einer weiteren Schicht befindet, z. B. dort in einem vorherigen Schritt aufgebracht wurde. Die Hartmaske wird strukturiert, woraus sich eine lithographische Ätzmaske ergibt. In einem weiteren Schritt wird die Hartmaske mindestens in einem strukturierten Teilbereich zurückgeätzt. Durch die Rückätzung werden die. Dimensionen der lithographischen Ätzmaske verkleinert, es entsteht eine „sublithographische" Ätzmaske in hervorragender Präzision, die zudem gut reproduzierbar ist. Damit können auch die Dimensionen weiterer, sich unterhalb der Hartmaske befindlicher Schichten, verkleinert werden, insbesondere die Fläche bzw. das Volumen – und damit der zur Schaltung benötigte Strom bzw. die Spannung – eines schaltaktiven Materials bzw. Elementes. Allein daraus ergibt sich ein strompfadbegrenzender Effekt.

Mit Hilfe der sublithographischen Ätzmaske lassen sich entsprechend kleine schaltaktive Elemente und damit auch Bauelemente in kleinen Dimensionen, z. B. kleine 1T1R-Zellen, z. B. mit einer Zellfläche von 5-8F², realisieren. Beispiels weise sind Transistoren mit Gatelängen von 45 nm mit sehr guter Statistik herstellbar. Somit können z. B. hochintegrierte 1T1R-PCRAM-Speicherzellen bzw. Speicherbauelemente mit hochdichten Zellenfeldern hergestellt werden. Die entsprechende Stromreduzierung, z. B. unterhalb eines Stroms von – je nach Technologiegeneration – 50 μA bis 100 μA, ist aus energetischer Sicht insbesondere zum parallelen Programmieren von Speicherzellen vorteilhaft.

Die schaltaktive Schicht kann günstigerweise Chalkogenidverbindungen enthalten (z.Β. eine Ge-Sb-Te- („GST"-) oder Ag-In-Sb-Te-Verbindung), vorzugsweise gesputtert.

Eine solche Dimensionsverkleinerung ist für resistiv schaltende Speicherbauelemente, insbesondere PC-RAMs, mit dem Stand der Technik nicht erreichbar.

Bevorzugt ist eine Strukturierung der Hartmaske durch herkömmliche – und damit u. a. preiswerte – lithographische Verfahren. Die Strukturierung umfasst alle dazu notwendigen Prozessschritte, also bei Bedarf z. B. auch vorbereitende Schritte wie die Reinigung oder Präparation von Oberflächen. So kann bei Bedarf zum Beispiel die Hartmaske deglazed werden, z. B. durch verdünnte Flusssäure („dilute HF deglaze").

Die Rückätzung der strukturierten Hartmaske geschieht bevorzugt durch isotrope Ätzung, insbesondere eine isotrope nasschemische Ätzung.

Zur Herstellung von Zellfeldern mit einer Vielzahl von Einzel-Speicherzellen wird ein Verfahren bevorzugt, bei welchem die Hartmaske ellipsenförmig, also insbesondere kreisförmig, oder zylinderförmig strukturiert wird. Möglich sind aber auch andere Formen wie z. B. eine linienförmige oder – weitgehend – rechteckige Struktur.

Das Material der Hartmarke beinhaltet vorteilhafterweise mindestens Si3N4 oder SiN.

Auch kann die Hartmaske zum Schutz unterhalb befindlicher Schichten aus einem Mehrlagenverbund, beispielsweise einem dielektrischen Zweischichtverbund bestehen, insbesondere aus SiN auf SiO₂. Dabei kann die obere Lage als Opferschicht während des „Pull-back"-Schrittes zur Größenreduktion eingesetzt wird, während die untere Lage als Schutzschicht die Elektrode während des Nassätzens schützt und während eines Trockenätzens mit durchgeätzt wird. Beide Lagen können aber auch als einzelne Schichten mit verschiedenen Funktionalitäten angesehen werden.

Bevorzugt ist weiterhin ein Verfahren, bei dem die Rückätzung des mindestens eines Teils der strukturierten Hartmaske – insbesondere einer Hartmaske mit Si₃N₄ – durch heißes H₃PO₄ geschieht, insbesondere durch H₃PO₄ in einem Temperaturbereich von mehr als 60 °C, insbesondere um 65°C. Selbstverständlich ist eine niedrigere Temperatur ebenfalls möglich. Die Temperaturwahl ist u.a. von der gewünschten Ätzgeschwindigkeit abhängig, da bei höherer Temperatur in der Regel auch der Ätzvorgang schneller abläuft. Bei anderen Materialien der Hartmaske und/oder anderen Materialien von Hartmaske und darunterliegender Schicht bzw. darunterliegenden Schichten können auch andere Ätze verwendet werden. Heißes H₃PO₄ hat den Vorteil, dass es isotrop und durch geeignete Temperaturwahl auch ausreichend langsam für eine präzise Ätzung ätzt. Vorteilhaft sind z. B. Ätzzeiten von ca. 10 min.

Vorteilhaft ist weiterhin ein Verfahren bei dem mindestens eine unterhalb der strukturierten, rückgeätzten Hartmaske befindliche weitere Schicht rückgeätzt wird, insbesondere durch Trockenätzung. Dies können beliebig viele Schichten mit unterschiedlichen Funktionalität, wie Schaltungsaktivität, Kontaktierung, chemischer/mechanischer Schutz etc. sein.

Besonders vorteilhaft ist es, wenn mindestens eine unterhalb der strukturierten, rückgeätzten Hartmaske befindliche weitere Schicht die schaltaktive Schicht umfasst oder sogar ist. Dadurch die kleine sublithographische Dimension der Hartmaske an ein entsprechend kleines Volumen der Schaltzelle weitergegeben werden.

Günstig ist zudem ein Verfahren, bei dem mindestens eine unterhalb der strukturierten, rückgeätzten Hartmaske befindliche weitere Schicht eine obere Elektrode umfasst, da sich so prozesstechnisch einfache Kontaktierungen herstellen lassen. Auch ist es günstig, wenn mindestens eine unterhalb der strukturierten, rückgeätzten Hartmaske befindliche weitere Schicht eine untere Elektrode bzw. einen Teil einer unteren Elektrode, beispielsweise eine Zwischenelektrode, umfasst.

Vorteilhaft aus prozesstechnischer Sicht ist zudem ein Verfahren, bei dem bei Vorhandensein einer oberen Elektrodenschicht und einer schaltaktiven Schicht beide Schichten in – möglichst, aber nicht notwendigerweise – einem Schritt rückgeätzt werden können. Insbesondere ist günstig die Rückätzung der oberen Elektrodenschicht, gefolgt von einer Rückätzung der schaltaktiven Schicht und ggf. der unteren Elektrode.

Das Aufbringen, Strukturieren und Rückätzen der Hartmaske und das Rückätzen mindestens einer weiteren darunterliegenden Schicht kann auch mehrmals durchgeführt werden.

Günstig ist ebenfalls ein Verfahren, welches nach erfolgter Rückätzung der schaltaktiven Schicht den Schritt des Abscheidens einer Isolierschicht aus elektrisch isolierendem Material aufweist.

Dies ist insbesondere günstig, wenn die Abscheidung der Isolierschicht (im weiteren zur Vereinfachung „obere Isolierschicht" genannt) so geschieht, dass die schaltaktive Schicht vollständig seitlich in die obere Isolierschicht eingebettet ist. Aufgrund des durch die Einbettung des schaltaktiven Materials in das Isoliermaterial erreichten weiter fokussierten Stromverlaufs (und damit der Verminderung bzw. Vermeidung von parasitären – außerhalb des Schmelz- bzw. Kristallisationsbereichs des schaltaktiven Materials auftretenden – Strömen) kann das schaltaktive Material mit z.T. deutlich geringeren Heizströmen über die Kristallisations- bzw. Schmelztemperatur hinaus erwärmt werden als im Stand der Technik beschrieben. Falls gleichzeitig das schaltaktive Material durch die obere Elektrodenschicht von oben eingeschlossen ist, wird auch eine günstige kontaminationssichere CMOS-Integration ermöglicht.

Zur einfache Kontaktierung, insbesondere oberen Kontaktierung, wird vorteilhafterweise die die obere Isolierschicht aufweisende Oberfläche flächig abgetragen (z. B. durch Polieren, z. B. durch ein CMP-Verfahren), und zwar günstigerweise so, dass die schaltaktive Schicht kontaktierbar ist. Dies lässt sich bei Vorhandensein einer oberen Elektrodenschicht z. B. durch Abtragung bis zu dieser Schicht erreichen.

Es ergibt sich aus dem Verfahren eine Speicherzelle mit zumindest teilweise sublithographischen Dimensionen. Insbesondere lässt sich eine Speicherzelle herstellen, bei der eine sublithographisch dimensionierte schaltaktive Schicht bzw. ein sublithographisch dimensioniertes schaltaktives Element vorhanden ist. Dadurch lassen sich z. B. die oben erwähnten 1T1R-Zellen mit geringem Flächenbedarf herstellen.

Insbesondere ist eine Speicherzelle herstellbar, bei der die schaltaktive Schicht vollständig seitlich in eine Isolierschicht eingebettet ist, insbesondere wenn das Material der Isolierschicht mindestens SiO₂, SiN und/oder ein anderes geeignetes Isolatormaterial wie z. B. low-μ-Dielektrika beinhaltet.

Vorteilhaft ist eine Speicherzelle, bei der das Elektrodenmaterial eine Titanverbindung, insbesondere TiN, aber auch TiSiN, TiAlN, TiW, TaN, TaAlN oder aus TaSiN oder Wolfram aufweist. Besonders günstig ist die Kombination aus einer Elektrode mit TiN (insbesondere der oberen Elektrode) und der anderen Elektrode aus Wolfram (insbesondere der unteren Elektrode) Das schaltaktive Material beinhaltet bevorzugt eine Ge-Sb-Te-(„GST"-) oder Ag-In-Sb-Te-Verbindung, insbesondere gesputtertes GST.

Ebenfalls beansprucht wird ein Speicherbauelement umfassend mindestens eine – bevorzugt ein Zellenfeld umfassend eine Vielzahl – der oben beschriebenen erfindungsgemäßen Speicherzellen, insbesondere mit mindestens einer weiteren Kontaktierung, z. B. einer (Metall-)Kontaktelektrode in Verbindung zu einer oberen Elektrode.

Im folgenden wird die Erfindung anhand mehrerer Ausführungsbeispiele und der beigefügten Zeichnung schematisch näher erläutert. In den Zeichnungen zeigen:

1 eine schematische Darstellung des Aufbaus einer resistiv schaltenden Speicherzelle gemäß dem Stand der Technik;

2a eine schematische Darstellung von resistiv schaltenden Speicherzellen gemäß eines Ausführungsbeispiels der vorliegenden Erfindung, bei einer ersten, bei der Herstellung der Speicherzellen durchlaufenen Phase;

2b eine schematische Darstellung der in 2a gezeigten resistiv schaltenden Speicherzellen, bei einer zweiten, bei der Herstellung der Speicherzellen durchlaufenen Phase;

2c. eine schematische Darstellung der in 2a und 2b gezeigten resistiv schaltenden Speicherzellen, bei einer dritten, bei der Herstellung der Speicherzellen durchlaufenen Phase;

2d eine schematische Darstellung der in 2a–2c gezeigten resistiv schaltenden Speicherzellen, bei einer vierten, bei der Herstellung der Speicherzellen durchlaufenen Phase;

2e eine schematische Darstellung der in 2a–2d gezeigten resistiv schaltenden Speicherzellen, bei einer fünften, bei der Herstellung der Speicherzellen durchlaufenen Phase;

2f eine schematische Darstellung der in 2a–2e gezeigten resistiv schaltenden Speicherzellen, bei einer sechsten, bei der Herstellung der Speicherzellen durchlaufenen Phase;

3 eine schematische Darstellung der fertigen Speicherzelle; und

4 eine schematische Darstellung von resistiv schaltenden Speicherzellen gemäß einem weiteren, alternativen Ausführungsbeispiel der vorliegenden Erfindung, bei einer ersten, bei der Herstellung der Speicherzellen durchlaufenen – der in 2a gezeigten Phase entsprechenden – Phase; und

5 eine schematische Darstellung der resistiv schaltenden Speicherzellen gemäß eines weiteren, alternativen Ausführungsbeispiels der vorliegenden Erfindung, bei einer bei der Herstellung der Speicherzellen durchlaufenen – der in 2e gezeigten Phase entsprechenden – Phase; und

6 eine schematische Darstellung der Herstellung von resistiv schaltenden Speicherzellen gemäß eines weiteren, alternativen Ausführungsbeispiels der vorliegenden Erfindung, bei einer in 2e gezeigten Phase entsprechenden Phase.

In 1 ist – rein schematisch, und beispielhaft – der Aufbau einer resistiv schaltenden Speicherzelle 1 (hier: einer Phasenwechsel-Speicherzelle 1 (Phase Change Memory Cell)) gemäß dem Stand der Technik gezeigt.
Diese weist zwei entsprechende hier: Metall-Elektroden 2a, 2b (d.h. eine Anode, und eine Kathode) auf, zwischen denen eine entsprechende, schaltaktive Materialschicht 3 angeordnet ist, die durch entsprechende Schaltvorgänge in einen mehr oder weniger leitfähigen Zustand versetzt werden kann (wobei z.B. der mehr leitfähige Zustand einer gespeicherten, logischen „eins" entspricht, und der weniger leitfähige Zustand einer gespeicherten, logischen „null", oder umgekehrt).
Bei der o.g. Phasenwechsel-Speicherzelle 1 kann als „schaltaktives" Material für die o.g. Materialschicht 3 z.B. eine entsprechende Chalkogenidverbindung verwendet werden (z.B. eine Ge-Sb-Te- oder Ag-In-Sb-Te-Verbindung).
Das Chalkogenidverbindungs-Material kann durch entsprechende Schaltvorgänge in einen amorphen, d.h. relativ schwach leitfähigen, oder einen kristallinen, d.h. relativ stark leitfähigen Zustand versetzt werden (wobei z.B. der relativ stark leitfähige Zustand einer gespeicherten, logischen „eins" entsprechen kann, und der relativ schwach leitfähige Zustand einer gespeicherten, logischen „null", oder umgekehrt).
Phasenwechsel-Speicherzellen sind z.B. aus G. Wicker, Nonvolatile, High Density, High Performance Phase Change Memory, SPIE Conference on Electronics and Structures for MEMS, Vol. 3891, Queensland, 2, 1999 bekannt, sowie z.B. aus Y.N. Hwang et. al., Completely CMOS Compatible Phase Change Nonvolatile RAM Using NMOS Cell Transistors, IEEE Proceedings of the Nonvolatile Semiconductor Memory Workshop, Monterey, 91, 2003, S. Lai et. al., OUM-a 180nm nonvolatile memory cell element technology for stand alone and embedded applications, IEDM 2001, etc.
Wie aus 1 weiter hervorgeht, kann – optional – bei Phasenwechsel-Speicherzellen 1 unterhalb der schaltaktiven Materialschicht 3, und oberhalb der unteren Elektrode 2b eine entsprechende – z.B. einen relativ hohen Widerstand aufweisende – Heiz-Materialschicht 5 vorgesehen sein, die von einer entsprechenden Isolierschicht 4 umgeben ist.
Um bei der Speicherzelle 1 einen Wechsel von einem amorphen, d.h. relativ schwach leitfähigen Zustand des „aktiven" Materials in einen kristallinen, d.h. relativ stark leitfähigen Zustand zu erreichen, kann an den Elektroden 2a, 2b ein entsprechender Heiz-Strom-Puls angelegt werden, der dazu führt, dass die Heiz-Materialschicht 5, und hieran angrenzende Bereiche der schaltaktiven Materialschicht 3 entsprechend – über die Kristallisationstemperatur des schaltaktiven Materials hinausgehend – erwärmt werden, was eine Kristallisation der entsprechenden Bereiche der schaltaktiven Materialschicht 3 zur Folge hat („Schreibvorgang").
Umgekehrt kann ein Zustands-Wechsel der entsprechenden Bereiche der schaltaktiven Materialschicht 3 von einem kristallinen, d.h. relativ stark leitfähigen Zustand in einen amorphen, d.h. relativ schwach leitfähigen Zustand z.B. dadurch erreicht werden, dass – wiederum durch Anlegen eines entsprechenden Heiz-Strom-Pulses an den Elektroden 2a, 2b, und das dadurch erreichte Aufheizen der Heiz-Materialschicht 5, und entsprechender Bereiche der schaltaktiven Materialschicht 3 – die entsprechenden Bereiche der schaltaktiven Materialschicht 3 über die Schmelztemperatur hinaus aufgeheizt, und anschließend durch schnelles Abkühlen in einen kristallinen Zustand „abgeschreckt" werden („Löschvorgang").
Um ein entsprechend schnelles Aufheizen der entsprechenden Bereiche der schaltaktiven Materialschicht 3 über die Kristallisations- bzw. Schmelztemperatur hinaus zu erreichen, können relativ hohe Ströme notwendig sein.
In 2a ist eine schematische Darstellung von resistiv schaltenden Speicherzellen 11 gemäß eines Ausführungsbeispiels der vorliegenden Erfindung bei einer ersten, bei der Herstellung der Speicherzellen 11 durchlaufenen Phase gezeigt.
Bei den Speicherzellen 11 kann es sich – wie im folgenden noch genauer erläutert wird – insbesondere um Phasenwechsel-Speicherzellen 11 (Phase Change Memory Cells, insbesondere für PC-RAMs) handeln.
Wie aus 2a hervorgeht, ist zwischen zwei entsprechenden, wie im folgenden noch genauer erläutert hergestellten bzw. herzustellenden Elektroden(schichten) bzw. Kontakten 12a, 12b (d.h. einer Anode, und einer Kathode) eine entsprechende, „schaltaktive" Schicht 13 enthaltend ein schaltaktives Material angeordnet.
Die schaltaktive Schicht 13 kann – im fertigen Zustand der Zellen 11 (und wie weiter unten noch genauer erläutert wird) – durch entsprechende Schaltvorgänge in einen mehr oder weniger leitfähigen Zustand versetzt werden (insbesondere in einen amorphen, d.h. relativ schwach leitfähigen, oder einen kristallinen, d.h. relativ stark leitfähigen Zustand, wobei z.B. der mehr leitfähige Zustand einer gespeicherten, logischen „eins" entspricht, und der weniger leitfähige Zustand einer gespeicherten, logischen „null", oder umgekehrt).
Als schaltaktives Material für die o.g. Materialschicht 13 kann z.B. eine entsprechende Chalkogenidverbindung verwendet werden (z.B. eine Ge-Sb-Te- oder Ag-In-Sb-Te-Verbindung, etc.), oder ein beliebiges, anderes brauchbares Phasenwechsel-Material.
Als Material für die obere Elektrodenschicht 12a bzw. den oberen Kontakt wird vorzugsweise eine Titanverbindung, wie z.B. TiN, TiSiN, TiAIN, TaSiN, TaN, TiAlN oder TiW, etc. eingesetzt. Geeignet ist aber auch z.B. Wolfram, oder ein beliebiges anderes, brauchbares Elektrodenmaterial.
Die untere Elektrode bzw. der untere Kontakt 12b ist vorteilhafterweise aus Wolfram hergestellt; kann aber auch aus einem beliebigen anderen, brauchbaren Elektroden-Material gefertigt sein.
Wie insbesondere aus der Darstellung gemäß 3 hervorgeht, ist – im fertigen Zustand der Speicherzellen 11 – jeder der unteren Kontakte 12b jeweils einer entsprechenden Einzel-Speicherzelle 21a, 21b zugeordnet.
Die unteren Kontakte 12b der Speicherzellen 11 sind durch eine entsprechende, zwischen den unteren Kontakten 12b liegende (die unteren Kontakte 12b seitlich umgebende) (untere) Isolierschicht 14 voneinander getrennt.
Die untere Isolierschicht 14 kann z.B. aus SiO₂ bestehen, oder einem beliebigen anderen, brauchbaren Isoliermaterial.
Wieder bezogen auf 2a, befindet sich unterhalb der Speicherzellen 11 (bzw. unterhalb der unteren Kontakte 12b, und der unteren Isolierschicht 14 (direkt an die – auf derselben Ebene liegenden – unteren Begrenzungsflächen der unteren Kontakte 12b, und der Isolierschicht 14 angrenzend)) ein Substrat, hier in Form einer Substrat-Schicht 15, die z.B. aus Silizium hergestellt sein kann.
In der Substrat-Schicht 15 können entsprechende – die fertigen Einzel-Speicherzellen 21a, 21b ansteuernde, insbesondere die zum Schreiben und Löschen der Einzel-Speicherzellen 21a, 21b benötigten Heiz-Ströme zur Verfügung stellende – Schaltelemente, insbesondere Transistoren angeordnet sein, sowie z.B. entsprechende – die in den Einzel-Speicherzellen 21a, 21b gespeicherten Daten auslesende – Leseverstärker (Sense Amplifier), etc.
Wie weiter unten noch genauer erläutert wird, können bei den Speicherzellen 21a, 21b gemäß den 2a bis 4 relativ geringe Heiz-Ströme verwendet werden, insbesondere Heiz-Ströme, die kleiner sind als z.B. 130 μA oder z.B. 100 μA, insbesondere kleiner als 80 μA oder 60 μA, etc., so dass eine entsprechende Einzel-Speicherzelle 21a, 21b von einem einzigen, zugeordneten, den entsprechenden Heiz-Strom zur Verfügung stellenden (z.B. lediglich einen einzelnen, oder zwei zusammenwirkende, gegengleich-inverse Transistoren, oder eine entsprechend geschaltete Einzel-Diode aufweisenden) Schalt-Element angesteuert werden kann (insbesondere von einem Transistor bzw. einer Diode bzw. von Transistoren mit entsprechend geringer (minimaler) Strukturgröße).
Wie aus 2a weiter hervorgeht, erstreckt sich (bei der dort gezeigten, bei der Herstellung der Speicherzellen 11 durchlaufenen Phase) die – eine gleichmäßige Dicke d von z.B. < 150nm, insbesondere z.B. < 100nm (oder z.B. < 60 nm bzw. < 30 nm) aufweisende – schaltaktive Schicht 13 zunächst in Form einer durchgehenden, waagrechten, ebenen Schicht oberhalb einer Vielzahl nebeneinander angeordneter (verschiedenen – herzustellenden – Einzel-Speicherzellen 21a, 21b zugeordneten) unterer Elektroden bzw. unterer Kontakte 12b der Speicherzellen 11, und oberhalb der o.g, unteren Isolierschicht 14.
Wie ebenfalls aus 2a hervorgeht, erstreckt sich die oberhalb der schaltaktiven Materialschicht 13 vorgesehene, für die Herstellung der oberen Elektroden bzw. der oberen Kontakte verwendete obere Elektrodenschicht – entsprechend – zunächst (bei der in 2a gezeigten Phase) ebenfalls in Form einer durchgehenden, waagrechten, ebenen Schicht oberhalb der o.g. Vielzahl nebeneinander angeordneter (verschiedenen – herzustellenden – Einzel-Speicherzellen 21a, 21b zugeordneten) unterer Elektroden bzw. unterer Kontakte 12b der Speicherzellen 11.
Oberhalb der oberen Elektrodenschicht 12a ist – wie aus 2a hervorgeht – eine weitere Schicht vorgesehen; diese wird im folgenden als Hartmaske 16 („hardmask") bezeichnet. Vorzugsweise besteht die Hartmaske 16 aus SiN oder Si₃N₄, kann aber auch aus anderem geeigneten Material wie SiO₂ oder einem Schichtverbund bestehen, z. B. einem dielektrischen Schichtverbund aus – z. B. – SiN auf SiO2 bestehen, bei dem die obere Lage als Opferschicht während des „Pull-back"-Schrittes zur Größenreduktion eingesetzt wird, während die untere Lage als Schutzschicht die Elektrode während des Nassätzens schützt und während eines Trockenätzens mit durchgeätzt wird.
Wie aus 2a hervorgeht, grenzen die unteren Begrenzungsflächen von oberhalb der unteren Isolierschicht 14 liegenden Bereichen der schaltaktiven Schicht 13 direkt an entsprechende obere Begrenzungsflächen der unteren Isolierschicht 14 an.
Des weiteren können – wie in 2a dargestellt – die unteren Begrenzungsflächen von – oberhalb der unteren Elektroden bzw. unteren Kontakte 12b der Speicherzellen 11 liegenden – Bereichen der schaltaktiven Schicht 13 direkt an entsprechende obere Begrenzungsflächen der Kontakte 12b angrenzen (die oberen Begrenzungsflächen der Kontakte 12b, und der unteren Isolierschicht 14 liegen dann auf ein- und derselben Ebene).
Bei einem alternativen, in 4 gezeigten Ausführungsbeispiel der Erfindung können bei – ansonsten entsprechend ähnlich wie die in den 2a bis 2f dargestellten Speicherzellen 11 aufgebauten und hergestellten – Speicherzellen 11* zwischen der schaltaktiven Schicht 13*, und den – wie oben erläutert z.B. aus Wolfram bestehenden – Kontakten 12b* entsprechende (Zwischen-)Elektroden 22b* vorgesehen sein.
Die zwischen der schaltaktiven Schicht 13* und den unteren Kontakten 12b* liegenden (ebenfalls von einer entsprechenden unteren Isolierschicht 14* umgebenen) – Zwischenelektroden 22b* können z.B. aus einem speziellen Material hergestellt sei, z.B. – entsprechend wie die obere Elektrode 12a* – aus TiN, oder z.B. aus TiSiN, TiAIN, TaSiN, TaAlN oder TaN, etc.
Wie aus 4 hervorgeht, können dann – anders als bei dem in den 2a bis 2f gezeigten Ausführungsbeispiel – entsprechende untere Begrenzungsflächen von (oberhalb der unteren Kontakte 12b* der Speicherzellen 11* liegenden) Bereichen der schaltaktiven Schicht 13* an entsprechende obere Begrenzungsflächen der Zwischenelektroden 22b* angrenzen (und entsprechende untere Begrenzungsflächen der Zwischenelektroden 22b* an entsprechende obere Begrenzungsflächen der unteren (Wolfram-)Kontakte 12b*).
Wie ebenfalls aus 4 hervorgeht, liegen beim dort gezeigten Ausführungsbeispiel die oberen Begrenzungsflächen der Zwischenelektroden 22b*, und der unteren Isolierschicht 14* auf ein- und derselben Ebene oder sind Bestandteil eines planaren Schichtstapels.
Die Zwischenelektroden 22b* können z.B. dadurch hergestellt werden, dass – zunächst entsprechend ähnlich wie beim in 2a gezeigten Ausführungsbeispiel sich nach oben hin gleich weit wie die untere Isolierschicht 14* erstreckende – untere (Wolfram-)Kontakte 12b* entsprechend (selektiv) ein Stück weit – entsprechend der späteren Dicke e der Zwischenelektroden 22b* – zurückgeätzt werden (wobei die umgebende untere Isolierschicht 14* entsprechend stehenbleibt).
Daraufhin kann oberhalb der – zurückgeätzten – unteren (Wolfram-) Kontakte 12b* (und damit auch oberhalb der Isolierschicht 12*) eine entsprechende – aus dem gewünschten Material für die Zwischenelektroden 22b* bestehende – Materialschicht abgeschieden werden.
Diese wird entsprechend – planar – bis zur Höhe der oberen Begrenzungsfläche der unteren Isolierschicht 14* zurückpoliert (z.B. mittels eines entsprechenden CMP-Verfahrens (CMP = Chemical Mechanical Polishing)), so dass die oberen Begrenzungsflächen der so geschaffenen Zwischenelektroden 22b*, und der unteren Isolierschicht 14* auf ein- und derselben Ebene liegen.
Dann wird (entsprechend ähnlich wie bei den in 2a gezeigten Speicherzellen) – oberhalb der unteren Isolierschicht 14*, und der Zwischenelektroden 22b* – die o.g. schaltaktive Schicht 13* planar abgeschieden, und darüber dann (ebenfalls planar) das – für die obere Elektrodenschicht 12a* vorgesehene – Material, und (wiederum planar) die – der in 2a gezeigten Hartmaske 16 entsprechende – Hartmaske 16*.
In 2b ist eine schematische Darstellung der in 2a gezeigten Speicherzellen 11 bei der nächsten, bei der Herstellung der Speicherzellen 11 durchlaufenen Phase gezeigt.
Bei dem in 4 gezeigten, alternativen Ausführungsbeispiel der Speicherzellen 11* werden – ausgehend von dem in 4 gezeigten Zustand – entsprechende Prozess-Schritte durchgeführt, wie bei den Speicherzellen 11 anhand der 2b (und der 2c bis 2f) erläutert; auf eine separate Darstellung wird – zur Vermeidung von Wiederholungen – im folgenden verzichtet.
Wie aus 2b hervorgeht, wird die oberhalb der oberen Elektrodenschicht 12a, aus der die oberen Elektroden 12a', 12a'' gefertigt werden, liegende Hartmaske 16 („Hardmask") so strukturiert, dass sie an Bereichen A entfernt und an entsprechenden Bereichen B stehengelassen wird.
Zur Strukturierung, d. h, hier unter anderem zur selektiven Entfernung der Hartmaske 16 an den Bereichen A können – aufgrund deren relativ großen Abmessungen – beliebige, herkömmliche Verfahren verwendet werden, z.B. opto-lithografische Verfahren (bei denen die Bereiche A, nicht aber die Bereiche B (bzw. entsprechende Bereiche einer über der Schicht 16 vorgesehenen Photolack-Schicht) belichtet, und dann (samt den unter den entsprechenden, belichteten Bereichen der Photolackschicht liegenden Bereichen A der Hartmaske 16) weggeätzt werden (woraufhin die Photolack-Schicht wieder entfernt wird)).
Wie aus 2b hervorgeht, wird vorzugsweise jeweils ein oberhalb einer unteren Elektrode 12b (die einer ersten, fertigen Einzel-Speicherzelle 21a zugeordnet ist (vgl. 3)) befindlicher Bereich B der Hartmaske 16 übriggelassen und jeweils der zwischen unteren Elektroden 12b (die der zweiten, fertigen Einzel-Speicherzelle 21b zugeordnet sind (vgl. 3)) liegende Bereich A entfernt, etc. Dabei muss der Querschnitt der stehengelassenen Bereiche selbstverständlich nicht dem Querschnitt der unteren Elektrode 12b entsprechen; er kann anders geformt, kleiner, größer und/oder auch seitlich versetzt sein.
Die jeweils entfernten Bereiche A können – von oben her betrachtet – im Querschnitt z.B. im wesentlichen quadratisch (oder rechteckförmig) sein.
Entsprechend der Darstellung gemäß 2b „vor" oder „hinter" dem in 2b gezeigten, entfernten Bereich A (und „vor" oder „hinter" entsprechenden, „links" und „rechts" des entfernten Bereichs A liegenden, entfernten Bereichen) können – entsprechend dem Bereich A – weitere Bereiche entfernt werden (wobei wiederum zwischen zwei „entfernten" Bereichen ein „nicht entfernter" Bereich liegt, und die Ecken der entfernten Bereiche jeweils ungefähr oberhalb einer entsprechenden Elektrode bzw. Einzel-Speicherzelle liegen können).
Bei einer bevorzugten Alternative sind die übrig gebliebenen Bereiche B – von oben her betrachtet – kreis- oder zylinder- bzw. ellipsenförmige Inseln, und erstrecken sich – bei der Darstellung gemäß 2b – nach „vorne" bzw. „hinten" hin durchgehend über eine Vielzahl, insbesondere sämtliche in einer Reihe liegende Einzel-Speicherzellen 21a, bzw. sämtliche diesen zugeordneten Elektroden 12b. Möglich sind aber auch linienförmige entfernte Bereiche A.
Die Breite q der entfernten Bereiche A ist dann deutlich kleiner als deren Länge.
Dann wird – wie in 2c schematisch veranschaulicht ist – die strukturierte Hartmaske 16' isotrop zurückgeätzt, vorteilhafterweise durch eine kontrollierte „pull-back"-Ätzung. Dadurch wird die lithographische Ätzmaske reduziert (d. h. insbesondere, dass die Abmessungen der stehengelassenen Bereiche B reduziert werden). Die resultierende sublithographische Ätzmaske wird durch die „pull-back"-Ätzung in hervorragender Präzision hergestellt.
Mit Hilfe der sublithographischen Ätzmaske lassen sich anschließend – wie schematisch in den 2d bis 2f gezeigt – die unterhalb der sublithographische Ätzmaske aufgebrachten Schichten in den benötigten Abmessungen strukturieren, vorteilhafterweise die obere Elektrodenschicht 12a und/oder die schaltaktive Materialschicht 13, aber auch andere – hier nicht dargestellte – Schichten, wie z. B. weitere Schutzschichten, Isolierschichten usw.
Die Reduzierung der Hartmaske 16 geschieht in diesem Ausführungsbeispiel vorteilhafterweise durch isotrope, nasschemische Ätzung, insbesondere durch H₃PO₄, insbesondere durch heißes (z. B. 65 °C) H₃PO₄, speziell bei einem Material der Hartmaske 16 bzw. strukturierten Hartmaske 16' aus Si₃N₄ oder SiN. Für diese und andere Materialien der Hartmaske 16, 16' bzw. Kombinationen aus Material der Hartmaske 16, 16' und Materialien der angrenzenden Schichten, hier: dem Elektrodenmaterial, sind auch andere Ätzlösungen denkbar. H₃PO₄ weist den Vorteil auf, dass es isotrop ätz, langsam ätzt und eine offenliegende Elektrodenschicht 12a aus TiN nicht angreift.
In einer Variation (hier nicht dargestellt) kann die Hartmaske 16, 16' z. B. auch aus einem dielektrischen Zweischichtensystem (z. B. SiN auf SiO₂) bestehen, bei dem die obere Lage als Opferschicht während des „pull-back"-Schritts zur Größenreduktion eingesetzt wird, während die untere Lage die Elektrode während des Nassätzens schützt und zur weiteren Prozessierung z. B. trockenchemisch mit durchgeätzt wird. Dies entspricht einem Vorgang, bei dem die untere Lage einer Schutzschicht entspricht, die in einem weiteren Verfahrensschritt – siehe insbesondere 2f – wie die Hartmaske entfernt wird.
2d zeigt schematisch die Strukturierung der unterhalb der bereits strukturierten, rückgeätzten Hartmaske 16''. Dabei werden in diesem Ausführungsbeispiel sowohl die obere Elektrodenschicht 12a als auch die darunterliegende schaltaktive Materialschicht 13 entsprechend der sublithographischen Struktur der Hartmaske 16 strukturiert geätzt. Beispielsweise kann die Ätzung der unterhalb der strukturierten, rückgeätzten Hartmaske 16'' befindlichen Schichten 12a, 13 durch Trockenätzung geschehen. Die Struktur der strukturierten, rückgeätzten Hartmaske 16'' lässt sich somit analog an die darunterliegenden Schichten 12b, 13 weitergeben. In diesem Ausführungsbeispiel sind so eine sublithographisch dimensionierte schaltaktive Zelle 13' und eine entsprechend aufliegende oberer Elektrode 12a' entstanden. Hier wird die schaltaktive Zelle 13' somit unten von der unteren Elektrode 12b und oben von der oberen Elektrode 12a' flächig begrenzt.
Selbstverständlich müssen die sublithographischen Ausmaße der schaltaktiven Zelle 13' und/oder der oberen Elektrode 12a' (also z. B. die Kantenlänge bzw. der Durchmesser in Aufsicht) nicht genau übereinstimmen.
Natürlich muss kein – vorteilhafter – isotroper Ätzvorgang durchgeführt werden, bei Bedarf kann auch anisotropes Ätzen durchgeführt werden. Selbstverständlich können auch weitere, in diesem Ausführungsbeispiel nicht dargestellte, Schichten vorhanden sein und entsprechend geätzt werden.
2e zeigt den nächsten Schritt, bei dem auf die strukturierte Oberfläche eine Schicht 18 aus isolierendem Material, z. B. SiO₂, aufgebracht worden ist, die im weiteren als obere Isolierschicht 18 bezeichnet wird.
Die obere Isolierschicht 18 kann eine im wesentlichen konstante Dicke k aufweisen, die vorteilhafterweise mindestens der Summe der Dicke der oberen Elektrode 12a', und des schaltaktiven Elements 13' entspricht. Bevorzugt kann – alternativ – zur Abscheidung der oberen Isolierschicht 18 ein teilweise planarisierendes Abscheideverfahren – wie z. B. unter Nutzung von HDP („high density plasma")-Oxid -verwendet werden; die Dicke k der Isolierschicht 18 oberhalb der des schaltaktiven Elements 13' ist dann geringer als an den übrigen Bereichen.
Die obere Isolierschicht 18 wird dann, wie in 2f schematisch veranschaulicht ist, – vorzugsweise planar – abgetragen, vorzugsweise zurückpoliert. Dies geschieht hier bevorzugt bis etwa zur Höhe der oberen Begrenzungsflächen der oberen Elektroden 12a' (z.B. mittels eines entsprechenden CMP-Verfahrens (CMP = Ghemical Mechanical Polishing)), wobei die verbliebene strukturierte, rückgeätzte Hartmaske 16'' zumindest in einem Teilbereich vollständig entfernt wird. Die Kontaktierung der schaltaktiven Elemente 13' kann somit von oben über die polierten oberen Kontakte 12a' geschehen.
Als letztes kann dann, wie in 3 dargestellt, entsprechend ähnlich wie bei herkömmlichen, bekannten Verfahren – für jede der auf die o.g. Weise geschaffenen (jeweils eine obere und untere Elektrode 12a', 12b, und eine dazwischenliegende – in die obere Isolierschicht 18 eingebettete – schaltaktive Elemente 13' aufweisenden) Einzel-Speicherzellen 21a, 21b ein entsprechender, oberer (bevorzugt: Metall-)Kontakt 19a, 19b hergestellt werden, der jeweils die darunterliegende obere Elektrode 12a' kontaktiert (vgl. 3).
Bei einem weiteren alternativen Ausführungsbeispiel kann – anders als in z.B. den 2a und 4 gezeigt – zwischen der schaltaktiven Materialschicht 13, 13' und der Schicht 16, 16' zunächst keine separate, zur späteren Herstellung der Elektroden 12a, 12a' verwendete Schicht vorgesehen sein (die schaltaktive Materialschicht 13, 13' grenzt dann direkt an die Hartmaske 16, 16', 16'' an). Nach der Durchführung von – den o.g. anhand der 2a bis 2f erläuterten Verfahrensschritten entsprechenden – Verfahrensschritten liegt dann die obere Begrenzungsfläche der auf diese Weise geschaffenen, in eine Isolierschicht 18 eingebetteten schaltaktiven Materialschicht 13' auf derselben Ebene, wie die obere Begrenzungsfläche der oberen Isolierschicht 18. Daraufhin wird – entsprechend ähnlich wie bei entsprechenden herkömmlichen, bekannten Herstellverfahren – für jede der so geschaffenen Einzel-Speicherzellen 21a, 21b oberhalb der schaltaktiven Materialschicht eine entsprechende – das jeweilige, schaltaktive Material kontaktierende – (z. B. Metall-)Elektrode hergestellt.
Um bei einer entsprechenden Einzel-Speicherzelle 21a, 21b einen Wechsel von einem amorphen, d.h. relativ schwach leitfähigen Zustand der entsprechenden „aktiven" Materialschicht 13 in einen kristallinen, d.h. relativ stark leitfähigen Zustand zu erreichen, kann an den Elektroden 12a', 12b – durch das jeweils zugeordnete, o.g. Schalt-Element – ein entsprechender Heiz-Strom-Puls angelegt werden (entsprechend ähnlich wie bei herkömmlichen Phasenwechsel-Speichern (Phase Change Memories), und entsprechend wie oben unter Bezug auf 1 erläutert (vgl. auch z.B. G. Wicker, Nonvolatile, High Density, High Performance Phase Change Memory, SPIE Conference on Electronics and Structures for MEMS, Vol. 3891, Queensland, 2, 1999 bekannt, sowie z.B. aus Y.N. Hwang et. al., Completely CMOS Compatible Phase Change Nonvolatile RAM Using NMOS Cell Transistors, IEEE Proceedings of the Nonvolatile Semiconductor Memory Workshop, Monterey, 91, 2003, S. Lai et. al., OUM-a 180nm nonvolatile memory cell element technology for stand alone and embedded applications, IEDM 2001, etc.)).
Der Heiz-Strom-Puls führt – da das schaltaktive Element 13' einen relativ hohen Widerstand aufweist – dazu, dass diese entsprechend über die Kristallisationstemperatur des schaltaktiven Materials hinausgehend erwärmt wird, wodurch eine Kristallisation des schaltaktiven Elements 13' hervorgerufenen werden kann („Schreibvorgang").
Umgekehrt kann ein Zustands-Wechsel des schaltaktiven Elements 13' von einem kristallinen, d.h. relativ stark leitfähigen Zustand in einen amorphen, d.h, relativ schwach leitfähigen Zustand z.B. dadurch erreicht werden, dass an den Elektroden 12a', 12b – durch das jeweils zugeordnete, o.g.
Schalt-Element – ein entsprechender Heiz-Strom-Puls angelegt, und dadurch das schaltaktive Element 13' über die Schmelztemperatur hinaus aufgeheizt wird, und anschließend die schaltaktive Materialschicht durch schnelles Abkühlen in einen amorphen Zustand „abgeschreckt" wird („Löschvorgang") (entsprechend ähnlich wie bei herkömmlichen Phasenwechsel-Speichern (Phase Change Memories)).
Wie aus 3 hervorgeht, ist – im fertigen Zustand der Speicherzellen 21a, 21b – das schaltaktive Element 13' in die Isolier-Materialschicht 18 eingebettet, insbesondere – seitlich (nach „rechts", „links", „vorne" und „hinten" hin) – komplett von der oberen Isolierschicht 18 umgeben.
5 zeigt schematisch eine weitere Ausführungsform einer resistiv schaltenden Speicherzelle in einen zu 2e analogen Stadium, wobei hier die unterhalb der strukturierten, rückgeätzten Hartmaske 16⁺ vorhandene Schicht eine Elektrodenschicht war, aus der eine Zwischenelektrode 22b⁺ herausstrukturiert wurde. Die Zwischenelektrode 22b⁺ kann als Teil der unteren Elektrode 12b⁺ betrachtet werden. Das Material der unteren Isolierschicht 14⁺ und der oberen Isolierschicht 18⁺ kann identisch, aber auch verschieden sein. Auch müssen die Materialien von Zwischenelektrode 22b⁺ und unterer Elektrode 12b⁺ nicht identisch sein, sondern können auch unterschiedliches Isoliermaterial aufweisen. Der Strompfad lässt sich auch durch die Strukturierung der Zwischenelektrode 22b⁺ , hier: als Teil der unteren Elektrode 12b⁺ , begrenzen. In weiteren Schritten kann die Isolierschicht 18⁺ analog zu 2f abgetragen werden, es können sich dann z. B. die Herstellungsschritte gemäß 2a–2e und 3 anschließen. Die sublithographische Ätzung kann also bei der Herstellung der Speicherzelle mehrmals angewandt werden.
6 zeigt schematisch eine weitere Ausführungsform einer resistiv schaltenden Speicherzelle in einen zu 2e analogen Stadium, wobei hier unter der strukturierten, rückgeätzten Hartmaske 16° eine obere Elektrodenschicht, darunter eine schaltaktive Schicht und darunter eine Elektrodenschicht vorhanden waren, die durch Trockenätzen rückgeätzt worden sind. Bei der resultierenden Speicherzelle wird somit das schaltaktive Element 13° von einer oberen Elektrode 12a° und einer (zur unteren Elektrode 14⁺ zugehörigen) Zwischen-Elektrode 22b° sowie von einer oberen Isolierschicht 18° vollständig umschlossen sein. Auch hier sind die oben beschriebe nen Materialkombinationen möglich.

1: Speicherzelle
2a: Elektrode
2b: Elektrode
3: schaltaktive Materialschicht
4: Isolier-Schicht
5: Heiz-Material-Schicht
11: Speicherzellen
11*: Speicherzellen
12a: obere Elektrodenschicht
12a*: obere Elektrodenschicht
12a': obere Elektrode
12a°: obere Elektrode
12b: untere Elektrode
12b*: untere Elektrode
12b⁺: untere Elektrode
13: schaltaktive Schicht
13*: schaltaktive Schicht
13': schaltaktives Element
13°: schaltaktives Element
14: untere Isolierschicht
14*: untere Isolierschicht
14⁺: untere Isolierschicht
15: Substratschicht
16: Hartmaske
16*: Hartmaske
16⁺: Hartmaske
16°: Hartmaske
18: obere Isolierschicht
18⁺: obere Isolierschicht
18°: obere Isolierschicht
19a: Kontakt
19b: Kontakt
21a: Einzel-Speicherzelle
21b: Einzel-Speicherzelle
22b*: Zwischenelektrode
22b⁺: Zwischenelektrode
22b°: Zwischenelektrode
A: entfernte Bereiche der Hartmaske (16, 16*)
B: stehengelassene Bereiche
e: Dicke der Zwischenelektrode (22b*)
k: Dicke der oberen Isolierschicht (18)
q: Breite der entfernten Bereiche (A)

Claims

Verfahren zur Herstellung mindestens einer resistiv schaltenden Speicherzelle (11, 11*, 21a, 21b), insbesondere einer Phase-Change-Speicherzelle (11, 11*, 21a, 21b), welches mindestens die Schritte umfasst: (a) Strukturieren einer oberhalb einer weiteren Schicht (12a, 12a*, 13, 13*) aufgebrachten Hartmaske (16, 16*); (b) Rückätzen mindestens eines Teils der strukturierten Hartmaske (16'), insbesondere durch isotrope Ätzung.
Verfahren nach Anspruch 1, bei welchem die Hartmaske (16, 16*) im wesentlichen ellipsenförmig oder zylinderförmig strukturiert wird.
Verfahren nach einem der Ansprüche 1 oder 2, bei dem das Material der Hartmaske (16,16') mindestens Si3N4 oder SiN beinhaltet.
Verfahren nach einem der vorhergehenden Ansprüche, bei dem die Hartmaske (16, 16') aus einem dielektrischen Mehrschichtsystem besteht, insbesondere aus SiN auf SiO₂.
Verfahren nach einem der vorhergehenden Ansprüche, bei dem das Rückätzen des mindestens eines Teils der strukturierten Hartmaske (16') durch heißes H₃PO₄ geschieht, insbesondere durch H₃PO₄ mit einer Temperatur von mindestens 60 °C, besonders in einem Temperaturbereich um 65°C.
Verfahren nach einem der vorhergehenden Ansprüche, welches außerdem den Schritt aufweist: (c) Rückätzen mindestens einer unterhalb der strukturierten, rückgeätzten Hartmaske (16'', 16⁺ , 16°) befindlichen weiteren Schicht (12a, 12a*, 13, 13*), insbesondere durch Trockenätzung.
Verfahren nach Anspruch 6, bei dem mindestens eine unterhalb der strukturierten, rückgeätzten Hartmaske (16'', 16⁺ , 16°) befindliche weitere Schicht die schaltaktive Schicht (13, 13*) umfasst, die insbesondere gesputtertes GST enthält.
Verfahren nach einem der Ansprüche 6 oder 7, bei dem mindestens eine unterhalb der strukturierten, rückgeätzten Hartmaske (16'', 16⁺ , 16°) befindliche weitere Schicht eine obere Elektrodenschicht (12a, 12a*) oder eine untere Elektrodenschicht umfasst.
Verfahren nach Anspruch 8, bei dem Schritt (c) mindestens einen der Teilschritte (c1) Rückätzen der oberen Elektrodenschicht (12a, 12a*) und/oder (c2) Rückätzen der schaltaktiven Schicht (13, 13*) und/oder (c3) Rückätzen der unteren Elektrodenschicht, insbesondere zur Strukturierung einer Zwischenelektrode (22b⁺ , 22b°) umfasst.
Verfahren nach einem der Ansprüche 7 bis 9, welches außerdem den Schritt aufweist: (d) Abscheiden einer oberen Isolierschicht (18) aus elektrisch isolierendem Material, insbesondere aufweisend mindestens SiO₂ oder SiN, an der strukturierten, rückgeätzten Hartmaske (16'').
Verfahren nach Anspruch 10, bei dem die Abscheidung der oberen Isolierschicht (18, 18⁺ , 18°) so geschieht, dass ein durch Rückätzen der schaltaktiven Schicht (13, 13*) entstandenes schaltaktives Element (13', 13°) vollständig seitlich in die obere Isolierschicht (18, 18⁺ , 18°) eingebettet ist.
Verfahren nach einem der Ansprüche 10 oder 11, welches außerdem den Schritt aufweist: (e) Flächige Abtragung, insbesondere durch ein CMP-Verfahren, der die obere Isolierschicht (18, 18⁺ , 18°) aufweisenden Oberfläche so, dass das schaltaktive Element (13', 13°) kontaktierbar ist.
Speicherzelle (11, 11*), hergestellt mit mindestens einem der Verfahren nach den Ansprüchen 1 bis 12.
Speicherzelle (11, 11*) nach Anspruch 13, welche aufweist: – mindestens ein schaltaktives Element (13', 13°), kontaktiert durch mindestens – eine obere Elektrode (12a', 12a°), die an das schaltaktive Element (13') angrenzt und – eine untere Elektrode (12b, 22b', 22b⁺ , 22b°), die an anderer Stelle an das schaltaktive Element (13', 13°) angrenzt.
Speicherzelle (11, 11*) nach einem der Ansprüche 13 bis 14, bei der das Material mindestens einer Elektrode (12a', 12a°, 12b, 12b*, 22b⁺ , 22b°) eine Titanverbindung, insbesondere TiN oder TaN, oder TaSiN oder Wolfram aufweist.
Speicherzelle (11, 11*) nach Anspruch 15, bei der eine Elektrode (12a', 12a°, 12b, 12b*, 22b⁺ , 22b°) TiN aufweist und die andere, entsprechende Elektrode (12a', 12a°, 12b, 12b*, 22b⁺ , 22b°) Wolfram aufweist.
Speicherzelle (11, 11*) nach einem der Ansprüche 14 bis 16, bei welchem das schaltaktive Element (13', 13°) von der ersten Elektrode (12a', 12a°, 12b, 12b*, 22b⁺ , 22b°) und der entsprechenden zweiten Elektrode (12a', 12a°, 12b, 12b*, 22b⁺ , 22b°), und der oberen Isolierschicht (18, 18⁺ , 18°) vollständig eingeschlossen ist.
Speicherzelle (11, 11*) nach einem der Ansprüche 13 bis 17, bei der das schaltaktive Element (13', 13°) gesputtertes GST beinhaltet.
Speicherbauselement (21a), umfassend mindestens eine Speicherzelle (11, 11*) nach einem der Ansprüche 13 bis 18, insbesondere mit mindestens einer zusätzlichen Kontaktierung (19a, 19b) zur obere Elektrode (12a', 12a°).