JP2008235863A - ピラー相変化メモリセル - Google Patents

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Abstract

【課題】エッチング処理の不均一により、層変化メモリのピラーセルが構造的に不安定となる状況を制御可能にするピラー相変化メモリセルを提供する。
【解決手段】メモリセルは、第１の電極２０６、記憶場所２０４、および第２の電極２０６を有している。当該記憶場所は、相変化材料を含んでおり、また、上記第１の電極と接触している。上記記憶場所は、第１の断面幅を有している。上記第２の電極は、上記記憶場所と接触しており、また、上記第１の断面幅よりも大きい第２の断面幅を有している。上記第１の電極、上記記憶場所、および上記第２の電極は、ピラー相変化メモリセルを形成している。
【選択図】図２Ａ

Description

発明の詳細な説明
〔背景〕
メモリの１つのタイプとして、抵抗メモリがある。抵抗メモリは、メモリ素子の抵抗値を用いて、１ビットまたはそれ以上のデータを記憶する。例えば、抵抗値が高くなるようにプログラムされたメモリ素子は論理値「１」データビット値を示し、抵抗値が低くなるようにプログラムされたメモリ素子は論理値「０」データビット値を示す。メモリ素子の抵抗値は、メモリ素子に電圧パルスまたは電流パルスを印加することによって、電気的に切り替えられる。抵抗メモリの１つのタイプとしては、相変化メモリがある。相変化メモリは、抵抗メモリ素子として相変化材料を用いる。
相変化メモリは、少なくとも２つの異なる状態を示す相変化材料に基づいている。相変化材料は、データビットを記憶するためにメモリセル内において用いられる。相変化材料の状態は、アモルファス状態および結晶状態と称される。これらの状態は、アモルファス状態が一般的に結晶状態よりも高い抵抗率を示すため、区別することができる。一般的には、アモルファス状態では原子構造がより不規則であり、結晶状態では格子がより規則的である。一部の相変化材料は、例えば面心立方（face-centered cubic; FCC）状態および六方最密充てん（hexagonal closest packing; HCP）状態など、２つ以上の結晶状態を示す。これら２つの結晶状態は抵抗率がそれぞれ異なり、複数のデータビットを記憶するために用いることができる。以下の説明では、アモルファス状態は、一般的には抵抗率のより高い状態を指し、結晶状態は、一般的には抵抗率のより低い状態を指している。
相変化材料における相変化は、可逆的に誘発させることができる。メモリは、温度変化に反応して、アモルファス状態から結晶状態、および結晶状態からアモルファス状態へと変化する。相変化材料における温度変化は、様々な方法によって達成することができる。例えば、相変化材料へのレーザー照射、相変化材料への電流供給、あるいは、相変化材料に隣接する抵抗ヒータへの電流供給によって達成することができる。これら方法のいずれにおいても、相変化材料の加熱が制御可能であることによって、これら相変化材料内における相変化が制御可能となる。
相変化材料からなる複数のメモリセルを有するメモリアレイを備えた相変化メモリは、データを記憶するために、相変化材料のメモリ状態を利用してプログラムすることができる。このような相変化メモリデバイスにおけるデータの読み出しおよび書き込みを行うための方法の１つとして、相変化材料へ印加される電流および／または電圧パルスを制御する方法がある。電流および／または電圧のレベルは、各メモリセル内の相変化材料内において誘発される温度に対応している。
ピラーセル構造を有する相変化メモリセルの製造は、一般的にはエッチング処理によって行われる。ピラーセル構造は、下部電極、相変化材料、および上部電極を有している。相変化メモリセルの上部電極の厚さが均一ではない場合があり、これによってウェハのエッチングが均一に行われない。さらに、相変化材料のエッチング速度が、上部電極材料のエッチング速度よりも高い場合がある。エッチング速度がこのように異なっていると、エッチング処理の終了が早すぎるか、あるいは遅すぎる。エッチング処理の終了が早すぎるか、あるいは遅すぎた場合、ピラーセルが不均一になり、構造的に不安定になる可能性がある。
上記および上記以外の理由により、本発明が必要とされる。
〔概要〕
本発明の一実施形態は、メモリセルを提供する。当該メモリセルは、第１の電極、記憶場所、および第２の電極を有している。上記記憶場所は、相変化材料を含んでおり、また、上記第１の電極に接触している。上記記憶場所は、第１の断面幅を有している。上記第２の電極は、上記記憶場所に接触しており、また、上記第１の断面幅よりも大きい第２の断面幅を有している。上記第１の電極、上記記憶場所、および上記第２の電極は、ピラー相変化メモリセルを形成している。
〔図面の簡単な説明〕
本発明をさらに理解するために、図面が添付されている。これらの添付図面は本明細書に組み込まれ、本明細書の一部を構成する。これらの図面は、本発明の実施形態を例証し、また本明細書における記載と共に本発明の原理を説明するためのものである。本発明の別の実施形態、および本発明の意図する多くの利点については、以下の詳細な説明を参照することによって容易に理解できるであろう。これら図面中の各素子は、必ずしも互いに相対的な縮尺とはなっていない。同様の符号は、対応する同様の箇所を示している。
図１は、メモリデバイスの一実施形態を示すブロック図である。
図２Ａは、相変化メモリセルの一実施形態を示す断面図である。
図２Ｂは、相変化メモリセルの別の実施形態を示す断面図である。
図３は、前処理されたウェハの一実施形態を示す断面図である。
図４Ａは、前処理されたウェハおよび相変化材料層の一実施形態を示す断面図である。
図４Ｂは、前処理されたウェハおよび相変化材料層のスタックの一実施形態を示す断面図である。
図５は、前処理されたウェハ、相変化材料層、およびレジストマスク層の一実施形態を示す断面図である。
図６は、レジスト剥離処理後における、前処理されたウェハ、相変化材料層、およびレジストマスク層の一実施形態を示す断面図である。
図７は、相変化材料層のエッチング後における、前処理されたウェハおよび記憶場所の一実施形態を示す断面図である。
図８は、前処理されたウェハ、記憶場所、および誘電体材料層の一実施形態を示す断面図である。
図９Ａは、前処理されたウェハ、記憶場所、誘電体材料層、および絶縁材料層の一実施形態を示す断面図である。
図９Ｂは、前処理されたウェハ、記憶場所、誘電体材料層、エッチストップ材料層、および絶縁材料層の一実施形態を示す断面図である。
図１０は、絶縁材料層内にエッチングによって開口部を形成した後における、前処理されたウェハ、記憶場所、誘電体材料層、および絶縁材料層の一実施形態を示す断面図である。
図１１は、前処理されたウェハ、記憶場所、誘電体材料層、および電極材料層の一実施形態を示す断面図である。
図１２は、電極材料層のエッチング後における、前処理されたウェハ、記憶場所、誘電体材料層、および第２の電極の一実施形態を示す断面図である。
図１３Ａは、相変化メモリセルの別の実施形態を示す断面図である。
図１３Ｂは、相変化メモリセルの別の実施形態を示す断面図である。
図１４は、前処理されたウェハおよびコンタクト材料層の一実施形態を示す断面図である。
図１５は、コンタクト材料層のエッチング後における、前処理されたウェハおよび下部コンタクトの一実施形態を示す断面図である。
図１６は、前処理されたウェハ、下部コンタクト、および絶縁材料の一実施形態を示す断面図である。
図１７は、前処理されたウェハおよび絶縁材料層の一実施形態を示す断面図である。
図１８は、絶縁材料層のエッチング後における、前処理されたウェハおよび絶縁材料の一実施形態を示す断面図である。
図１９は、前処理されたウェハ、絶縁材料、および下部コンタクトの一実施形態を示す断面図である。
図２０Ａは、相変化メモリセルの別の実施形態を示す断面図である。
図２０Ｂは、相変化メモリセルの別の実施形態を示す断面図である。
図２１は、前処理されたウェハの一実施形態を示す断面図である。
図２２は、前処理されたウェハ、コンタクト材料層、および相変化材料層の一実施形態を示す断面図である。
図２３は、前処理されたウェハ、コンタクト材料層、相変化材料層、およびレジストマスク層の一実施形態を示す断面図である。
図２４は、レジスト剥離処理後における、前処理されたウェハ、コンタクト材料層、相変化材料層、およびレジストマスク層の一実施形態を示す断面図である。
図２５は、相変化材料層のエッチング後における、前処理されたウェハ、コンタクト材料層、および記憶場所の一実施形態を示す断面図である。
図２６は、前処理されたウェハ、コンタクト材料層、記憶場所、および誘電体材料層の一実施形態を示す断面図である。
図２７は、誘電体材料層およびコンタクト材料層のエッチング後における、前処理されたウェハ、下部コンタクト、記憶場所、および誘電体材料の一実施形態を示す断面図である。
図２８は、前処理されたウェハ、下部コンタクト、記憶場所、誘電体材料、および絶縁材料の一実施形態を示す断面図である。
図２９Ａは、相変化メモリセルの別の実施形態を示す断面図である。
図２９Ｂは、相変化メモリセルの別の実施形態を示す断面図である。
図３０は、前処理されたウェハ、記憶場所、および誘電体材料層の一実施形態を示す断面図である。
図３１Ａは、相変化メモリセルの別の実施形態を示す断面図である。
図３１Ｂは、相変化メモリセルの別の実施形態を示す断面図である。
図３２Ａは、相変化メモリセルの別の実施形態を示す断面図である。
図３２Ｂは、相変化メモリセルの別の実施形態を示す断面図である。
図３３は、前処理されたウェハ、コンタクト材料層、記憶場所、および誘電体材料層の一実施形態を示す断面図である。
図３４Ａは、相変化メモリセルの別の実施形態を示す断面図である。
図３４Ｂは、相変化メモリセルの別の実施形態を示す断面図である。
図３５は、相変化材料層およびコンタクト材料層のエッチング後における、前処理されたウェハ、下部コンタクト、および記憶場所の一実施形態を示す断面図である。
図３６は、前処理されたウェハ、下部コンタクト、記憶場所、および誘電体材料層の一実施形態を示す断面図である。
〔詳細な説明〕
以下の詳細な説明では添付図面を参照する。これらの添付図面は、本明細書の一部を構成するものであり、また本発明を実施し得る具体的な実施形態を例証するために示されている。これに関し、説明する（これら）図面の方向を参照して、「上」「下」「前」「後」「先端」「後端」等の方向を示す用語が使用されている。本発明の実施形態の構成要素は、多くの様々な方向に配置することができる、従って方向を表す上記用語は、例証するために用いられているものであって、限定するものではない。なお、本発明の範囲を逸脱することなく、別の実施形態を用いること、および構造的または論理的な変化を加えることができることについて理解されたい。従って以下の詳細な説明は、限定的な意味として捉えられるものではなく、本発明の範囲は特許請求の範囲によって規定される。
図１は、メモリデバイス１００の一実施形態を示すブロック図である。メモリデバイス１００は、書き込み回路１０２、分配回路１０４、メモリセル１０６ａ，１０６ｂ，１０６ｃ，１０６ｄ、およびセンス回路１０８を備えている。各メモリセル１０６ａ〜１０６ｄは、メモリセル内の相変化材料がアモルファス状態にあるのか、あるいは結晶状態にあるのかに基づいてデータを記憶する、相変化メモリセルである。また、各メモリセル１０６ａ〜１０６ｄは、相変化材料が中間的な抵抗値を有するようにプログラムすることによって、２つまたは２つ以上の状態のいずれか１つにプログラムすることができる。メモリセル１０６ａ〜１０６ｄのいずれか１つを中間的な抵抗値にプログラムするためには、アモルファス材料と共存している結晶性材料の量、ひいてはセル抵抗値が、適切な書き込み方式によって制御される。
本明細書において使用される場合、「電気的に結合」という表現は、素子同士が直接結合しているという意味だけではなく、一方の素子と他方の素子との間に別の素子が介在した状態において「該一方の素子と該他方の素子とが電気的に結合されている」と言うことができる。
書き込み回路１０２は、信号経路１１０を介して、分配回路１０４に電気的に結合されている。分配回路１０４は、信号経路１１２ａ〜１１２ｄを介して、各メモリセル１０６ａ〜１０６ｄに電気的に結合されている。分配回路１０４は、信号経路１１２ａを介して、メモリセル１０６ａに電気的に結合されており、また、信号経路１１２ｂを介して、メモリセル１０６ｂに電気的に結合されている。分配回路１０４は、信号経路１１２ｃを介して、メモリセル１０６ｃに電気的に結合されている。分配回路１０４は、信号経路１１２ｄを介して、メモリセル１０６ｄに電気的に結合されている。分配回路１０４はさらに、信号経路１１４を介して、センス回路１０８に電気的に結合されており、センス回路１０８は、信号経路１１６を介して、書き込み回路１０２に電気的に結合されている。
各メモリセル１０６ａ〜１０６ｄは、温度変化の影響下において、アモルファス状態から結晶状態、あるいは結晶状態からアモルファス状態へと変化する相変化材料を含んでいる。従って、メモリセル１０６ａ〜１０６ｄのいずれか１つにおいて、アモルファス状態の相変化材料と共存している結晶状態の相変化材料の量によって、メモリデバイス１００内にデータを記憶するための２つまたは２つ以上の状態が決定される。
メモリセル１０６ａ〜１０６ｄは、ピラーメモリセルである。一般的に、ピラーメモリセルは、相変化材料の自己保持部分（free-standing portion）を形成するために相変化材料を堆積およびその後エッチングする処理工程を製造工程に含んでいる。本発明の一実施形態では、ピラーメモリセルは、第１の電極に接触する相変化材料記憶場所を形成し、続いて相変化材料記憶場所に接触する第２の電極を形成することによって製造される。相変化材料記憶場所は、電極上に相変化材料を堆積し、相変化材料をパターン形成し、相変化材料をエッチングして、記憶場所を形成することによって製造される。次に、相変化材料上に誘電体材料を堆積し、この誘電体材料を平坦化することによって、記憶場所が誘電体材料によって囲まれる。次に、堆積、パターン形成、およびエッチング処理のうちの１つまたは１つ以上を用いて、上記記憶場所上に第２の電極が製造される。
アモルファス状態にある相変化材料は、結晶状態にある場合よりも遥かに高い抵抗率を示す。従って、メモリセル１０６ａ〜１０６ｄの２つまたは２つ以上の状態は、その電気抵抗率において異なっている。一実施形態では、上記２つまたは２つ以上の状態は２つの状態であり、これら２つの状態が「０」および「１」のビット値に割り当てられる２値システムが用いられる。別の実施形態では、上記２つまたは２つ以上の状態は３つの状態であり、これら３つの状態が「０」、「１」、および「２」のビット値に割り当てられる３値システムが用いられる。別の実施形態では、上記２つまたは２つ以上の状態は、「００」、「０１」、「１０」、および「１１」などのマルチビット値に割り当てられる４つの状態である。別の実施形態では、上記２つまたは２つ以上の状態は、メモリセルの相変化材料における適切な任意数の状態であってよい。
一実施形態では、書き込み回路１０２は、信号経路１１０を介して、分配回路１０４に電圧パルスを供給し、分配回路１０４は、信号経路１１２ａ〜１１２ｄを介して、メモリセル１０６ａ〜１０６ｄに電圧パルスを制御しながら与える。一実施形態では、分配回路１０４は、各メモリセル１０６ａ〜１０６ｄに電圧パルスを制御しながら与える複数のトランジスタを備えている。別の実施形態では、書き込み回路１０２は、信号経路１１０を介して分配回路１０４に電流パルスを供給し、分配回路１０４は、信号経路１１２ａ〜１１２ｄを介して、メモリセル１０６ａ〜１０６ｄに電流パルスを制御しながら与える。
センス回路１０８は、信号経路１１４を介して、メモリセル１０６ａ〜１０６ｄの２つまたは２つ以上の各状態を読み出す。分配回路１０４は、信号経路１１２ａ〜１１２ｄを介して、センス回路１０８とメモリセル１０６ａ〜１０６ｄとの間に読み出し信号を制御しながら与える。一実施形態では、分配回路１０４は、センス回路１０８とメモリセル１０６ａ〜１０６ｄとの間に読み出し信号を制御しながら与える複数のトランジスタを備えている。一実施形態では、メモリセル１０６ａ〜１０６ｄのいずれか１つの抵抗を読み出すために、センス回路１０８は、メモリセル１０６ａ〜１０６ｄのいずれか１つに流れる電流を供給し、センス回路１０８は、メモリセル１０６ａ〜１０６ｄのいずれか１つにおける電圧を読み出す。一実施形態では、センス回路１０８は、メモリセル１０６ａ〜１０６ｄのいずれか１つに電圧を供給し、そしてメモリセル１０６ａ〜１０６ｄのいずれか１つに流れる電流を読み出す。一実施形態では、書き込み回路１０２は、メモリセル１０６ａ〜１０６ｄのいずれか１つに電圧を供給し、センス回路１０８は、メモリセル１０６ａ〜１０６ｄのいずれか１つに流れる電流を読み出す。一実施形態では、書き込み回路１０２は、メモリセル１０６ａ〜１０６ｄのいずれか１つに流れる電流を供給し、センス回路１０８は、メモリセル１０６ａ〜１０６ｄのいずれか１つにおける電圧を読み出す。
メモリデバイス１００内のメモリセル１０６ａ〜１０６ｄをプログラムするために、書き込み回路１０２は、標的メモリセル内の相変化材料を加熱する電流パルスまたは電圧パルスを生成する。一実施形態では、書き込み回路１０２は、適切な電流パルスまたは電圧パルスを生成し、この電流パルスまたは電圧パルスは、分配回路１０４に供給され、そして適切な標的メモリセル１０６ａ〜１０６ｄに分配される。上記電流パルスまたは電圧パルスの振幅および幅は、メモリセルがセットされるのか、あるいはリセットされるのかに応じて制御される。一般的には、メモリセルの「セット」動作によって、標的メモリセルの相変化材料は、その結晶化温度を超えて（しかしその融点を超えないように）、結晶状態または部分的結晶状態および部分的アモルファス状態に達するまで十分な時間加熱される。一般的には、メモリセルの「リセット」動作によって、標的セルの相変化材料は、その融点を超えて加熱された後に急速に冷却され、これによってアモルファス状態または部分的アモルファス状態および部分的結晶状態が達成される。
図２Ａは、一実施形態における相変化メモリセル２００ａの断面図である。相変化メモリセル２００ａは、第１の電極２０２、相変化材料２０４、第２の電極２０６、誘電体材料２１０ａ、および絶縁材料２０８を有している。相変化材料２０４は、１つまたは１つ以上のデータビットを記憶するための記憶場所を提供する。第１の電極２０２は相変化材料２０４に接触しており、相変化材料２０４は第２の電極２０６に接触している。一実施形態では、第１の電極２０２および第２の電極２０６の断面幅は、相変化材料２０４よりも大きい。誘電体材料２１０ａは、相変化材料２０４の側方を完全に囲んでいる。絶縁材料２０８は、第１の電極２０２および第２の電極２０６を完全に囲んでいる。一実施形態では、各メモリセル１０６ａ〜１０６ｄは、相変化メモリセル２００ａと同様である。
絶縁材料２０８は、ＳｉＯ２、ＳｉＯｘ、ＳｉＮ、フッ化ケイ酸ガラス（ＦＳＧ）、リンホウ素シリケートガラス（ＢＰＳＧ）、ホウ素シリケートガラス（ＢＳＧ）、あるいは低誘電率材料などの、任意の適切な絶縁体であってよい。誘電体材料２１０ａは、ＳｉＯ２、ＳｉＯｘ、ＳｉＮ、ＦＳＧ、ＢＰＳＧ、ＢＳＧ、あるいは低誘電率材料などの、任意の適切な誘電体材料であってよい。一実施形態では、誘電体材料２１０ａおよび絶縁材料２０８は、同じ材料を含んでいる。別の実施形態では、誘電体材料２１０ａの熱伝導率は、絶縁材料２０８よりも低い。第１の電極２０２および第２の電極２０６は、ＴｉＮ、ＴａＮ、Ｗ、Ａｌ、ＴｉＳｉＮ、ＴｉＡｌＮ、ＴａＳｉＮ、ＴａＡｌＮ、ＷＮ、あるいはＣｕなどの、任意の適切な電極材料であってよい。
本発明による相変化材料２０４は、様々な材料から形成されていてよい。このような材料としては、一般的には、周期表の第６族に属する元素を１つまたは１つ以上含有したカルコゲナイド合金が有用である。一実施形態では、メモリセル２００ａの相変化材料２０４は、ＧｅＳｂＴｅ、ＳｂＴｅ、ＧｅＴｅ、あるいはＡｇＩｎＳｂＴｅなどのカルコゲナイド化合物材料から形成されている。別の実施形態では、相変化材料２０４は、ＧｅＳｂ、ＧｅＳｂ、ＩｎＳｂ、あるいはＧｅＧａＩｎＳｂなど、カルコゲンを含有しない材料である。別の実施形態では、相変化材料２０４は、Ｇｅ、Ｓｂ、Ｔｅ、Ｇａ、Ａｓ、Ｉｎ、Ｓｅ、およびＳを１つまたは１つ以上含有した、任意の適切な材料から形成されている。
能動デバイス（例えばトランジスタまたはダイオード）などの選択デバイスは、相変化材料２０４をセットおよびリセットするために、第１の電極２０２または第２の電極２０６のいずれか一方に結合されており、これによって、第１の電極２０２または第２の電極２０６の他方、ひいては相変化材料２０４への電流パルスまたは電圧パルスの供給を制御する。
相変化メモリセル２００ａをプログラムするために、相変化メモリセル２００ａの動作中に、第１の電極２０２と第２の電極２０６との間に、電流パルスまたは電圧パルスが印加される。相変化メモリセル２００ａのセット動作中には、セット電流パルスまたはセット電圧パルスが第１の電極２０２に対して選択的に有効にされ、そして相変化材料２０４に印加される。これによって、相変化材料２０４がその結晶化温度を超えて（しかし通常はその融点を超えないように）加熱される。このように相変化材料２０４は、セット動作中において、結晶状態または部分的結晶状態および部分的アモルファス状態に達する。相変化メモリセル２００ａのリセット動作中では、リセット電流パルスまたはリセット電圧パルスが第１の電極２０２に対して選択的に有効にされ、そして相変化材料２０４に印加される。上記リセット電流または電圧は、相変化材料２０４を、その融点を超えて急速に加熱する。上記電流パルスまたは電圧パルスがオフにされた後、相変化材料２０４は急速に冷却されて、アモルファス状態または部分的アモルファスおよび部分的結晶状態となる。
図２Ｂは、別の実施形態の相変化メモリセル２００ｂの断面図である。相変化メモリセル２００ｂは、エッチストップ材料層２１２および相変化材料層スタック（積層）２０４ａ〜２０４ｃを有している点を除いては、図２Ａに照らして説明および図示した相変化メモリセル２００ａと同様である。エッチストップ材料層２１２は、第２の電極２０６の形成時における相変化材料２０４のオーバーエッチングを防ぐために、相変化メモリセル２００ｂの形成処理中に用いられる。一実施形態では、各メモリセル１０６ａ〜１０６ｄは、相変化メモリセル２００ｂと同様である。
相変化材料層２０４ａ〜２０４ｃのスタック（積層）は、２つまたは２つ以上の相変化材料層を有している。相変化材料層２０４ａ〜２０４ｃのうちの少なくとも２つは、異なる相変化材料を含んでいる。一実施形態では、隣り合う相変化材料層２０４ａ〜２０４ｃ間、および／または、相変化材料層２０４ａ〜２０４ｃのスタックと第１の電極２０２との間、および／または、相変化材料層２０４ａ〜２０４ｃのスタックと第２の電極２０６との間に、ＴｉＮ、ＧｅＴｅ、あるいはその他の適切な材料などからなる拡散バリア層が堆積される。相変化メモリセル２００ｂは、相変化メモリセル２００ａと同様に動作する。
以下の図３〜図１２は、図２Ａに照らして説明および図示した相変化メモリセル２００ａ、および図２Ｂに照らして説明および図示した相変化メモリセル２００ｂのような、相変化メモリセルを形成する方法を示している。
図３は、前処理されたウェハ２２０の一実施形態を示す断面図である。前処理されたウェハ２２０は、第１の電極２０２、絶縁材料２０８ａ、および下部ウェハ層（図示せず）を有している。一実施形態では、第１の電極２０２は、タングステンプラグ、銅プラグ、ＴｉＮプラグ、ＴａＮプラグ、Ａｌプラグなどのコンタクトプラグ、あるいはその他の適切な導電性材料プラグである。別の実施形態では、第１の電極２０２は、ＴｉＮ、ＴａＮ、ＴｉＡｌＮ、ＴｉＳｉＮ、ＴａＳｉＮ、あるいはＴａＡｌＮを含む、専用コンタクト電極である。第１の電極２０２は、それと隣接するデバイス機構から電気的に絶縁するために、ＳｉＯ２、ＳｉＯｘ、ＳｉＮ、ＦＳＧ、ＢＰＳＧ、ＢＳＧ、低誘電率材料、あるいはその他の適切な誘電体材料などからなる絶縁材料２０８ａによって、側方が囲まれている。
図４Ａは、前処理されたウェハ２２０および相変化材料層２０３の一実施形態を示す断面図である。相変化材料層２０３を形成するために、前処理されたウェハ２２０上に、カルコゲナイド化合物材料などの相変化材料、あるいはその他の適切な相変化材料が堆積される。相変化材料層２０３は、化学気相成長法（chemical vapor deposition; CVD）、原子層堆積法（atomic layer deposition; ALD）、有機金属化学気相成長法（metal organic chemical vapor deposition; MOCVD）、プラズマ気相成長法（plasma vapor deposition; PVD）、ジェット気相堆積（jet vapor deposition; JVD）、あるいはその他の適切な堆積技術を用いて堆積される。
図４Ｂは、前処理されたウェハ２２０、および相変化材料層２０３ａ〜２０３ｃのスタックの一実施形態を示す断面図である。一実施形態では、相変化材料層２０３ａ〜２０３ｃのスタックは、図４Ａに示されている単一の相変化材料層２０３の代わりに用いられている。第１の相変化材料層２０３ａを形成するために、前処理されたウェハ２２０上に、カルコゲナイド化合物材料あるいはその他の適切な相変化材料などからなる、第１の相変化材料が堆積される。第１の相変化材料層２０３ａは、ＣＶＤ、ＡＬＤ、ＭＯＣＶＤ、ＰＶＤ、ＪＶＰ、あるいはその他の適切な堆積技術を用いて堆積される。
第２の相変化材料層２０３ｂを形成するために、第１の相変化材料層２０３ａ上に、カルコゲナイド化合物材料あるいはその他の適切な相変化材料からなる、第２の相変化材料が堆積される。第２の相変化材料層２０３ｂは、ＣＶＤ、ＡＬＤ、ＭＯＣＶＤ、ＰＶＤ、ＪＶＰ、あるいはその他の適切な堆積技術を用いて堆積される。
第３の相変化材料層２０３ｃを形成するために、第２の相変化材料層２０３ｂ上に、カルコゲナイド化合物材料あるいはその他の適切な相変化材料などからなる、第３の相変化材料が堆積される。第３の相変化材料層２０３ｃは、ＣＶＤ、ＡＬＤ、ＭＯＣＶＤ、ＰＶＤ、ＪＶＰ、あるいはその他の適切な堆積技術を用いて堆積される。別の実施形態では、前処理されたウェハ２２０上に、その他の適切な数の相変化材料層が堆積される。
一実施形態では、隣り合う相変化材料層２０３ａ〜２０３ｃ間、および／または、相変化材料層２０３ａ〜２０３ｃのスタックと第１の電極２０２との間、および／または、相変化材料層２０３ａ〜２０３ｃのスタック最上部に、ＴｉＮ、ＧｅＴｅ、あるいはその他の適切な材料などからなる、拡散バリア層が堆積される。以下では、単一の相変化材料層を用いて相変化メモリセルを形成する方法の実施形態について説明するが、図４Ａに示されている単一の相変化材料層２０３の代わりに、相変化材料層２０３ａ〜２０３ｃのスタックを用いることができる。
図５は、前処理されたウェハ２２０、相変化材料層２０３、およびレジストマスク層２２２ａの一実施形態を示す断面図である。相変化材料層２０３上に、回転させて、またはその他の適切な技術を用いて、レジスト材料が堆積される。このレジスト材料は、レジストマスク層２２２ａを形成するために、フォトリソグラフィあるいはその他の適切な技術を用いてパターン形成される。一実施形態では、レジストマスク層２２２ａは、第１の電極２０２上の実質的に中心に位置するように形成される。
図６は、レジスト剥離処理後における、前処理されたウェハ２２０、相変化材料層２０３、およびレジストマスク層２２２ｂの一実施形態を示す断面図である。レジストマスク層２２２ａは、レジストマスク層２２２ａよりも小さい断面幅を有するレジストマスク層２２２ｂを形成するために、レジスト剥離処理によって成形される。一実施形態では、上記レジスト剥離処理によって、サブリソグラフィック断面幅（sublithographic cross sectional width）を有するレジストマスク層２２２ｂが形成される。
別の実施形態では、図５および図６に照らして説明および図示したレジストマスク層およびレジスト剥離処理の変わりに、ハードマスク処理を用いてもよい。ハードマスク材料層を形成するために、相変化材料層２０３（図５）上に、ＳｉＯ２、ＳｉＯｘ、ＳｉＮ、ＦＳＧ、ＢＰＳＧ、ＢＳＧなどのハードマスク材料、あるいはその他の適切なハードマスク材料が堆積される。ハードマスク材料層は、ＣＶＤ、ＡＬＤ、ＭＯＣＶＤ、ＰＶＤ、ＪＶＰ、あるいはその他の適切な堆積技術を用いて堆積される。
上記ハードマスク材料層上には、スピンオンあるいはその他の適切な技術を用いて、レジスト材料が堆積される。このレジスト材料は、レジストマスク層を形成するために、フォトリソグラフィあるいはその他の適切な技術を用いてパターン形成される。一実施形態では、上記レジストマスク層は、第１の電極２０２上の実質的に中心に位置するように形成される。上記レジストマスク層によって保護されていない部分のハードマスク材料層は、ハードマスクを形成するためにエッチングされる。一実施形態では、レジストマスク層は、ハードマスク材料層のエッチング前に、図６に照らして説明したように剥離される。
別の実施形態では、上記ハードマスク材料層は、エッチング後に、より小さい断面幅を有するハードマスクを形成するために、剥離処理を用いて剥離される。一実施形態では、上記剥離処理によって、サブリソグラフィック断面幅を有するハードマスクが形成される。一実施形態では、上記レジストマスク層は、ハードマスクの剥離後に剥離される。別の実施形態では、上記レジストマスク層は、ハードマスクの剥離前に剥離される。以下の説明では、レジストマスク層２２２ｂの代わりに、上記ハードマスクを用いることができる。
図７は、相変化材料層２０３のエッチング後における、前処理されたウェハ２２０および記憶場所２０４の一実施形態を示す断面図である。レジストマスク層２２２ｂによって保護されていない部分の相変化材料層２０３は、前処理されたウェハ２２０を露出するためにエッチングされ、相変化材料記憶場所２０４が形成される。次に、レジストマスク層２２２ｂが除去される。
図８は、前処理されたウェハ２２０、記憶場所２０４、および誘電体材料層２１０ａの一実施形態を示す断面図である。前処理されたウェハ２２０および記憶場所２０４の露出された部分上に、ＳｉＯ２、ＳｉＯｘ、ＳｉＮ、ＦＳＧ、ＢＰＳＧ、ＢＳＧ、低誘電率材料などの誘電体材料、あるいはその他の適切な誘電体材料が堆積される。この誘電体材料は、ＣＶＤ、ＡＬＤ、ＭＯＣＶＤ、ＰＶＤ、ＪＶＰ、あるいはその他の適切な堆積技術を用いて堆積される。上記誘電体材料は、記憶場所２０４を露出し、また誘電体材料層２１０ａを形成するために、化学的機械的平坦化（chemical mechanical planarization; CMP）、あるいはその他の適切な平坦化技術を用いて平坦化される。一実施形態では、誘電体材料層２１０ａおよび絶縁材料２０８ａは、同じ材料を含んでいる。別の実施形態では、誘電体材料層２１０ａの熱伝導率は、絶縁材料２０８ａよりも低い。
図９Ａは、前処理されたウェハ２２０、記憶場所２０４、誘電体材料層２１０ａ、および絶縁材料層２０８ｂの一実施形態を示す断面図である。誘電体材料層２１０ａおよび記憶場所２０４の露出された部分上に、ＳｉＯ２、ＳｉＯｘ、ＳｉＮ、ＦＳＧ、ＢＰＳＧ、ＢＳＧ、低誘電率材料、あるいはその他の適切な誘電体材料などの絶縁材料が、絶縁材料層２０８ｂを形成するために堆積される。絶縁材料層２０８ｂは、ＣＶＤ、ＡＬＤ、ＭＯＣＶＤ、ＰＶＤ、ＪＶＰ、あるいはその他の適切な堆積技術を用いて堆積される。
図９Ｂは、前処理されたウェハ２２０、記憶場所２０４、誘電体材料層２１０ａ、エッチストップ材料層２１２ａ、および絶縁材料層２０８ｂの一実施形態を示す断面図である。一実施形態では、図９Ａに示されている絶縁材料層２０８ｂの代わりに、エッチストップ材料層２１２ａおよび絶縁材料層２０８ｂが用いられる。エッチストップ材料層２１２ａを形成するために、誘電体材料層２１０ａおよび記憶場所２０４の露出された部分上に、ＳｉＮあるいはその他の適切なエッチストップ材料からなるエッチストップ材料層が堆積される。エッチストップ材料層２１２ａは、ＣＶＤ、ＡＬＤ、ＭＯＣＶＤ、ＰＶＤ、ＪＶＰ、あるいはその他の適切な堆積技術を用いて堆積される。
エッチストップ材料層２１２ａ上には、絶縁材料層２０８ｂを形成するために、ＳｉＯ２、ＳｉＯｘ、ＳｉＮ、ＦＳＧ、ＢＰＳＧ、ＢＳＧ、低誘電率材料、あるいはその他の適切な誘電体材料などの絶縁材料が堆積される。絶縁材料層２０８ｂは、ＣＶＤ、ＡＬＤ、ＭＯＣＶＤ、ＰＶＤ、ＪＶＰ、あるいはその他の適切な堆積技術を用いて堆積される。以下では、絶縁材料層２０８ｂよりも下層においてエッチストップ材料層２１２ａを用いずに相変化メモリセルを形成する方法の実施形態について説明するが、図９Ａに示されている絶縁材料層２０８ｂの代わりに、図９Ｂに示されているエッチストップ材料層２１２ａおよび絶縁材料層２０８ｂを用いてもよい。
図１０は、絶縁材料層２０８ｂ内にエッチングによって開口部２２４を形成した後における、前処理されたウェハ２２０、記憶場所２０４、誘電体材料層２１０ａ、および絶縁材料層２０８ｃの一実施形態を示す断面図である。記憶場所２０４を露出して、開口部２２４を形成するために、絶縁材料層２０８ｃがエッチングされる。一実施形態では、開口部２２４は、記憶場所２０４上において実質的に中心に位置するように形成される。
絶縁材料層２０８ｃ、誘電体材料層２１０ａ、および記憶場所２０４の露出された部分上に、ＴｉＮ、ＴａＮ、Ｗ、Ａｌ、ＴｉＳｉＮ、ＴｉＡｌＮ、ＴａＳｉＮ、ＴａＡｌＮ、ＷＮ、Ｃｕなどの電極材料、あるいはその他の適切な電極材料が堆積される。電極材料層は、ＣＶＤ、ＡＬＤ、ＭＯＣＶＤ、ＰＶＤ、ＪＶＰ、あるいはその他の適切な堆積技術を用いて堆積される。上記電極材料層は、絶縁材料層２０８ｃを露出して、第２の電極２０６を形成するために、ＣＭＰあるいはその他の適切な平坦化技術を用いて平坦化される。この処理によって、図２Ａに示されている相変化メモリセル２００ａ、あるいは図２Ｂに示されている相変化メモリセル２００ｂが形成される。
以下の図１１および図１２は、図９Ａ〜図１０に照らして説明した処理の代わりに用いることのできる、第２の電極２０６を形成する方法の別の実施形態を示している。
図１１は、前処理されたウェハ２２０、記憶場所２０４、誘電体材料層２１０ａ、および電極材料層２０６ａの一実施形態を示す断面図である。電極材料層２０６ａを形成するために、誘電体材料層２１０ａおよび記憶場所２０４の露出された部分上に、ＴｉＮ、ＴａＮ、Ｗ、Ａｌ、ＴｉＳｉＮ、ＴｉＡｌＮ、ＴａＳｉＮ、ＴａＡｌＮ、ＷＮ、Ｃｕなどの電極材料、あるいはその他の適切な電極材料が堆積される。電極材料層２０６ａは、ＣＶＤ、ＡＬＤ、ＭＯＣＶＤ、ＰＶＤ、ＪＶＰ、あるいはその他の適切な堆積技術を用いて堆積される。
図１２は、電極材料層２０６ａのエッチング後における、前処理されたウェハ２２０、記憶場所２０４、誘電体材料層２１０ａ、および第２の電極２０６の一実施形態を示す断面図である。誘電体材料層２１０ａを露出し、第２の電極２０６を形成するために、電極材料層２０６ａがエッチングされる。一実施形態では、第２の電極２０６は、記憶場所２０４上において実質的に中心に位置するように形成される。
第２の電極２０６および誘電体材料層２１０ａの露出された部分上に、ＳｉＯ２、ＳｉＯｘ、ＳｉＮ、ＦＳＧ、ＢＰＳＧ、ＢＳＧ、低誘電率材料、あるいはその他の適切な誘電体材料などの絶縁材料が堆積される。絶縁材料は、ＣＶＤ、ＡＬＤ、ＭＯＣＶＤ、ＰＶＤ、ＪＶＰ、あるいはその他の適切な堆積技術を用いて堆積される。絶縁材料は、第２の電極２０６を露出し、図２Ａに示されている相変化メモリセル２００ａ、あるいは図２Ｂに示されている相変化メモリセル２００ｂを形成するために、ＣＭＰあるいはその他の適切な平坦化技術を用いて平坦化される。
図１３Ａは、別の実施形態の相変化メモリセル２３０ａの断面図である。相変化メモリセル２３０ａは、下部コンタクトまたは電極２３２を有している点を除いては、図２Ａに照らして説明および図示した相変化メモリセル２００ａと同様である。下部コンタクト２３２は、第１の電極２０２および相変化材料２０４と接触している。下部コンタクト２３２の側方は、絶縁材料２０８によって完全に囲まれる。下部コンタクト２３２は、ＴｉＮ、ＴａＮ、Ｗ、Ａｌ、ＴｉＳｉＮ、ＴｉＡｌＮ、ＴａＳｉＮ、ＴａＡｌＮ、ＷＮ、あるいはＣｕなどの、任意の適切な電極材料を含んでいる。一実施形態では、各メモリセル１０６ａ〜１０６ｄは、相変化メモリセル２３０ａと同様である。相変化メモリセル２３０ａは、相変化メモリセル２００ａと同様に動作する。
図１３Ｂは、別の実施形態の相変化メモリセル２３０ｂの断面図である。相変化メモリセル２３０ｂは、図２Ｂの相変化メモリセル２００ｂに照らして説明したエッチストップ材料層２１２および相変化材料層スタック２０４ａ〜２０４ｃを有している点を除いては、図１３Ａに照らして説明および図示した相変化メモリセル２３０ａと同様である。一実施形態では、各メモリセル１０６ａ〜１０６ｄは、相変化メモリセル２３０ｂと同様である。相変化メモリセル２３０ｂは、相変化メモリセル２００ａと同様に動作する。
以下の図１４〜図１９は、図１３Ａに照らして説明および図示した相変化メモリセル２３０ａ、および図１３Ｂに照らして説明および図示した相変化メモリセル２３０ｂなどの相変化メモリセルを形成する方法の実施形態を示している。形成プロセスは、図３に照らして説明および図示した、前処理されたウェハ２２０から開始される。
図１４は、前処理されたウェハ２２０およびコンタクト材料層２３２ａの一実施形態を示す断面図である。コンタクト材料層２３２ａを形成するために、前処理されたウェハ２２０上に、ＴｉＮ、ＴａＮ、Ｗ、Ａｌ、ＴｉＳｉＮ、ＴｉＡｌＮ、ＴａＳｉＮ、ＴａＡｌＮ、ＷＮ、Ｃｕなどの電極材料、あるいはその他の適切な電極材料が堆積される。コンタクト材料層２３２ａは、ＣＶＤ、ＡＬＤ、ＭＯＣＶＤ、ＰＶＤ、ＪＶＰ、あるいはその他の適切な堆積技術を用いて堆積される。
図１５は、コンタクト材料層２３２ａのエッチング後における、前処理されたウェハ２２０および下部コンタクト２３２の一実施形態を示す断面図である。前処理されたウェハ２２０を露出し、下部コンタクト２３２を形成するために、コンタクト材料層２３２ａがエッチングされる。一実施形態では、下部コンタクト２３２は、第１の電極２０２上において実質的に中心に位置するように形成される。一実施形態では、下部コンタクト２３２は、第１の電極２０２の最上部を完全に被覆する。別の実施形態では、下部コンタクト２３２は、第１の電極２０２の最上部を部分的に被覆する。
図１６は、前処理されたウェハ２２０、下部コンタクト２３２、および絶縁材料層２０８ｄの一実施形態を示す断面図である。前処理されたウェハ２２０および下部コンタクト２３２の露出された部分上に、ＳｉＯ２、ＳｉＯｘ、ＳｉＮ、ＦＳＧ、ＢＰＳＧ、ＢＳＧ、低誘電率材料、あるいはその他の適切な誘電体材料などの絶縁材料が堆積される。絶縁材料は、ＣＶＤ、ＡＬＤ、ＭＯＣＶＤ、ＰＶＤ、ＪＶＰ、あるいはその他の適切な堆積技術を用いて堆積される。絶縁材料は、下部コンタクト２３２を露出し、絶縁材料層２０８ｄを形成するために、ＣＭＰあるいはその他の適切な平坦化技術を用いて平坦化される。
以下の図１７〜図１９は、図１４〜図１６に照らして説明および図示したプロセスの代わりに用いることのできる、下部コンタクト２３２の形成プロセスの別の実施形態を示している。
図１７は、前処理されたウェハ２２０および絶縁材料層２０８ｅの一実施形態を示す断面図である。絶縁材料層２０８ｅを形成するために、前処理されたウェハ２２０上に、ＳｉＯ２、ＳｉＯｘ、ＳｉＮ、ＦＳＧ、ＢＰＳＧ、ＢＳＧ、低誘電率材料、あるいはその他の適切な誘電体材料などの絶縁材料が堆積される。絶縁材料層２０８ｅは、ＣＶＤ、ＡＬＤ、ＭＯＣＶＤ、ＰＶＤ、ＪＶＰ、あるいはその他の適切な堆積技術を用いて堆積される。
図１８は、絶縁材料層２０８ｅ内にエッチングによって開口部２３４を形成した後における、前処理されたウェハ２２０および絶縁材料２０８ｄの一実施形態を示す断面図である。第１の電極２０２を露出し、また開口部２３４を形成するために、絶縁材料層２０８ｅがエッチングされる。一実施形態では、開口部２３４は、第１の電極２０２上において実質的に中心に位置するように形成される。一実施形態では、開口部２３４は、第１の電極２０２の最上部を完全に露出する。別の実施形態では、開口部２３４は、第１の電極２０２の最上部を部分的に露出する。
図１９は、前処理されたウェハ２２０、絶縁材料２０８ｄ、および下部コンタクト２３２の一実施形態を示す断面図である。絶縁材料層２０８ｄおよび前処理されたウェハ２２０の露出された部分上に、ＴｉＮ、ＴａＮ、Ｗ、Ａｌ、ＴｉＳｉＮ、ＴｉＡｌＮ、ＴａＳｉＮ、ＴａＡｌＮ、ＷＮ、Ｃｕなどの電極材料、あるいはその他の適切な電極材料が堆積される。電極材料層は、ＣＶＤ、ＡＬＤ、ＭＯＣＶＤ、ＰＶＤ、ＪＶＰ、あるいはその他の適切な堆積技術を用いて堆積される。電極材料層は、絶縁材料層２０８ｄを露出し、下部コンタクト２３２を形成するために、ＣＭＰあるいはその他の適切な平坦化技術を用いて平坦化される。次に、図１３Ａの相変化メモリセル２３０ａ、あるいは図１３Ｂの相変化メモリセル２３０ｂを形成するために、前処理されたウェハ２２０および下部コンタクト２３２を用いて、図４Ａ〜図１２に照らして説明したプロセスが行われる。
図２０Ａは、別の実施形態の相変化メモリセル２４０ａの断面図である。相変化メモリセル２４０ａは、誘電体材料層２１０ａが、絶縁材料２０８によって側方が囲まれた誘電体材料層２１０ｂに置き換えられている点を除いては、図１３Ａに照らして説明および図示した相変化メモリセル２３０ａと同様である。一実施形態では、各メモリセル１０６ａ〜１０６ｄは、相変化メモリセル２４０ａと同様である。相変化メモリセル２４０ａは、相変化メモリセル２００ａと同様に動作する。
図２０Ｂは、別の実施形態の相変化メモリセル２４０ｂの断面図である。相変化メモリセル２４０ｂは、図２Ｂの相変化メモリセル２００ｂに照らして説明したエッチストップ材料層２１２および相変化材料層２０４ａ〜２０４ｃのスタックを有している点を除いては、図２０Ａに照らして説明および図示した相変化メモリセル２４０ａと同様である。一実施形態では、各メモリセル１０６ａ〜１０６ｄは、相変化メモリセル２４０ｂと同様である。相変化メモリセル２４０ｂは、相変化メモリセル２００ａと同様に動作する。
以下の図２１〜図２８は、図２０Ａに照らして説明および図示した相変化メモリセル２４０ａ、および図２０Ｂに照らして説明および図示した相変化メモリセル２４０ｂなどの、相変化メモリセルを形成する方法の実施形態を示している。
図２１は、前処理されたウェハ２２０の一実施形態を示す断面図である。前処理されたウェハ２２０は、第１の電極２０２、絶縁材料２０８ａ、および下部ウェハ層（図示せず）を有している。一実施形態では、第１の電極２０２は、タングステンプラグ、銅プラグ、ＴｉＮプラグ、ＴａＮプラグ、Ａｌプラグ、あるいはその他の適切な導電性材料プラグなどの、コンタクトプラグである。別の実施形態では、第１の電極２０２は、ＴｉＮ、ＴａＮ、ＴｉＡｌＮ、ＴｉＳｉＮ、ＴａＳｉＮ、あるいはＴａＡｌＮを含んだ、専用コンタクト電極である。第１の電極２０２は、それと隣接するデバイス機構から電気的に絶縁されるように、ＳｉＯ２、ＳｉＯｘ、ＳｉＮ、ＦＳＧ、ＢＰＳＧ、ＢＳＧ、低誘電率材料、あるいはその他の適切な誘電体材料などの、絶縁材料２０８ａによって側方が囲まれる。
図２２は、前処理されたウェハ２２０、コンタクト材料層２３２ａ、および相変化材料層２０３の一実施形態を示す断面図である。コンタクト材料層２３２ａを形成するために、前処理されたウェハ２２０上に、ＴｉＮ、ＴａＮ、Ｗ、Ａｌ、ＴｉＳｉＮ、ＴｉＡｌＮ、ＴａＳｉＮ、ＴａＡｌＮ、ＷＮ、Ｃｕなどの電極材料、あるいはその他の適切な電極材料が堆積される。コンタクト材料層２３２ａは、ＣＶＤ、ＡＬＤ、ＭＯＣＶＤ、ＰＶＤ、ＪＶＰ、あるいはその他の適切な堆積技術を用いて堆積される。
相変化材料層２０３上を形成するために、コンタクト材料層２３２ａ上に、カルコゲナイド化合物材料などの相変化材料、あるいはその他の適切な相変化材料が堆積される。相変化材料層２０３は、ＣＶＤ、ＡＬＤ、ＭＯＣＶＤ、ＰＶＤ、ＪＶＰ、あるいはその他の適切な堆積技術を用いて堆積される。
図２３は、前処理されたウェハ２２０、コンタクト材料層２３２ａ、相変化材料層２０３、およびレジストマスク層２２２ａの一実施形態を示す断面図である。スピンオンあるいはその他の適切な技術を用いて、相変化材料層２０３上にレジスト材料が堆積される。レジスト材料は、レジストマスク層２２２ａを形成するために、フォトリソグラフィあるいはその他の適切な技術を用いてパターン形成される。一実施形態では、レジストマスク層２２２ａは、第１の電極２０２上において実質的に中心に位置するように形成される。
図２４は、レジスト剥離処理前における、前処理されたウェハ２２０、コンタクト材料層２３２ａ、相変化材料層２０３、およびレジストマスク層２２２ｂの一実施形態を示す断面図である。レジストマスク層２２２ａよりも断面幅の小さいレジストマスク層２２２ｂを形成するために、レジスト剥離処理を用いてレジストマスク層２２２ａが剥離される。一実施形態では、このレジスト剥離処理によって、サブリソグラフィック断面幅を有するレジストマスク層２２２ｂが形成される。
別の実施形態では、図２３および図２４に照らして説明および図示したレジストマスク層およびレジスト剥離処理の代わりに、ハードマスク処理を用いてもよい。ハードマスク材料層を形成するために、相変化材料層２０３上に、ＳｉＯ２、ＳｉＯｘ、ＳｉＮ、ＦＳＧ、ＢＰＳＧ、ＢＳＧなどのハードマスク材料、あるいはその他の適切なハードマスク材料が堆積される（図２３）。ハードマスク材料層は、ＣＶＤ、ＡＬＤ、ＭＯＣＶＤ、ＰＶＤ、ＪＶＰ、あるいはその他の適切な堆積技術を用いて堆積される。
スピンオンあるいはその他の適切な技術を用いて、ハードマスク材料層上にレジスト材料が堆積される。レジスト材料は、レジストマスク層を形成するために、フォトリソグラフィあるいはその他の適切な技術を用いてパターン形成される。一実施形態では、レジストマスク層は、第１の電極２０２上において実質的に中心に位置するように形成される。ハードマスクを形成するために、レジストマスク層によって保護されていない部分のハードマスク材料層がエッチングされる。一実施形態では、レジストマスク層は、ハードマスク材料層のエッチング前に、図２４に照らして説明したように剥離される。
別の実施形態では、ハードマスク材料層は、エッチング後において、より小さい断面幅を有するハードマスクを形成するために、剥離処理を用いて剥離される。一実施形態では、この剥離処理によって、サブリソグラフィック断面幅を有するハードマスクが形成される。一実施形態では、レジストマスク層は、ハードマスクの剥離後に剥離される。別の実施形態では、レジストマスク層は、ハードマスクの剥離前に剥離される。以下の説明では、レジストマスク層２２２ｂの代わりにハードマスクを用いてもよい。
図２５は、相変化材料層２０３のエッチング後における、前処理されたウェハ２２０、コンタクト材料層２３２ａ、および記憶場所２０４の一実施形態を示す断面図である。コンタクト材料層２３２ａを露出し、相変化材料記憶場所２０４を形成するために、レジストマスク層２２２ｂによって保護されていない部分の相変化材料層２０３がエッチングされる。次に、レジストマスク層２２２ｂが除去される。
図２６は、前処理されたウェハ２２０、コンタクト材料層２３２ａ、記憶場所２０４、および誘電体材料層２１０ａの一実施形態を示す断面図である。前処理されたウェハ２２０および記憶場所２０４の露出された部分上に、ＳｉＯ２、ＳｉＯｘ、ＳｉＮ、ＦＳＧ、ＢＰＳＧ、ＢＳＧ、低誘電率材料などの誘電体材料、あるいはその他の適切な誘電体材料が堆積される。誘電体材料は、ＣＶＤ、ＡＬＤ、ＭＯＣＶＤ、ＰＶＤ、ＪＶＰ、あるいはその他の適切な堆積技術を用いて堆積される。誘電体材料は、記憶場所２０４を露出し、誘電体材料層２１０ａを形成するために、ＣＭＰあるいはその他の適切な平坦化技術を用いて平坦化される。一実施形態では、誘電体材料２１０ａおよび絶縁材料２０８ａは、同じ材料を含んでいる。別の実施形態では、誘電体材料２１０ａの熱伝導率は、絶縁材料２０８ａよりも低い。
図２７は、誘電体材料層２１０ａおよびコンタクト材料層２３２ａのエッチング後における、前処理されたウェハ２２０、下部コンタクト２３２、記憶場所２０４、および誘電体材料２１０ｂの一実施形態を示す断面図である。前処理されたウェハ２２０を露出し、誘電体材料層２１０ｂおよび下部コンタクト２３２を形成するために、誘電体材料層２１０ａおよびコンタクト材料層２３２ａがエッチングされる。
図２８は、前処理されたウェハ２２０、下部コンタクト２３２、記憶場所２０４、誘電体材料２１０ｂ、および絶縁材料２０８ｆの一実施形態を示す断面図である。前処理されたウェハ２２０、下部コンタクト２３２、誘電体材料層２１０ｂ、および記憶場所２０４の露出された部分上に、ＳｉＯ２、ＳｉＯｘ、ＳｉＮ、ＦＳＧ、ＢＰＳＧ、ＢＳＧ、低誘電率材料、あるいはその他の適切な誘電体材料などの絶縁材料が堆積される。絶縁材料は、ＣＶＤ、ＡＬＤ、ＭＯＣＶＤ、ＰＶＤ、ＪＶＰ、あるいはその他の適切な堆積技術を用いて堆積される。絶縁材料は、記憶場所２０４および誘電体材料層２１０ｂを露出し、絶縁材料層２０８ｆを形成するために、ＣＭＰあるいはその他の適切な平坦化技術を用いて平坦化される。次に、図２０Ａに示されている相変化メモリセル２４０ａあるいは図２０Ｂに示されている相変化メモリセル２４０ｂの第２の電極２０６を形成するために、図９Ａ〜図１２に照らして説明したプロセスが行われる。
図２９Ａは、別の実施形態の相変化メモリセル２５０ａの断面図である。相変化メモリセル２５０ａは、誘電体材料層２１０ａが誘電体材料層２１０ｃに置き換えられている点を除いては、図２Ａに照らして説明および図示した相変化メモリセル２００ａと同様である。誘電体材料層２１０ｃは、相変化材料２０４および第２の電極２０６の底部を囲んでいる。一実施形態では、各メモリセル１０６ａ〜１０６ｄは、相変化メモリセル２５０ａと同様である。相変化メモリセル２５０ａは、相変化メモリセル２００ａと同様に動作する。
図２９Ｂは、別の実施形態の相変化メモリセル２５０ｂの断面図である。相変化メモリセル２５０ｂは、図２Ｂに示されている相変化メモリセル２００ｂに照らして説明したエッチストップ材料層２１２および相変化材料層スタック２０４ａ〜２０４ｃを有している点を除いては、図２９Ａに照らして説明および図示した相変化メモリセル２５０ａと同様である。一実施形態では、各メモリセル１０６ａ〜１０６ｄは、相変化メモリセル２５０ｂと同様である。相変化メモリセル２５０ｂは、相変化メモリセル２００ａと同様に動作する。
以下の図３０は、図２９Ａに照らして説明および図示した相変化メモリセル２５０ａ、および図２９Ｂに照らして説明および図示した相変化メモリセル２５０ｂなどの、相変化メモリセルを形成する方法の実施形態を示している。形成プロセスは、図３〜図７に照らして説明および図示した工程を行うことによって開始される。
図３０は、前処理されたウェハ２２０、記憶場所２０４、および誘電体材料層２１０ｄの一実施形態を示す断面図である。前処理されたウェハ２２０および記憶場所２０４の露出された部分上に、ＳｉＯ２、ＳｉＯｘ、ＳｉＮ、ＦＳＧ、ＢＰＳＧ、ＢＳＧ、低誘電率材料などの誘電体材料、あるいはその他の適切な誘電体材料が堆積される。誘電体材料は、ＣＶＤ、ＡＬＤ、ＭＯＣＶＤ、ＰＶＤ、ＪＶＰ、あるいはその他の適切な堆積技術を用いて堆積される。誘電体材料は、誘電体材料層２１０ｄを形成するために、ＣＭＰあるいはその他の適切な平坦化技術を用いて、記憶場所２０４を露出することなく平坦化される。
記憶場所２０４は、記憶場所２０４をキャップしている誘電体材料層２１０ｄによって、平坦化から保護される。一実施形態では、誘電体材料２１０ｄおよび絶縁材料２０８ａは、同じ材料を含んでいる。別の実施形態では、誘電体材料２１０ｄの熱伝導率は、絶縁材料２０８ａよりも小さい。次に、第２の電極２０６を形成するために、図９Ａ〜図１０に照らして説明したプロセスが行われるが、図１０の開口部２２４を形成するために誘電体材料層２１０ｄをエッチングする工程は行われない。上記プロセスは、図２９Ａの相変化メモリセル２５０ａ、あるいは図２９Ｂの相変化メモリセル２５０ｂを形成するために用いられる。
図３１Ａは、別の実施形態の相変化メモリセル２６０ａの断面図である。相変化メモリセル２６０ａは、図１３Ａに示されている相変化メモリセル２３０ａに照らして説明したように下部コンタクト２３２を有している点を除いては、図２９Ａに照らして説明および図示した相変化メモリセル２５０ａと同様である。一実施形態では、各メモリセル１０６ａ〜１０６ｄは、相変化メモリセル２６０ａと同様である。相変化メモリセル２６０ａは、相変化メモリセル２００ａと同様に動作する。
図３１Ｂは、別の実施形態の相変化メモリセル２６０ｂの断面図である。相変化メモリセル２６０ｂは、図２Ｂの相変化メモリセル２００ｂに照らして説明したエッチストップ材料層２１２および相変化材料層２０４ａ〜２０４ｃのスタックを有している点を除いては、図３１Ａに照らして説明および図示した相変化メモリセル２６０ａと同様である。一実施形態では、各メモリセル１０６ａ〜１０６ｄは、相変化メモリセル２６０ｂと同様である。相変化メモリセル２６０ｂは、相変化メモリセル２００ａと同様に動作する。
相変化メモリセル２６０ａおよび相変化メモリセル２６０ｂは、図１４〜図１９（下部コンタクト２３２の形成）、図３０（記憶場所２０４および誘電体材料層２１０ｃの形成）、および図９Ａ〜図１０（第２の電極２０６の形成）に照らして説明および図示したプロセスを用いて形成される。
図３２Ａは、別の実施形態の相変化メモリセル２７０ａの断面図である。相変化メモリセル２７０ａは、誘電体材料層２１０ａが誘電体材料層２１０ｅに置き換えられている点を除いては、図１３Ａに照らして説明および図示した相変化メモリセル２３０ａと同様である。誘電体材料層２１０ｅは、相変化材料２０４、および第２の電極２０６の底部を囲んでいる。誘電体材料層２１０ｅの側方は、絶縁材料２０８によって囲まれている。一実施形態では、各メモリセル１０６ａ〜１０６ｄは、相変化メモリセル２７０ａと同様である。相変化メモリセル２７０ａは、相変化メモリセル２００ａと同様に動作する。
図３２Ｂは、別の実施形態の相変化メモリセル２７０ｂの断面図である。相変化メモリセル２７０ｂは、図２Ｂに示されている相変化メモリセル２００ｂに照らして説明したエッチストップ材料層２１２および相変化材料層スタック２０４ａ〜２０４ｃを有している点を除いては、図３２Ａに照らして説明および図示した相変化メモリセル２７０ａと同様である。一実施形態では、各メモリセル１０６ａ〜１０６ｄは、相変化メモリセル２７０ｂと同様である。相変化メモリセル２７０ｂは、相変化メモリセル２００ａと同様に動作する。
以下の図３３は、図３２Ａに照らして説明および図示した相変化メモリセル２７０ａ、および図３２Ｂに照らして説明および図示した相変化メモリセル２７０ｂなどの、相変化メモリセルを形成する方法の実施形態を示している。形成プロセスは、図２１〜図２５に照らして説明および図示した工程を行うことによって開始される。
図３３は、前処理されたウェハ２２０、コンタクト材料層２３２ａ、記憶場所２０４、および誘電体材料層２１０ｄの一実施形態を示す断面図である。コンタクト材料層２３２ａおよび記憶場所２０４の露出された部分上に、ＳｉＯ２、ＳｉＯｘ、ＳｉＮ、ＦＳＧ、ＢＰＳＧ、ＢＳＧ、低誘電率材料などの誘電体材料、あるいはその他の適切な誘電体材料が堆積される。誘電体材料は、ＣＶＤ、ＡＬＤ、ＭＯＣＶＤ、ＰＶＤ、ＪＶＰ、あるいはその他の適切な堆積技術を用いて堆積される。誘電体材料は、誘電体材料層２１０ｄを形成するために、ＣＭＰあるいはその他の適切な平坦化技術を用いて、記憶場所２０４を露出することなく平坦化される。
記憶場所２０４は、記憶場所２０４をキャップしている部分の誘電体材料層２１０ｄによって、平坦化から保護される。一実施形態では、誘電体材料２１０ｄおよび絶縁材料２０８ａは、同じ材料を含んでいる。別の実施形態では、誘電体材料２１０ｄの熱伝導率は、絶縁材料２０８ａよりも低い。次に、図２７〜図２８（誘電体材料層２１０ｄおよびコンタクト材料層２３２ａのエッチング）、および図９Ａ〜図１０（第２の電極２０６の形成）に照らして説明したプロセスが行われるが、図１０の開口部２２４を形成するために誘電体材料層２１０ｄがエッチングされる工程は行われない。上記プロセスは、図３２Ａに示されている相変化メモリセル２７０ａ、あるいは図３２Ｂに示されている相変化メモリセル２７０ｂを形成するために用いられる。
図３４Ａは、別の実施形態の相変化メモリセル２８０ａの断面図である。相変化メモリセル２８０ａは、下部コンタクト２３２の断面幅が相変化材料２０４と同一である点と、相変化材料２０４および下部コンタクト２３２の側方が誘電体材料層２１０ｆによって囲まれている点とを除いては、図１３Ａに照らして説明および図示した相変化メモリセル２３０ａと同様である。一実施形態では、各メモリセル１０６ａ〜１０６ｄは、相変化メモリセル２８０ａと同様である。相変化メモリセル２８０ａは、相変化メモリセル２００ａと同様に動作する。
図３４Ｂは、別の実施形態の相変化メモリセル２８０ｂの断面図である。相変化メモリセル２８０ｂは、図２Ｂに示されている相変化メモリセル２００ｂに照らして説明したエッチストップ材料層２１２および相変化材料層２０４ａ〜２０４ｃのスタックを有している点を除いては、図３４Ａに照らして説明および図示した相変化メモリセル２８０ａと同様である。一実施形態では、各メモリセル１０６ａ〜１０６ｄは、相変化メモリセル２８０ｂと同様である。相変化メモリセル２８０ｂは、相変化メモリセル２００ａと同様に動作する。
以下の図３５は、図３４Ａに照らして説明および図示した相変化メモリセル２８０ａ、および図３４Ｂに照らして説明および図示した相変化メモリセル２８０ｂなどの、相変化メモリセルを形成する方法の実施形態を示している。形成プロセスは、図２１〜図２４に照らして説明および図示した工程を行うことによって開始される。
図３５は、相変化材料層２０３およびコンタクト材料層２３２ａのエッチング後における、前処理されたウェハ２２０、下部コンタクト２３２、および記憶場所２０４の一実施形態を示す断面図である。前処理されたウェハ２２０を露出し、相変化材料記憶場所２０４および下部コンタクト２３２を形成するために、レジストマスク層２２２ｂによって保護されていない部分の相変化材料層２０３およびコンタクト材料層２３２ａがエッチングされる。次に、レジストマスク層２２２ｂが除去される。
図３６は、前処理されたウェハ２２０、下部コンタクト２３２、記憶場所２０４、および誘電体材料層２１０ｆの一実施形態を示す断面図である。前処理されたウェハ２２０、下部コンタクト２３２、および記憶場所２０４の露出された部分上に、ＳｉＯ２、ＳｉＯｘ、ＳｉＮ、ＦＳＧ、ＢＰＳＧ、ＢＳＧ、低誘電率材料などの誘電体材料、あるいはその他の適切な誘電体材料が堆積される。誘電体材料は、ＣＶＤ、ＡＬＤ、ＭＯＣＶＤ、ＰＶＤ、ＪＶＰ、あるいはその他の適切な堆積技術を用いて堆積される。誘電体材料は、記憶場所２０４を露出し、誘電体材料層２１０ｆを形成するために、ＣＭＰあるいはその他の適切な平坦化技術を用いて平坦化される。一実施形態では、誘電体材料層２１０ｆおよび絶縁材料２０８ａは、同じ材料を含んでいる。別の実施形態では、誘電体材料層２１０ｆの熱伝導率は、絶縁材料２０８ａよりも小さい。次に、図３４Ａに示されている相変化メモリセル２８０ａの第２の電極２０６、あるいは図３４Ｂに示されている相変化メモリセル２８０ｂを形成するために、図９Ａ〜図１２に照らして説明したプロセスが行われる。
本発明の実施形態は、ピラー型相変化メモリセルを製造する製造プロセスを提供する。各メモリセルのための相変化材料記憶場所は、第１の堆積、パターン形成、およびエッチング処理を用いて形成される。相変化材料記憶場所が形成された後、記憶場所に接触する第２の電極が、第２の堆積、パターン形成、およびエッチング処理を用いて形成される。このように、形成プロセス中において、メモリセルの構造的統合性（structural integrity）が維持される。
本明細書において、具体的な実施形態について図示および説明してきたが、当該分野において通常の知識を有する者であれば、本発明の範囲を逸脱することなく、図示および説明してきたこれらの実施形態の代わりに、様々な別の、および／または同等の実施形態を用いることができることについて理解するであろう。本出願は、本明細書に記載の具体的な実施形態の任意の適応または改変を含んでいる。従って本発明は、特許請求の範囲および特許請求の範囲に相当する部分によってのみ限定される。
メモリデバイスの一実施形態を示すブロック図である。 相変化メモリセルの一実施形態を示す断面図である。 相変化メモリセルの別の実施形態を示す断面図である。 前処理されたウェハの一実施形態を示す断面図である。 前処理されたウェハおよび相変化材料層の一実施形態を示す断面図である。 前処理されたウェハおよび相変化材料層のスタックの一実施形態を示す断面図である。 前処理されたウェハ、相変化材料層、およびレジストマスク層の一実施形態を示す断面図である。 レジスト剥離処理後における、前処理されたウェハ、相変化材料層、およびレジストマスク層の一実施形態を示す断面図である。 相変化材料層のエッチング後における、前処理されたウェハおよび記憶場所の一実施形態を示す断面図である。 前処理されたウェハ、記憶場所、および誘電体材料層の一実施形態を示す断面図である。 前処理されたウェハ、記憶場所、誘電体材料層、および絶縁材料層の一実施形態を示す断面図である。 前処理されたウェハ、記憶場所、誘電体材料層、エッチストップ材料層、および絶縁材料層の一実施形態を示す断面図である。 絶縁材料層内の開口部のエッチング後における、前処理されたウェハ、記憶場所、誘電体材料層、および絶縁材料層の一実施形態を示す断面図である。 前処理されたウェハ、記憶場所、誘電体材料層、および電極材料層の一実施形態を示す断面図である。 電極材料層のエッチング後における、前処理されたウェハ、記憶場所、誘電体材料層、および第２の電極の一実施形態を示す断面図である。 相変化メモリセルの別の実施形態を示す断面図である。 相変化メモリセルの別の実施形態を示す断面図である。 前処理されたウェハおよびコンタクト材料層の一実施形態を示す断面図である。 コンタクト材料層のエッチング後における、前処理されたウェハおよび下部コンタクトの一実施形態を示す断面図である。 前処理されたウェハ、下部コンタクト、および絶縁材料の一実施形態を示す断面図である。 前処理されたウェハおよび絶縁材料層の一実施形態を示す断面図である。 絶縁材料層のエッチング後における、前処理されたウェハおよび絶縁材料の一実施形態を示す断面図である。 前処理されたウェハ、絶縁材料、および下部コンタクトの一実施形態を示す断面図である。 相変化メモリセルの別の実施形態を示す断面図である。 相変化メモリセルの別の実施形態を示す断面図である。 前処理されたウェハの一実施形態を示す断面図である。 前処理されたウェハ、コンタクト材料層、および相変化材料層の一実施形態を示す断面図である。 前処理されたウェハ、コンタクト材料層、相変化材料層、およびレジストマスク層の一実施形態を示す断面図である。 レジスト剥離処理後における、前処理されたウェハ、コンタクト材料層、相変化材料層、およびレジストマスク層の一実施形態を示す断面図である。 相変化材料層のエッチング後における、前処理されたウェハ、コンタクト材料層、および記憶場所の一実施形態を示す断面図である。 前処理されたウェハ、コンタクト材料層、記憶場所、および誘電体材料層の一実施形態を示す断面図である。 誘電体材料層およびコンタクト材料層のエッチング後における、前処理されたウェハ、下部コンタクト、記憶場所、および誘電体材料の一実施形態を示す断面図である。 前処理されたウェハ、下部コンタクト、記憶場所、誘電体材料、および絶縁材料の一実施形態を示す断面図である。 相変化メモリセルの別の実施形態を示す断面図である。 相変化メモリセルの別の実施形態を示す断面図である。 前処理されたウェハ、記憶場所、および誘電体材料層の一実施形態を示す断面図である。 相変化メモリセルの別の実施形態を示す断面図である。 相変化メモリセルの別の実施形態を示す断面図である。 相変化メモリセルの別の実施形態を示す断面図である。 相変化メモリセルの別の実施形態を示す断面図である。 前処理されたウェハ、コンタクト材料層、記憶場所、および誘電体材料層の一実施形態を示す断面図である。 相変化メモリセルの別の実施形態を示す断面図である。 相変化メモリセルの別の実施形態を示す断面図である。 相変化材料層およびコンタクト材料層のエッチング後における、前処理されたウェハ、下部コンタクト、および記憶場所の一実施形態を示す断面図である。 前処理されたウェハ、下部コンタクト、記憶場所、および誘電体材料層の一実施形態を示す断面図である。

Claims (67)

  1. 第１の電極と、
    相変化材料を含み、上記第１の電極に接触し、第１の断面幅を有している記憶場所と、
    上記記憶場所に接触し、上記第１の断面幅よりも大きい第２の断面幅を有している第２の電極とを備えており、
    上記第１の電極、上記記憶場所、および上記第２の電極が、ピラー相変化メモリセルを形成しているメモリセル。
  2. 上記記憶場所は、相変化材料層のスタックを有している請求項１に記載のメモリセル。
  3. 上記相変化材料は、Ｇｅ、Ｓｂ、Ｔｅ、Ｇａ、Ａｓ、Ｉｎ、Ｓｅ、およびＳのうちの少なくとも１つを含んでいる請求項１に記載のメモリセル。
  4. 上記第２の電極の第１の部分の側方を囲んでいる絶縁材料と、
    上記第２の電極の第２の部分の側方を囲んでいるエッチストップ層とをさらに有している請求項１に記載のメモリセル。
  5. 上記第２の電極の第１の部分の側方を囲んでいる絶縁材料と、
    上記第２の電極の第２の部分の側方を囲んでいる誘電体材料とをさらに含んでいる請求項１に記載のメモリセル。
  6. 上記第２の電極の第１の部分の側方を囲んでいる絶縁材料と、
    上記第２の電極の第２の部分の側方を囲んでいる誘電体材料と、
    上記第２の電極の第３の部分の側方を囲んでいるエッチストップ層とをさらに有している請求項１に記載のメモリセル。
  7. 第１の電極と、
    上記第１の電極に接触しているコンタクトと、
    相変化材料を含み、上記コンタクトに接触し、第１の断面幅を有している記憶場所と、
    上記記憶場所に接触し、上記第１の断面幅よりも大きい第２の断面幅を有している第２の電極とを有しており、
    上記第１の電極、上記コンタクト、上記記憶場所、および上記第２の電極が、ピラー相変化メモリセルを形成しているメモリセル。
  8. 上記記憶場所は、相変化材料層のスタックを有している請求項７に記載のメモリセル。
  9. 上記相変化材料は、Ｇｅ、Ｓｂ、Ｔｅ、Ｇａ、Ａｓ、Ｉｎ、Ｓｅ、およびＳのうちの少なくとも１つを含んでいる請求項７に記載のメモリセル。
  10. 上記コンタクトは、上記第１の断面幅と実質的に等しい断面幅を有している請求項７に記載のメモリセル。
  11. 上記第２の電極の第１の部分の側方を囲んでいる絶縁材料と、
    上記第２の電極の第２の部分の側方を囲んでいるエッチストップ層とをさらに有している請求項７に記載のメモリセル。
  12. 上記コンタクトは、上記第１の断面幅よりも大きい断面幅を有している請求項７に記載のメモリセル。
  13. 上記コンタクトの側方を囲んでいる第１の絶縁材料と、
    上記記憶場所の側方を囲んでいる誘電体材料とをさらに含んでいる請求項１２に記載のメモリセル。
  14. 上記第２の電極の側方を囲んでいる第２の絶縁材料をさらに含んでいる請求項１３に記載のメモリセル。
  15. 上記第２の電極の第１の部分の側方を囲んでいる第２の絶縁材料と、
    上記第２の電極の第２の部分の側方を囲んでいるエッチストップ層とをさらに有している請求項１３に記載のメモリセル。
  16. 上記第２の電極の第１の部分の側方を囲んでいる第２の絶縁材料をさらに含んでおり、
    上記誘電体材料は、上記第２の電極の第２の部分の側方を囲んでいる請求項１３に記載のメモリセル。
  17. 上記第２の電極の第１の部分の側方を囲んでいる第２の絶縁材料と、
    上記第２の電極の第２の部分の側方を囲んでいるエッチストップ層とをさらに有しており、
    上記誘電体材料は、上記第２の電極の第３の部分の側方を囲んでいる請求項１３に記載のメモリセル。
  18. 上記記憶場所の側方を囲んでいる誘電体材料と、
    上記誘電体材料および上記コンタクトの側方を囲んでいる第１の絶縁材料とをさらに含んでいる請求項７に記載のメモリセル。
  19. 上記第２の電極の側方を囲んでいる第２の絶縁材料をさらに含んでいる請求項１８に記載のメモリセル。
  20. 上記第２の電極の第１の部分の側方を囲んでいる第２の絶縁材料と、
    上記第２の電極の第２の部分の側方を囲んでいるエッチストップ層とをさらに有している請求項１８に記載のメモリセル。
  21. 上記第２の電極の第１の部分の側方を囲んでいる第２の絶縁材料をさらに含んでおり、
    上記誘電体材料は、上記第２の電極の第２の部分の側方を囲んでいる請求項１８に記載のメモリセル。
  22. 上記第２の電極の第１の部分の側方を囲んでいる第２の絶縁材料と、
    上記第２の電極の第２の部分の側方を囲んでいるエッチストップ層とをさらに有しており、
    上記誘電体材料は、上記第２の電極の第３の部分の側方を囲んでいる請求項１８に記載のメモリセル。
  23. 第１の電極を有するウェハを設ける工程と、
    上記ウェハ上に相変化材料層を堆積する工程と、
    上記相変化材料層をエッチングして、記憶場所を形成する工程と、
    上記ウェハおよび上記記憶場所の露出された部分上に、第１の絶縁材料層を堆積する工程と、
    上記第１の絶縁材料層を平坦化して、上記記憶場所を露出する工程と、
    上記記憶場所に接触する第２の電極を形成する工程とを含んでいるメモリセルの製造方法。
  24. 上記第２の電極を形成する上記工程は、
    平坦化された上記第１の絶縁材料層および上記記憶場所上に、第２の絶縁材料層を堆積する工程と、
    上記第２の絶縁材料層内にエッチングによって第１の開口部を形成して、上記記憶場所を露出する工程と、
    エッチングされた上記第２の絶縁材料層および上記記憶場所の露出された部分上に、第１の電極材料層を堆積する工程と、
    上記第１の電極材料層を平坦化して、上記第２の電極を形成する工程とを含んでいる請求項２３に記載の製造方法。
  25. 上記第２の絶縁材料層を堆積する前に、平坦化された上記第１の絶縁材料層および上記記憶場所上に、エッチストップ材料層を堆積する工程と、
    上記第２の絶縁材料層内にエッチングによって上記第１の開口部を形成した後に、上記エッチストップ材料層をエッチングして上記記憶場所を露出するする工程とをさらに含んでいる請求項２４に記載の製造方法。
  26. 上記第２の電極を形成する上記工程は、
    平坦化された上記第１の絶縁材料層および上記記憶場所の露出された部分上に、第１の電極材料層を堆積する工程と、
    上記第１の電極材料層をエッチングして、上記第２の電極を形成する工程と、
    平坦化された上記第１の絶縁材料層および上記第２の電極の露出された部分上に、第２の絶縁材料層を堆積する工程と、
    上記第２の絶縁材料層を平坦化して、上記第２の電極を露出する工程とを含んでいる請求項２３に記載の製造方法。
  27. 上記相変化材料層を堆積する工程は、相変化材料層のスタックを堆積する工程を含んでいる請求項２３に記載の製造方法。
  28. 上記相変化材料層をエッチングして、上記記憶場所を形成する上記工程は、
    上記相変化材料層上にレジスト材料層を堆積する工程と、
    上記レジスト材料層をパターン形成して上記相変化材料層の第１の部分を保護するマスクを形成するとともに、上記相変化材料層の第２の部分を露出する工程と、
    上記相変化材料層の上記第２の部分をエッチングする工程とを含んでいる請求項２３に記載の製造方法。
  29. 上記レジスト材料層をパターン形成する上記工程は、上記レジスト材料層を剥離して、サブリソグラフィック断面幅（sublithographic cross-sectional width）を有するマスクを形成する工程を含んでいる請求項２８に記載の製造方法。
  30. 上記相変化材料層をエッチングして、上記記憶場所を形成する上記工程は、
    上記相変化材料層上にハードマスク材料層を堆積する工程と、
    上記ハードマスク材料層をエッチングして上記相変化材料層の第１の部分を保護するマスクを形成するとともに、上記相変化材料層の第２の部分を露出する工程と、
    上記相変化材料層の上記第２の部分をエッチングする工程とを含んでいる請求項２３に記載の製造方法。
  31. 上記マスクを剥離して、サブリソグラフィック断面幅を有するマスクを設ける工程をさらに含んでいる請求項３０に記載の製造方法。
  32. 上記第１の電極を有する上記ウェハを設ける上記工程は、
    コンタクトプラグを有する、前処理されたウェハを設ける工程と、
    上記前処理されたウェハ上に、第１の電極材料層を堆積する工程と、
    上記第１の電極材料層をエッチングして、上記第１の電極を形成する工程と、
    上記前処理されたウェハおよび上記第１の電極の露出された部分上に、第２の絶縁材料層を堆積する工程と、
    上記第２の絶縁材料層を平坦化して、上記第１の電極を露出する工程とを含んでいる請求項２３に記載の製造方法。
  33. 上記第１の電極を有する上記ウェハを設ける上記工程は、
    コンタクトプラグを有する、前処理されたウェハを備える工程と、
    上記前処理されたウェハ上に、第２の絶縁材料層を堆積する工程と、
    上記第２の絶縁材料層内にエッチングによって開口部を形成して、上記コンタクトプラグを露出する工程と、
    上記前処理されたウェハおよび上記第２の絶縁材料層の露出された部分上に、第１の電極材料層を堆積する工程と、
    上記第１の電極材料層を平坦化して、上記第１の電極を形成する工程とを含んでいる請求項２３に記載の製造方法。
  34. コンタクトプラグを有する、前処理されたウェハを設ける工程と、
    上記前処理されたウェハ上に、第１の電極材料層を堆積する工程と、
    上記第１の電極材料層上に、相変化材料層を堆積する工程と、
    上記相変化材料層をエッチングして、記憶場所を形成する工程と、
    上記第１の電極材料層および上記記憶場所の露出された部分上に、第１の絶縁材料層を堆積する工程と、
    上記第１の絶縁材料層を平坦化して、上記記憶場所を露出する工程と、
    平坦化された上記第１の絶縁材料層および上記第１の電極材料層をエッチングして、第１の電極を形成する工程と、
    上記前処理されたウェハ、上記第１の電極、エッチングされた上記第１の絶縁材料層、および上記記憶場所の露出された部分上に、第２の絶縁材料層を堆積する工程と、
    上記第２の絶縁材料層を平坦化して、上記記憶場所を露出する工程と、
    上記記憶場所に接触する第２の電極を形成する工程とを含んでいるメモリセルの製造方法。
  35. 上記第２の電極を形成する上記工程は、
    上記記憶場所、エッチングされた上記第１の絶縁材料層、および平坦化された上記第２の絶縁材料層の露出された部分上に、第３の絶縁材料層を堆積する工程と、
    上記第３の絶縁材料層内にエッチングによって開口部を形成して、上記記憶場所を露出する工程と、
    上記第３の絶縁材料層および上記記憶場所の露出された部分上に、第２の電極材料層を堆積する工程と、
    上記第２の電極材料層を平坦化して、上記第２の電極を形成する工程とを含んでいる請求項３４に記載の製造方法。
  36. 上記第３の絶縁材料層を堆積する前に、エッチングされた上記第１の絶縁材料層、平坦化された上記第２の絶縁材料層、および上記記憶場所の露出された部分上に、エッチストップ材料層を堆積する工程と、
    上記第３の絶縁材料層内にエッチングによって上記開口部を形成した後に、上記エッチストップ材料層をエッチングして上記記憶場所を露出する工程とをさらに含んでいる請求項３５に記載の製造方法。
  37. 上記第２の電極を形成する上記工程は、
    上記記憶場所、エッチングされた上記第１の絶縁材料層、および平坦化された上記第２の絶縁材料層の露出された部分上に、第２の電極材料層を堆積する工程と、
    上記第２の電極材料層をエッチングして、上記第２の電極を形成する工程と、
    エッチングされた上記第１の絶縁材料層、平坦化された上記第２の絶縁材料層、および上記第２の電極の露出された部分上に、第３の絶縁材料層を堆積する工程と、
    上記第３の絶縁材料層を平坦化して、上記第２の電極を露出する工程とを含んでいる請求項３４に記載の製造方法。
  38. 上記相変化材料層を堆積する工程は、相変化材料層のスタックを堆積する工程を含んでいる、請求項３４に記載の製造方法。
  39. 上記相変化材料層をエッチングして、上記記憶場所を形成する上記工程は、
    上記相変化材料層上にレジスト材料層を堆積する工程と、
    上記レジスト材料層をパターン形成して上記相変化材料層の第１の部分を保護するマスクを形成するとともに、上記相変化材料層の第２の部分を露出する工程と、
    上記相変化材料層の上記第２の部分をエッチングする工程とを含んでいる請求項３４に記載の製造方法。
  40. 上記レジスト材料層をパターン形成する上記工程は、上記レジスト材料層を剥離して、サブリソグラフィック断面幅を有するマスクを形成する工程を含んでいる請求項３９に記載の製造方法。
  41. 上記相変化材料層をエッチングして、上記記憶場所を形成する上記工程は、
    上記相変化材料層上にハードマスク材料層を堆積する工程と、
    上記ハードマスク材料層をエッチングして上記相変化材料層の第１の部分を保護するマスクを形成するとともに、上記相変化材料層の第２の部分を露出する工程と、
    上記相変化材料層の上記第２の部分をエッチングする工程とを含んでいる請求項３４に記載の製造方法。
  42. 上記マスクを剥離して、サブリソグラフィック断面幅を有するマスクを形成する工程をさらに含んでいる請求項４１に記載の製造方法。
  43. 第１の電極を有するウェハを設ける工程と、
    上記ウェハ上に相変化材料層を堆積する工程と、
    上記相変化材料層をエッチングして、記憶場所を形成する工程と、
    上記ウェハおよび上記記憶場所の露出された部分上に、第１の絶縁材料層を堆積する工程と、
    上記記憶場所を露出することなく、上記第１の絶縁材料層を平坦化する工程と、
    平坦化された上記第１の絶縁材料層上に、第２の絶縁材料層を堆積する工程と、
    上記第２の絶縁材料層および平坦化された上記第１の絶縁材料層内にエッチングによって第１の開口部を形成して、上記記憶場所を露出する工程と、
    上記第２の絶縁材料層、平坦化された上記第１の絶縁材料層、および上記記憶場所の露出された部分上に、第１の電極材料層を堆積する工程と、
    上記第１の電極材料層を平坦化して、第２の電極を形成する工程とを含んでいるメモリセルの製造方法。
  44. 上記相変化材料層を堆積する工程は、相変化材料層のスタックを堆積する工程を含んでいる請求項４３に記載の製造方法。
  45. 上記相変化材料層をエッチングして、上記記憶場所を形成する上記工程は、
    上記相変化材料層上にレジスト材料層を堆積する工程と、
    上記レジスト材料層をパターン形成して上記相変化材料層の第１の部分を保護するマスクを形成するとともに、上記相変化材料層の第２の部分を露出する工程と、
    上記相変化材料層の上記第２の部分をエッチングする工程とを含んでいる請求項４３に記載の製造方法。
  46. 上記レジスト材料層をパターン形成する上記工程は、上記レジスト材料層を剥離して、サブリソグラフィック断面幅を有するマスクを形成する工程を含んでいる請求項４５に記載の製造方法。
  47. 上記相変化材料層をエッチングして、上記記憶場所を形成する上記工程は、
    上記相変化材料層上にハードマスク材料層を堆積する工程と、
    上記ハードマスク材料層をエッチングして上記相変化材料層の第１の部分を保護するマスクを形成するとともに、上記相変化材料層の第２の部分を露出する工程と、
    上記相変化材料層の上記第２の部分をエッチングする工程とを含んでいる請求項４３に記載の製造方法。
  48. 上記マスクを剥離して、サブリソグラフィック断面幅を有するマスクを形成する工程をさらに含んでいる請求項４７に記載の製造方法。
  49. 上記第２の絶縁材料層を堆積する前に、平坦化された上記第１の絶縁材料層上に、エッチストップ材料層を堆積する工程と、
    上記第２の絶縁材料層内にエッチングによって上記第１の開口部を形成した後に、上記エッチストップ材料層をエッチングして上記記憶場所を露出する工程とをさらに含んでいる請求項４３に記載の製造方法。
  50. 上記第１の電極を有する上記ウェハを設ける上記工程は、
    コンタクトプラグを有する、前処理されたウェハを備える工程と、
    上記前処理されたウェハ上に、第２の電極材料層を堆積する工程と、
    上記第２の電極材料層をエッチングして、上記第１の電極を形成する工程と、
    上記前処理されたウェハおよび上記第１の電極の露出された部分上に、第３の絶縁材料層を堆積する工程と、
    上記第３の絶縁材料層を平坦化して、上記第１の電極を露出する工程とを含んでいる請求項４３に記載の製造方法。
  51. 上記第１の電極を有する上記ウェハを設ける上記工程は、
    コンタクトプラグを有する、前処理されたウェハを備える工程と、
    上記前処理されたウェハ上に、第３の絶縁材料層を堆積する工程と、
    上記第３の絶縁材料層内にエッチングによって第２の開口部を形成して、上記コンタクトプラグを露出する工程と、
    上記前処理されたウェハおよび上記第３の絶縁材料層の露出された部分上に、第２の電極材料層を堆積する工程と、
    上記第２の電極材料層を平坦化して、上記第１の電極を形成する工程とを含んでいる請求項４３に記載の製造方法。
  52. コンタクトプラグを有する、前処理されたウェハを設ける工程と、
    上記前処理されたウェハ上に、第１の電極材料層を堆積する工程と、
    上記第１の電極材料層上に、相変化材料層を堆積する工程と、
    上記相変化材料層をエッチングして、記憶場所を形成する工程と、
    上記第１の電極材料層および上記記憶場所の露出された部分上に、第１の絶縁材料層を堆積する工程と、
    上記記憶場所を露出することなく、上記第１の絶縁材料層を平坦化する工程と、
    平坦化された上記第１の絶縁材料層および上記第１の電極材料層をエッチングして、第１の電極を形成する工程と、
    上記前処理されたウェハ、上記第１の電極、およびエッチングされた上記第１の絶縁材料層の露出された部分上に、第２の絶縁材料層を堆積する工程と、
    上記第２の絶縁材料層を平坦化して、平坦化された上記第１の絶縁材料層を露出する工程と、
    エッチングされた上記第１の絶縁材料層および平坦化された上記第２の絶縁材料層の露出された部分上に、第３の絶縁材料層を堆積する工程と、
    上記第３の絶縁材料層および平坦化された上記第１の絶縁材料層内にエッチングによって開口部を形成して、上記記憶場所を露出する工程と、
    上記第３の絶縁材料層、上記第１の絶縁材料層、および上記記憶場所の露出された部分上に、第２の電極材料層を堆積する工程と、
    上記第２の電極材料層を平坦化して、第２の電極を形成する工程とを含んでいるメモリセルの製造方法。
  53. 上記相変化材料層を堆積する上記工程は、相変化材料層のスタックを堆積する工程を含んでいる、請求項５２に記載の製造方法。
  54. 上記相変化材料層をエッチングして、上記記憶場所を形成する上記工程は、
    上記相変化材料層上にレジスト材料層を堆積する工程と、
    上記レジスト材料層をパターン形成して上記相変化材料層の第１の部分を保護するマスクを形成するとともに、上記相変化材料層の第２の部分を露出する工程と、
    上記相変化材料層の上記第２の部分をエッチングする工程とを含んでいる請求項５２に記載の製造方法。
  55. 上記レジスト材料層をパターン形成する上記工程は、上記レジスト材料層を剥離して、サブリソグラフィック断面幅を有するマスクを形成する工程を含んでいる請求項５４に記載の製造方法。
  56. 上記相変化材料層をエッチングして、上記記憶場所を形成する上記工程は、
    上記相変化材料層上に、ハードマスク材料層を堆積する工程と、
    上記ハードマスク材料層をエッチングして上記相変化材料層の第１の部分を保護するマスクを形成するとともに、上記相変化材料層の第２の部分を露出する工程と、
    上記相変化材料層の上記第２の部分をエッチングする工程とを含んでいる請求項５２に記載の製造方法。
  57. 上記マスクを剥離して、サブリソグラフィック断面幅を有するマスクを形成する工程をさらに含んでいる請求項５６に記載の製造方法。
  58. 上記第３の絶縁材料層を堆積する前に、エッチングされた上記第１の絶縁材料層および平坦化された上記第２の絶縁材料層上に、エッチストップ材料層を堆積する工程と、
    上記第３の絶縁材料層内にエッチングによって上記開口部を形成した後に、上記エッチストップ材料層をエッチングして上記記憶場所を露出する工程とをさらに含んでいる請求項５２に記載の製造方法。
  59. コンタクトプラグを有する、前処理されたウェハを設ける工程と、
    上記前処理されたウェハ上に、第１の電極材料層を堆積する工程と、
    上記第１の電極材料層上に、相変化材料層を堆積する工程と、
    上記相変化材料層および上記第１の電極材料層をエッチングして、記憶場所および第１の電極を形成する工程と、
    上記前処理されたウェハ、上記第１の電極、および上記記憶場所の露出された部分上に、第１の絶縁材料層を堆積する工程と、
    上記第１の絶縁材料層を平坦化して、上記記憶場所を露出する工程と、
    上記記憶場所に接触する第２の電極を形成する工程とを含んでいるメモリセルの製造方法。
  60. 上記第２の電極を形成する上記工程は、
    平坦化された上記第１の絶縁材料層および上記記憶場所の露出された部分上に、第２の絶縁材料層を堆積する工程と、
    上記第２の絶縁材料層内にエッチングによって開口部を形成して、上記記憶場所を露出する工程と、
    エッチングされた上記第２の絶縁材料層および上記記憶場所の露出された部分上に、第２の電極材料層を堆積する工程と、
    上記第２の電極材料層を平坦化して、第２の電極を形成する工程とを含んでいる請求項５９に記載の製造方法。
  61. 上記第２の絶縁材料層を堆積する前に、平坦化された上記第１の絶縁材料層および上記記憶場所の露出された部分上に、エッチストップ材料層を堆積する工程と、
    上記第２の絶縁材料層内にエッチングによって上記開口部を形成した後に、上記エッチストップ材料層をエッチングして上記記憶場所を露出する工程とをさらに含んでいる請求項６０に記載の製造方法。
  62. 上記第２の電極を形成する上記工程は、
    平坦化された上記第１の絶縁材料層および上記記憶場所の露出された部分上に、第２の電極材料層を堆積する工程と、
    上記第２の電極材料層をエッチングして、上記第２の電極を形成する工程と、
    平坦化された上記第１の絶縁材料層および上記第２の電極の露出された部分上に、第２の絶縁材料層を堆積する工程と、
    上記第２の絶縁材料層を平坦化して、上記第２の電極を露出する工程とを含んでいる請求項５９に記載の製造方法。
  63. 上記相変化材料層を堆積する工程は、相変化材料層のスタックを堆積する工程を含んでいる請求項５９に記載の製造方法。
  64. 上記相変化材料層および上記第１の電極材料層をエッチングして、上記記憶場所および上記第１の電極を形成する上記工程は、
    上記相変化材料層上にレジスト材料層を堆積する工程と、
    上記レジスト材料層をパターン形成して上記相変化材料層の第１の部分を保護するマスクを形成するとともに、上記相変化材料層の第２の部分を露出する工程と、
    上記相変化材料層の上記第２の部分をエッチングする工程と、
    上記上記相変化材料層の第１の部分によって保護されていない部分の上記第１の電極材料層をエッチングする工程とを含んでいる請求項５９に記載の製造方法。
  65. 上記レジスト材料層をパターン形成する上記工程は、上記レジスト材料層を剥離して、サブリソグラフィック断面幅を有するマスクを形成する工程を含んでいる請求項６４に記載の製造方法。
  66. 上記相変化材料層をエッチングして、上記記憶場所を形成する上記工程は、
    上記相変化材料層上にハードマスク材料層を堆積する工程と、
    上記ハードマスク材料層をエッチングして上記相変化材料層の第１の部分を保護するマスクを形成するとともに、上記相変化材料層の第２の部分を露出する工程と、
    上記相変化材料層の上記第２の部分をエッチングする工程とを含んでいる請求項５９に記載の製造方法。
  67. 上記マスクを剥離して、サブリソグラフィック断面幅を有するマスクを形成する工程をさらに含んでいる請求項６６に記載の製造方法。
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Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009141369A (ja) * 2007-12-10 2009-06-25 Korea Electronics Telecommun 相変化物質を用いた電子素子及び相変化メモリ素子並びにその製造方法
WO2010050117A1 (ja) * 2008-10-30 2010-05-06 独立行政法人産業技術総合研究所 固体メモリ
WO2010050118A1 (ja) * 2008-10-30 2010-05-06 独立行政法人産業技術総合研究所 固体メモリの製造方法
WO2010090128A1 (ja) * 2009-02-09 2010-08-12 独立行政法人産業技術総合研究所 固体メモリ
JP2011023576A (ja) * 2009-07-16 2011-02-03 Hitachi Kokusai Electric Inc 半導体装置の製造方法及び基板処理装置
WO2011030916A1 (ja) * 2009-09-11 2011-03-17 国立大学法人東北大学 相変化材料および相変化型メモリ素子
JP2013511154A (ja) * 2009-11-16 2013-03-28 インターナショナル・ビジネス・マシーンズ・コーポレーション 相変化メモリ・セルおよびこれを操作する方法
JP2016015477A (ja) * 2014-06-12 2016-01-28 パナソニックＩｐマネジメント株式会社 不揮発性記憶装置およびその製造方法

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7960203B2 (en) * 2008-01-29 2011-06-14 International Business Machines Corporation Pore phase change material cell fabricated from recessed pillar
FR2934711B1 (fr) * 2008-07-29 2011-03-11 Commissariat Energie Atomique Dispositif memoire et memoire cbram a fiablilite amelioree.
US8129268B2 (en) 2009-11-16 2012-03-06 International Business Machines Corporation Self-aligned lower bottom electrode
CN101931048A (zh) * 2010-08-27 2010-12-29 复旦大学 一次可编程存储单元、存储器及其操作方法
CN102005466A (zh) * 2010-09-28 2011-04-06 中国科学院上海微系统与信息技术研究所 一种具有低k介质绝热材料的相变存储器结构及制备方法
US20130306929A1 (en) * 2012-05-16 2013-11-21 Jaeho Lee Multilayer-Stacked Phase Change Memory Cell
TWI549229B (zh) * 2014-01-24 2016-09-11 旺宏電子股份有限公司 應用於系統單晶片之記憶體裝置內的多相變化材料
US9564585B1 (en) 2015-09-03 2017-02-07 HGST Netherlands B.V. Multi-level phase change device

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005032855A (ja) * 2003-07-09 2005-02-03 Matsushita Electric Ind Co Ltd 半導体記憶装置及びその製造方法
WO2005045847A1 (fr) * 2003-11-04 2005-05-19 Commissariat A L'energie Atomique Element de memoire a changement de phase a cyclabilite amelioree
US20060175596A1 (en) * 2005-02-10 2006-08-10 Thomas Happ Phase change memory cell with high read margin at low power operation
EP1724850A2 (en) * 2005-05-20 2006-11-22 Infineon Technologies AG Low power phase change memory cell with large read signal

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7202171B2 (en) * 2001-01-03 2007-04-10 Micron Technology, Inc. Method for forming a contact opening in a semiconductor device
US6507061B1 (en) * 2001-08-31 2003-01-14 Intel Corporation Multiple layer phase-change memory
US6927410B2 (en) * 2003-09-04 2005-08-09 Silicon Storage Technology, Inc. Memory device with discrete layers of phase change memory material
KR100651656B1 (ko) * 2004-11-29 2006-12-01 한국과학기술연구원 투명전도성 산화물 전극 접촉 재료를 갖는 상변화 메모리 셀
US20060169968A1 (en) * 2005-02-01 2006-08-03 Thomas Happ Pillar phase change memory cell
US7214958B2 (en) * 2005-02-10 2007-05-08 Infineon Technologies Ag Phase change memory cell with high read margin at low power operation
US20060273297A1 (en) * 2005-06-07 2006-12-07 Thomas Happ Phase change memory cell having ring contacts
US20070045606A1 (en) * 2005-08-30 2007-03-01 Michele Magistretti Shaping a phase change layer in a phase change memory cell
US7394088B2 (en) * 2005-11-15 2008-07-01 Macronix International Co., Ltd. Thermally contained/insulated phase change memory device and method (combined)
US7541609B2 (en) * 2006-11-17 2009-06-02 International Business Machines Corporation Phase change memory cell having a sidewall contact

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005032855A (ja) * 2003-07-09 2005-02-03 Matsushita Electric Ind Co Ltd 半導体記憶装置及びその製造方法
WO2005045847A1 (fr) * 2003-11-04 2005-05-19 Commissariat A L'energie Atomique Element de memoire a changement de phase a cyclabilite amelioree
US20060175596A1 (en) * 2005-02-10 2006-08-10 Thomas Happ Phase change memory cell with high read margin at low power operation
EP1724850A2 (en) * 2005-05-20 2006-11-22 Infineon Technologies AG Low power phase change memory cell with large read signal

Cited By (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009141369A (ja) * 2007-12-10 2009-06-25 Korea Electronics Telecommun 相変化物質を用いた電子素子及び相変化メモリ素子並びにその製造方法
US8470719B2 (en) 2007-12-10 2013-06-25 Electronics And Telecommunications Research Institute Method for fabricating phase change memory device using solid state reaction
JP2010109175A (ja) * 2008-10-30 2010-05-13 National Institute Of Advanced Industrial Science & Technology 固体メモリ
WO2010050117A1 (ja) * 2008-10-30 2010-05-06 独立行政法人産業技術総合研究所 固体メモリ
WO2010050118A1 (ja) * 2008-10-30 2010-05-06 独立行政法人産業技術総合研究所 固体メモリの製造方法
US8530314B2 (en) 2008-10-30 2013-09-10 National Institute Of Advanced Industrial Science And Technology Solid-state memory manufacturing method
JP2010109177A (ja) * 2008-10-30 2010-05-13 National Institute Of Advanced Industrial Science & Technology 固体メモリの製造方法
JP4635235B2 (ja) * 2008-10-30 2011-02-23 独立行政法人産業技術総合研究所 固体メモリ
JP4635236B2 (ja) * 2008-10-30 2011-02-23 独立行政法人産業技術総合研究所 固体メモリの製造方法
JP2010183017A (ja) * 2009-02-09 2010-08-19 National Institute Of Advanced Industrial Science & Technology 固体メモリ
WO2010090128A1 (ja) * 2009-02-09 2010-08-12 独立行政法人産業技術総合研究所 固体メモリ
JP2011023576A (ja) * 2009-07-16 2011-02-03 Hitachi Kokusai Electric Inc 半導体装置の製造方法及び基板処理装置
WO2011030916A1 (ja) * 2009-09-11 2011-03-17 国立大学法人東北大学 相変化材料および相変化型メモリ素子
US8598563B2 (en) 2009-09-11 2013-12-03 Tohoku University Phase-change material and phase-change type memory device
JP5403565B2 (ja) * 2009-09-11 2014-01-29 国立大学法人東北大学 相変化材料および相変化型メモリ素子
JP2013511154A (ja) * 2009-11-16 2013-03-28 インターナショナル・ビジネス・マシーンズ・コーポレーション 相変化メモリ・セルおよびこれを操作する方法
JP2016015477A (ja) * 2014-06-12 2016-01-28 パナソニックＩｐマネジメント株式会社 不揮発性記憶装置およびその製造方法

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