JP2009212202A - 相変化メモリ装置およびその製造方法 - Google Patents
相変化メモリ装置およびその製造方法 Download PDFInfo
- Publication number
- JP2009212202A JP2009212202A JP2008051946A JP2008051946A JP2009212202A JP 2009212202 A JP2009212202 A JP 2009212202A JP 2008051946 A JP2008051946 A JP 2008051946A JP 2008051946 A JP2008051946 A JP 2008051946A JP 2009212202 A JP2009212202 A JP 2009212202A
- Authority
- JP
- Japan
- Prior art keywords
- phase change
- heater electrode
- memory device
- change memory
- sidewall
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Ceased
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 26
- 230000008859 change Effects 0.000 title claims description 71
- 238000000034 method Methods 0.000 title claims description 17
- 239000012782 phase change material Substances 0.000 claims abstract description 46
- 239000011810 insulating material Substances 0.000 claims abstract description 29
- 239000011229 interlayer Substances 0.000 claims abstract description 29
- 238000010438 heat treatment Methods 0.000 claims abstract description 16
- 239000010410 layer Substances 0.000 claims description 51
- 239000000463 material Substances 0.000 claims description 24
- 238000005530 etching Methods 0.000 claims description 15
- 239000007772 electrode material Substances 0.000 claims description 9
- 239000004065 semiconductor Substances 0.000 claims description 9
- 239000000758 substrate Substances 0.000 claims description 9
- 238000000206 photolithography Methods 0.000 claims description 3
- 230000010354 integration Effects 0.000 abstract description 3
- 238000009792 diffusion process Methods 0.000 description 12
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 12
- 229910052721 tungsten Inorganic materials 0.000 description 12
- 239000010937 tungsten Substances 0.000 description 12
- 229910052581 Si3N4 Inorganic materials 0.000 description 10
- 230000008569 process Effects 0.000 description 10
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 10
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 7
- 238000001312 dry etching Methods 0.000 description 6
- 239000010936 titanium Substances 0.000 description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 4
- 230000006870 function Effects 0.000 description 4
- 230000020169 heat generation Effects 0.000 description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 4
- 229910052719 titanium Inorganic materials 0.000 description 4
- 229910004298 SiO 2 Inorganic materials 0.000 description 3
- 150000004770 chalcogenides Chemical class 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- 229910005537 GaSeTe Inorganic materials 0.000 description 2
- 239000002131 composite material Substances 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 230000006872 improvement Effects 0.000 description 2
- 239000011669 selenium Substances 0.000 description 2
- 229910000763 AgInSbTe Inorganic materials 0.000 description 1
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 229910005542 GaSb Inorganic materials 0.000 description 1
- 229910005872 GeSb Inorganic materials 0.000 description 1
- 229910005898 GeSn Inorganic materials 0.000 description 1
- 229910005900 GeTe Inorganic materials 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910018321 SbTe Inorganic materials 0.000 description 1
- 229910018219 SeTe Inorganic materials 0.000 description 1
- BUGBHKTXTAQXES-UHFFFAOYSA-N Selenium Chemical compound [Se] BUGBHKTXTAQXES-UHFFFAOYSA-N 0.000 description 1
- 229910006913 SnSb Inorganic materials 0.000 description 1
- 229910004284 Te81Ge15Sb2S2 Inorganic materials 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 229910052787 antimony Inorganic materials 0.000 description 1
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- -1 for example Substances 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 229910052738 indium Inorganic materials 0.000 description 1
- WPYVAWXEWQSOGY-UHFFFAOYSA-N indium antimonide Chemical compound [Sb]#[In] WPYVAWXEWQSOGY-UHFFFAOYSA-N 0.000 description 1
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 229910052711 selenium Inorganic materials 0.000 description 1
- FESBVLZDDCQLFY-UHFFFAOYSA-N sete Chemical compound [Te]=[Se] FESBVLZDDCQLFY-UHFFFAOYSA-N 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 229910052714 tellurium Inorganic materials 0.000 description 1
- PORWMNRCUJJQNO-UHFFFAOYSA-N tellurium atom Chemical compound [Te] PORWMNRCUJJQNO-UHFFFAOYSA-N 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/841—Electrodes
- H10N70/8418—Electrodes adapted for focusing electric field or current, e.g. tip-shaped
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
- H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/011—Manufacture or treatment of multistable switching devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/20—Multistable switching devices, e.g. memristors
- H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/821—Device geometry
- H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/841—Electrodes
- H10N70/8413—Electrodes adapted for resistive heating
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/881—Switching materials
- H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
- H10N70/8828—Tellurides, e.g. GeSbTe
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
Abstract
【課題】相変化材料とヒータ電極との接触面積を低減して加熱に必要な電流を抑制すると同時に、相変化領域をコンタクト直上に形成して素子集積度を高めることができる相変化メモリ素子及びその製造方法を提供する。
【解決手段】層間絶縁膜９の上面より窪んだ形状に成形されたサイドウォール１２に囲まれたヒータ電極１４の先端部分を尖鋭形状とし、その尖鋭形状は、その最先端の一部を除いて第２の絶縁材料１６で覆われ、その露出した最先端の一部のみが相変化材料層１７と接触する。
【選択図】図９
【解決手段】層間絶縁膜９の上面より窪んだ形状に成形されたサイドウォール１２に囲まれたヒータ電極１４の先端部分を尖鋭形状とし、その尖鋭形状は、その最先端の一部を除いて第２の絶縁材料１６で覆われ、その露出した最先端の一部のみが相変化材料層１７と接触する。
【選択図】図９
Description
本発明は相変化メモリ装置及びその製造方法に関し、特に相変化材料を加熱するためのヒータ電極形状の改良に関する。
携帯機器等における情報記憶手段として広く用いられている不揮発性メモリに関し、相変化材料の抵抗値変化を利用した相変化メモリ（Ｐｈａｓｅ Ｃｈａｎｇｅ Ｍｅｍｏｒｙ；以下ＰＲＡＭと記す）の開発が行われている（特許文献１、２）。
従来のＰＲＡＭのメモリセル構造（断面図）を図１３に示す。半導体基板３１上にＭＯＳ型トランジスタと、相変化材料を用いた記憶素子が形成されている。
３２はトランジスタのゲート電極で、Ｎ型の不純物を導入した拡散層３３、３４がソース・ドレイン領域として機能する。ゲート電極３２は、メモリセル選択のワード線として機能する。
ゲート電極上には層間絶縁膜３５が形成されている。拡散層３３にはヒータ電極３８が接続されている。ヒータ電極３８の上に相変化材料層３９があり、その上に上部電極４０が形成されている。
ヒータ電極３８に電流を流すことにより、ヒータ電極３８が発熱して相変化材料層３９が部分的に加熱される。この加熱により、相変化材料層３９とヒータ電極３８の界面近傍で相変化が起き、直列の電気抵抗に変化が現れる。このときに相変化が起こる領域を相変化領域４１として、図１３に示している。
トランジスタを構成している他方の拡散層３４には、コンタクトプラグ３６を介してグランド（ＧＮＤ）配線３７が接続されている。
ヒータ電極３８と相変化材料層３９と上部電極４０により、記憶素子が形成されており、ＭＯＳ型トランジスタを介してＧＮＤ配線に接続することで、１つのメモリセルが構成されている。
ＧＮＤ配線３７を接地状態とし、トランジスタがオン（ＯＮ）状態の時に、上部電極４０にパルス電圧を印加すると、上部電極４０−相変化材料層３９−ヒータ電極３８−拡散層３３−トランジスタのチャネル−拡散層３４−ＧＮＤ配線３７で構成される電流経路に電流が流れる。この電流によりヒータ電極３８の発熱（ジュール熱）が起き、相変化材料層３９が部分的に加熱されることで、相変化が生じる。これにより電気抵抗値に変化が起きる。加熱の仕方を制御することで、相変化材料を抵抗値の低い結晶状態（Ｓｅｔ状態）および抵抗値の高い非結晶状態（Ｒｅｓｅｔ状態）のいずれかにすることができ、加熱後もその状態を維持することができる。従って、所望のメモリセルにおいて、電気抵抗値の変化を利用してデータの記録（保持）を行うことができる。
図１３の従来例の場合、ヒータ電極３８は拡散層３３に直接接続された構造となっている。ヒータ電極の材料としてはタングステン（Ｗ）等が使用できるが、拡散層とのオーミックコンタクトを得る為に、最下層部分に例えばチタン（Ｔｉ）を堆積、次にバリヤメタルとなる窒化チタン（ＴｉＮ）を堆積、次に埋め込み用のタングステンを堆積した構造となっている。相変化材料層３９とヒータ電極３８の接触面積は小さい方が、電流密度が上がって発熱効率が向上するが、図１３の構造の場合、ヒータ電極の深さが深くなってしまうので、小さなヒータ電極径を形成することは加工の点から困難であった。このため、相変化させるためには多くの電流を流さなければならない。従って、トランジスタの電流能力も大きくしなければならなかった。この結果、トランジスタのサイズが大きくなり、そのためセルサイズが増大すると言う問題があった。また消費電流が増えると言う問題もあった。
上記のような問題点を改善した、従来のＰＲＡＭのメモリセル構造を図１４に示す。
図１４では、図１３のヒータ電極３８の代わりに、コンタクトプラグ４２と、ヒータ電極４６を積層した構成としている。コンタクトプラグ４２は、図１３のヒータ電極３８と同様に、チタン、窒化チタン、タングステンの３層により形成されている。ヒータ電極４６は、タングステン等を用いて形成し、コンタクトプラグ４２の上層に接続している。この構造ならば、ヒータ電極４６の高さを図１３の場合よりも低く形成することができるので、ヒータ径を小さく形成することが可能となる。しかし、ヒータ径はパターニングの際のフォトリソグラフィーの解像限界で決まってしまうので、より小さな径のヒータ電極を形成するために、ヒータ電極用の開口部４４の側面部にシリコン窒化膜等の絶縁膜でサイドウォール４５を形成し、その内部にタングステン等を充填すると言う手法が知られている。
ここで、フォトリソグラフィーにより開口部４４のパターニングを行い、更にその後、絶縁膜によるサイドウォール４５を形成してヒータ径の縮小を行ったとしても、サイドウォールの厚さは開口部４４の底部の径で制限されてしまう。これは、ヒータ電極用の開口部４４とサイドウォール４５を異方性のドライエッチングで形成するときに、微細なコンタクトホールの場合には、側面の形状を完全に垂直に形成することは困難であることに起因する。すなわち、開口部４４の側面がテーパー形状となってしまうため、上部径よりも底部径が小さく形成されることになる。従って、サイドウォール４５の膜厚は、開口部４４の底部が塞がってしまうよりも薄くする必要がある。この結果、ヒータ電極４６の上部径は、所望のサイズまで縮小することが困難となる。
図１３、図１４の従来例ではヒータ電極のサイズをある程度の大きさより縮小して形成することが困難であるため、相変化領域４１がヒータ電極上の平面部に接触するように形成される。このため、電流（電子）の流れが上部電極側では拡散してしまい、電流密度が上がらない。従って、ヒータ電極の加熱効率が悪く、所望の温度に到達させるためには、大きな電流を流す必要があった。さらにヒータ電極上面の平面部分と相変化材料が接触しているため、相変化領域４０も大きく広がってしまう。このため、大きな領域で相変化を起こす必要があり、相変化が終了するまでに加える必要のある熱量が増大するので、この点においても印加する電流が増える要因となっていた。
これに対して、特許文献２では、方錐又は円錐形状の絶縁体である誘電体マンドレルを覆って導電材料を配置した複合電極の先端のみを、複合電極を覆う誘電体層から突出させることで、相変化材料とヒータ電極との接触面積を低減した構造が示されている。しかしながら、このような構造は誘電体マンドレルが存在するため、下部に形成するトランジスタからのコンタクト直上に相変化領域を形成できない。この結果、素子集積度を高めることができず、装置のチップサイズを低減することは困難である。
特開２００６−１７９７７８
特開２００３−３３２５２９
そこで、本発明では、相変化材料とヒータ電極との接触面積を低減して加熱に必要な電流を抑制でき、また、相変化領域をコンタクト直上に形成して素子集積度を高めることができる相変化メモリ素子及びその製造方法を提供することを目的とする。
上記課題を解決する本発明は、
相変化材料層をヒータ電極で加熱して抵抗値を変化させ、情報の記憶を行う相変化メモリ装置であって、
前記ヒータ電極は、半導体基板上の層間絶縁膜に形成された開口部に第１の絶縁材料からなるサイドウォールに囲まれた状態で埋め込まれており、前記サイドウォールは前記層間絶縁膜から窪んだ形状であり、
前記ヒータ電極の上部は前記サイドウォールの上面より突出し、該突出した部分で前記サイドウォール上面から上端に向かって尖鋭形状を有し、
前記ヒータ電極の尖鋭形状は、その最先端の一部を除いて第２の絶縁材料に覆われており、前記ヒータ電極の最先端部分が前記相変化材料層と接触していることを特徴とする相変化メモリ装置に関する。
相変化材料層をヒータ電極で加熱して抵抗値を変化させ、情報の記憶を行う相変化メモリ装置であって、
前記ヒータ電極は、半導体基板上の層間絶縁膜に形成された開口部に第１の絶縁材料からなるサイドウォールに囲まれた状態で埋め込まれており、前記サイドウォールは前記層間絶縁膜から窪んだ形状であり、
前記ヒータ電極の上部は前記サイドウォールの上面より突出し、該突出した部分で前記サイドウォール上面から上端に向かって尖鋭形状を有し、
前記ヒータ電極の尖鋭形状は、その最先端の一部を除いて第２の絶縁材料に覆われており、前記ヒータ電極の最先端部分が前記相変化材料層と接触していることを特徴とする相変化メモリ装置に関する。
また、本発明は、上記の相変化メモリ装置の製造方法に関し、
相変化材料層をヒータ電極で加熱して抵抗値を変化させ、情報の記憶を行う相変化メモリ装置の製造方法であって、
（ａ）半導体基板上に層間絶縁膜を形成する工程、
（ｂ）前記層間絶縁膜に開口部を形成する工程、
（ｃ）前記開口部の側面に第１の絶縁材料からなるサイドウォールを形成する工程、
（ｄ）前記サイドウォールで囲まれた空隙部にヒータ電極材料を充填する工程、
（ｅ）前記サイドウォール上面が露出するまで平坦化する工程、
（ｆ）前記露出したサイドウォールの一部を除去して前記層間絶縁膜上面から窪んだ形状とし、前記ヒータ電極材料の上部をサイドウォール上面より突出させると同時に、該ヒータ電極材料をその上端に向かって尖鋭化してヒータ電極を形成する工程、
（ｇ）全面に第２の絶縁材料を成膜した後、前記ヒータ電極の尖鋭形状の最先端の一部を露出する工程、
（ｈ）相変化材料層及び上部電極を順次形成する工程、
とを有することを特徴とする。
相変化材料層をヒータ電極で加熱して抵抗値を変化させ、情報の記憶を行う相変化メモリ装置の製造方法であって、
（ａ）半導体基板上に層間絶縁膜を形成する工程、
（ｂ）前記層間絶縁膜に開口部を形成する工程、
（ｃ）前記開口部の側面に第１の絶縁材料からなるサイドウォールを形成する工程、
（ｄ）前記サイドウォールで囲まれた空隙部にヒータ電極材料を充填する工程、
（ｅ）前記サイドウォール上面が露出するまで平坦化する工程、
（ｆ）前記露出したサイドウォールの一部を除去して前記層間絶縁膜上面から窪んだ形状とし、前記ヒータ電極材料の上部をサイドウォール上面より突出させると同時に、該ヒータ電極材料をその上端に向かって尖鋭化してヒータ電極を形成する工程、
（ｇ）全面に第２の絶縁材料を成膜した後、前記ヒータ電極の尖鋭形状の最先端の一部を露出する工程、
（ｈ）相変化材料層及び上部電極を順次形成する工程、
とを有することを特徴とする。
特に、前記ヒータ電極の尖鋭形状を覆う第２の絶縁材料は、前記層間絶縁膜から窪んだ形状の前記第１の絶縁材料からなるサイドウォール上で、前記尖鋭形状の側面にサイドウォール状に形成されているか、あるいは、前記層間絶縁膜から窪んだ形状の前記第１の絶縁材料からなるサイドウォールの上面全面に形成されていることができる。
本発明の相変化メモリ装置では、好ましくは、前記ヒータ電極の下方に位置し、前記ヒータ電極の底部と接触するコンタクトプラグと、該コンタクトプラグに接続される選択能動素子と、前記相変化材料層の上面と接触する上部電極とを備えたことを特徴とし、前記ヒータ電極は、前記コンタクトプラグよりも高抵抗の材料で構成することができ、発熱効率をさらに高めることができる。
相変化メモリのメモリセルにおいて、ヒータ電極の先端を尖らせた形状とし、その最先端部分のみが相変化材料と接触する構造とした。これにより、ヒータ電極による相変化材料の加熱効率が改善するので、加熱に必要な電流を抑制することが可能となる。
また、本発明のメモリセルにおいては、ヒータ電極とトランジスタのソース・ドレイン領域とがコンタクトプラグを介して接続する構造となっている。従って、ヒータ電極の部分のみをコンタクトプラグを形成する導電材料よりも高抵抗の材料とすることにより、より一層発熱効率を改善することが可能となる。
本発明により、相変化材料の加熱に必要な電流を抑制することが可能となるので、その結果として消費電流の低減、メモリセル部のトランジスタのサイズ削減（チップ面積の削減）が可能となる。
本発明の実施形態について、図面を参照して説明するが、本発明はこれらの実施形態のみに限定されるものではない。
図９は、本発明の一実施形態になるＰＲＡＭのメモリセルの断面図である。Ｐ型の半導体基板１上に、選択能動素子としてのＭＯＳ型トランジスタが形成されている。２がトランジスタのゲート電極で、メモリセル選択のワード線として機能する。拡散層領域３、４にはリン等のＮ型不純物が導入されており、トランジスタのソース・ドレイン領域として機能する。拡散層領域３にはコンタクトプラグ８が接続されている。もう一方の拡散層領域４にはコンタクトプラグ６を介してグランド（ＧＮＤ）配線７が接続されている。コンタクトプラグ８に接続するようにヒータ電極１４が設けられている。ヒータ電極１４の先端部は尖った形状（尖鋭形状）となっており、その最先端部のみが相変化材料層１７に接触している。相変化材料層１７の上面には、上部電極１８が相変化材料層１７と接触するように設けられている。１９は、相変化材料層１７がヒータ電極１４により加熱されたときに相変化が起こり、電気抵抗値が変化する領域（相変化領域）を示している。
グランド配線７を接地状態とし、トランジスタがオン状態の時に、上部電極にパルス状の電圧を印加することで、相変化材料層１７とヒータ電極１４を介して、上部電極１８からグランド配線７に至る電流を流すことができる。この電流によりヒータ電極１４が発熱する。
ヒータ電極１４は上部が尖った形状となっており、その最先端の一部を除く側面は絶縁膜を用いたサイドウォール１６で覆われている。従って、相変化材料層１７と接触してヒータとして寄与するのは、上部の尖った最先端の一部の微小領域のみとなる。その結果、電流がヒータ電極１４の先端に集中するため電流密度が上がり、発熱効率がよくなるので、相変化を起こすのに必要な電流値を下げることが可能となる。従って、少ない電流でも相変化させることが可能となる。また、これにより形成される相変化領域１９は、従来例のものよりも小さくなる。
次に、第１の実施形態のＰＲＡＭの製造方法を以下に示す。
まず図１に示したように、半導体基板１上に、公知の手段により、ＭＯＳ型トランジスタのゲート電極２、拡散層領域３、４、層間絶縁膜５、コンタクトプラグ６、８、グランド配線７を形成する。コンタクトプラグ６、８は、最下層から順番に、チタン、窒化チタン、タングステンの３層の膜を積層して形成されている。コンタクトプラグ８の表面はＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法により平坦化されている。
コンタクトプラグ８上に、シリコン酸化膜（ＳｉＯ２）等を用いて層間絶縁膜９を形成した後に、ヒータ電極を形成するための開口部１０を設ける。
次に図２に示したように、シリコン窒化膜（Ｓｉ３Ｎ４）等（第１の絶縁材料）を用いて、絶縁膜１１を形成する。絶縁膜１１の膜厚は、開口部１０が完全には充填されないように設定する。
次に図３に示したように、絶縁膜１１に異方性のドライエッチングを行うことにより、開口部１０の側面部分にサイドウォール１２を形成する。
次に図４に示したように、ヒータ電極材料１３として例えばタングステン膜を堆積し、サイドウォール１２に囲まれた空隙部を充填する。
次に図５に示したように、サイドウォール１２の上面が露出するまで、ヒータ電極材料１３をＣＭＰ法にて研磨して表面を平坦化する。
次に図６に示したように、サイドウォール１２を異方性のドライエッチングにより一部除去して、サイドウォール１２の表面を下げる。この際に、ドライエッチングの条件はサイドウォール１２を形成しているシリコン窒化膜のエッチング速度が、ヒータ材料１３を形成しているタングステンおよび、層間絶縁膜９を形成しているシリコン酸化膜よりも早くなるように設定する。
具体的には、シリコン酸化膜（ＳｉＯ２）とシリコン窒化膜（Ｓｉ３Ｎ４）のエッチング速度比（選択比）が例えばＳｉＯ２：Ｓｉ３Ｎ４＝１：１０となるように設定する。また、タングステン（Ｗ）とシリコン窒化膜のエッチング速度比が、Ｗ：Ｓｉ３Ｎ４＝１：５〜７程度となるように設定する。この加工条件にて、サイドウォール１２のシリコン窒化膜が、エッチングにより５０ｎｍ程度除去されて窪んだ形状を得る。このとき層間絶縁膜９は５ｎｍ程度しかエッチングされない。また、ヒータ材料１３は７〜１０ｎｍ程度しか除去されない。従って、ヒータ材料１３の上部が突出して残る形状となる。これに加えて、エッチング中においてヒータ材料１３がサイドウォール１２から突出して露出して行くに従い、その側面部分にもエッチングガスのイオンが衝突するため、ヒータ材料の側面部分もエッチングによる除去が進行する。ヒータ材料１３の側面は、上部に行くほどサイドウォール１２から露出してエッチングガスにさらされる時間が長くなるので、上部の径が下部よりも小さいテーパー形状となる。ヒータ材料１３はサイドウォール１２に囲まれた空隙部に充填した時点で非常に細い寸法、例えば直径５０〜６０ｎｍとしているので、最終的に先端が尖った形状（尖鋭形状）のヒータ電極１４を得ることが出来る。
次に図７に示したように、例えばシリコン窒化膜（第２の絶縁材料）を１０ｎｍ程度堆積して、絶縁膜１５を形成する。
次に図８に示したように、絶縁膜１５に異方性のドライエッチングを行い、ヒータ電極１４の側面部には絶縁膜１５を残してサイドウォール１６を形成し、ヒータ電極１４の先端部の絶縁膜１５は除去する。これにより、ヒータ電極１４は尖った最先端部だけが露出する形状となる。
次に図９に示したように、相変化材料層１７と上部電極１８を順次堆積する。具体的には、相変化材料としては例えば、カルコゲナイド材料を用いることができる。カルコゲナイド材料とは、ゲルマニウム（Ｇｅ）、アンチモン（Ｓｂ）、テルル（Ｔｅ）、インジウム（Ｉｎ）、セレン（Ｓｅ）等の元素を少なくとも一つ以上含む合金を指す。一例として、ＧａＳｂ、ＩｎＳｂ、ＩｎＳｅ、Ｓｂ２Ｔｅ３、ＧｅＴｅ等の２元系元素、Ｇｅ２Ｓｂ２Ｔｅ５、ＩｎＳｂＴｅ、ＧａＳｅＴｅ（ＧＳＴ）、ＳｎＳｂ２Ｔｅ４、ＩｎＳｂＧｅ等の３元系元素、ＡｇＩｎＳｂＴｅ、（ＧｅＳｎ）ＳｂＴｅ、ＧｅＳｂ（ＳｅＴｅ）、Ｔｅ８１Ｇｅ１５Ｓｂ２Ｓ２等の４元系元素が挙げられる。
また、上部電極１８としては、例えばチタン（Ｔｉ）や窒化チタン（ＴｉＮ）、あるいはそれらの積層膜等を用いることができる。
この後に、上部電極１８上に保護絶縁膜の形成、あるいはさらに上部の配線層の形成等を行えば、本発明のＰＲＡＭのメモリセルが完成する。
本発明の構造とすることで相変化材料層１７とヒータ電極１４の接触面積が縮小されるので電流密度が上がり、相変化材料層１７に対する加熱を効率よく行うことが可能となる。また、相変化材料層１７とヒータ電極１４の接触面積を低減したことで、相変化が起きる領域（図９の参照符号１９）の広がり幅を抑制することが出来る。このため、ヒータ電極に対する加熱効率の改善に加えて、相変化が起きる領域が小さくなったことで、従来より少ない熱量で相変化を終了させることが可能となる。従って、消費電流を大きく抑制することが可能となる。また、メモリセルのトランジスタの電流能力が小さくても相変化を起こすことが可能となるので、トランジスタサイズの縮小、チップ面積の低減が可能となる。
発明の第２の実施形態について、図１０〜１２を用いて説明する。
まず、第１の実施形態の図６の工程までは、同様に実施する。
次に図１０に示したように、シリコン窒化膜等（第２の絶縁材料）の絶縁膜２０を３０ｎｍ以上堆積し、図６の工程で形成されているサイドウォール１２の窪み部分を充填する。
次に図１１に示したように、絶縁膜２０をドライエッチング、またはＣＭＰ法にて研磨し、ヒータ電極１４の最先端だけを露出させる。
この後、図１２に示したように、相変化材料１７と上部電極１８を順次堆積し、本第２の実施形態の構造を得る。
この実施形態においても先の第１の実施形態と同様に、ヒータ電極１４の最先端の尖った部分のみで、相変化材料層１７とヒータ電極１４が接触している。したがって接触面積が従来よりも縮小されるので電流密度が上がり、相変化材料層１７に対する加熱を少ない電流で効率よく行うことが可能となる。
本発明の第３の実施形態について説明する。第１および第２の実施形態においては、コンタクトプラグ８の上層部分を形成している材料と、ヒータ電極を形成している材料は共にタングステンを用いた。本発明においては、ヒータ電極の発熱効率をさらに上げるために、ヒータ電極部分のみを、より高抵抗の材料に変更することが可能である。
具体的には、タングステンに換えて、例えば窒化チタン（ＴｉＮ）を用いることができる。ヒータ電極の発熱量は、ヒータ電極の抵抗値に比例して上昇するので、タングステンよりも高抵抗の窒化チタンを使用することで、より少ない電流で、所望のヒータ温度を得る事が可能となる。窒化チタン以外の高抵抗材料を使用してもよく、先の第１および第２の実施形態のどちらにも組合せることができる。
ヒータ電極の先端部を尖らせるための加工は、使用する電極の材料に合わせてサイドウォール１２（図６）のエッチング条件を適切に選定することで得ることができる。
以上説明した各実施形態においては、本発明の趣旨を逸脱しない範囲で、使用する材料等を変更することが可能である。
例えば、半導体基板内にＮ型ウェルを形成して、その中にＭＯＳ型トランジスタ配置し、ソース・ドレイン領域はボロン等の不純物を導入してＰ型としてもよい。また、相変化材料は、加熱により抵抗の変動する材料であればよく、カルコゲナイド材料以外でも使用が可能である。
また、層間絶縁膜に形成した開口部に形成されるサイドウォール１２としての第１の絶縁材料と、ヒータ電極の上部の尖鋭形状周囲に形成される第２の絶縁材料（１５，２０）を同じシリコン窒化膜としたが、これに限定されず、第２の絶縁材料を、例えば、層間絶縁膜と同じシリコン酸化膜としても良い。
１ 半導体基板
２ ゲート電極
３、４ 拡散層領域
５、９ 層間絶縁膜
６、８ コンタクトプラグ
７ グランド配線
１０ 開口部
１１、１５、２０ 絶縁膜（シリコン窒化膜）
１２、１６ サイドウォール
１３ ヒータ材料
１４ ヒータ電極
１７ 相変化材料層
１８ 上部電極
１９ 相変化領域
２ ゲート電極
３、４ 拡散層領域
５、９ 層間絶縁膜
６、８ コンタクトプラグ
７ グランド配線
１０ 開口部
１１、１５、２０ 絶縁膜（シリコン窒化膜）
１２、１６ サイドウォール
１３ ヒータ材料
１４ ヒータ電極
１７ 相変化材料層
１８ 上部電極
１９ 相変化領域
Claims (14)
- 相変化材料層をヒータ電極で加熱して抵抗値を変化させ、情報の記憶を行う相変化メモリ装置であって、
前記ヒータ電極は、半導体基板上の層間絶縁膜に形成された開口部に第１の絶縁材料からなるサイドウォールに囲まれた状態で埋め込まれており、前記サイドウォールは前記層間絶縁膜から窪んだ形状であり、
前記ヒータ電極の上部は前記サイドウォールの上面より突出し、該突出した部分で前記サイドウォール上面から上端に向かって尖鋭形状を有し、
前記ヒータ電極の尖鋭形状は、その最先端の一部を除いて第２の絶縁材料に覆われており、前記ヒータ電極の最先端部分が前記相変化材料層と接触していることを特徴とする相変化メモリ装置。 - 前記ヒータ電極の尖鋭形状を覆う第２の絶縁材料は、前記層間絶縁膜から窪んだ形状の前記第１の絶縁材料からなるサイドウォール上で、前記尖鋭形状の側面にサイドウォール状に形成されていることを特徴とする請求項１に記載の相変化メモリ装置。
- 前記ヒータ電極の尖鋭形状を覆う第２の絶縁材料は、前記層間絶縁膜から窪んだ形状の前記第１の絶縁材料からなるサイドウォールの上面全面に形成されていることを特徴とする請求項１に記載の相変化メモリ装置。
- 前記ヒータ電極の下方に位置し、前記ヒータ電極の底部と接触するコンタクトプラグと、
該コンタクトプラグに接続される選択能動素子と
前記相変化材料層の上面と接触する上部電極とを備えたことを特徴とする請求項１乃至３のいずれか１項に記載の相変化メモリ装置。 - 前記ヒータ電極は、前記コンタクトプラグよりも高抵抗の材料で構成されていることを特徴とする請求項４に記載の相変化メモリ装置。
- 前記選択能動素子がＭＯＳ型トランジスタであって、
該ＭＯＳ型トランジスタのソース・ドレイン領域の一方に前記コンタクトプラグが接続され、前記ソース・ドレイン領域の他方に、グランド電位用の配線層が接続されていることを特徴とする請求項４又は５に記載の相変化メモリ装置。 - 相変化材料層をヒータ電極で加熱して抵抗値を変化させ、情報の記憶を行う相変化メモリ装置の製造方法であって、
（ａ）半導体基板上に層間絶縁膜を形成する工程、
（ｂ）前記層間絶縁膜に開口部を形成する工程、
（ｃ）前記開口部の側面に第１の絶縁材料からなるサイドウォールを形成する工程、
（ｄ）前記サイドウォールで囲まれた空隙部にヒータ電極材料を充填する工程、
（ｅ）前記サイドウォール上面が露出するまで平坦化する工程、
（ｆ）前記露出したサイドウォールの一部を除去して前記層間絶縁膜上面から窪んだ形状とし、前記ヒータ電極材料の上部をサイドウォール上面より突出させると同時に、該ヒータ電極材料をその上端に向かって尖鋭化してヒータ電極を形成する工程、
（ｇ）全面に第２の絶縁材料を成膜した後、前記ヒータ電極の尖鋭形状の最先端の一部を露出する工程、
（ｈ）相変化材料層及び上部電極を順次形成する工程、
とを有する相変化メモリ装置の製造方法。 - 前記第２の絶縁材料は、前記層間絶縁膜上面から窪んだ形状を完全に埋めることがない膜厚に成膜され、前記ヒータ電極の尖鋭形状の最先端の一部を露出させる際に、前記尖鋭形状の側面にサイドウォール状に形成されることを特徴とする請求項７に記載の相変化メモリ装置の製造方法。
- 前記第２の絶縁材料は、前記層間絶縁膜上面から窪んだ形状を完全に埋めて成膜され、平坦化することで、前記ヒータ電極の尖鋭形状の最先端の一部を露出させることを特徴とする請求項７に記載の相変化メモリ装置の製造方法。
- 前記工程（ｆ）は、前記層間絶縁膜と前記第１の絶縁材料と前記ヒータ電極を同時にエッチングする工程であって、前記層間絶縁膜のエッチング速度よりも前記第１の絶縁材料のエッチング速度の方が速く、かつ、前記ヒータ電極のエッチング速度が、前記層間絶縁膜のエッチング速度より速く、前記第１の絶縁材料のエッチング速度よりも遅いことを特徴とする請求項７乃至９のいずれか１項に記載の相変化メモリ装置の製造方法。
- 前記層間絶縁膜に形成された開口部に前記第１の絶縁材料からなるサイドウォールを設けて得られる空隙部は、フォトリソグラフィーの解像度限界未満の幅であることを特徴とする請求項７乃至１０のいずれか１項に記載の相変化メモリ装置の製造方法。
- 前記工程（ａ）の前に、コンタクトプラグを形成する工程を備え、前記工程（ｂ）で形成した開口部を介して前記ヒータ電極と前記コンタクトプラグが接触していることを特徴とする請求項７乃至１１のいずれか１項に記載の相変化メモリ装置の製造方法。
- 前記ヒータ電極は、前記コンタクトプラグよりも高抵抗の材料で構成されていることを特徴とする請求項１２に記載の相変化メモリ装置の製造方法。
- ＭＯＳ型トランジスタを形成する工程を備え、該ＭＯＳ型トランジスタのソース・ドレイン領域の一方と前記コンタクトプラグとが接続することを特徴とする請求項１２または１３に記載の相変化メモリ装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2008051946A JP2009212202A (ja) | 2008-03-03 | 2008-03-03 | 相変化メモリ装置およびその製造方法 |
| US12/379,825 US7915602B2 (en) | 2008-03-03 | 2009-03-03 | Phase change memory device and fabrication method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2008051946A JP2009212202A (ja) | 2008-03-03 | 2008-03-03 | 相変化メモリ装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2009212202A true JP2009212202A (ja) | 2009-09-17 |
Family
ID=41012478
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2008051946A Ceased JP2009212202A (ja) | 2008-03-03 | 2008-03-03 | 相変化メモリ装置およびその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US7915602B2 (ja) |
| JP (1) | JP2009212202A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011142306A (ja) * | 2009-11-30 | 2011-07-21 | Soonwoo Cha | 相変化メモリのためのキーホールフリー傾斜ヒーター |
| JP6487090B1 (ja) * | 2018-03-19 | 2019-03-20 | 株式会社東芝 | 不揮発性記憶装置及びその製造方法 |
Families Citing this family (36)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7768812B2 (en) | 2008-01-15 | 2010-08-03 | Micron Technology, Inc. | Memory cells, memory cell programming methods, memory cell reading methods, memory cell operating methods, and memory devices |
| US8211743B2 (en) | 2008-05-02 | 2012-07-03 | Micron Technology, Inc. | Methods of forming non-volatile memory cells having multi-resistive state material between conductive electrodes |
| US8134137B2 (en) | 2008-06-18 | 2012-03-13 | Micron Technology, Inc. | Memory device constructions, memory cell forming methods, and semiconductor construction forming methods |
| US9343665B2 (en) | 2008-07-02 | 2016-05-17 | Micron Technology, Inc. | Methods of forming a non-volatile resistive oxide memory cell and methods of forming a non-volatile resistive oxide memory array |
| JP5010658B2 (ja) * | 2009-09-18 | 2012-08-29 | 株式会社東芝 | 半導体記憶装置およびその製造方法 |
| US8427859B2 (en) | 2010-04-22 | 2013-04-23 | Micron Technology, Inc. | Arrays of vertically stacked tiers of non-volatile cross point memory cells, methods of forming arrays of vertically stacked tiers of non-volatile cross point memory cells, and methods of reading a data value stored by an array of vertically stacked tiers of non-volatile cross point memory cells |
| US8411477B2 (en) | 2010-04-22 | 2013-04-02 | Micron Technology, Inc. | Arrays of vertically stacked tiers of non-volatile cross point memory cells, methods of forming arrays of vertically stacked tiers of non-volatile cross point memory cells, and methods of reading a data value stored by an array of vertically stacked tiers of non-volatile cross point memory cells |
| US8530875B1 (en) * | 2010-05-06 | 2013-09-10 | Micron Technology, Inc. | Phase change memory including ovonic threshold switch with layered electrode and methods for forming same |
| US8289763B2 (en) | 2010-06-07 | 2012-10-16 | Micron Technology, Inc. | Memory arrays |
| US8243506B2 (en) * | 2010-08-26 | 2012-08-14 | Micron Technology, Inc. | Phase change memory structures and methods |
| US8351242B2 (en) | 2010-09-29 | 2013-01-08 | Micron Technology, Inc. | Electronic devices, memory devices and memory arrays |
| US8759809B2 (en) | 2010-10-21 | 2014-06-24 | Micron Technology, Inc. | Integrated circuitry comprising nonvolatile memory cells having platelike electrode and ion conductive material layer |
| US8526213B2 (en) | 2010-11-01 | 2013-09-03 | Micron Technology, Inc. | Memory cells, methods of programming memory cells, and methods of forming memory cells |
| US8796661B2 (en) | 2010-11-01 | 2014-08-05 | Micron Technology, Inc. | Nonvolatile memory cells and methods of forming nonvolatile memory cell |
| US9454997B2 (en) | 2010-12-02 | 2016-09-27 | Micron Technology, Inc. | Array of nonvolatile memory cells having at least five memory cells per unit cell, having a plurality of the unit cells which individually comprise three elevational regions of programmable material, and/or having a continuous volume having a combination of a plurality of vertically oriented memory cells and a plurality of horizontally oriented memory cells; array of vertically stacked tiers of nonvolatile memory cells |
| US8431458B2 (en) | 2010-12-27 | 2013-04-30 | Micron Technology, Inc. | Methods of forming a nonvolatile memory cell and methods of forming an array of nonvolatile memory cells |
| US8791447B2 (en) | 2011-01-20 | 2014-07-29 | Micron Technology, Inc. | Arrays of nonvolatile memory cells and methods of forming arrays of nonvolatile memory cells |
| US8488365B2 (en) | 2011-02-24 | 2013-07-16 | Micron Technology, Inc. | Memory cells |
| US8486743B2 (en) | 2011-03-23 | 2013-07-16 | Micron Technology, Inc. | Methods of forming memory cells |
| US8537592B2 (en) | 2011-04-15 | 2013-09-17 | Micron Technology, Inc. | Arrays of nonvolatile memory cells and methods of forming arrays of nonvolatile memory cells |
| US8994489B2 (en) | 2011-10-19 | 2015-03-31 | Micron Technology, Inc. | Fuses, and methods of forming and using fuses |
| US8723155B2 (en) | 2011-11-17 | 2014-05-13 | Micron Technology, Inc. | Memory cells and integrated devices |
| US9252188B2 (en) | 2011-11-17 | 2016-02-02 | Micron Technology, Inc. | Methods of forming memory cells |
| US8546231B2 (en) | 2011-11-17 | 2013-10-01 | Micron Technology, Inc. | Memory arrays and methods of forming memory cells |
| US9136467B2 (en) | 2012-04-30 | 2015-09-15 | Micron Technology, Inc. | Phase change memory cells and methods of forming phase change memory cells |
| US8765555B2 (en) * | 2012-04-30 | 2014-07-01 | Micron Technology, Inc. | Phase change memory cells and methods of forming phase change memory cells |
| US9553262B2 (en) | 2013-02-07 | 2017-01-24 | Micron Technology, Inc. | Arrays of memory cells and methods of forming an array of memory cells |
| US9166158B2 (en) | 2013-02-25 | 2015-10-20 | Micron Technology, Inc. | Apparatuses including electrodes having a conductive barrier material and methods of forming same |
| JP2015002283A (ja) * | 2013-06-17 | 2015-01-05 | ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． | 半導体装置及びその製造方法 |
| US9881971B2 (en) | 2014-04-01 | 2018-01-30 | Micron Technology, Inc. | Memory arrays |
| US9362494B2 (en) | 2014-06-02 | 2016-06-07 | Micron Technology, Inc. | Array of cross point memory cells and methods of forming an array of cross point memory cells |
| US9343506B2 (en) | 2014-06-04 | 2016-05-17 | Micron Technology, Inc. | Memory arrays with polygonal memory cells having specific sidewall orientations |
| US9748311B2 (en) | 2014-11-07 | 2017-08-29 | Micron Technology, Inc. | Cross-point memory and methods for fabrication of same |
| US10490742B2 (en) | 2017-08-28 | 2019-11-26 | Taiwan Seminconductor Manufacturing Co., Ltd. | Method for forming a phase change memory (PCM) cell with a low deviation contact area between a heater and a phase change element |
| US11038106B1 (en) * | 2019-11-22 | 2021-06-15 | International Business Machines Corporation | Phase change memory cell with a metal layer |
| US11910731B2 (en) | 2021-02-10 | 2024-02-20 | International Business Machines Corporation | Embedded heater in a phase change memory material |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001504279A (ja) * | 1996-10-02 | 2001-03-27 | マイクロン、テクノロジー、インコーポレーテッド | 電極間に小面積のコンタクトを製造するための方法 |
| JP2003332529A (ja) * | 2002-04-04 | 2003-11-21 | Hewlett Packard Co <Hp> | 相変化媒体メモリデバイスのための、熱損失が小さく接触面積が小さい複合電極 |
| JP2005340837A (ja) * | 2004-05-27 | 2005-12-08 | Samsung Electronics Co Ltd | 酸素障壁膜で覆われた相変化記憶素子を有する半導体素子、これを用いる電子システム及びこれを製造する方法 |
| JP2008505476A (ja) * | 2004-06-30 | 2008-02-21 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | ナノワイヤによってコンタクトがとられる導電性材料の層を有する電子装置を製造する方法 |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6015977A (en) * | 1997-01-28 | 2000-01-18 | Micron Technology, Inc. | Integrated circuit memory cell having a small active area and method of forming same |
| US7049623B2 (en) * | 2002-12-13 | 2006-05-23 | Ovonyx, Inc. | Vertical elevated pore phase change memory |
| US7115927B2 (en) * | 2003-02-24 | 2006-10-03 | Samsung Electronics Co., Ltd. | Phase changeable memory devices |
| US7012273B2 (en) * | 2003-08-14 | 2006-03-14 | Silicon Storage Technology, Inc. | Phase change memory device employing thermal-electrical contacts with narrowing electrical current paths |
| KR100568511B1 (ko) * | 2003-12-30 | 2006-04-07 | 삼성전자주식회사 | 상전이막 패턴을 갖는 반도체 장치들 및 그 제조방법들 |
| KR100612906B1 (ko) * | 2004-08-02 | 2006-08-14 | 삼성전자주식회사 | 상변화 기억 소자의 형성 방법 |
| KR100655796B1 (ko) * | 2004-08-17 | 2006-12-11 | 삼성전자주식회사 | 상변화 메모리 장치 및 그 제조 방법 |
| KR100566699B1 (ko) * | 2004-08-17 | 2006-04-03 | 삼성전자주식회사 | 상변화 메모리 장치 및 그 제조 방법 |
| US7374174B2 (en) * | 2004-12-22 | 2008-05-20 | Micron Technology, Inc. | Small electrode for resistance variable devices |
| JP4428228B2 (ja) | 2004-12-24 | 2010-03-10 | エルピーダメモリ株式会社 | 半導体装置 |
| KR100707190B1 (ko) * | 2005-05-07 | 2007-04-13 | 삼성전자주식회사 | 나노 와이어를 포함하는 상변환 메모리 소자 및 그 제조방법 |
| TWI264087B (en) * | 2005-12-21 | 2006-10-11 | Ind Tech Res Inst | Phase change memory cell and fabricating method thereof |
| US7554144B2 (en) * | 2006-04-17 | 2009-06-30 | Macronix International Co., Ltd. | Memory device and manufacturing method |
-
2008
- 2008-03-03 JP JP2008051946A patent/JP2009212202A/ja not_active Ceased
-
2009
- 2009-03-03 US US12/379,825 patent/US7915602B2/en not_active Expired - Fee Related
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001504279A (ja) * | 1996-10-02 | 2001-03-27 | マイクロン、テクノロジー、インコーポレーテッド | 電極間に小面積のコンタクトを製造するための方法 |
| JP2003332529A (ja) * | 2002-04-04 | 2003-11-21 | Hewlett Packard Co <Hp> | 相変化媒体メモリデバイスのための、熱損失が小さく接触面積が小さい複合電極 |
| JP2005340837A (ja) * | 2004-05-27 | 2005-12-08 | Samsung Electronics Co Ltd | 酸素障壁膜で覆われた相変化記憶素子を有する半導体素子、これを用いる電子システム及びこれを製造する方法 |
| JP2008505476A (ja) * | 2004-06-30 | 2008-02-21 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | ナノワイヤによってコンタクトがとられる導電性材料の層を有する電子装置を製造する方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011142306A (ja) * | 2009-11-30 | 2011-07-21 | Soonwoo Cha | 相変化メモリのためのキーホールフリー傾斜ヒーター |
| JP6487090B1 (ja) * | 2018-03-19 | 2019-03-20 | 株式会社東芝 | 不揮発性記憶装置及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20090218557A1 (en) | 2009-09-03 |
| US7915602B2 (en) | 2011-03-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2009212202A (ja) | 相変化メモリ装置およびその製造方法 | |
| US8901009B2 (en) | Methods of manufacturing semiconductor devices | |
| US7067837B2 (en) | Phase-change memory devices | |
| US7057923B2 (en) | Field emission phase change diode memory | |
| US7626191B2 (en) | Lateral phase change memory with spacer electrodes | |
| US7868312B2 (en) | Semiconductor memory device and manufacturing method thereof | |
| US9219231B2 (en) | Phase change memory cells with surfactant layers | |
| US8686393B2 (en) | Integrated circuit semiconductor devices including channel trenches and related methods of manufacturing | |
| WO2009114177A2 (en) | Phase change memory cell with constriction structure | |
| US20140367630A1 (en) | Semiconductor device and method for manufacturing same | |
| USRE45580E1 (en) | Phase-change nonvolatile memory and manufacturing method therefor | |
| KR20130012385A (ko) | 반도체 장치 및 그 제조 방법 | |
| US20110089394A1 (en) | Semiconductor device | |
| KR100642634B1 (ko) | 게이트 상전이막 패턴을 갖는 피이. 램들 및 그 형성방법들 | |
| US20130099188A1 (en) | Phase-change memory device having multi-level cell and a method of manufacturing the same | |
| US20110053335A1 (en) | Phase-change memory device and method of manufacturing phase-change memory device | |
| US8168535B2 (en) | Method fabricating semiconductor device using multiple polishing processes | |
| TWI726023B (zh) | 記憶體裝置 | |
| US8853660B2 (en) | Semiconductor memory devices having lower and upper interconnections, selection components and memory components | |
| JP2011216768A (ja) | 半導体装置およびその製造方法 | |
| KR100953960B1 (ko) | 콘택 구조체, 이를 채택하는 반도체 소자 및 그 제조방법들 | |
| KR101078718B1 (ko) | 상변환 기억 소자 및 그의 제조방법 | |
| KR20110077919A (ko) | 상변화 메모리 소자의 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20101115 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20130730 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20131212 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20140107 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20140407 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20140410 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20140410 |
|
| A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20150119 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20150120 |
|
| AA92 | Notification that decision to refuse application was cancelled |
Free format text: JAPANESE INTERMEDIATE CODE: A971092 Effective date: 20150203 |