TWI726023B - 記憶體裝置 - Google Patents

記憶體裝置 Download PDF

Info

Publication number
TWI726023B
TWI726023B TW105141993A TW105141993A TWI726023B TW I726023 B TWI726023 B TW I726023B TW 105141993 A TW105141993 A TW 105141993A TW 105141993 A TW105141993 A TW 105141993A TW I726023 B TWI726023 B TW I726023B
Authority
TW
Taiwan
Prior art keywords
pattern
selection
conductive
memory device
selection pattern
Prior art date
Application number
TW105141993A
Other languages
English (en)
Other versions
TW201801301A (zh
Inventor
金梥坨
李宰圭
姜大煥
高寬協
Original Assignee
南韓商三星電子股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 南韓商三星電子股份有限公司 filed Critical 南韓商三星電子股份有限公司
Publication of TW201801301A publication Critical patent/TW201801301A/zh
Application granted granted Critical
Publication of TWI726023B publication Critical patent/TWI726023B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H10B63/84—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/20—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes
    • H10B63/24—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes of the Ovonic threshold switching type
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/828—Current flow limiting means within the switching material region, e.g. constrictions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/841—Electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H10N70/8828—Tellurides, e.g. GeSbTe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/061—Shaping switching materials
    • H10N70/063—Shaping switching materials by etching of pre-deposited switching material layers, e.g. lithography

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)

Abstract

多個第一導電圖案安置於基板上。多個第一導電圖案中的每一者在第一方向上延伸。第一選擇圖案安置於多個第一導電圖案中的每一者上。第一障壁部分環繞第一選擇圖案。第一電極及第一可變電阻圖案安置於第一選擇圖案上。多個第二導電圖案安置於第一可變電阻圖案上。多個第二導電圖案中的每一者在與第一方向交叉的第二方向上延伸。

Description

記憶體裝置 [相關申請案的交叉參考]
本申請案基於35 USC § 119主張於2016年3月22日在韓國智慧財產局(Korean Intellectual Property Office，KIPO)提出申請的韓國專利申請案第10-2016-0033832號的優先權，所述韓國專利申請案的揭露內容全文併入本案供參考。
本發明概念是有關於一種記憶體裝置及其製造方法。
隨著記憶體裝置高度積體化，已製造出具有垂直堆疊交叉點陣列結構的可變電阻記憶體裝置。
根據本發明概念的示例性實施例，提供如下所述的一種記憶體裝置。多個第一導電圖案安置於基板上。所述多個第一導電圖案中的每一者在第一方向上延伸。第一選擇圖案安置於所述多個第一導電圖案中的每一者上。第一障壁部分環繞所述第一選擇 圖案。第一電極及第一可變電阻圖案安置於所述第一選擇圖案上。多個第二導電圖案安置於所述第一可變電阻圖案上。所述多個第二導電圖案中的每一者在與所述第一方向交叉的第二方向上延伸。
根據本發明概念的示例性實施例，提供如下所述的一種記憶體裝置。多個第一導電圖案安置於基板上。所述多個第一導電圖案中的每一者在第一方向上延伸。第一胞元結構安置於所述第一導電圖案上。所述第一胞元結構包括依序堆疊的第一選擇圖案、第一電極及第一可變電阻圖案。第一障壁部分環繞所述第一選擇圖案。多個第二導電圖案安置於所述第一胞元結構上。所述多個第二導電圖案中的每一者在與所述第一方向交叉的第二方向上延伸。第二胞元結構安置於所述第二導電圖案上。所述第二胞元結構包括依序堆疊的第二選擇圖案、第二電極及第二可變電阻圖案。第二障壁部分環繞所述第二選擇圖案。多個第三導電圖案安置於所述第二胞元結構上。所述多個第三導電圖案中的每一者在所述第一方向上延伸。
根據本發明概念的示例性實施例，提供如下所述的一種製造記憶體裝置的方法。在基板上形成多個第一導電圖案，所述多個第一導電圖案中的每一者在第一方向上延伸。在所述多個第一導電圖案中的每一者上形成第一選擇圖案。形成環繞所述第一選擇圖案的第一障壁部分。在所述第一選擇圖案上形成第一電極及第一可變電阻圖案。在所述第一選擇圖案上形成多個第二導電圖案，所述多個第二導電圖案中的每一者在與所述第一方向交叉的 第二方向上延伸。
根據本發明概念的示例性實施例，提供如下所述的一種製造記憶體裝置的方法。在基板上形成多個第一導電圖案，所述多個第一導電圖案中的每一者在第一方向上延伸。形成絕緣層以覆蓋所述多個第一導電圖案。蝕刻所述絕緣層的一部分以形成包括開口的絕緣圖案。在所述開口的側壁上形成第一障壁部分。形成第一選擇圖案以填充所述開口。在所述第一選擇圖案上形成第一電極及第一可變電阻圖案。在所述第一選擇圖案上形成多個第二導電圖案，所述多個第二導電圖案中的每一者在與所述第一方向交叉的第二方向上延伸。
根據本發明概念的示例性實施例，提供如下所述的一種記憶體裝置。具有第一寬度的第一導電圖案安置於基板上。所述第一導電圖案在第一方向上延伸。具有第二寬度的第一選擇圖案形成於所述第一導電圖案上。所述第二寬度小於所述第一寬度。第一障壁部分環繞所述第一選擇圖案。第一電極安置於所述第一選擇圖案及所述第一障壁部分上。第一可變電阻圖案安置於所述第一電極上。第二導電圖案安置於所述第一可變電阻圖案上。所述第二導電圖案在與所述第一方向交叉的第二方向上延伸。
100:基板
102:絕緣層
103:第一導電層
104:第一導電圖案
105:絕緣圖案
106:第一絕緣圖案
108:第一下部電極層
108a:初步第一下部電極
108b:第一下部電極
110:第一選擇層
110a:初步第一選擇圖案
110b:第一選擇圖案
111:初步第一硬遮罩
111a:第一硬遮罩
112:第二硬遮罩
112a、118a:第一電極
113:第一犧牲圖案
114、114a:第一障壁部分
115a、119a:開口
116:第二絕緣圖案
116a、116b:第一障壁絕緣圖案
117:第一硬遮罩
118:第一電極層
119:第二絕緣層
120:第一可變電阻層
120a:第一可變電阻圖案
121:第一硬遮罩
122:第三硬遮罩
124:第四硬遮罩
126:初步第三絕緣圖案
126a:第三絕緣圖案
130:第一胞元結構
132:第二導電圖案
134:第四絕緣圖案
136:第二下部電極層
136a:第二下部電極
138:第二選擇層
138a:第二選擇圖案
139a:第三硬遮罩
140:第五硬遮罩
142、142a:第二障壁部分
144:第五絕緣圖案
144a、144b:第二障壁絕緣圖案
146:第二電極
148:第二可變電阻圖案
150:第六絕緣圖案
152:第三導電圖案
154:第七絕緣圖案
158:第二胞元結構
I_I’、II_II’:線
藉由參照附圖來詳細闡述本發明概念的示例性實施例，本發明概念的該些及其他特徵將變得更顯而易見，在所述附圖中： 圖1及圖2分別是說明根據示例性實施例的記憶體裝置的立體圖及剖視圖。
圖3及圖4示出根據選擇圖案及障壁部分中的摻雜濃度的具有選擇圖案的能階(energy level)及障壁部分的能階的能量帶圖式。
圖5至圖20是說明根據示例性實施例的製造圖1及圖2中所示記憶體裝置的方法的各階段的剖視圖。
圖21至圖26是說明根據示例性實施例的製造記憶體裝置的方法的各階段的剖視圖。
圖27至圖31是說明根據示例性實施例的製造記憶體裝置的方法的各階段的剖視圖。
圖32是說明根據示例性實施例的記憶體裝置的剖視圖。
圖33至圖35是說明根據示例性實施例的製造圖32中所示記憶體裝置的方法的各階段的剖視圖。
圖36是說明根據示例性實施例的記憶體裝置的剖視圖。
圖37至圖40是說明根據示例性實施例的製造圖36中所示記憶體裝置的方法的各階段的剖視圖。
圖41是說明根據示例性實施例的記憶體裝置的剖視圖。
圖41A是說明根據示例性實施例的記憶體裝置的剖視圖。
圖42至圖45是說明根據示例性實施例的製造圖41中所示記憶體裝置的方法的各階段的剖視圖。
圖43A是說明根據示例性實施例的與圖43所示階段對 應的階段的剖視圖。
圖1及圖2分別是說明根據示例性實施例的記憶體裝置的立體圖及剖視圖。圖3及圖4示出根據選擇圖案及障壁部分中的摻雜濃度的具有選擇圖案的能階及障壁部分的能階的能量帶圖式。
圖2包括沿圖1所示的線I-I’及II-II’分別截取的剖視圖。所述記憶體裝置可為可變電阻記憶體裝置。
第一方向及第二方向可實質上平行於基板的頂表面，且可實質上彼此垂直。第三方向可實質上垂直於基板的頂表面。在下文中，第一方向至第三方向的定義可在所有圖中相同。
參照圖1至圖3，記憶體裝置可形成於基板100上。記憶體裝置可包括第一導電圖案104、第一胞元結構130、第二導電圖案132、第二胞元結構158及第三導電圖案152。第一胞元結構130可包括第一選擇圖案110b、第一障壁部分114、第一電極118a、第一下部電極108b及第一可變電阻圖案120a。第二胞元結構158可包括第二選擇圖案138a、第二障壁部分142、第二電極146及第二可變電阻圖案148。
基板100可包含矽、鍺、矽-鍺或例如GaP、GaAs、GaSb等第III-V族化合物。在某些示例性實施例中，基板100可為絕緣體上覆矽(silicon-on-insulator，SOI)基板或絕緣體上覆鍺 (germanium-on-insulator，GOI)基板。在某些示例性實施例中，基板100中的至少上部部分可為絕緣層。
在示例性實施例中，包括例如電晶體的下部元件及覆蓋所述下部元件的絕緣層102可形成於基板100上。絕緣層102可包含氧化矽。
在示例性實施例中，下部元件可形成周邊電路。舉例而言，記憶體裝置可具有胞元上覆於周邊電路(cell-over-peripheral，COP)結構，所述胞元上覆於周邊電路結構可包括依序堆疊的周邊電路及記憶體胞元。
第一導電圖案104可在第一方向上延伸，且在第二方向上可配置有多個第一導電圖案104。在示例性實施例中，第一導電圖案104可形成於絕緣層102上。
第一導電圖案104可包含金屬或金屬氮化物。在示例性實施例中，第一導電圖案104可包括依序堆疊的第一障壁圖案、第一金屬圖案及第二障壁圖案。第一障壁圖案及第二障壁圖案可包含例如氮化鈦(TiNx)、氮化鎢(WNx)、氮化鉭(TaNx)、氮化鋯(ZrNx)等金屬氮化物或例如氮化鈦矽(TiSiNx)、氮化鎢矽(WSiNx)、氮化鉭矽(TaSiNx)、氮化鋯矽(ZrSiNx)等金屬氮化矽(metal silicon nitride)。第一金屬圖案可包含例如鎢(W)、鉑(Pt)、鈀(Pd)、銠(Rh)、釕(Ru)、銥(Ir)、銅(Cu)、鋁(Al)、鈦(Ti)、鉭(Ta)等金屬。
在示例性實施例中，第一導電圖案104可充當可變電阻 記憶體裝置的第一字元線。在示例性實施例中，第一導電圖案104可充當可變電阻記憶體裝置的第一位元線。
在示例性實施例中，第一胞元結構130可具有柱形狀。第一胞元結構130可形成於第一導電圖案104中的每一者上，且多個第一胞元結構130可在第一導電圖案104中的每一者上彼此間隔開。第一胞元結構130可在第一方向及第二方向中的每一者上彼此對齊。
在示例性實施例中，在第一胞元結構130中，第一選擇圖案110b、第一電極118a及第一可變電阻圖案120a可依序堆疊，且第一障壁部分114可環繞第一選擇圖案110b的側壁。
在示例性實施例中，第一下部電極108b可進一步形成於第一選擇圖案110b與第一導電圖案104之間，且第一上部電極(圖中未示出)可進一步形成於第一可變電阻圖案120a上。在示例性實施例中，第一電極118a可充當加熱電極。在此種情形中，第一下部電極108b及第一上部電極中的每一者可充當用於將第一胞元結構130貼合至下伏結構及上覆結構的膠合層(glue layer)。舉例而言，第一下部電極108b可將第一胞元結構130貼合至第一導電圖案104；且第一上部電極可將第一胞元結構130貼合至第二導電圖案132。在示例性實施例中，第一上部電極可充當加熱電極。在此種情形中，第一下部電極108b及第一電極118a可充當所述膠合層。
在示例性實施例中，第一電極118a、第一上部電極及第 一下部電極108b可包含例如氮化鈦、氮化鎢、氮化鉭、氮化鋯等金屬氮化物或例如氮化鈦矽、氮化鎢矽、氮化鉭矽、氮化鋯矽等金屬氮化矽。
在示例性實施例中，第一選擇圖案110b可包含雙向定限開關(Ovonic threshold switch，OTS)材料。雙向定限開關材料可為能夠在非晶態(amorphous state)下根據溫度而變化的電阻器。舉例而言，相較於第一可變電阻圖案120a，第一選擇圖案110b可在更寬的溫度範圍中維持非晶態。在非晶態中，雙向定限開關材料的電阻可根據溫度而大幅變化。因此，包含雙向定限開關材料的第一選擇圖案110b可充當用於選擇胞元的開關元件。
雙向定限開關材料可包括鍺(Ge)、矽(Si)、砷(As)及/或碲(Te)。此外，雙向定限開關材料可更包括硒(Se)及/或硫(S)。
雙向定限開關材料可包括例如AsTeGeSiIn、GeTe、SnTe、GeSe、SnSe、AsTeGeSiSbS、AsTeGeSiInP、AsTeGeSi、As2Te3Ge、As2Se3Ge、As25(Te90Ge10)75、Te40As35Si18Ge6.75In0.25、Te28As34.5Ge15.5S22、Te39As36Si17Ge7P、As10Te21S2Ge15Se50Sb2、Si5Te34As28Ge11S21Se1、AsTeGeSiSeNS、AsTeGeSiP、AsSe、AsGeSe、AsTeGeSe、ZnTe、GeTePb、GeSeTe、AlAsTe、SeAsGeC、SeTeGeSi、GeSbTeSe、GeBiTeSe、GeAsSbSe、GeAsBiTe、GeAsBiSe等。
在示例性實施例中，第一選擇圖案110b的導電類型可為p型或p-型。在下文中，「p型」或「p摻雜型」可指代p型雜質的 第一摻雜濃度；「p-型」或「p-摻雜型」可指代小於第一摻雜濃度的p型雜質的第二摻雜濃度；「p+型」或「p+摻雜型」可指代大於第一摻雜濃度的p型雜質的第三摻雜濃度；且「p++型」或「p++摻雜型」可指代大於第三摻雜濃度的p型雜質的第四摻雜濃度。在示例性實施例中，第一選擇圖案110b的導電類型可為n型。
第一障壁部分114可鄰近第一選擇圖案110b的側壁。第一障壁部分114與第一選擇圖案110b彼此之間可具有能階差異。在示例性實施例中，第一障壁部分114可為p型摻雜區。
當第一選擇圖案110b的導電類型為p型或p-型時，第一障壁部分114的摻雜濃度可較第一選擇圖案110b的摻雜濃度大。舉例而言，第一障壁部分114可為p+摻雜區或p++摻雜區。當第一選擇圖案110b的導電類型為n型時，第一障壁部分114可為無需對摻雜濃度加以限制的p型摻雜區。
第一導電圖案104可具有第一寬度。第一選擇圖案110b的第二寬度可較第一寬度小。在示例性實施例中，第一電極118a的第三寬度可實質上等於第一寬度。在示例性實施例中，第一可變電阻圖案120a的第四寬度可實質上等於第一寬度。在示例性實施例中，第一障壁部分114與第一選擇圖案110b的組合結構的寬度可實質上等於第一寬度。
在示例性實施例中，第一障壁部分114可接觸第一電極118a的底表面及第一導電圖案104的頂表面。在此種情形中，第一障壁部分114夾置於第一電極118a與第一導電圖案104之間。
在圖3中，第一選擇圖案110b的導電類型為p型或p-型，且第一障壁部分114為p+摻雜區或p++摻雜區。
在此種情形中，第一選擇圖案110b的中心部分處的費米能階(Fermi level)EF的能量與價能帶(valance band)的能量之間的第一差可大於第一障壁部分114處的費米能階EF的能量與價能帶的能量之間第二差。因此，在第一選擇圖案110b的中心部分處可因第一障壁部分114而形成勢阱。
在圖4中，第一選擇圖案110b的導電類型為n型，且第一障壁部分114為p+摻雜區或p++摻雜區。
在此種情形中，第一選擇圖案110b的中心部分處的費米能階的能量與價能帶的能量之間的第一差大於第一障壁部分114處的費米能階的能量與價能帶的能量之間的第二差。因此，在第一選擇圖案110b的中心部分處可因第一障壁部分114而形成勢阱。
舉例而言，無論第一選擇圖案110b的導電類型如何，在第一選擇圖案110b的中心部分處均可因第一障壁部分114而形成勢阱。
因此，電流可在第一選擇圖案110b的中心部分處流動，以使得在第一選擇圖案110b的中心部分處可形成主電流路徑。此外，電流可幾乎不在第一選擇圖案110b的側壁處流動，使得來自第一選擇圖案110b的側壁的洩漏電流可減少。
第一可變電阻圖案120a可形成於第一電極118a上。
在示例性實施例中，第一可變電阻圖案120a可包含電阻 可因相變(phase change)或相轉變(phase transition)而改變的材料。在此種情形中，可變電阻記憶體裝置可為相變隨機存取記憶體(phase-change random access memory，PRAM)裝置。第一可變電阻圖案120a可包含鍺(Ge)、銻(Sb)及/或碲(Te)以給定比率進行組合的硫屬化物系材料。
在某些示例性實施例中，第一可變電阻圖案120a可包含電阻可因磁場或自旋轉移力矩(spin transfer torque，STT)而改變的材料。在此種情形中，可變電阻記憶體裝置可為磁性隨機存取記憶體(magnetic random access memory，MRAM)裝置。第一可變電阻圖案120a可包含例如鐵(Fe)、鎳(Ni)、鈷(Co)、鏑(Dy)、釓(Gd)等鐵磁性材料。
在某些示例性實施例中，第一可變電阻圖案120a可包含例如過渡金屬氧化物或鈣鈦礦系材料。
第二導電圖案132可在第二方向上延伸。
當第一導電圖案104充當第一字元線時，第二導電圖案132可充當可在記憶體裝置中被共用的共用第一位元線。在示例性實施例中，當第一導電圖案104充當第一位元線時，第二導電圖案132可充當可在記憶體裝置中被共用的共用第一字元線。
第二導電圖案132可包含電阻較第一電極118a的電阻低的金屬。第二導電圖案132可包含例如鎢(W)、鉑(Pt)、鈀(Pd)、銠(Rh)、釕(Ru)、銥(Ir)、銅(Cu)、鋁(Al)、鈦(Ti)、鉭(Ta)等金屬。
如上所述，第一導電圖案104與第二導電圖案132可彼此交叉，且第一胞元結構130可形成於第一導電圖案104與第二導電圖案132的每一交叉點處。
絕緣圖案可填充各第一導電圖案104之間的空間、各第一胞元結構130之間的空間及各第二導電圖案132之間的空間。
在示例性實施例中，第一絕緣圖案106可形成於各第一導電圖案104之間，且第二絕緣圖案116可形成於各第一選擇圖案110b之間。第三絕緣圖案126a可形成於各第一可變電阻圖案120a之間，且第四絕緣圖案134可形成於各第二導電圖案132之間。
在示例性實施例中，第一絕緣圖案至第四絕緣圖案106、116、126a、134可包含實質上相同的材料以不與彼此進行區分。在示例性實施例中，第一絕緣圖案至第四絕緣圖案106、116、126a、134中的至少一者可包含與其他幾者的材料不同的材料。
在示例性實施例中，第一絕緣圖案至第四絕緣圖案106、116、126a、134可包含氮化矽。在示例性實施例中，第一絕緣圖案至第四絕緣圖案106、116、126a、134可包含氧化矽。
第二胞元結構158可具有柱形狀。第二胞元結構158可形成於第二導電圖案132中的每一者上，且多個第二胞元結構158可在第二導電圖案132中的每一者上彼此間隔開。第二胞元結構158可在第一方向及第二方向中的每一者上彼此對齊。
在示例性實施例中，第二胞元結構158可實質上相同於 第一胞元結構130。舉例而言，在第二胞元結構158中，第二選擇圖案138a、第二電極146及第二可變電阻圖案148可依序堆疊，且第二障壁部分142可環繞第二選擇圖案138a的側壁。
在示例性實施例中，第二下部電極136a可更形成於第二選擇圖案138a與第二導電圖案132之間，且第二上部電極(圖中未示出)可更形成於第二可變電阻圖案148上。
在示例性實施例中，第二障壁部分142可鄰近於第二選擇圖案138a的側壁，且可為p型摻雜區。在第二選擇圖案138a的中心部分處可因第二障壁部分142而形成勢阱。因此，電流可幾乎不在第二選擇圖案138a的側壁處流動，以使得來自第二選擇圖案138a的側壁的洩漏電流可減少。
第三導電圖案152可在第一方向上延伸。第三導電圖案152可交疊第一導電圖案104。
在示例性實施例中，第一導電圖案104及第三導電圖案152可分別充當第一字元線及第二字元線。在示例性實施例中，第一導電圖案104及第三導電圖案152可分別充當第一位元線及第二位元線。
在示例性實施例中，第三導電圖案152可實質上相同於第一導電圖案104。舉例而言，第三導電圖案152可包括依序堆疊的第三障壁部分、第二金屬圖案及第四障壁圖案。
絕緣圖案可填充各第二胞元結構158之間的空間及各第三導電圖案152之間的空間。
在示例性實施例中，第五絕緣圖案144可形成於各第二選擇圖案138a之間，第六絕緣圖案150可形成於各第二可變電阻圖案之間，且第七絕緣圖案154可形成於各第三導電圖案152之間。
在示例性實施例中，第五絕緣圖案至第七絕緣圖案144、150、154可包含實質上相同的材料。在此種情形中，第五絕緣圖案至第七絕緣圖案144、150、154無需與彼此進行區分。在示例性實施例中，第五絕緣圖案至第七絕緣圖案144、150、154中的至少一者包含的材料可與其他幾者的材料不同。
在示例性實施例中，第五絕緣圖案至第七絕緣圖案144、150、154可包含氮化矽。在示例性實施例中，第五絕緣圖案至第七絕緣圖案144、150、154可包含氧化矽。
在記憶體裝置中，第一選擇圖案110b的洩漏電流可因第一障壁部分114而減少，且第二選擇圖案138a的洩漏電流可因第二障壁部分142而減少。因此，因洩漏電流而造成的第一選擇圖案110b及/或第二選擇圖案138a的開關失敗(switching failure)可減少。此外，可由第一選擇圖案110b及第二選擇圖案138a準確選擇記憶體胞元，以使得因洩漏電流而造成的寫入及/或讀取操作失敗可減少。
圖1及圖2示出具有處於兩個層階的記憶體胞元的記憶體裝置。然而，本發明概念無需僅限於此。舉例而言，記憶體裝置可具有設置於多於兩個層階中的記憶體胞元。
圖5至圖20是說明根據示例性實施例的製造圖1及圖2中所示可變電阻記憶體裝置的方法的各階段的剖視圖。
參照圖5，可在基板100上形成在第一方向上延伸的第一導電圖案104。可形成第一絕緣圖案106以填充多個第一導電圖案104之間的空間。舉例而言，第一絕緣圖案106可填充兩個相鄰的第一導電圖案104之間的空間。
在示例性實施例中，可在基板100上形成例如電晶體等下部元件，且可形成絕緣層102以覆蓋所述下部元件。可在絕緣層102上形成第一導電圖案104。
在示例性實施例中，可藉由執行光刻(photolithograph)製程來形成第一導電圖案104。舉例而言，可在基板100上形成第一導電層。第一導電層可包含例如金屬或金屬氮化物。在示例性實施例中，可將第一導電層形成為包括依序堆疊的第一障壁層、第一金屬層及第二障壁層。可在第一導電層上形成硬遮罩，且可使用硬遮罩作為蝕刻遮罩蝕刻第一導電層以形成在第一方向上延伸的第一導電圖案104。可在多個第一導電圖案104之間形成絕緣層。舉例而言，絕緣層可填充兩個相鄰的第一導電圖案104之間的空間，進而覆蓋第一導電圖案104的上表面。可將絕緣層平坦化以形成第一絕緣圖案106。可移除硬遮罩。
在示例性實施例中，可藉由鑲嵌(damascene)製程來形成第一導電圖案104。舉例而言，可在基板100上形成第一絕緣層。可局部地蝕刻第一絕緣層以形成在第一方向上延伸的開口，且 可將第一絕緣層轉換成第一絕緣圖案106。可形成第一導電層以填充開口。舉例而言，第一導電層可覆蓋第一絕緣圖案106的上表面。可將第一導電層平坦化直至可暴露出第一絕緣圖案106的上表面為止，以形成第一導電圖案104。
在示例性實施例中，第一導電圖案104可充當第一字元線。在示例性實施例中，第一導電圖案104可充當第一位元線。
參照圖6，可在第一導電圖案104及第一絕緣圖案106上依序形成第一下部電極層108及第一選擇層110。
第一下部電極層108可由金屬氮化物或金屬氮化矽形成。在某些示例性實施例中，無需形成第一下部電極層108。
在示例性實施例中，第一選擇層110可包含雙向定限開關材料。雙向定限開關材料可包括鍺(Ge)、矽(Si)、砷(As)及/或碲(Te)。此外，雙向定限開關材料可更包括硒(Se)及/或硫(S)。
在示例性實施例中，第一選擇層110的導電類型可為p型或p-型。在示例性實施例中，第一選擇層110的導電類型可為n型。
參照圖7及圖8，可將第一下部電極層108及第一選擇層110圖案化以在第一導電圖案104上分別形成第一下部電極108b及第一選擇圖案110b。包括依序堆疊的第一下部電極108b及第一選擇圖案110b的第一結構可具有柱形狀。
在示例性實施例中，可使用在第一方向上延伸的初步第 一硬遮罩111作為蝕刻遮罩蝕刻第一選擇層110及第一下部電極層108。可使用在第二方向上延伸的第二硬遮罩112再次蝕刻初步第一硬遮罩111、第一選擇層110及第一下部電極層108以形成所述第一結構。
舉例而言，參照圖7，可藉由執行光刻製程而在第一選擇層110上形成在第一方向上延伸的初步第一硬遮罩111。可使用初步第一硬遮罩111作為蝕刻遮罩各向異性地蝕刻第一選擇層110及第一下部電極層108以在第一導電圖案104上形成初步第一結構。初步第一結構可包括依序堆疊的初步第一下部電極108a、初步第一選擇圖案110a及初步第一硬遮罩111，且可在第一方向上延伸。可在第二方向上配置多個初步第一結構。
參照圖8，可形成犧牲層以填充各初步第一結構之間的空間。可將犧牲層平坦化直至可暴露出初步第一結構的上表面為止，以形成第一犧牲圖案113。所述平坦化製程可包括例如化學機械研磨(chemical mechanical polishing，CMP)製程及/或回蝕(etch back)製程。
在示例性實施例中，可將犧牲層填充於空間或間隙中，且可藉由各向同性蝕刻製程來移除所述犧牲層。舉例而言，犧牲層可由旋塗硬遮罩(spin on hardmask，SOH)形成，且旋塗硬遮罩可包含碳。
可在初步第一結構及第一犧牲圖案113上形成第二硬遮罩層，且可將第二硬遮罩層圖案化以形成在第二方向上延伸的第 二硬遮罩112。可使用第二硬遮罩112作為蝕刻遮罩各向異性地蝕刻第一犧牲圖案113、初步第一硬遮罩111、初步第一選擇圖案110a及初步第一下部電極108a，以形成第一下部電極108b及第一選擇圖案110b。此外，可在第一選擇圖案110b上形成第一硬遮罩111a。
在示例性實施例中，可藉由在第一選擇層110上形成具有柱形狀的硬遮罩以及使用所述硬遮罩作為蝕刻遮罩依序蝕刻第一選擇層110及第一下部電極層108來形成第一下部電極108b及第一選擇圖案110b。在示例性實施例中，可藉由雙重圖案化(double patterning)製程來形成具有柱形狀的硬遮罩。舉例而言，可藉由光刻製程來形成在第一方向上延伸的初步硬遮罩中的每一者，且可形成犧牲層以填充各初步硬遮罩之間的空間。可在犧牲層及初步硬遮罩上形成在第二方向上延伸的光阻劑圖案，且可使用光阻劑圖案作為蝕刻遮罩蝕刻初步硬遮罩以形成硬遮罩。
參照圖9，可移除第二硬遮罩112，且可移除第一犧牲圖案113。
在示例性實施例中，可藉由濕式蝕刻(wet etching)製程來移除第一犧牲圖案113。在示例性實施例中，可藉由灰化(ashing)製程及/或剝除(stripping)製程來移除第一犧牲圖案113。
當移除第一犧牲圖案113時，可暴露出第一選擇圖案110b的側壁。然而，第一選擇圖案110b的上表面可覆蓋有第一硬遮罩111a。
參照圖10，第一選擇圖案110b的側壁可摻雜有p型雜 質，且因此可將第一障壁部分114形成為與第一選擇圖案110b的側壁鄰近。在下文中，可將第一選擇圖案110b的摻雜有p型雜質的側壁稱作「摻雜側壁部分」。
在示例性實施例中，當第一選擇圖案110b的導電類型為p型或p-型時，第一障壁部分114可為較第一選擇圖案110b的摻雜濃度大的p型摻雜區。
可藉由電漿摻雜(plasma doping)製程或離子植入(ion implantation)製程來執行p型雜質的摻雜。在示例性實施例中，可相對於基板100的頂表面以預定角度將p型雜質植入至基板100中。在此種情形中，可旋轉基板100以均勻地摻雜p型雜質。
因此，可形成p型摻雜區、p+摻雜區或p++摻雜區以環繞第一選擇圖案110b的側壁，且可形成第一障壁部分114。在此種情形中，可將第一選擇圖案110b的p型摻雜區、p+摻雜區或p++摻雜區稱作「摻雜側壁部分」。
第一選擇圖案110b的中心部分與第一障壁部分114之間的能階可彼此不同，且因此在第一選擇圖案110b的中心部分處可形成勢阱。舉例而言，所述勢阱可由第一選擇圖案110b與第一障壁部分114之間的觸點或接面形成。
參照圖11，可形成第二絕緣圖案116以填充各第一下部電極108b之間的空間及各第一選擇圖案110b之間的空間。
在示例性實施例中，可形成絕緣層以完全填充各第一下部電極108b之間的空間及各第一選擇圖案110b之間的空間。舉 例而言，絕緣層可覆蓋第一選擇圖案110b的上表面。在示例性實施例中，絕緣層可由氮化矽或氮氧化矽形成。可將絕緣層的上表面平坦化直至可暴露出第一硬遮罩111a的頂表面為止，且可局部地蝕刻絕緣層以形成第二絕緣圖案116，且第二絕緣圖案116的頂表面低於第一硬遮罩111a的頂表面。可藉由例如濕式蝕刻製程來移除第一硬遮罩111a。因此，可暴露出第一選擇圖案110b的上表面。第一選擇圖案110b的上表面與第二絕緣圖案116的上表面可實質上彼此共面。
參照圖12，可在第一選擇圖案110b及第二絕緣圖案116上形成第一電極層118及第一可變電阻層120。在示例性實施例中，可在第一可變電阻層120上進一步形成第一上部電極層(圖中未示出)。
在示例性實施例中，第一電極層118可由例如金屬氮化物或金屬氮化矽形成。
在示例性實施例中，第一可變電阻層120可包含Ge、Sb及/或Te以給定比率進行組合的硫屬化物系材料。在此種情形中，可變電阻記憶體裝置可為相變隨機存取記憶體裝置。
在某些示例性實施例中，第一可變電阻層120可包含電阻可因磁場或自旋轉移力矩(STT)而改變的材料。
在某些示例性實施例中，第一可變電阻層120可包含例如過渡金屬氧化物或鈣鈦礦系材料。
參照圖13，可將第一可變電阻層120及第一電極層118 圖案化以在第一選擇圖案110b上分別形成第一可變電阻圖案120a及第一電極118a。
在示例性實施例中，可使用在第一方向上延伸的初步第三硬遮罩作為蝕刻遮罩蝕刻第一可變電阻層120及第一電極層118。可使用在第二方向上延伸的第四硬遮罩124再次蝕刻初步第三硬遮罩、第一可變電阻層120及第一電極層118，以形成第一可變電阻圖案120a及第一電極118a。舉例而言，可藉由執行與參照圖7至圖8所說明的製程實質上相同或相似的製程來形成第一可變電阻圖案120a及第一電極118a。
舉例而言，可在第一可變電阻層120上形成在第一方向上延伸的初步第三硬遮罩。在示例性實施例中，初步第三硬遮罩可交疊初步第一硬遮罩。可使用初步第三硬遮罩作為蝕刻遮罩各向異性地蝕刻第一可變電阻層120及第一電極層118以分別形成初步第一可變電阻圖案及初步第一電極。可形成絕緣層以填充各初步第一可變電阻圖案之間的空間。可將絕緣層平坦化直至可暴露出初步第三硬遮罩的上表面為止，以形成初步第三絕緣圖案126。平坦化製程可包括例如化學機械研磨(CMP)製程、回蝕製程等。
可在初步第三硬遮罩及初步第三絕緣圖案126上形成在第二方向上延伸的第四硬遮罩124。第四硬遮罩124可交疊第二硬遮罩112。
可使用第四硬遮罩124作為蝕刻遮罩蝕刻初步第三硬遮罩、初步可變電阻圖案、初步第一電極及初步第三絕緣圖案126， 以在第一選擇圖案110b上形成第一電極118a、第一可變電阻圖案120a及第三硬遮罩122。
因此，可在第一導電圖案104上形成第一胞元結構130。
參照圖14，可形成絕緣層以填充包括第一電極118a及第一可變電阻圖案120a的各結構之間的空間，且可將絕緣層的上表面平坦化。因此，可在各結構之間形成第三絕緣圖案126a。
可移除第三硬遮罩122及第四硬遮罩124。在示例性實施例中，第三絕緣圖案126a的上表面與第一可變電阻圖案120a的上表面可實質上彼此共面。
參照圖15，可在第一可變電阻圖案120a及第三絕緣圖案126a上形成第二導電圖案132。第二導電圖案132可接觸第一可變電阻圖案120a，且可在第二方向上延伸。可在多個第二導電圖案132之間形成第四絕緣圖案134。
在示例性實施例中，可在第一可變電阻圖案120a及第三絕緣圖案126a上形成第二導電層，且可在第二導電層上形成第五硬遮罩(圖中未示出)。可使用第五硬遮罩作為蝕刻遮罩蝕刻第二導電層，以形成第二導電圖案132。可形成絕緣層以填充各第二導電圖案132之間的空間。可將絕緣層平坦化直至可暴露出第二導電圖案132的頂表面為止，以形成第四絕緣圖案134。第四絕緣圖案134的上表面與第二導電圖案132的上表面可實質上彼此共面。
在示例性實施例中，可藉由鑲嵌製程來形成第二導電圖案132。舉例而言，可在第一可變電阻圖案120a及第三絕緣圖案 126a上形成絕緣層。可局部地蝕刻絕緣層以形成在第二方向上延伸的溝槽，且可將絕緣層轉換成第四絕緣圖案134。可形成導電層以填充溝槽。可將導電層平坦化直至可暴露出第四絕緣圖案134的上表面為止，以形成第二導電圖案132。
因此，可在第一導電圖案104與第二導電圖案132的交叉點處形成第一胞元結構。第一胞元結構可包括第一選擇圖案110b、第一障壁部分114、第一電極118a及第一可變電阻圖案120a。
可執行與參照圖6至圖14所說明的製程實質上相同或相似的製程以在第二導電圖案132及第四絕緣圖案134上形成圖2所示的第二胞元結構158。在下文中，可簡要闡述形成第二胞元結構的方法。
參照圖16，可在第二導電圖案132及第四絕緣圖案134上形成第二下部電極層136及第二選擇層138。
在示例性實施例中，第二下部電極層136可包含與第一下部電極層108的材料實質上相同的材料，且第二選擇層138可包含與第一選擇層110的材料實質上相同的材料。
在示例性實施例中，第二選擇層138可包含雙向定限開關材料。在示例性實施例中，第二選擇層138的導電類型可為p型或p-型。在某些示例性實施例中，第二選擇層138的導電類型可為n型。
參照圖17，可將第二選擇層138及第二下部電極層136圖案化以在第二導電圖案132上分別形成第二下部電極136a及第 二選擇圖案138a。可在第二選擇圖案138a上形成第五硬遮罩140。
在示例性實施例中，可藉由執行與參照圖7至圖9所說明的製程實質上相同或相似的製程來將第二選擇層138及第二下部電極層136圖案化。因此，可將第二下部電極136a及第二選擇圖案138a形成為具有柱形狀。因此，第二下部電極136a及第二選擇圖案138a可在第三方向上與第一胞元結構130對齊。
在示例性實施例中，可使用具有柱形狀的硬遮罩作為蝕刻遮罩將第二選擇層138及第二下部電極層136圖案化以分別形成第二選擇圖案138a及第二下部電極136a。
參照圖18，第二選擇圖案138a的側壁可摻雜有p型雜質，且因此可將第二障壁部分142形成為與第二選擇圖案138a的側壁鄰近。
可藉由電漿摻雜製程或離子植入製程來執行p型雜質的摻雜。對於離子植入製程，可相對於基板100的頂表面以預定角度將p型雜質植入至基板100中。在此種情形中，可旋轉基板100以均勻地摻雜p型雜質。
因此，p+摻雜區或p++摻雜區可環繞第二選擇圖案138a的側壁，且可形成第二障壁部分142。第二選擇圖案138a的中心部分的能階與第二障壁部分142的能階可彼此不同，且因此在第二選擇圖案138a的中心部分處可形成勢阱。
參照圖19，可形成第五絕緣圖案144以填充各第二選擇圖案138a之間的空間。
可在第二選擇圖案138a及第五絕緣圖案144上形成第二電極層及第二可變電阻層。在示例性實施例中，可在第二可變電阻層上進一步形成第二上部電極層。
第二電極層可包含與第一電極層118的材料實質上相同的材料，且第二可變電阻層可包含與第一可變電阻層120的材料實質上相同的材料。此外，第二上部電極層可包含與第一上部電極層的材料實質上相同的材料。
可藉由執行與參照圖12所說明的製程實質上相同或相似的製程來形成第二電極層、第二可變電阻層及第二上部電極層。
可將第二電極層及第二可變電阻層圖案化以在第二選擇圖案138a上分別形成第二電極146及第二可變電阻圖案148。可形成第六絕緣圖案150以填充各第二電極146之間的空間及各第二可變電阻圖案148之前的空間。
將第二電極層及第二可變電阻層圖案化的製程以及形成第六絕緣圖案150的製程可實質上相同於或相似於參照圖13所說明的製程。
因此，可在第二導電圖案132上形成第二胞元結構158。第二胞元結構158可包括第二下部電極136a、第二選擇圖案138a、第二障壁部分142、第二電極146及第二可變電阻圖案148。
參照圖20，可在第二可變電阻圖案148及第六絕緣圖案150上形成第三導電圖案152。第三導電圖案152可接觸第二可變電阻圖案148，且可在第一方向上延伸。第三導電圖案152可交疊 第一導電圖案104。可形成第七絕緣圖案154以填充各第三導電圖案152之間的空間。
在示例性實施例中，可在第二可變電阻圖案148及第六絕緣圖案150上形成第三導電層。可將第三導電層圖案化以形成第三導電圖案152。在示例性實施例中，可藉由鑲嵌製程來形成第三導電圖案152。
形成第三導電圖案152的製程可實質上相同於或相似於參照圖5所說明的形成第一導電圖案104的製程。
因此，可在第二導電圖案132與第三導電圖案152的每一交叉點處形成第二胞元結構158。
在示例性實施例中，可如上所述重複執行各所述製程，以使得記憶體裝置可包括被堆疊成處於多於兩個層階的記憶體胞元。在某些示例性實施例中，可執行參照圖5至圖15所說明的製程，以使得記憶體裝置可包括處於一個層階的記憶體胞元。
圖21至圖26是說明根據示例性實施例的製造圖1及圖2中所示可變電阻記憶體裝置的方法的各階段的剖視圖。
除將第一導電圖案及第二導電圖案以及第一胞元結構及第二胞元結構圖案化以外，可藉由執行與參照圖5至圖20所說明的製程實質上相同或相似的製程來製造可變電阻記憶體裝置。
參照圖21，可在基板100上依序形成第一導電層103、第一下部電極層108及第一選擇層110。可在第一選擇層110上形成在第一方向上延伸的初步第一硬遮罩111。
參照圖22，可使用初步第一硬遮罩111作為蝕刻遮罩依序地且各向異性地蝕刻第一選擇層110、第一下部電極層108及第一導電層103以在基板100上形成初步第一結構。初步第一結構可包括依序堆疊的第一導電圖案104、初步第一下部電極108a、初步第一選擇圖案110a及初步第一硬遮罩111。
可在可各向異性地蝕刻第一選擇層110、第一下部電極層108及第一導電層103的同時減小圖21所示的初步第一硬遮罩111的厚度。在此種情形中，圖22所示的初步第一硬遮罩111的厚度小於圖21所示的初步第一硬遮罩111的厚度。
所述初步第一結構可在第一方向上延伸，且可在第二方向上配置多個初步第一結構。
在示例性實施例中，當形成第一導電圖案104時，可蝕刻第一選擇層110及第一下部電極層108以分別形成初步第一選擇圖案110a及初步第一下部電極108a。
參照圖23，可形成犧牲層以填充各初步第一結構之間的空間。可將犧牲層平坦化直至可暴露出初步第一結構的上表面為止，以形成第一犧牲圖案113。平坦化製程可包括例如化學機械研磨(CMP)製程、回蝕製程。
可在初步第一結構及第一犧牲圖案113上形成在第二方向上延伸的第二硬遮罩112。
可使用第二硬遮罩112作為蝕刻遮罩各向異性地蝕刻第一犧牲圖案113、初步第一硬遮罩111、初步第一選擇圖案110a及 初步第一下部電極108a以形成第一下部電極108b及第一選擇圖案110b。
參照圖24，可移除第二硬遮罩112，且可移除第一犧牲圖案113。由於第一犧牲圖案113被移除，因此可暴露出第一選擇圖案110b的側壁。然而，第一選擇圖案110b的上表面可覆蓋有第一硬遮罩111a。
第一選擇圖案110b的側壁可摻雜有p型雜質，且因此可將第一障壁部分114形成為與第一選擇圖案110b的側壁鄰近。
以上製程可實質上相同於或相似於參照圖9及圖10所說明的製程。
參照圖25，可形成絕緣圖案105以填充包括第一導電圖案104、第一下部電極108b及第一選擇圖案110b的各結構之間的空間。
可在絕緣圖案105及第一選擇圖案110b上形成第一電極118a及第一可變電阻圖案120a。可形成第三絕緣圖案126a以填充包括第一電極118a及第一可變電阻圖案120a的各結構之間的空間。以上製程可實質上相同於或相似於參照圖12至圖14所說明的製程。
因此，可在第一導電圖案104上形成第一胞元結構130。
參照圖26，可在第一胞元結構130及第三絕緣圖案126a上形成第二導電圖案132、第二下部電極136a及第二選擇圖案138a。
舉例而言，可在第一可變電阻圖案120a及第三絕緣圖案126a上形成第二導電層、第二下部電極層及第二選擇層。可使用初步第三硬遮罩作為蝕刻遮罩將第二導電層、第二下部電極層及第二選擇層圖案化以分別形成第二導電圖案132、初步第二導電圖案及初步第二選擇圖案。第二導電圖案132、初步第二導電圖案及初步第二選擇圖案中的每一者可在第二方向上延伸。
第二犧牲圖案可填充各自包括第二導電圖案132、初步第二導電圖案及初步第二選擇圖案的結構之間的空間。
可在初步第三硬遮罩及第二犧牲圖案上形成在第一方向上延伸的第四硬遮罩。可使用第四硬遮罩作為蝕刻遮罩蝕刻初步第三硬遮罩、初步第二下部電極及初步第二選擇圖案。因此，可在第二導電圖案132上形成具有柱形狀的第二下部電極136a及第二選擇圖案138a。此外，可在第二選擇圖案138a上形成第三硬遮罩139a。
重新參照圖1及圖2，可移除第四硬遮罩及第二犧牲圖案，以使得可暴露出第二選擇圖案138a的側壁。
第二選擇圖案138a的側壁可摻雜有p型雜質，且因此可將第二障壁部分142形成為與第二選擇圖案138a的側壁鄰近。可形成絕緣圖案以填充各第二導電圖案132之間的空間及各第二選擇圖案138a之間的空間。
可在絕緣圖案及第二選擇圖案138a上形成第二電極146及第二可變電阻圖案148。可形成第六絕緣圖案150以填充各第二 可變電阻圖案148之間的空間。
以上製程可實質上相同於或相似於參照圖24及圖25所說明的製程。
可在第二可變電阻圖案148及第六絕緣圖案150上形成第三導電圖案152。可形成第七絕緣圖案154以填充各第三導電圖案152之間的空間。
圖27至圖31是說明根據示例性實施例的製造可變電阻記憶體裝置的方法的各階段的剖視圖。
參照圖27，可在基板100上形成在第一方向上延伸的第一導電圖案104。可形成第一絕緣圖案106以填充各第一導電圖案104之間的空間。可藉由執行與參照圖5所說明的製程實質上相同或相似的製程來形成第一導電圖案104及第一絕緣圖案106。
可在第一導電圖案104及第一絕緣圖案106上依序形成第一下部電極層108、第一選擇層110及第一電極層118。
參照圖28，可將第一電極層118、第一選擇層110及第一下部電極層108圖案化以在第一導電圖案104上形成第一下部電極108b、第一選擇圖案110b及第一電極118a。可在第一電極118a上形成第一硬遮罩111a。
以上製程可實質上相同於或相似於參照圖7至圖9所說明的製程。
參照圖29，第一選擇圖案110b的側壁可摻雜有p型雜質，且因此可在第一選擇圖案110b的側壁處形成第一障壁部分114。
在示例性實施例中，可在第一選擇圖案110b上安置第一電極118a，以使得第一電極118a的側壁亦可摻雜有p型雜質。
在示例性實施例中，可移除第一硬遮罩111a。
參照圖30，可形成第二絕緣層119以填充各自包括第一下部電極108b、第一選擇圖案110b及第一電極118a的結構之間的空間，且第二絕緣層119可覆蓋所述結構。
可局部地蝕刻第二絕緣層119以形成暴露出第一電極118a的上表面的開口119a。在示例性實施例中，當形成開口119a時，亦可移除第一硬遮罩111a。在此種情形中，可在形成開口119a之後移除第一硬遮罩111a。
參照圖31，可形成第一可變電阻層以填充開口119a。可將第一可變電阻層平坦化直至可暴露出第二絕緣層119的上表面為止，以形成第一可變電阻圖案120a。舉例而言，可藉由鑲嵌製程來形成第一可變電阻圖案120a。
因此，可在第一導電圖案104上形成第一胞元結構130。
可在第一胞元結構130及第二絕緣層119上形成第二導電圖案。可藉由執行與參照圖15所說明的製程實質上相同或相似的製程來形成第二導電圖案。
如圖2中所示，可在第二導電圖案132上形成第二胞元結構158。用於形成第二胞元結構158的製程可實質上相同於或相似於用於形成第一胞元結構130的製程。舉例而言，可藉由執行參照圖27至圖31所說明的製程來形成第二胞元結構158。
可在第二胞元結構158上形成在第一方向上延伸的第三導電圖案152。因此，除第一電極118a以外，可製造與根據示例性實施例的圖1及圖2所示記憶體裝置相似的記憶體裝置。舉例而言，可當可對第一選擇圖案110b的側壁進行摻雜時對圖31所示第一電極118a進行局部地摻雜。
圖32是說明根據示例性實施例的記憶體裝置的剖視圖。
除第一障壁絕緣圖案及第二障壁絕緣圖案以及第一胞元結構及第二胞元結構以外，所述記憶體裝置可實質上相同於或相似於參照圖1及圖2所說明的可變電阻記憶體裝置。
參照圖32，記憶體裝置可形成於基板100上。記憶體裝置包括第一導電圖案104、第一胞元結構130、第一障壁絕緣圖案116a、第二導電圖案132、第二胞元結構158、第二障壁絕緣圖案144a及第三導電圖案152。第一胞元結構130可包括依序堆疊的第一下部電極108b、第一選擇圖案110b、第一電極118a及第一可變電阻圖案120a。第二胞元結構158可包括依序堆疊的第二選擇圖案138a、第二電極146及第二可變電阻圖案148。
第一導電圖案104可在第一方向上延伸。
在示例性實施例中，第一導電圖案104可在記憶體裝置中充當第一字元線。在示例性實施例中，第一導電圖案104可充當可變電阻記憶體裝置的第一位元線。
第一胞元結構130可具有柱形狀。第一胞元結構130可形成於第一導電圖案104上，且多個第一胞元結構130可在第一 導電圖案104中的每一者上彼此間隔開。第一胞元結構130可在第一方向及第二方向中的每一者上彼此對齊。
在示例性實施例中，第一選擇圖案110b可包含雙向定限開關材料。
在示例性實施例中，第一選擇圖案110b的導電類型可為p型或p-型。在示例性實施例中，第一選擇圖案110b的導電類型可為n型。
在示例性實施例中，第一下部電極108b可進一步形成於第一選擇圖案110b與第一導電圖案104之間。此外，第一上部電極(圖中未示出)可進一步形成於第一可變電阻圖案120a上。
第一障壁絕緣圖案116a可被形成為填充各第一選擇圖案110b之間的空間。因此，第一障壁絕緣圖案116a可直接接觸第一選擇圖案110b的側壁。
第一障壁絕緣圖案116a可包含帶負電荷的材料。在示例性實施例中，第一障壁絕緣圖案116a可包含摻雜有帶負電荷的摻雜劑的材料。舉例而言，第一障壁絕緣圖案116a可包含摻雜有氟或硼的氧化矽。
摻雜有帶負電荷的摻雜劑的材料可形成於第一選擇圖案110b的側壁上，以使得電流可幾乎不在第一選擇圖案110b的側壁處流動。因此，電流可在第一選擇圖案110b的中心部分處流動，以使得在第一選擇圖案110b的中心部分處可形成電流路徑。此外，來自第一選擇圖案110b的側壁的洩漏電流可減少。
第一可變電阻圖案120a可形成於第一電極118a上。
第二導電圖案132可在第二方向上延伸。
第一導電圖案104及第二導電圖案132可彼此交叉。第一胞元結構130可形成於第一導電圖案104與第二導電圖案132的每一交叉點處。
可形成絕緣圖案以填充各第一導電圖案104之間的空間、各第一可變電阻圖案120a之間的空間、各第二導電圖案132之間的空間。
在示例性實施例中，第一絕緣圖案106可形成於各第一導電圖案104之間。第三絕緣圖案126a可形成於各第一可變電阻圖案120a之間。第四絕緣圖案134可形成於各第二導電圖案132之間。第一障壁絕緣圖案116a可形成於各第一選擇圖案110b之間。
在示例性實施例中，第一絕緣圖案106、第三絕緣圖案126a及第四絕緣圖案134可包含實質上相同的材料。在示例性實施例中，第一絕緣圖案106、第三絕緣圖案126a及第四絕緣圖案134中的至少一者可包含與其他幾者的材料不同的材料。
在示例性實施例中，第一絕緣圖案106、第三絕緣圖案126a及第四絕緣圖案134包含的材料可與第一障壁絕緣圖案116a的材料不同。舉例而言，第一絕緣圖案106、第三絕緣圖案126a及第四絕緣圖案134可包含氮化矽，且第一障壁絕緣圖案116a可包含摻雜有氟或硼的氧化矽。
第二胞元結構158可形成於第二導電圖案132上。第二胞元結構158可實質上相同於第一胞元結構130。
第二障壁絕緣圖案144a可填充各第二選擇圖案138a之間的空間。因此，第二障壁絕緣圖案144a可直接接觸第二選擇圖案138a的側壁。
第二障壁絕緣圖案144a可包含帶負電荷的材料。第二障壁絕緣圖案144a可包含摻雜有帶負電荷的摻雜劑的材料。舉例而言，第二障壁絕緣圖案144a可包含摻雜有氟或硼的氧化矽。
第二可變電阻圖案148可形成於第二電極146上。
第三導電圖案152可在第一方向上延伸。
第二導電圖案132與第三導電圖案152可彼此交叉，且第二胞元結構158可形成於第二導電圖案132及第三導電圖案152的交叉點處。
可形成絕緣圖案以填充各第二可變電阻圖案148之間的空間及各第三導電圖案152之間的空間。
在示例性實施例中，第六絕緣圖案150可形成於各第二可變電阻圖案148之間，且第七絕緣圖案154可形成於各第三導電圖案152之間。第二障壁絕緣圖案144a可形成於各第二選擇圖案138a之間。
在示例性實施例中，第六絕緣圖案150與第七絕緣圖案154可包含實質上相同的材料。在示例性實施例中，第六絕緣圖案150與第七絕緣圖案154可包含不同的材料。
圖33至圖35是說明根據示例性實施例的製造圖32中所示記憶體裝置的方法的各階段的剖視圖。
首先，可執行參照圖5至圖9所說明的製程。
參照圖33，可形成第一障壁絕緣圖案116a以填充各第一選擇圖案110b之間的空間及各第一下部電極108b之間的空間。
在示例性實施例中，可形成帶負電荷的第一障壁絕緣層以填充各第一選擇圖案110b之間的空間及各第一導電圖案104之間的空間。舉例而言，可藉由形成氧化矽層及將帶負電荷的摻雜劑植入至所述氧化矽層中來形成第一障壁絕緣層。可藉由例如化學氣相沈積(chemical vapor deposition，CVD)製程、原子層沈積(atomic layer deposition，ALD)製程或熱氧化(thermal oxidation)製程等來形成氧化矽層。所述摻雜劑可包括例如氟或硼。可將第一障壁絕緣層平坦化直至可暴露出第一硬遮罩111a的上表面為止，且可局部地蝕刻第一障壁絕緣層以形成第一障壁絕緣圖案116a。可藉由例如濕式蝕刻製程來移除第一硬遮罩111a。因此，可暴露出第一選擇圖案110b的上表面。此外，第一選擇圖案110b的上表面與第一障壁絕緣圖案116a的上表面可彼此共面。
參照圖34，可在第一選擇圖案110b上形成第一電極118a及第一可變電阻圖案120a。可形成第三絕緣圖案126a以填充各自包括第一電極118a及第一可變電阻圖案120a的結構之間的空間。可在第一可變電阻圖案120a及第三絕緣圖案126a上形成第二導電圖案132。可形成第四絕緣圖案134以填充各第二導電圖案132 之間的空間。
以上製程可實質上相同於或相似於參照圖12至圖15所說明的製程。
參照圖35，可在第二導電圖案132及第四絕緣圖案134上形成第二下部電極136a及第二選擇圖案138a。可形成第二障壁絕緣圖案144a以填充各第二選擇圖案138a之間的空間。
可藉由執行與參照圖16及圖17所說明的製程相同或相似的製程來形成第二下部電極136a及第二選擇圖案138a。用於形成第二障壁絕緣圖案144a的製程可實質上相同於或相似於用於形成第一障壁絕緣圖案116a的製程。
重新參照圖32，可在第二選擇圖案138a上形成第二電極146及第二可變電阻圖案148。可形成第六絕緣圖案150以填充各自包括第二電極146及第二可變電阻圖案148的結構之間的空間。可在第二可變電阻圖案148及第六絕緣圖案150上形成第三導電圖案152。可形成第七絕緣圖案154以填充各第三導電圖案152之間的空間。
圖36是說明根據示例性實施例的記憶體裝置的剖視圖。
除第一障壁絕緣圖案及第二障壁絕緣圖案以外，所述記憶體裝置可實質上相同於或相似於參照圖32所說明的記憶體裝置。
參照圖36，記憶體裝置可形成於基板100上。記憶體裝置可包括第一導電圖案104、第一胞元結構130、第一障壁絕緣圖案116b、第二導電圖案132、第二胞元結構158、第二障壁絕緣圖 案144b及第三導電圖案152。第一胞元結構130可包括第一下部電極108b、第一選擇圖案110b、第一電極118a及第一可變電阻圖案120a。第二胞元結構158可包括第二選擇圖案138a、第二電極146及第二可變電阻圖案148。
第一導電圖案104可在第一方向上延伸。
第一胞元結構130可具有柱形狀。第一胞元結構130可形成於第一導電圖案104上，且多個第一胞元結構130可在第一導電圖案104中的每一者上彼此間隔開。第一胞元結構130可在第一方向及第二方向中的每一者上彼此對齊。
第一障壁絕緣圖案116b可被形成為填充各第一胞元結構130之間的空間。舉例而言，第一障壁絕緣圖案116b可直接接觸第一選擇圖案110b的側壁、第一電極118a的側壁及第一可變電阻圖案120a的側壁。
第一障壁絕緣圖案116b可包含帶負電荷的材料。第一障壁絕緣圖案116b可包含摻雜有帶負電荷的摻雜劑的材料。舉例而言，第一障壁絕緣圖案116b可包含摻雜有氟或硼的氧化矽。因此，來自第一選擇圖案110b的側壁的洩漏電流可減少。
第二導電圖案132可形成於第一可變電阻圖案120a及第一障壁絕緣圖案116b上，且可在第二方向上延伸。
因此，第一導電圖案104與第二導電圖案132可被安置成彼此交叉。第一胞元結構130可形成於第一導電圖案104與第二導電圖案132的每一交叉點處。
第一絕緣圖案106可形成於各第一導電圖案104之間。第四絕緣圖案134可形成於各第二導電圖案132之間。在示例性實施例中，第一絕緣圖案106及第四絕緣圖案134中的每一者可包含與第一障壁絕緣圖案116b的材料不同的材料。舉例而言，第一絕緣圖案106及第四絕緣圖案134可包含氮化矽，且第一障壁絕緣圖案116b可包含摻雜有氟或硼的氧化矽。
第二胞元結構158可形成於第二導電圖案132上。第二胞元結構158可實質上相同於第一胞元結構130。
第二障壁絕緣圖案144b可填充各第二胞元結構158之間的空間。舉例而言，第二障壁絕緣圖案144b可直接接觸第二選擇圖案138a的側壁、第二電極146的側壁及第二可變電阻圖案148的側壁。
第二障壁絕緣圖案144b可包含與第一障壁絕緣圖案116b的材料實質上相同的材料。
第三導電圖案152可在第一方向上延伸。
因此，第二導電圖案132與第三導電圖案152可彼此交叉。第二胞元結構158可形成於第二導電圖案132與第三導電圖案152的每一交叉點處。
第七絕緣圖案154可形成於各第三導電圖案152之間。在示例性實施例中，第七絕緣圖案154包含的材料可與第二障壁絕緣圖案144b的材料不同。舉例而言，第七絕緣圖案154可包含氮化矽，且第二障壁絕緣圖案144b可包含摻雜有氟或硼的氧化矽。
圖37至圖40是說明根據示例性實施例的製造圖36中所示記憶體裝置的方法的各階段的剖視圖。
首先，可藉由執行與參照圖5所說明的製程實質上相同或相似的製程來在基板100上形成第一導電圖案104及第一絕緣圖案106。
參照圖37，可在第一導電圖案104及第一絕緣圖案106上依序形成第一下部電極層108、第一選擇層110、第一電極層118及第一可變電阻層120。
參照圖38，可將第一下部電極層108、第一選擇層110、第一電極層118及第一可變電阻層120圖案化以形成包括依序堆疊的第一下部電極108b、第一選擇圖案110b、第一電極118a及第一可變電阻120a的第一胞元結構130。第一胞元結構130可具有柱形狀。
在示例性實施例中，可使用在第一方向上延伸的初步第一硬遮罩作為蝕刻遮罩蝕刻第一下部電極層108、第一選擇層110、第一電極層118及第一可變電阻層120。可使用在第二方向上延伸的第二硬遮罩作為蝕刻遮罩再次蝕刻第一下部電極層108、第一選擇層110、第一電極層118及第一可變電阻層120以形成第一胞元結構130及第一硬遮罩121。可移除第二硬遮罩。
在示例性實施例中，可在第一可變電阻層120上形成具有柱形狀的硬遮罩，且可使用所述硬遮罩蝕刻第一下部電極層108、第一選擇層110、第一電極層118及第一可變電阻層120，以形成 第一胞元結構130。
參照圖39，可形成第一障壁絕緣圖案116b以填充各第一胞元結構130之間的空間。
在示例性實施例中，可形成帶負電荷的第一障壁絕緣層以填充各第一胞元結構130之間的空間。舉例而言，可藉由形成氧化矽層及將帶負電荷的摻雜劑植入至所述氧化矽層中來形成第一障壁絕緣層。所述摻雜劑可包括例如氟、硼等。
可將第一障壁絕緣層平坦化直至可暴露出第一硬遮罩121的上表面為止，且可局部地蝕刻第一障壁絕緣層以形成第一障壁絕緣圖案116b。可藉由例如濕式蝕刻製程來移除第一硬遮罩121。因此，可暴露出第一可變電阻圖案120a的上表面，且第一可變電阻圖案120a的上表面與第一障壁絕緣圖案116b的上表面可彼此共面。
參照圖40，可在第一胞元結構130及第一障壁絕緣圖案116b上形成第二導電圖案132。可形成第四絕緣圖案134以填充各第二導電圖案132之間的空間。
重新參照圖36，可在第二導電圖案132及第四絕緣圖案134上形成第二胞元結構158及第二障壁絕緣圖案144b。第二胞元結構158可實質上相同於第一胞元結構130，且第二障壁絕緣圖案144b可實質上相同於第一障壁絕緣圖案116b。因此，可藉由執行與參照圖37至圖39所說明的製程實質上相同或相似的製程來形成第二胞元結構158及第二障壁絕緣圖案144b。
可在第二胞元結構158及第二可變電阻圖案148上形成第三導電圖案152。可形成第七絕緣圖案154以填充各第三導電圖案152之間的空間。
圖41是說明根據示例性實施例的記憶體裝置的剖視圖。
除第一障壁絕緣圖案及第二障壁絕緣圖案以外，所述記憶體裝置可實質上相同於或相似於參照圖1及圖2所說明的記憶體裝置。
參照圖41，所述記憶體裝置可形成於基板100上。所述記憶體裝置可包括第一導電圖案104、第一胞元結構130、第一障壁部分114a、第二導電圖案132、第二胞元結構158、第二障壁部分142a及第三導電圖案152。
第一絕緣圖案106可形成於各第一導電圖案104之間。第二絕緣圖案116及第三絕緣圖案126a可形成於各第一胞元結構130之間。
在示例性實施例中，第一障壁部分114a可為帶負電荷的絕緣圖案，且可形成於第二絕緣圖案116的側壁上。所述絕緣圖案可包含摻雜有帶負電荷的摻雜劑的絕緣材料。所述絕緣圖案或第一障壁部分114可為位於第二絕緣圖案116的側壁上的間隔壁。
由於形成第一障壁部分114a，因此電流可在第一選擇圖案110b的中心部分處流動，且因此在第一選擇圖案110b的中心部分處可形成主電流路徑。此外，電流可幾乎不在第一選擇圖案110b的側壁處流動，以使得來自第一選擇圖案110b的側壁的洩漏 電流可減少。
第二導電圖案132可形成於第一可變電阻圖案120a上，且可在第二方向上延伸。
因此，第一導電圖案104與第二導電圖案132可彼此交叉。第一胞元結構130可形成於第一導電圖案104與第二導電圖案132的每一交叉點處。
絕緣圖案可填充各第一導電圖案104之間的空間、各第一胞元結構130之間的空間及各第二導電圖案132之間的空間。
第二胞元結構158及第二障壁部分142a可形成於第二導電圖案132上。第二胞元結構158可實質上相同於第一胞元結構130，且第二障壁部分142a可實質上相同於第一障壁部分114a。
第五絕緣圖案144及第六絕緣圖案150可形成於各第二胞元結構158之間。
第三導電圖案152可形成於第二胞元結構158與第六絕緣圖案150上，且可在第一方向上延伸。第七絕緣圖案154可形成於各第三導電圖案152之間。
在如圖41A中所示的示例性實施例中，第一障壁部分114a可形成於第二絕緣圖案116與第一選擇圖案110b之間。第一障壁部分114a可環繞第一選擇圖案110b。
在示例性實施例中，第一障壁部分114a可為鄰近於第二絕緣圖案116的側壁的p型摻雜區。
圖42至圖45是說明根據示例性實施例的製造圖41中所 示記憶體裝置的方法的各階段的剖視圖。
首先，可執行參照圖5所說明的製程以在基板100上形成第一導電圖案104及第一絕緣圖案106。
參照圖42，可在第一導電圖案104及第一絕緣圖案106上形成第二絕緣層。可在第二絕緣層上形成第一硬遮罩117。可使用第一硬遮罩117作為蝕刻遮罩蝕刻第二絕緣層以形成包括開口115a的第二絕緣圖案116。
開口115a中的每一者可為圖41所示的第一選擇圖案110b的一部分界定空間。可藉由開口115a中的每一者而暴露出第一導電圖案104的上表面。
參照圖43，可在開口115a中的每一者的側壁處形成第一障壁部分114a。
在示例性實施例中，第一障壁部分114a可為帶負電荷的絕緣圖案。在此種情形中，可在第一絕緣圖案106、第一硬遮罩117及第一導電圖案104上形成帶負電荷的第一障壁絕緣層。舉例而言，可藉由形成氧化矽層及將帶負電荷的摻雜劑植入至所述氧化矽層中來形成第一障壁絕緣層。可各向異性地蝕刻第一障壁絕緣層直至可暴露出第一導電圖案104的上表面為止，以形成充當第一障壁部分114a的絕緣圖案。
在如圖43A中所示的示例性實施例中，第一障壁部分114a可為p型摻雜區。在此種情形中，可將p型雜質摻雜至開口115a的側壁中以形成第一障壁部分114a。在示例性實施例中，可 藉由電漿摻雜製程或離子植入製程來執行摻雜p型雜質的過程。可相對於基板100的頂表面以預定角度將p型雜質植入至基板100中。在此種情形中，可製造圖41A所示的記憶體裝置。
參照圖44，可形成第一選擇層以填充開口115a，且可將第一選擇層平坦化直至可暴露出第二絕緣圖案116的上表面為止，以形成第一選擇圖案110b。舉例而言，可藉由鑲嵌製程來形成第一選擇圖案110b。
參照圖45，可在第一選擇圖案110b及第一障壁部分114a上形成第一電極118a及第一可變電阻圖案120a。可形成第三絕緣圖案126a以填充各第一可變電阻圖案120a之間的空間。
因此，可在第一導電圖案104上形成具有第一障壁部分114a的第一胞元結構130。
可在第三絕緣圖案126a及第一可變電阻圖案120a上形成第二導電圖案132。可形成第四絕緣圖案134以填充各第二導電圖案132之間的空間。
以上製程可實質上相同於或相似於參照圖12至圖16所說明的製程。
重新參照圖41，可在第二導電圖案132及第四絕緣圖案134上形成第五絕緣圖案144、第二胞元結構158、第二障壁部分142a及第六絕緣圖案150。以上製程可實質上相同於或相似於參照圖42至圖45所說明的製程。
可在第六絕緣圖案150及第二胞元結構158上形成第三 導電圖案152，且可形成第七絕緣圖案154以填充各第三導電圖案152之間的空間。
如上所述，所述記憶體裝置可具有堆疊的交叉點陣列結構，且記憶體裝置的洩漏電流可減少。
儘管已參照本發明概念的示例性實施例示出並闡述了本發明概念，然而對於此項技術中具有通常知識者將顯而易見，在不背離由以下申請專利範圍所界定的本發明概念的精神及範圍的條件下，可對其作出形式及細節上的各種改變。
100‧‧‧基板
102‧‧‧絕緣層
104‧‧‧第一導電圖案
106‧‧‧第一絕緣圖案
108b‧‧‧第一下部電極
110b‧‧‧第一選擇圖案
114‧‧‧第一障壁部分
116‧‧‧第二絕緣圖案
118a‧‧‧第一電極
120a‧‧‧第一可變電阻圖案
126a‧‧‧第三絕緣圖案
130‧‧‧第一胞元結構
132‧‧‧第二導電圖案
134‧‧‧第四絕緣圖案
136a‧‧‧第二下部電極
138a‧‧‧第二選擇圖案
142‧‧‧第二障壁部分
144‧‧‧第五絕緣圖案
146‧‧‧第二電極
148‧‧‧第二可變電阻圖案
150‧‧‧第六絕緣圖案
152‧‧‧第三導電圖案
154‧‧‧第七絕緣圖案
158‧‧‧第二胞元結構
I_I’、II_II’‧‧‧線

Claims (20)

  1. 一種記憶體裝置，包括：多個第一導電圖案，位於基板上，所述多個第一導電圖案中的每一者在第一方向上延伸；第一選擇圖案，位於所述多個第一導電圖案中的每一者上；第一障壁部分，環繞所述第一選擇圖案；第一電極及第一可變電阻圖案，位於所述第一選擇圖案上；以及多個第二導電圖案，位於所述第一可變電阻圖案上，所述多個第二導電圖案中的每一者在與所述第一方向交叉的第二方向上延伸，其中，所述第一選擇圖案具有為n型或p型的導電性，所述第一障壁部分是鄰近於所述第一選擇圖案的側壁的p型摻雜區，或者是帶負電荷的絕緣圖案。
  2. 如申請專利範圍第1項所述的記憶體裝置，其中在所述第一選擇圖案的中心部分處藉由所述第一障壁部分與所述第一選擇圖案之間的觸點而形成勢阱。
  3. 如申請專利範圍第1項所述的記憶體裝置，其中所述第一選擇圖案具有為p型的導電性，且其中所述第一障壁部分的所述p型摻雜區的摻雜濃度大於所述第一選擇圖案的摻雜濃度。
  4. 如申請專利範圍第1項所述的記憶體裝置，其中所述絕緣圖案包含摻雜有帶負電荷的摻雜劑的氧化矽。
  5. 如申請專利範圍第4項所述的記憶體裝置，其中所述摻雜劑包括氟或硼。
  6. 如申請專利範圍第1項所述的記憶體裝置，其中所述第一障壁部分是帶負電荷的絕緣圖案，且是位於所述第一選擇圖案的側壁上的間隔壁。
  7. 如申請專利範圍第1項所述的記憶體裝置，其中所述第一障壁部分是帶負電荷的絕緣圖案，且填充多個所述第一選擇圖案之間的空間。
  8. 如申請專利範圍第1項所述的記憶體裝置，其中所述絕緣圖案填充多個結構之間的空間，其中所述多個結構中的每一者包括依序堆疊的所述第一選擇圖案、所述第一電極及所述第一可變電阻圖案。
  9. 如申請專利範圍第1項所述的記憶體裝置，其中所述第一選擇圖案包含雙向定限開關材料，所述雙向定限開關材料包括鍺、矽、砷及/或碲。
  10. 如申請專利範圍第9項所述的記憶體裝置，其中所述第一選擇圖案更包括硒及/或硫。
  11. 如申請專利範圍第9項所述的記憶體裝置，其中所述第一選擇圖案包含AsTeGeSiIn、GeTe、SnTe、GeSe、SnSe、AsTeGeSiSbS、AsTeGeSiInP、AsTeGeSi、As2Te3Ge、As2Se3Ge、As25(Te90Ge10)75、Te40As35Si18Ge6.75In0.25、Te28As34.5Ge15.5S22、Te39As36Si17Ge7P、As10Te21S2Ge15Se50Sb2、Si5Te34As28Ge11S21Se1、 AsTeGeSiSeNS、AsTeGeSiP、AsSe、AsGeSe、AsTeGeSe、ZnTe、GeTePb、GeSeTe、AlAsTe、SeAsGeC、SeTeGeSi、GeSbTeSe、GeBiTeSe、GeAsSbSe、GeAsBiTe或GeAsBiSe。
  12. 如申請專利範圍第1項所述的記憶體裝置，更包括：第二選擇圖案，位於所述多個第二導電圖案中的每一者上；第二障壁部分，環繞所述第二選擇圖案；第二電極及第二可變電阻圖案，位於所述第二選擇圖案上；以及多個第三導電圖案，位於所述第二可變電阻圖案上，所述多個第二導電圖案中的每一者在所述第一方向上延伸。
  13. 一種記憶體裝置，包括：多個第一導電圖案，位於基板上，所述多個第一導電圖案中的每一者在第一方向上延伸；第一胞元結構，位於所述多個第一導電圖案上，且所述第一胞元結構包括依序堆疊的第一選擇圖案、第一電極及第一可變電阻圖案；第一障壁部分，環繞所述第一選擇圖案；多個第二導電圖案，位於所述第一胞元結構上，所述多個第二導電圖案中的每一者在與所述第一方向交叉的第二方向上延伸；第二胞元結構，位於所述多個第二導電圖案上，所述第二胞元結構包括依序堆疊的第二選擇圖案、第二電極及第二可變電阻圖案； 第二障壁部分，環繞所述第二選擇圖案；以及多個第三導電圖案，位於所述第二胞元結構上，所述多個第三導電圖案中的每一者在所述第一方向上延伸，其中所述第一選擇圖案具有為n型或p型的導電性，其中所述第一障壁部分為鄰近於所述第一選擇圖案的側壁的p型摻雜區，且其中所述第二障壁部分是鄰近於所述第二選擇圖案的側壁的p型摻雜區。
  14. 如申請專利範圍第13項所述的記憶體裝置，其中在所述第一選擇圖案的中心部分處藉由所述第一障壁部分與所述第一選擇圖案之間的觸點而形成勢阱。
  15. 如申請專利範圍第14項所述的記憶體裝置，其中所述第一障壁部分是帶負電荷的絕緣圖案。
  16. 一種記憶體裝置，包括：第一導電圖案，位於基板上且具有第一寬度，其中所述第一導電圖案在第一方向上延伸；第一選擇圖案，位於所述第一導電圖案上且具有第二寬度，其中所述第二寬度小於所述第一寬度；第一障壁部分，環繞所述第一選擇圖案；第一電極，位於所述第一選擇圖案及所述第一障壁部分上；第一可變電阻圖案，位於所述第一電極上；以及第二導電圖案，位於所述第一可變電阻圖案上，其中所述第二導電圖案在與所述第一方向交叉的第二方向上 延伸，所述第一選擇圖案由雙向定限開關材料形成，所述雙向定限開關材料包括鍺、矽、砷及/或碲，所述第一障壁部分是所述第一選擇圖案的摻雜側壁部分，其中所述摻雜側壁部分摻雜有p型雜質，或者，所述第一障壁部分是由帶負電荷的絕緣圖案形成。
  17. 如申請專利範圍第16項所述的記憶體裝置，其中所述第一障壁部分與所述第一選擇圖案的組合結構具有第三寬度，所述第三寬度實質上等於所述第一寬度。
  18. 如申請專利範圍第16項所述的記憶體裝置，其中所述第一電極的寬度實質上等於所述第一導電圖案的所述第一寬度。
  19. 如申請專利範圍第16項所述的記憶體裝置，其中所述第一可變電阻圖案的寬度實質上等於所述第一導電圖案的所述第一寬度。
  20. 如申請專利範圍第16項所述的記憶體裝置，其中所述第一障壁部分接觸所述第一電極的底表面及所述第一導電圖案的頂表面。
TW105141993A 2016-03-22 2016-12-19 記憶體裝置 TWI726023B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
KR1020160033832A KR102511693B1 (ko) 2016-03-22 2016-03-22 반도체 메모리 소자 및 이의 제조 방법
??10-2016-0033832 2016-03-22
KR10-2016-0033832 2016-03-22

Publications (2)

Publication Number Publication Date
TW201801301A TW201801301A (zh) 2018-01-01
TWI726023B true TWI726023B (zh) 2021-05-01

Family

ID=59898220

Family Applications (1)

Application Number Title Priority Date Filing Date
TW105141993A TWI726023B (zh) 2016-03-22 2016-12-19 記憶體裝置

Country Status (3)

Country Link
US (1) US10141373B2 (zh)
KR (1) KR102511693B1 (zh)
TW (1) TWI726023B (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102649489B1 (ko) * 2019-01-11 2024-03-21 삼성전자주식회사 가변 저항 메모리 소자
CN112018232A (zh) * 2019-05-31 2020-12-01 中国科学院上海微系统与信息技术研究所 一种选通管材料及包含选通管材料的选通管单元
KR20220020719A (ko) 2020-08-12 2022-02-21 삼성전자주식회사 저항성 메모리 소자
JP2023039618A (ja) * 2021-09-09 2023-03-22 キオクシア株式会社 メモリデバイス

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110147691A1 (en) * 2009-12-17 2011-06-23 Nobuaki Yasutake Semiconductor memory device using variable resistance element or phase-change element as memory device
US20130299770A1 (en) * 2012-05-11 2013-11-14 Sung-Joon Yoon Resistive memory device
TW201424070A (zh) * 2012-12-10 2014-06-16 Winbond Electronics Corp 自整流電阻式隨機存取記憶體（ｒｒａｍ）之記憶胞結構及其３ｄ交錯陣列

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6875651B2 (en) * 2003-01-23 2005-04-05 Sharp Laboratories Of America, Inc. Dual-trench isolated crosspoint memory array and method for fabricating same
US8188454B2 (en) 2005-10-28 2012-05-29 Ovonyx, Inc. Forming a phase change memory with an ovonic threshold switch
KR101096445B1 (ko) 2008-02-14 2011-12-20 주식회사 하이닉스반도체 상변화 기억 소자 및 그의 제조방법
US7838341B2 (en) 2008-03-14 2010-11-23 Ovonyx, Inc. Self-aligned memory cells and method for forming
KR101046243B1 (ko) 2009-07-29 2011-07-04 주식회사 하이닉스반도체 상변화 메모리 소자 제조 방법
JP2012195357A (ja) 2011-03-15 2012-10-11 Toshiba Corp 不揮発性記憶装置
US8486743B2 (en) 2011-03-23 2013-07-16 Micron Technology, Inc. Methods of forming memory cells
KR101802434B1 (ko) * 2011-05-17 2017-11-28 삼성전자주식회사 가변 저항 메모리 장치 및 그 형성 방법
US9136307B2 (en) * 2012-02-09 2015-09-15 Micron Technology, Inc. Memory cells and memory cell formation methods using sealing material
US9111858B2 (en) * 2012-03-23 2015-08-18 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device and method for manufacturing the same
KR20140054975A (ko) * 2012-10-30 2014-05-09 에스케이하이닉스 주식회사 가변 저항 메모리 장치
KR102014375B1 (ko) * 2013-04-05 2019-08-26 에스케이하이닉스 주식회사 반도체 장치 및 이를 포함하는 전자 장치
CN104576661B (zh) 2013-10-11 2017-10-20 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法和电子装置
CN104576924B (zh) 2013-10-11 2017-06-13 中芯国际集成电路制造(北京)有限公司 一种半导体器件及其制造方法和电子装置
US9576657B1 (en) * 2015-09-29 2017-02-21 Sandisk Technologies Llc Memory cells including vertically oriented adjustable resistance structures

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110147691A1 (en) * 2009-12-17 2011-06-23 Nobuaki Yasutake Semiconductor memory device using variable resistance element or phase-change element as memory device
US20130163323A1 (en) * 2009-12-17 2013-06-27 Kabushiki Kaisha Toshiba Semiconductor memory device using variable resistance element or phase-change element as memory device
US20130299770A1 (en) * 2012-05-11 2013-11-14 Sung-Joon Yoon Resistive memory device
TW201424070A (zh) * 2012-12-10 2014-06-16 Winbond Electronics Corp 自整流電阻式隨機存取記憶體（ｒｒａｍ）之記憶胞結構及其３ｄ交錯陣列

Also Published As

Publication number Publication date
KR102511693B1 (ko) 2023-03-20
US20170278895A1 (en) 2017-09-28
KR20170109793A (ko) 2017-10-10
TW201801301A (zh) 2018-01-01
US10141373B2 (en) 2018-11-27

Similar Documents

Publication Publication Date Title
US10615341B2 (en) Semiconductor devices and methods of manufacturing the same
TWI735482B (zh) 可變電阻記憶體裝置及其製造方法
US8901009B2 (en) Methods of manufacturing semiconductor devices
US10964752B2 (en) Three-dimensional memory device including laterally constricted current paths and methods of manufacturing the same
US8575584B2 (en) Resistive memory device having vertical transistors and method for making the same
US7728318B2 (en) Nonvolatile phase change memory cell having a reduced contact area
US8163593B2 (en) Method of making a nonvolatile phase change memory cell having a reduced contact area
US8124955B2 (en) Memory devices and methods of forming the same
US10825986B2 (en) Semiconductor devices including a stacked cell structure
US9893281B2 (en) Semiconductor device and method of fabricating the same
US11043537B2 (en) Three-dimensional phase change memory device including vertically constricted current paths and methods of manufacturing the same
TWI796285B (zh) 可變阻值記憶體裝置及記憶體結構
US9608041B2 (en) Semiconductor memory device and method of manufacturing the same
JP2009212202A (ja) 相変化メモリ装置およびその製造方法
TWI726023B (zh) 記憶體裝置
US8853660B2 (en) Semiconductor memory devices having lower and upper interconnections, selection components and memory components
KR101899333B1 (ko) 상변화 메모리 장치의 제조방법