KR102014375B1 - 반도체 장치 및 이를 포함하는 전자 장치 - Google Patents

반도체 장치 및 이를 포함하는 전자 장치 Download PDF

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Abstract

본 기술은 반도체 장치 및 그 제조 방법에 관한 것이다. 본 기술에 따른 반도체 장치는, 제1 도전층; 상기 제1 도전층과 이격된 제2 도전층; 상기 제1 도전층과 상기 제2 도전층 사이에 개재되는 가변 저항층; 및 상기 가변 저항층의 측면을 둘러싸는 불순물 도핑층을 포함하고, 상기 가변 저항층의 폭은 상기 제1 및 제2 도전층의 폭보다 좁을 수 있다. 본 기술에 따르면, 가변 저항층의 측벽에 불순물을 주입하여 전류 통로가 생성되는 영역을 한정함으로써 가변 저항층 내에 전류 통로가 단일하거나 극소수로 생성되도록 할 수 있으며, 이에 따라 저항 스위칭 특성을 균일하게 하면서 비선형성, 동작 속도 등을 향상시킬 수 있다.

Description

반도체 장치 및 이를 포함하는 전자 장치{SEMICONDUCTOR DEVICE AND ELECTRONIC DEVICE INCLUDING THE SAME}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 더욱 상세하게는 인가되는 전압 또는 전류에 따라 저항이 변화하여 적어도 서로 다른 두 저항 상태 사이에서 스위칭할 수 있는 가변 저항층을 포함하는 반도체 장치 및 그 제조 방법에 관한 것이다.
가변 저항 메모리 장치는 외부 자극에 따라 저항이 변화하여 적어도 서로 다른 두 저항 상태 사이에서 스위칭하는 특성을 이용하여 데이터를 저장하는 장치로서, ReRAM(Resistive Random Access Memory), PCRAM(Phase Change RAM), STT-RAM(Spin Transfer Torque-RAM) 등이 이에 포함된다. 특히, 가변 저항 메모리 장치는 간단한 구조로 형성할 수 있으면서도 비휘발성 등 여러 특성이 우수하여 이에 관한 연구가 많이 진행되고 있다.
도 1은 종래 기술에 따른 반도체 장치를 도시하는 단면도이다.
도 1을 참조하면, 가변 저항 메모리 장치 중에서 ReRAM은 제1 전극(10)과 제2 전극(30) 사이에 가변 저항층(20)이 개재되는 구조를 가지며, 가변 저항층(20)은 산소 공공이나 이온의 이동에 의해 전기저항이 변하는 페로브스카이트 계열의 물질이나 전이금속 산화물을 포함할 수 있다.
도 2a 내지 도 2d는 종래 기술에 따른 반도체 장치의 스위칭 메커니즘을 설명하기 위한 단면도이다.
도 2a를 참조하면, 제1 및 제2 전극(10, 30)을 통해 가변 저항층(20)에 포밍(Forming) 전압이 인가되면 가변 저항층(20)의 내부에 산소 공공이나 이온 등으로 이루어진 필라멘트 형태의 전류 통로(C)가 최초로 생성되며, 이에 따라 가변 저항층(20)은 저저항 상태(Low Resistance State; LRS)로 될 수 있다.
도 2b를 참조하면, 제1 및 제2 전극(10, 30)을 통해 가변 저항층(20)에 리셋(Reset) 전압이 인가되면 가변 저항층(20)의 내부에 생성된 전류 통로(C)가 끊어지며, 이에 따라 가변 저항층(20)은 고저항 상태(High Resistance State; HRS)로 될 수 있다.
도 2c를 참조하면, 제1 및 제2 전극(10, 30)을 통해 가변 저항층(20)에 셋(Set) 전압이 인가되면 가변 저항층(20)의 내부에 전류 통로(C)가 재생성되며, 이에 따라 가변 저항층(20)은 저저항 상태(LRS)로 될 수 있다. 이때 전류 통로(C)를 구성하는 산소 공공이나 이온 등은 불균일하게 분포되어 있으므로 전류 통로(C)는 무작위로 생성된다.
도 2d를 참조하면, 제1 및 제2 전극(10, 30)을 통해 가변 저항층(20)에 리셋 전압이 인가되어 가변 저항층(20)이 고저항 상태(HRS)로 된 후, 다시 셋 전압이 인가되면 가변 저항층(20)의 내부에 전류 통로(C)가 재생성되어 가변 저항층(20)은 저저항 상태(LRS)로 될 수 있다. 그런데 전술한 바와 같이 전류 통로(C)는 무작위로 생성되므로 가변 저항층(20)에 동일한 셋 전압을 인가하더라도 전류 통로(C)가 생성되는 위치 및 그 개수는 변할 수 있다. 이에 따라 셋 전압/전류 및 리셋 전압/전류가 일정하지 않게 되는 등 저항 스위칭 특성이 불균일하게 되며, 이로 인해 반도체 장치의 내구성 및 신뢰성이 저하되는 문제가 있다.
본 발명의 일 실시예는, 가변 저항층의 측벽에 불순물을 주입하여 전류 통로가 생성되는 영역을 한정함으로써 가변 저항층 내에 전류 통로가 단일하거나 극소수로 생성될 수 있으며, 이에 따라 저항 스위칭 특성이 균일하면서 비선형성, 동작 속도 등이 향상된 반도체 장치 및 그 제조 방법을 제공한다.
본 발명의 일 실시예에 따른 반도체 장치는, 제1 도전층; 상기 제1 도전층과 이격된 제2 도전층; 상기 제1 도전층과 상기 제2 도전층 사이에 개재되는 가변 저항층; 및 상기 가변 저항층의 측면을 둘러싸는 불순물 도핑층을 포함하고, 상기 가변 저항층의 폭은 상기 제1 및 제2 도전층의 폭보다 좁을 수 있다.
본 발명의 다른 실시예에 따른 반도체 장치는, 제1 도전층; 상기 제1 도전층과 이격된 제2 도전층; 상기 제1 도전층과 상기 제2 도전층 사이에 개재되는 제1 금속 산화물층 및 제2 금속 산화물층; 및 상기 제2 금속 산화물층의 측면을 둘러싸는 불순물 도핑층을 포함하고, 상기 제2 금속 산화물층의 폭은 상기 제1 금속 산화물층의 폭보다 좁을 수 있다.
본 발명의 일 실시예에 따른 전자 장치는, 데이터를 저장하고 전원 공급과 무관하게 저장된 데이터를 보유하는 가변 저항 메모리 장치; 및 외부로부터 입력되는 명령에 따라 상기 가변 저항 메모리 장치에 저장된 데이터의 입출력을 제어하는 메모리 컨트롤러를 포함하고, 상기 가변 저항 메모리 장치는, 제1 도전층; 상기 제1 도전층과 이격된 제2 도전층; 상기 제1 도전층과 상기 제2 도전층 사이에 개재되는 가변 저항층; 및 상기 가변 저항층의 측면을 둘러싸는 불순물 도핑층을 포함하고, 상기 가변 저항층의 폭은 상기 제1 및 제2 도전층의 폭보다 좁을 수 있다.
본 기술에 따르면, 가변 저항층의 측벽에 불순물을 주입하여 전류 통로가 생성되는 영역을 한정함으로써 가변 저항층 내에 전류 통로가 단일하거나 극소수로 생성되도록 할 수 있으며, 이에 따라 저항 스위칭 특성을 균일하게 하면서 비선형성, 동작 속도 등을 향상시킬 수 있다.
도 1은 종래 기술에 따른 반도체 장치를 도시하는 단면도이다.
도 2a 내지 도 2d는 종래 기술에 따른 반도체 장치의 스위칭 메커니즘을 설명하기 위한 단면도이다.
도 3a 내지 도 3c는 본 발명의 제1 실시예에 따른 반도체 장치 및 그 제조 방법을 설명하기 위한 단면도이다.
도 4 및 도 5는 본 발명의 제2 및 제3 실시예에 따른 반도체 장치를 도시하는 단면도이다.
도 6a 내지 도 6c는 본 발명의 제4 실시예에 따른 반도체 장치 및 그 제조 방법을 설명하기 위한 단면도이다.
도 7a 및 도 7b는 본 발명의 제4 실시예에 따른 반도체 장치의 스위칭 메커니즘을 설명하기 위한 단면도이다.
도 8a 내지 도 8c는 본 발명의 제5 실시예에 따른 반도체 장치 및 그 제조 방법을 설명하기 위한 단면도이다.
도 9a 및 도 9b는 본 발명의 제5 실시예에 따른 반도체 장치의 스위칭 메커니즘을 설명하기 위한 단면도이다.
도 10은 본 발명의 일 실시예에 따른 반도체 장치의 메모리 셀 어레이(MCA)를 나타내는 사시도이다.
도 11은 본 발명의 일 실시예에 따른 반도체 장치의 구성도이다.
도 12는 본 발명의 일 실시예에 따른 반도체 장치를 포함하는 전자 장치의 구성도이다.
이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 3a 내지 도 3c는 본 발명의 제1 실시예에 따른 반도체 장치 및 그 제조 방법을 설명하기 위한 단면도이다. 특히, 도 3c는 본 발명의 제1 실시예에 따른 반도체 장치를 나타내는 단면도이고, 도 3a 및 도 3b는 도 3c의 장치를 제조하기 위한 공정 중간 단계의 일례를 나타내는 단면도이다.
도 3a를 참조하면, 소정의 하부 구조물(미도시됨)을 갖는 기판(100) 상에 제1 도전층(110), 가변 저항층(120) 및 제2 도전층(130)을 순차적으로 형성한다. 기판(100)은 실리콘(Si) 기판, 게르마늄(Ge) 기판, 실리콘-게르마늄(SiGe) 기판 또는 SOI(Silicon-On-Insulator) 기판을 기반으로 할 수 있으며, 본 단면도에는 도시되지 않았으나 반도체 장치를 구동하기 위한 주변 회로 소자를 포함할 수 있다.
제1 도전층(110) 및 제2 도전층(130)은 도전 물질, 예컨대 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 티타늄 알루미늄 질화물(TiAlN), 텅스텐 질화물(WN) 등의 금속 질화물이나 텅스텐(W), 알루미늄(Al), 구리(Cu), 금(Au), 은(Ag), 백금(Pt), 니켈(Ni), 크롬(Cr), 코발트(Co), 티타늄(Ti), 루테늄(Ru), 하프늄(Hf), 지르코늄(Zr) 등의 금속 또는 도핑된 실리콘 등을 포함할 수 있다. 또한, 가변 저항층(120)은 산소 공공(Vacancy)이나 이온의 이동(Migration)에 의해 전기저항이 변하는 물질 또는 상변화(Phase Change)에 의해 전기저항이 변하는 물질을 포함할 수 있다.
여기서, 산소 공공이나 이온의 이동에 의해 전기저항이 변하는 물질로는 STO(SrTiO3), BTO(BaTiO3), PCMO(Pr1 - xCaxMnO3) 등의 페로브스카이트(Perovskite) 계열의 물질 및 티타늄 산화물(TiO2, Ti4O7), 하프늄 산화물(HfO2), 지르코늄 산화물(ZrO2), 알루미늄 산화물(Al2O3), 탄탈륨 산화물(Ta2O5), 니오븀 산화물(Nb2O5), 코발트 산화물(Co3O4), 니켈 산화물(NiO), 텅스텐 산화물(WO3), 란탄 산화물(La2O3) 등의 전이금속 산화물(Transition Metal Oxide, TMO) 등이 있다. 또한, 상변화에 의해 전기저항이 변하는 물질로는 열에 의해 결정질 상태와 비정질 상태 상호 간에 전환될 수 있는 물질, 예컨대 게르마늄, 안티몬 및 텔루륨이 소정 비율로 결합된 GST(GeSbTe)와 같은 칼코게나이드(Chalcogenide) 계열의 물질 등이 있다.
도 3b를 참조하면, 제1 도전층(110), 가변 저항층(120) 및 제2 도전층(130)을 선택적으로 식각하여 제1 도전층 패턴(110A), 가변 저항층 패턴(120A) 및 제2 도전층 패턴(130A)이 순차적으로 적층된 기둥 형태의 메모리 셀(MC)을 형성한다. 메모리 셀(MC)은 기판(100)과 평행한 평면상에서 볼 때 복수 개가 매트릭스(Matrix) 형태로 배열될 수 있으며, 메모리 셀(MC) 각각의 폭(D1)은 최소 선폭과 같을 수 있다.
도 3c를 참조하면, 경사 이온 주입 공정을 통해 가변 저항층 패턴(120A)의 측벽에 불순물을 주입하여 가변 저항층 패턴(120A)의 외측부를 불순물 도핑층(140)으로 변환시킨다. 이때 주입되는 불순물은 실리콘(Si) 또는 게르마늄(Ge) 중 어느 하나 이상일 수 있으며, 이러한 불순물이 가변 저항층 패턴(120A)의 결정 격자 내에서 치환형으로 자리하도록 추가로 열처리 공정을 수행할 수 있다. 본 공정 결과, 가변 저항층 패턴(120A)의 폭은 D1(도 3b 참조)에서 D2로 감소되며, 가변 저항층 패턴(120A)의 폭(D2)은 최소 선폭보다 좁아질 수 있다. 한편, 가변 저항층 패턴(120A)의 폭(D2)은 이온 주입 에너지(Energy) 및 도즈(Dose)에 따라 조절될 수 있으며, 본 공정 중에 불순물이 제1 및 제2 도전층 패턴(110A, 130A)에 다소 주입되어도 무방하다.
여기서, 산소 공공이나 이온의 이동에 의해 전기저항이 변하는 페로브스카이트 계열의 물질 또는 전이금속 산화물(TMO)을 포함하는 가변 저항층 패턴(120A)에 실리콘(Si)이 주입되는 경우, 불순물 도핑층(140) 내에 실리케이트(Silicate)가 생성될 수 있다. 불순물 도핑층(140)을 구성하는 실리케이트는 절연성을 가지며, 이에 따라 불순물 도핑층(140)에는 산소 공공이나 이온 등에 의해 필라멘트(Filament) 형태의 전류 통로가 생성되지 않는다.
한편, 상변화에 의해 전기저항이 변하는 칼코게나이드 계열의 물질을 포함하는 가변 저항층 패턴(120A)에 실리콘(Si)이 주입되는 경우, 불순물 도핑층(140) 내에 실리사이드(Silicide)가 생성될 수 있다. 불순물 도핑층(140)을 구성하는 실리사이드는 가변 저항층 패턴(120A)보다 높은 열저항을 가지므로 가변 저항층 패턴(120A) 내부의 열이 외부로 방산되는 것을 효과적으로 억제할 수 있으며, 이에 따라 가변 저항층 패턴(120A)을 상변화시키는 데에 소요되는 전류가 감소하게 된다.
이상에서 설명한 제조 방법에 의하여, 도 3c에 도시된 것과 같은 본 발명의 제1 실시예에 따른 반도체 장치가 제조될 수 있다.
도 3c를 참조하면, 본 발명의 제1 실시예에 따른 반도체 장치는, 기판(100) 상의 제1 도전층 패턴(110A), 제1 도전층 패턴(110A)과 이격된 제2 도전층 패턴(130A), 제1 도전층 패턴(110A)과 제2 도전층 패턴(130A) 사이에 개재되는 가변 저항층 패턴(120A), 및 가변 저항층 패턴(120A)의 측면을 둘러싸는 불순물 도핑층(140)을 포함할 수 있다.
불순물 도핑층(140)은 실리콘(Si) 또는 게르마늄(Ge) 중 어느 하나 이상이 도핑되어 가변 저항층 패턴(120A)의 저항값보다 높은 저항값을 가지며, 실리케이트 또는 실리사이드를 포함할 수 있다. 가변 저항층 패턴(120A)은 산소 공공이나 이온의 이동에 의해 전기저항이 변하는 물질 또는 상변화에 의해 전기저항이 변하는 물질을 포함할 수 있다. 한편, 가변 저항층 패턴(120A)의 폭(D2)은 제1 및 제2 도전층 패턴(110A, 130A)의 폭(D1, 도 3b 참조)보다 좁으며, 이에 따라 불순물 도핑층(140)은 제1 도전층 패턴(110A)과 제2 도전층 패턴(130A) 사이에 개재될 수 있다.
도 4 및 도 5는 본 발명의 제2 및 제3 실시예에 따른 반도체 장치를 도시하는 단면도이다. 본 실시예들을 설명함에 있어서, 전술한 제1 실시예와 실질적으로 동일한 부분에 대하여는 상세한 설명을 생략하기로 한다.
도 4를 참조하면, 본 발명의 제2 실시예에 따른 반도체 장치의 제1 도전층 패턴(110A)들은 일 방향으로 서로 평행하게 연장될 수 있으며, 제2 도전층 패턴(130A)들은 제1 도전층 패턴(110A)들과 교차하는 방향으로 서로 평행하게 연장될 수 있다. 제1 도전층 패턴(110A)들과 제2 도전층 패턴(130A)들의 각 교차점에는 가변 저항층 패턴(120A) 및 이의 측면을 둘러싸는 불순물 도핑층(140)이 배열될 수 있다.
도 5를 참조하면, 본 발명의 제3 실시예에 따른 반도체 장치의 제1 도전층 패턴(110A)과 가변 저항층 패턴(120A) 사이에는 선택 소자층(150)이 개재될 수 있다. 선택 소자층(150)은 온/오프 동작이 가능한 트랜지스터 또는 단방향으로만 전류가 흐르는 다이오드를 포함할 수 있으며, 이외에도 비선형적인 전류-전압 특성을 갖는 비대칭 터널 장벽, 특정한 임계 온도에서 절연체에서 금속으로 혹은 금속에서 절연체로 전이됨으로써 전기저항이 급격히 변하는 금속-절연체 전이(Metal-Insulator Transition; MIT) 소자 또는 특정한 문턱 전압에서 스위칭이 가능한 오보닉(Ovonic) 스위칭 소자 등을 포함할 수 있다. 한편, 선택 소자층(150)은 본 단면도에 도시된 바와 달리 가변 저항층 패턴(120A)과 제2 도전층 패턴(130A) 사이에 개재될 수도 있다.
도 6a 내지 도 6c는 본 발명의 제4 실시예에 따른 반도체 장치 및 그 제조 방법을 설명하기 위한 단면도이다. 특히, 도 6c는 본 발명의 제4 실시예에 따른 반도체 장치를 나타내는 단면도이고, 도 6a 및 도 6b는 도 6c의 장치를 제조하기 위한 공정 중간 단계의 일례를 나타내는 단면도이다. 본 실시예를 설명함에 있어서, 전술한 제1 실시예와 실질적으로 동일한 부분에 대하여는 상세한 설명을 생략하기로 한다.
도 6a를 참조하면, 반도체 장치를 구동하기 위한 주변 회로 소자와 같은 소정의 하부 구조물(미도시됨)을 갖는 기판(200) 상에 제1 도전층(210), 제1 금속 산화물층(220), 제2 금속 산화물층(230) 및 제2 도전층(240)을 순차적으로 형성한다. 기판(200)은 실리콘 기판, 게르마늄 기판, 실리콘-게르마늄 기판 또는 SOI 기판을 기반으로 할 수 있으며, 제1 도전층(210) 및 제2 도전층(240)은 금속 질화물, 금속 또는 도핑된 실리콘 등과 같은 도전 물질을 포함할 수 있다.
제1 금속 산화물층(220) 및 제2 금속 산화물층(230)은 가변 저항층을 구성하는 것으로서 산소 공공이나 이온의 이동에 의해 전기저항이 변하는 페로브스카이트 계열의 물질 또는 전이금속 산화물(TMO) 등을 포함할 수 있다. 특히, 제1 금속 산화물층(220)은 저항 스위칭이 실질적으로 일어나는 영역으로서 화학양론적 조성을 가질 수 있으며, 제2 금속 산화물층(230)은 화학양론적으로 산소가 부족한 조성을 갖도록 형성함으로써 그 내부에는 산소 공공이나 금속 이온이 과잉으로 존재할 수 있다.
도 6b를 참조하면, 제1 도전층(210), 제1 금속 산화물층(220), 제2 금속 산화물층(230) 및 제2 도전층(240)을 선택적으로 식각하여 제1 도전층 패턴(210A), 제1 금속 산화물층 패턴(220A), 제2 금속 산화물층 패턴(230A) 및 제2 도전층 패턴(240A)이 순차적으로 적층된 기둥 형태의 메모리 셀(MC)을 형성한다. 메모리 셀(MC)은 기판(200)과 평행한 평면상에서 볼 때 복수 개가 매트릭스 형태로 배열될 수 있다.
도 6c를 참조하면, 경사 이온 주입 공정을 통해 제1 및 제2 금속 산화물층 패턴(220A, 230A)의 측벽에 불순물을 주입하여 제1 및 제2 금속 산화물층 패턴(220A, 230A)의 외측부를 불순물 도핑층(250)으로 변환시킨다. 이때 주입되는 불순물은 실리콘(Si) 또는 게르마늄(Ge) 중 어느 하나 이상일 수 있으며, 이러한 불순물이 제1 및 제2 금속 산화물층 패턴(220A, 230A)의 결정 격자 내에서 치환형으로 자리하도록 추가로 열처리 공정을 수행할 수 있다.
이상에서 설명한 제조 방법에 의하여, 도 6c에 도시된 것과 같은 본 발명의 제4 실시예에 따른 반도체 장치가 제조될 수 있다.
도 6c를 참조하면, 본 발명의 제4 실시예에 따른 반도체 장치는, 기판(200) 상의 제1 도전층 패턴(210A), 제1 도전층 패턴(210A)과 이격된 제2 도전층 패턴(240A), 제1 도전층 패턴(210A)과 제2 도전층 패턴(240A) 사이에 개재되는 제1 및 제2 금속 산화물층 패턴(220A, 230A)을 포함하는 가변 저항층, 및 상기 가변 저항층의 측면을 둘러싸는 불순물 도핑층(250)을 포함할 수 있다.
제1 및 제2 금속 산화물층 패턴(220A, 230A)은 가변 저항 특성을 갖는 페로브스카이트 계열의 물질 또는 전이금속 산화물(TMO) 등을 포함할 수 있으며, 제2 금속 산화물층 패턴(230A)은 화학양론적으로 산소가 부족한 조성을 가질 수 있다. 불순물 도핑층(250)은 실리콘(Si) 또는 게르마늄(Ge) 중 어느 하나 이상이 도핑되어 제1 및 제2 금속 산화물층 패턴(220A, 230A)의 저항값보다 높은 저항값을 가지며, 특히 절연성을 가질 수 있다. 한편, 제1 및 제2 금속 산화물층 패턴(220A, 230A)의 폭은 제1 및 제2 도전층 패턴(210A, 240A)의 폭보다 좁으며, 이에 따라 불순물 도핑층(250)은 제1 도전층 패턴(210A)과 제2 도전층 패턴(240A) 사이에 개재될 수 있다.
도 7a 및 도 7b는 본 발명의 제4 실시예에 따른 반도체 장치의 스위칭 메커니즘을 설명하기 위한 단면도이다.
도 7a를 참조하면, 제1 및 제2 도전층 패턴(210A, 240A)을 통해 제1 및 제2 금속 산화물층 패턴(220A, 230A)에 셋(Set) 전압이 인가되면 제1 및 제2 금속 산화물층 패턴(220A, 230A)의 내부에 산소 공공이나 이온 등에 의해 필라멘트 형태의 전류 통로(C)가 생성되어 메모리 셀(MC)은 저저항 상태(Low Resistance State; LRS)로 된다. 이때 전술한 바와 같이 절연성을 갖는 불순물 도핑층(250)에는 전류 통로(C)가 생성되지 않으며, 불순물 도핑층(250)에 의해 폭이 좁아진 제1 및 제2 금속 산화물층 패턴(220A, 230A)의 내부에 생성되는 전류 통로(C)는 단일하거나 극소수로 존재하게 된다. 이러한 경우 전류 통로(C)를 조절하는 것이 용이하게 되며, 스위칭이 반복되더라도 저저항 상태(LRS)에서 생성되는 전류 통로(C)의 수가 일정하게 유지됨에 따라 반도체 장치의 내구성을 크게 개선할 수 있다. 또한, 다수의 메모리 셀(MC) 간의 스위칭 특성을 균일화할 수 있으며, 이에 따라 반도체 장치의 양산성을 높일 수 있다.
도 7b를 참조하면, 제1 및 제2 도전층 패턴(210A, 240A)을 통해 제1 및 제2 금속 산화물층 패턴(220A, 230A)에 리셋(Reset) 전압이 인가되면 제1 및 제2 금속 산화물층 패턴(220A, 230A)의 내부에 생성된 전류 통로(C)가 끊어져 메모리 셀(MC)은 고저항 상태(High Resistance State; HRS)로 된다. 이때 전술한 바와 같이 전류 통로(C)는 단일하거나 극소수로 존재하므로 쉽게 끊어질 수 있으며, 이에 따라 반도체 장치의 스위칭 속도를 증가시킴과 동시에 전력 소모도 줄일 수 있다. 또한, 고저항 상태(HRS)에서 전류 통로(C)가 끊어지지 않은 채로 잔류하는 것이 방지되어 고저항 상태(HRS)의 저항값이 더욱 커질 수 있으며, 이에 따라 저저항 상태(LRS)와 고저항 상태(HRS) 간의 전류비를 증가시킬 수 있다.
도 8a 내지 도 8c는 본 발명의 제5 실시예에 따른 반도체 장치 및 그 제조 방법을 설명하기 위한 단면도이다. 특히, 도 8c는 본 발명의 제5 실시예에 따른 반도체 장치를 나타내는 단면도이고, 도 8a 및 도 8b는 도 8c의 장치를 제조하기 위한 공정 중간 단계의 일례를 나타내는 단면도이다. 본 실시예를 설명함에 있어서, 전술한 제4 실시예와 실질적으로 동일한 부분에 대하여는 상세한 설명을 생략하기로 한다. 먼저, 제4 실시예와 동일하게 도 6a의 공정을 수행한 후, 도 8a의 공정을 수행한다.
도 8a를 참조하면, 제2 금속 산화물층(230) 및 제2 도전층(240)을 선택적으로 식각하여 섬(Island) 형태의 제2 금속 산화물층 패턴(230A) 및 제2 도전층 패턴(240A)을 형성한다. 제2 금속 산화물층 패턴(230A) 및 제2 도전층 패턴(240A)은 기판(200)과 평행한 평면상에서 볼 때 복수 개가 매트릭스 형태로 배열될 수 있으며, 본 공정 중에 제1 금속 산화물층(220)의 상부가 다소 식각되어도 무방하다.
도 8b를 참조하면, 경사 이온 주입 공정을 통해 제2 금속 산화물층 패턴(230A)의 측벽에 불순물을 주입하여 제2 금속 산화물층 패턴(230A)의 외측부를 불순물 도핑층(250)으로 변환시킨다. 이때 주입되는 불순물은 실리콘(Si) 또는 게르마늄(Ge) 중 어느 하나 이상일 수 있으며, 이러한 불순물이 제2 금속 산화물층 패턴(230A)의 결정 격자 내에서 치환형으로 자리하도록 추가로 열처리 공정을 수행할 수 있다.
도 8c를 참조하면, 제2 도전층 패턴(240A)을 식각 마스크로 하여 제1 도전층(210) 및 제1 금속 산화물층(220)을 식각하여 제1 도전층 패턴(210A) 및 제1 금속 산화물층 패턴(220A)을 형성한다. 제1 도전층 패턴(210A) 및 제1 금속 산화물층 패턴(220A)은 기판(200)과 평행한 평면상에서 볼 때 복수 개가 매트릭스 형태로 배열될 수 있다.
이상에서 설명한 제조 방법에 의하여, 도 8c에 도시된 것과 같은 본 발명의 제5 실시예에 따른 반도체 장치가 제조될 수 있다.
도 8c를 참조하면, 본 발명의 제5 실시예에 따른 반도체 장치는, 기판(200) 상의 제1 도전층 패턴(210A), 제1 도전층 패턴(210A)과 이격된 제2 도전층 패턴(240A), 제1 도전층 패턴(210A)과 제2 도전층 패턴(240A) 사이에 개재되는 제1 및 제2 금속 산화물층 패턴(220A, 230A), 및 제2 금속 산화물층 패턴(230A)의 측면을 둘러싸는 불순물 도핑층(250)을 포함할 수 있다.
제1 및 제2 금속 산화물층 패턴(220A, 230A)은 가변 저항 특성을 갖는 페로브스카이트 계열의 물질 또는 전이금속 산화물(TMO) 등을 포함할 수 있으며, 제2 금속 산화물층 패턴(230A)은 화학양론적으로 산소가 부족한 조성을 가질 수 있다. 또한, 불순물 도핑층(250)은 실리콘(Si) 또는 게르마늄(Ge) 중 어느 하나 이상이 도핑되어 제2 금속 산화물층 패턴(230A)의 저항값보다 높은 저항값을 가지며, 특히 절연성을 가질 수 있다.
제2 금속 산화물층 패턴(230A)의 폭은 제1 및 제2 도전층 패턴(210A, 240A)의 폭과 같은 폭을 갖는 제1 금속 산화물층 패턴(220A)의 폭보다 좁으며, 이에 따라 불순물 도핑층(250)은 제1 도전층 패턴(210A)과 제2 도전층 패턴(240A) 사이에 개재될 수 있다. 한편, 제1 도전층 패턴(210A)들은 일 방향으로 서로 평행하게 연장될 수 있으며, 제2 도전층 패턴(240A)들은 제1 도전층 패턴(210A)들과 교차하는 방향으로 서로 평행하게 연장될 수 있다.
도 9a 및 도 9b는 본 발명의 제5 실시예에 따른 반도체 장치의 스위칭 메커니즘을 설명하기 위한 단면도이다.
도 9a를 참조하면, 제1 및 제2 도전층 패턴(210A, 240A)을 통해 제1 및 제2 금속 산화물층 패턴(220A, 230A)에 셋 전압이 인가되면 제1 및 제2 금속 산화물층 패턴(220A, 230A)의 내부에 전류 통로(C)가 생성되어 메모리 셀(MC)은 저저항 상태(LRS)로 된다. 특히, 본 실시예에서는 제1 금속 산화물층 패턴(220A)의 외측부에 불순물 도핑층(250)이 형성되지 않도록 함으로써 제1 금속 산화물층 패턴(220A)의 내부에는 상대적으로 많은 전류 통로(C)가 생성될 수 있지만, 전류 통로(C)는 불순물 도핑층(250)에 의해 폭이 좁아진 제2 금속 산화물층 패턴(230A)을 경유함에 따라 단일하거나 극소수로 존재하게 된다. 이러한 경우 전류 통로(C)를 균일하게 조절하면서도 저저항 상태(LRS)의 저항값은 상대적으로 감소시킬 수 있으며, 이에 따라 저저항 상태(LRS)와 고저항 상태(HRS) 간의 전류비가 증가될 수 있다.
도 9b를 참조하면, 제1 및 제2 도전층 패턴(210A, 240A)을 통해 제1 및 제2 금속 산화물층 패턴(220A, 230A)에 리셋 전압이 인가되면 제1 및 제2 금속 산화물층 패턴(220A, 230A)의 내부에 생성된 전류 통로(C)가 끊어져 메모리 셀(MC)은 고저항 상태(HRS)로 된다. 이때 전술한 바와 같이 전류 통로(C)는 단일하거나 극소수로 존재하므로 쉽게 끊어질 수 있으며, 이에 따라 반도체 장치의 스위칭 속도를 증가시킴과 동시에 전력 소모도 줄일 수 있다. 또한, 고저항 상태(HRS)의 저항값이 더욱 커짐에 따라 저저항 상태(LRS)와 고저항 상태(HRS) 간의 전류비도 증가될 수 있다.
도 10은 본 발명의 일 실시예에 따른 반도체 장치의 메모리 셀 어레이(MCA)를 나타내는 사시도이다.
도 10을 참조하면, 본 발명의 일 실시예에 따른 반도체 장치는 일 방향으로 서로 평행하게 연장되는 복수의 비트라인(BL), 비트라인(BL)과 이격되어 비트라인(BL)과 교차하는 방향으로 서로 평행하게 연장되는 복수의 워드라인(WL), 및 비트라인(BL)과 워드라인(WL)의 각 교차점에 배열되는 메모리 셀(MC)을 포함하는 크로스 포인트 셀 어레이(Cross Point Cell Array)를 구성할 수 있으며, 메모리 셀(MC)은 인가되는 전압 또는 전류에 따라 저항이 변화하여 적어도 서로 다른 두 저항 상태 사이에서 스위칭할 수 있는 가변 저항층, 및 상기 가변 저항층의 측면을 둘러싸는 불순물 도핑층을 포함할 수 있다.
도 11은 본 발명의 일 실시예에 따른 반도체 장치의 구성도이다.
도 11을 참조하면, 메모리 셀 어레이(300)는 본 발명의 일 실시예에 따른 반도체 장치의 메모리 셀들이 매트릭스 형태로 배열된 것으로서, 비트라인 디코더(310), 워드라인 디코더(320), 제어 회로(330), 전압 생성 회로(340) 및 판독 회로(350)가 메모리 셀 어레이(300)의 주변에 배치될 수 있다.
비트라인 디코더(310)는 메모리 셀 어레이(300)의 각 비트라인(BL)에 연결되며, 어드레스 신호에 대응하는 비트라인(BL)을 선택한다. 이와 마찬가지로 워드라인 디코더(320)는 메모리 셀 어레이(300)의 각 워드라인(WL)에 연결되며, 어드레스 신호에 대응하는 워드라인(WL)을 선택한다. 즉, 비트라인 디코더(310) 및 워드라인 디코더(320)를 통해 메모리 셀 어레이(300) 내에서 특정 메모리 셀을 선택할 수 있다.
제어 회로(330)는 어드레스 신호, 제어 입력 신호 및 기입 시의 데이터 입력 등에 기초하여 비트라인 디코더(310), 워드라인 디코더(320) 및 전압 생성 회로(340)를 제어하며, 특히 메모리 셀 어레이(300)의 기입, 소거 및 판독 동작을 제어한다. 또한, 제어 회로(330)는 일반적인 어드레스 버퍼 회로, 데이터 입출력 버퍼 회로 및 제어 입력 버퍼 회로의 기능도 수행할 수 있다.
전압 생성 회로(340)는 메모리 셀 어레이(300)의 기입, 소거 및 판독 시에 필요한 각각의 전압을 생성하여 비트라인(BL) 및 워드라인(WL)에 공급한다. 한편, 판독 회로(350)는 선택된 메모리 셀(MC)의 저항 상태를 감지하여 그에 저장된 데이터를 판별하며, 최종적으로 판별 결과를 제어 회로(330)에 전달한다.
도 12는 본 발명의 일 실시예에 따른 반도체 장치를 포함하는 전자 장치의 구성도이다.
도 12를 참조하면, 본 발명의 일 실시예에 따른 반도체 장치를 포함하는 전자 장치(1000)는 데이터 저장 시스템(1100), 중앙 처리 장치(1200), 사용자 인터페이스(1300) 및 이들의 동작에 필요한 전원을 공급하는 전원 공급 장치(1400)를 포함할 수 있고, 이들은 버스(1500)를 통해 서로 데이터 통신을 할 수 있다. 이러한 전자 장치(1000)는 데이터에 대해 입력, 처리, 출력, 통신, 저장 등의 조작을 수행할 수 있는 장치로서, 컴퓨터(Computer), 서버(Server), 태블릿 PC(Tablet Personal Computer), 휴대용 컴퓨터(Portable Computer), PDA(Personal Digital Assistant), 무선 전화(Wireless Phone), 휴대 전화(Mobile Phone), 스마트폰(Smart Phone), 디지털 음악 재생기기(Digital Music Player), PMP(Portable Multimedia Player), 카메라(Camera), 위성항법장치(Global Positioning System; GPS), 비디오 카메라(Video Camera), 음성 녹음기(Voice Recorder), 텔레매틱스(Telematics), AV 시스템(Audio Visual System), 스마트 TV(Smart Television) 등일 수 있다.
데이터 저장 시스템(1100)은 데이터를 저장하기 위한 구성으로 전원 공급과 무관하게 저장된 데이터를 보유할 수 있는 가변 저항 메모리 장치(1110), 및 외부로부터 입력되는 명령에 따라 가변 저항 메모리 장치(1110)에 저장된 데이터의 입출력을 제어하는 메모리 컨트롤러(1120)를 포함할 수 있다. 이러한 데이터 저장 시스템(1100)은 하드 디스크 드라이브(Hard Disk Drive; HDD), SSD(Solid State Drive), USB 메모리(Universal Serial Bus Memory; USB Memory), SD(Secure Digital) 카드, 미니 SD(mini Secure Digital) 카드, 마이크로 SD(micro Secure Digital) 카드, 고용량 SD(Secure Digital High Capacity; SDHC) 카드, 메모리 스틱(Memory Stick), 컴팩트 플래시(Compact Flash; CF) 카드, 스마트 미디어(Smart Media; SM) 카드, 멀티미디어 카드(Multi-Media Card; MMC), 내장 멀티미디어 카드(embedded MMC; eMMC) 등일 수 있다.
가변 저항 메모리 장치(1110)에는 중앙 처리 장치(1200)에 의해서 처리된 데이터 또는 사용자 인터페이스(1300)를 통해 외부에서 입력된 데이터가 저장될 수 있으며, 전술한 반도체 장치의 실시예들 중 하나를 포함할 수 있다. 예를 들어, 가변 저항 메모리 장치(1110)는 제1 도전층, 상기 제1 도전층과 이격된 제2 도전층, 상기 제1 도전층과 상기 제2 도전층 사이에 개재되는 가변 저항층, 및 상기 가변 저항층의 측면을 둘러싸는 불순물 도핑층을 포함하고, 상기 가변 저항층의 폭은 상기 제1 및 제2 도전층의 폭보다 좁을 수 있다. 한편, 메모리 컨트롤러(1120)는 중앙 처리 장치(1200)에 의해 해석된 명령에 따라 가변 저항 메모리 장치(1110)와 사용자 인터페이스(1300) 사이에서 데이터의 교환을 제어할 수 있다.
중앙 처리 장치(1200)는 사용자 인터페이스(1300)를 통해 입력된 명령어의 해석, 및 데이터 저장 시스템(1100)에 저장된 자료의 연산, 비교 등의 처리를 수행할 수 있다. 이러한 중앙 처리 장치(1200)는 마이크로프로세서(Micro Processor Unit; MPU), 싱글/멀티 코어 프로세서(Single/Multi Core Processor), 어플리케이션 프로세서(Application Processor; AP), 그래픽 처리 장치(Graphic Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP) 등을 포함할 수 있다.
사용자 인터페이스(1300)는 전자 장치(1000)와 외부 장치 간에 명령 및 데이터 등을 교환하기 위한 것으로서, 키패드(Keypad), 키보드(Keyboard), 마우스(Mouse), 스피커(Speaker), 마이크(Mike), 각종 디스플레이(Display) 장치, 각종 휴먼 인터페이스 장치(Human Interface Device; HID) 또는 통신 장치일 수 있다. 상기 통신 장치는 유선 네트워크와 연결할 수 있는 모듈 또는 무선 네트워크와 연결할 수 있는 모듈을 포함할 수 있다.
여기서, 유선 네트워크와 연결할 수 있는 모듈은 유선 랜(Local Area Network; LAN), USB(Universal Serial Bus), 이더넷(Ethernet), 전력선 통신(Power Line Communication; PLC) 등을 포함할 수 있으며, 무선 네트워크와 연결할 수 있는 모듈은 적외선 통신(Infrared Data Association; IrDA), 코드분할 다중접속(Code Division Multiple Access; CDMA), 시분할 다중접속(Time Division Multiple Access; TDMA), 주파수분할 다중접속(Frequency Division Multiple Access; FDMA), 무선 랜(Wireless LAN), 와이브로(Wireless Broadband Internet; WiBro), 유비쿼터스 센서 네트워크(Ubiquitous Sensor Network; USN), RFID(Radio Frequency IDentification), NFC(Near Field Communication), 지그비(Zigbee), 블루투스(Bluetooth), LTE(Long Term Evolution), 고속 하향 패킷 접속(High Speed Downlink Packet Access; HSDPA), 광대역 코드분할 다중접속(Wideband CDMA; WCDMA), 초광대역 통신(Ultra WideBand; UWB) 등을 포함할 수 있다.
이상에서 설명한 본 발명의 실시예들에 따른 반도체 장치 및 그 제조 방법에 의하면, 가변 저항층의 측벽에 불순물을 주입하여 전류 통로가 생성되는 영역을 한정함으로써 저항 스위칭 특성을 균일하게 하면서 비선형성을 증가시킬 수 있으며, 이에 따라 반도체 장치의 내구성 및 양산성을 개선할 수 있다. 또한, 전류 통로가 단일하거나 극소수로 생성되어 저항 스위칭 속도를 증가시킴과 동시에 반도체 장치의 전력 소모도 줄일 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
100, 200 : 기판
110, 210 : 제1 도전층
120 : 가변 저항층
130, 240 : 제2 도전층
140, 250 : 불순물 도핑층
150 : 선택 소자층
220 : 제1 금속 산화물층
230 : 제2 금속 산화물층

Claims (23)

  1. 제1 도전층;
    상기 제1 도전층과 이격된 제2 도전층;
    상기 제1 도전층과 상기 제2 도전층 사이에 개재되고, 칼코게나이드 계열 물질 또는 금속 산화물을 포함하는 가변 저항층; 및
    상기 가변 저항층의 측면을 둘러싸는 불순물 도핑층을 포함하고,
    상기 가변 저항층의 폭은 상기 제1 및 제2 도전층의 폭보다 좁고,
    상기 불순물 도핑층은, 상기 칼코게나이드 계열 물질 또는 상기 금속 산화물에 반도체 원소가 도핑되어 상기 가변 저항층보다 절연성이 증가한
    반도체 장치.
  2. 제1 항에 있어서,
    상기 불순물 도핑층은, 실리콘 또는 게르마늄 중 어느 하나 이상이 도핑된
    반도체 장치.
  3. 제1 항에 있어서,
    상기 불순물 도핑층은, 상기 가변 저항층의 저항값보다 높은 저항값을 갖는
    반도체 장치.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제1 항에 있어서,
    상기 불순물 도핑층은, 실리케이트 또는 실리사이드를 포함하는
    반도체 장치.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제1 항에 있어서,
    상기 불순물 도핑층은, 상기 제1 도전층과 상기 제2 도전층 사이에 개재되는
    반도체 장치.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제1 항에 있어서,
    상기 가변 저항층은, 산소 공공이나 이온의 이동에 의해 전기저항이 변하는 물질 또는 상변화에 의해 전기저항이 변하는 물질을 포함하는
    반도체 장치.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제1 항에 있어서,
    상기 가변 저항층은, 제1 금속 산화물층 및 제2 금속 산화물층을 포함하는
    반도체 장치.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제7 항에 있어서,
    상기 제2 금속 산화물층은, 화학양론적으로 산소가 부족한 조성을 갖는
    반도체 장치.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제1 항에 있어서,
    상기 제1 또는 제2 도전층과 상기 가변 저항층 사이에 개재되는 선택 소자층을 더 포함하는
    반도체 장치.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제1 항에 있어서,
    상기 제1 도전층은, 일 방향으로 연장되고,
    상기 제2 도전층은, 상기 제1 도전층과 교차하는 방향으로 연장되는
    반도체 장치.
  11. 제1 도전층;
    상기 제1 도전층과 이격된 제2 도전층;
    상기 제1 도전층과 상기 제2 도전층 사이에 개재되는 제1 금속 산화물층 및 제2 금속 산화물층; 및
    상기 제2 금속 산화물층의 측면을 둘러싸는 불순물 도핑층을 포함하고,
    상기 제2 금속 산화물층의 폭은 상기 제1 금속 산화물층의 폭보다 좁고,
    상기 불순물 도핑층은, 상기 제2 금속 산화물층에 반도체 원소가 도핑되어 상기 제2 금속 산화물층보다 절연성이 증가한
    반도체 장치.
  12. 제11 항에 있어서,
    상기 불순물 도핑층은, 실리콘 또는 게르마늄 중 어느 하나 이상이 도핑된
    반도체 장치.
  13. 제11 항에 있어서,
    상기 불순물 도핑층은, 상기 제2 금속 산화물층의 저항값보다 높은 저항값을 갖는
    반도체 장치.
  14. 제11 항에 있어서,
    상기 불순물 도핑층은, 절연성을 갖는
    반도체 장치.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제11 항에 있어서,
    상기 불순물 도핑층은, 상기 제1 도전층과 상기 제2 도전층 사이에 개재되는
    반도체 장치.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제11 항에 있어서,
    상기 제1 금속 산화물층은, 가변 저항 특성을 갖는 전이금속 산화물을 포함하는
    반도체 장치.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제11 항에 있어서,
    상기 제1 금속 산화물층은, 상기 제1 또는 제2 도전층의 폭과 같은 폭을 갖는
    반도체 장치.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제11 항에 있어서,
    상기 제2 금속 산화물층은, 화학양론적으로 산소가 부족한 조성을 갖는
    반도체 장치.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제11 항에 있어서,
    상기 제1 도전층은, 일 방향으로 연장되고,
    상기 제2 도전층은, 상기 제1 도전층과 교차하는 방향으로 연장되는
    반도체 장치.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    데이터를 저장하고 전원 공급과 무관하게 저장된 데이터를 보유하는 가변 저항 메모리 장치; 및
    외부로부터 입력되는 명령에 따라 상기 가변 저항 메모리 장치에 저장된 데이터의 입출력을 제어하는 메모리 컨트롤러를 포함하고,
    상기 가변 저항 메모리 장치는,
    제1 도전층;
    상기 제1 도전층과 이격된 제2 도전층;
    상기 제1 도전층과 상기 제2 도전층 사이에 개재되고, 칼코게나이드 계열 물질 또는 금속 산화물을 포함하는 가변 저항층; 및
    상기 가변 저항층의 측면을 둘러싸는 불순물 도핑층을 포함하고,
    상기 가변 저항층의 폭은 상기 제1 및 제2 도전층의 폭보다 좁고,
    상기 불순물 도핑층은, 상기 칼코게나이드 계열 물질 또는 상기 금속 산화물에 반도체 원소가 도핑되어 상기 가변 저항층보다 절연성이 증가한
    전자 장치.
  21. ◈청구항 21은(는) 설정등록료 납부시 포기되었습니다.◈
    제1 항에 있어서,
    상기 가변 저항층이 상기 칼코게나이드 계열 물질을 포함하고, 상기 불순물 도핑층이 상기 칼코게나이드 계열 물질에 도핑된 실리콘을 포함하는 경우,
    상기 불순물 도핑층 내에 상기 가변 저항층보다 높은 열저항을 갖는 실리사이드가 생성되는
    반도체 장치.
  22. ◈청구항 22은(는) 설정등록료 납부시 포기되었습니다.◈
    제1 항에 있어서,
    상기 가변 저항층이 상기 금속 산화물을 포함하고, 상기 불순물 도핑층이 상기 금속 산화물에 도핑된 실리콘을 포함하는 경우,
    상기 불순물 도핑층 내에 상기 가변 저항층보다 높은 절연성을 갖는 실리케이트가 생성되는
    반도체 장치.
  23. ◈청구항 23은(는) 설정등록료 납부시 포기되었습니다.◈
    제11 항에 있어서,
    상기 불순물 도핑층이 상기 제2 금속 산화물층에 도핑된 실리콘을 포함하는 경우,
    상기 불순물 도핑층 내에 상기 제2 금속 산화물층보다 높은 절연성을 갖는 실리케이트가 생성되는
    반도체 장치.
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