KR100707190B1 - 나노 와이어를 포함하는 상변환 메모리 소자 및 그 제조방법 - Google Patents
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Abstract
본 발명은 상변환 메모리 소자 및 그 제조 방법에 관한 것이다. 콘택 플러그를 포함하는 하부 구조체; 상기 콘택 플러그의 표면으로부터 하부로 연장되어 형성된 나노 와이어; 상기 나노 와이어 상에 형성된 상변화막;을 포함하는 PRAM 소자 및 그 제조 방법를 제공한다. 따라서, PRAM 소자에 소비되는 리셋 또는 셋 전류를 크게 감소시킬 수 있다. .
Description
도 1a 및 도 1b는 종래 기술에 의한 상변환 메모리 소자의 구조를 나타낸 도면이다.
도 2는 본 발명의 실시예에 의한 상변환 메모리 소자의 구조를 나타낸 도면이다.
도 3a 내지 도 3h는 본 발명의 제 1실시예에 의한 상변환 메모리 소자의 제조 방법을 나타낸 도면이다.
도 4a 내지 도 4i는 본 발명의 제 2실시예에 의한 상변환 메모리 소자의 제조 방법을 나타낸 도면이다.
도 5는 본 발명의 실시예에 의한 상변환 메모리 소자의 나노 와이어 영역을 나타낸 TEM이미지이다.
도 6은 본 발명의 실시예에 의해 제조한 PRAM의 나노 와이어 및 상변화막을 나타낸 도면이다.
도 7a는 종래 기술에 의한 PRAM에 대해 콘택 플러그에 소정 전류를 인가하여 상변화막의 온도 증가를 측정하여 나타낸 그래프이다.
도 7b는 본 발명에 의한 나노 와이어를 포함하는 PRAM에 대해 콘택 플러그에 소정 전류를 인가하여 상변화막의 온도 증가를 측정하여 나타낸 그래프이다.
도 7c는 상기 도 7a 및 도 7b에 나타낸 종래 기술 및 본 발명에 의한 PRAM 소자의 동일한 인가 전류에 대한 상변화막의 온도 상승비를 나타낸 그래프이다.
< 도면의 주요 부분에 대한 부호의 설명 >
11... 하부 전극 12, 29... 상변화막
13... 상부 전극 21... 기판
22a... 소스 22b... 드레인
23... 게이트 절연층 24... 게이트 전극층
25... 층간 절연막 26... 절연층
27... 콘택 플러그 28... 나노 와이어
29... 상변화막 30... 상부 전극
본 발명은 PRAM 및 그 제조 방법에 관한 것으로, 보다 상세하게는 상변화막의 하부에 형성된 콘택 플러그 내부에 금속 나노 와이어를 형성하여 전기적 특성을 향상시킨 나노 와이어를 포함하는 PRAM 소자 및 그 제조 방법에 관한 것이다.
상변화 물질(Phase- Change Material)은 온도에 따라 결정(crystalline) 상태 및 비정질(amorphous) 상태의 서로 다른 상태를 갖는 물질이다. 결정 상태는 비정질 상태에 비해 낮은 저항치를 나타내며, 질서 정연한 규칙적인 원자 배열을 지니고 있다. 결정 상태 및 비정질 상태는 상호 가역적인 변화가 가능하다. 즉, 결정 상태에서 비정질 상태로 변화시킬 수 있고, 비정질 상태에서 다시 결정 상태로 변화시킬 수 있다. 상호 변화 가능한 상태를 지니며, 명확하게 구별될 수 있는 저항 값을 지닌 특성을 메모리 소자에 적용시킨 것이 PRAM(Phase-Change Memory Device : 상변화 메모리 소자)이다.
PRAM의 일반적인 형태는 트랜지스터의 소스 또는 드레인 영역에 콘택 플러그를 형성하고 그 상부에 상변화막 및 상부 전극을 순차적으로 형성시킨 것이다.
상술한 바와 같은 일반적인 구조의 PRAM에 데이타를 저장하는 방식을 설명하면 다음과 같다. 상변화막 하부의 전극을 통하여 전류를 인가하면, 인가된 전류에 의하여 하부 전극과 상변화 막의 접촉 영역에서 열(Joule Heat)이 발생한다. 발생된 열이 상변화막의 재결정 온도 이상이 되면, 상변화 막의 결정 구조에 변화를 일으킨다. 인가 전류를 적절히 변화시켜 상변화 막의 결정 구조를 의도적으로 결정 상태 또는 비정질 상태로 변화시킨다. 이때, 결정질 상태와 비정질 상태의 변화에 따른 저항 값이 변하게 되므로 저장된 이전 데이타 값을 구별할 수 있게 되는 것이다. 비정질 상태에서 결정 상태로 만들기 위해서는 녹는점보다 낮은 온도에서 어느 정도 시간을 유지하면 결정화가 이루어진다. 그리고, 결정 상태를 비정질 상태로 만들기 위해서는 온도를 거의 녹는점(melting point : Tm)까지 올렸다가 급냉시킨다.
메모리 소자에 응용할 수 있는 상변화 물질은 다양하며, 대표적인 것이 캘코나이드(chalcogenide)계, 즉 GST(GeSbTe)계 합금이다. PRAM 메모리 소자의 성능을 향상시키기 위해서는 인가되는 소비 전류 값을 감소시키는 것이 필수적이다. 특히 가장 많이 사용되고 있는 상변화 물질인 GST PRAM의 경우, 결정 상태에서 비정질 상태로 변화시키기 위한 리셋 전류(Reset Current) 값이 크다.
도 1a는 미국 특허 제 6,800,563호에 개시된 종래 기술에 의한 PRAM을 개략적으로 나타낸 것이다.
도 1a을 참조하면, 반도체 기판(미도시) 상에 하부 전극(11)이 형성되어 있으며, 그 상부에 순차적으로 상변화막(12) 및 상부 전극(13)이 형성되어 있다. 상변화막(12)과 접촉하는 면적을 줄이기 위하여 하부 전극(11)을 상방으로 갈 수록 폭이 좁게 형성시킨 것을 알 수 있다. 즉, 전류의 인가 면적을 좁힘으로써 발열량을 크게하려는 것이다.
그리고, 도 1b를 참조하면, GST 상변화막 하부를 하부 전극(BE)와 직접 접촉시키기 않고, 좁은 폭을 지닌 TiN 층을 별도로 형성시켜 인가 전류에 비해 높은 발열량을 내도록 형성한 것을 알 수 있다.
도 1a 및 도 1b와 같은 구조의 경우, 상변화막과 그 하부의 전류 인가 영역과의 접촉 면적을 줄이기 위한 것이나, 반도체 공정 상의 기술적 한계에 의하여 더 이상 접촉 면적을 감소시킬 수 없는 한계가 있다. 따라서, 이를 극복하기 위한 새로운 구조의 PRAM 소자가 요구되고 있다.
본 발명에서는 상기 종래 기술의 문제점을 해결하기 위하여, 상변화막과 접촉하는 전류 인가부의 접촉 면적을 최소화하여 소비 젼력을 최소화할 수 있는 새로 운 구조의 PRAM 소자 및 그 제조 방법을 제공하는 것을 목적으로 한다.
본 발명에서는 상기 목적을 달성하기 위하여,
콘택 플러그를 포함하는 하부 구조체;
상기 콘택 플러그의 표면으로부터 하부로 연장되어 형성된 나노 와이어; 및
상기 나노 와이어 상에 형성된 상변화막;을 포함하는 PRAM 소자를 제공한다.
본 발명에 있어서, 상기 하부 구조체는,
반도체 기판;
상기 반도체 기판의 양측부에 형성된 소스와 드레인;
상기 소스와 드레인과 접촉하며 상기 기판 상에 순차적으로 형성된 게이트 절연층과 게이트 전극층; 및
상기 소스와 드레인 상에 각각 형성된 콘택 플러그;를 포함하는 것을 특징으로 한다.
본 발명에 있어서, 상기 콘택 플러그는 Si, SiO2, SiGe, GaAs, GaN 또는 SiC 중 적어도 어느 하나를 포함하여 형성된 것을 특징으로 한다.
본 발명에 있어서, 상기 나노 와이어는 Au, Ag, Al, Cu, Cr, Co, Ni, Ti, Sb, V, Mo, Ta, Nb, Ru, W, Pt, Pd, Zn 또는 Mg 중 적어도 어느 하나를 포함하여 형성된 것을 특징으로 한다.
본 발명에 있어서, 상기 상변화막은 GeSbTe를 포함하는 것을 특징으로 한다.
본 발명에 있어서, 상기 상변화막 상부에 형성된 상부 전극;을 더 포함하는 것을 특징으로 한다.
본 발명에 있어서, 상기 콘택 플러그 하부에 형성된 금속층;을 더 포함하는 것을 특징으로 한다.
또한, 본 발명에서는 상기 목적을 달성하기 위하여 PRAM 소자를 제조하는 방법에 있어서,
(가) 콘택 플러그를 포함하는 하부 구조체를 형성하는 단계;
(나) 이온 주입을 통하여 상기 콘택 플러그 내에 금속 물질을 주입하는 단계;
(다) 상기 콘택 플러그를 열처리하여 상기 콘택 플러그의 표면으로부터 하부로 연장되어 형성된 나노 와이어를 형성하는 단계; 및
(라) 상기 콘택 플러그 상에 상변화막을 형성하는 단계;를 포함하는 PRAM 제조 방법을 제공한다.
본 발명에 있어서,
상기 (가) 단계는,
기판 상에 게이트 절연층 및 게이트 전극층을 순차적으로 형성하는 단계;
상기 게이트 절연층 및 게이트 전극층의 양측부를 식각하여 상기 기판의 양측상부를 노출시키는 단계;
상기 노출된 기판 양측부에 불순물을 도핑하여 소스 및 드레인을 형성하는 단계; 및
상기 소스 또는 드레인 상부에 콘택 플러그를 형성하는 단계;를 포함하는 것을 특징으로 한다.
본 발명에 있어서,
상기 콘택 플러그를 형성하는 단계는,
상기 게이트 전극층, 소스 및 드레인 상부에 절연 물질을 도포하여 층간 절연막을 형성하는 단계;
상기 층간 절연막을 식각하여 상기 소스 또는 드레인을 노출시키는 홀을 형성하는 단계; 및
상기 홀 내부에 콘택 플러그 물질을 도포하는 단계;를 포함할 수 있다.
또한, 본 발명에 있어서,
상기 콘택 플러그를 형성하는 단계는,
상기 게이트 전극층, 소스 및 드레인 상부에 절연 물질을 도포하여 층간 절연막을 형성하는 단계;
상기 층간 절연막을 식각하여 상기 소스 또는 드레인을 노출시키는 홀을 형성하는 단계; 및
상기 홀 내부에 금속 물질을 도포하여 금속층을 형성하고, 상기 금속층 상에 콘택 플러그 물질을 도포하는 단계;를 포함할 수 있다.
본 발명에 있어서, 상기 (다) 단계는 에너지 밀도가 300 mJ/cm2 내지 2000 mJ/cm2인 레이저 빔을 상기 콘택 플러그 표면에 조사하여 열처리하는 것을 특징으로 한다.
이하, 도면을 참조하여 본 발명에 의한 PRAM 및 그 제조 방법에 대해 상세히 설명하고자 한다.
도 2는 본 발명의 실시예에 의한 PRAM의 구조를 나타낸 도면이다. 도 2를 참조하면, 기판(21)의 양측상부에는 소스(22a) 및 드레인(22b)이 형성되어 있다. 소스(22a) 및 드레인(22b)과 각각 접촉하며, 기판(21) 상에는 게이트 구조체가 형성되어 있다. 게이트 구조체는 게이트 절연층(23) 및 게이트 전극층(24)이 순차적으로 형성된 구조를 지니고 있다. 이와 같은 구조는 일반적인 트랜지스터 구조임을 알 수 있다. 이러한 트랜지스터 구조체 상에는 층간 절연막(26)이 도포되어 있으며, 소스(22a) 및 드레인(22b)에 해당하는 영역에는 층간 절연막(26) 영역이 관통하는 컨택 플러그(27)가 형성되어 있다. 컨택 플러그(27) 상에는 상변화막(29)이 형성되어 있다. 그리고, 컨택 플러그(27) 내에는 상변화막(29)의 하면과 접촉하며 수직 하방으로 나노 와이어(28)가 형성되어 있다.
여기서, 기판(21)은 통상 반도체 소자의 기판으로 사용되는 Si, SiC 등을 이용할 수 있다. 게이트 구조체의 게이트 절연층(23)은 SiO2 등의 절연 물질로 형성될 수 있으며, 게이트 전극층(24)은 통상적으로 사용되는 금속 또는 비금속 전도성 물질로 형성될 수 있다.
소스(22a) 및 드레인(22b) 상에 형성되는 컨택 플러그(27)로서 Si, SiO2, SiGe, GaAs, GaN 또는 SiC 중 적어도 어느 한 물질을 포함하여 형성될 수 있다. 나 노 와이어(28)는 컨택 플러그(27) 내에 금속 물질이 이온 주입되어 형성된 것으로, 이때 사용하는 금속은 Au, Ag, Al, Cu, Cr, Co, Ni, Ti, Sb, V, Mo, Ta, Nb, Ru, W, Pt, Pd, Zn 또는 Mg 등이며, 제한은 없다.
이하, 도면을 참조하여 본 발명의 실시예에 의한 PRAM의 제조 방법에 대해 상세히 설명하기로 한다. 도 3a 내지 도 3h는 본 발명의 제 1실시예에 의한 나노 와이어를 포함하는 PRAM 제조 방법을 나타낸 도면이다.
도 3a를 참조하면, 도 2의 하부 구조에 해당하는 트랜지스터 구조를 나타낸 도면이다. 이와 같은 구조는 일반적인 반도체 공정에 의해 제조할 수 있다. 이를 간단히 설명하면 다음과 같다. 먼저, Si 등의 반도체 기판 상에 SiO2 등의 절연 물질을 도포하여 게이트 절연층(23)을 형성시키고, 그 상부에 금속 또는 전도성 비금속 물질을 도포하여 게이트 전극층(24)을 형성시킨다. 그리고, 게이트 절연층(23) 및 게이트 전극층(24)의 양측부를 제거하여 기판(21)의 양측상부를 노출시킨다. 다음으로, 노출된 기판(21)의 양측부에 대해 이온 주입 등의 공정으로 도펀트를 기판(21) 내에 주입한다. 게이트 구조체의 양쪽 폭을 매우 좁게 형성시키는 경우에는 도펀트가 주입되어 열처리하는 경우 게이트 절연층(23) 하부에서 열처리에 의한 확산으로 소스와 드레인 영역이 겹칠 수 있다. 따라서, 일반적으로는 저농도 도핑을 한 다음 도 3a와 같이 게이트 구조체 양쪽에 사이드 월(side wall)(25)을 형성시키고, 다시 고농도 도핑을 실시한다. 물론, 이는 선택적인 공정이다. 그리고, 열처리를 실시하면 소스(22a) 및 드레인(22b)이 활성화된다. 그 결과 트랜지스터 구조체 를 형성시킬 수 있다.
도 3b를 참조하면, 트랜지스터 구조체 상에 절연 물질을 도포하여 층간 절연막(26)을 형성시킨다. 이때 사용되는 물질은 크게 제한이 없으며, 통상 SiO2를 사용한다. 도 3c를 참조하면, 층간 절연막(26)에 홀(h)을 형성시켜 소스(22a) 및 드레인(22b)의 표면을 노출시킨다. 도 3d를 참조하면, 홀(h) 내부에 Si, SiO2, SiGe, GaAs, GaN 또는 SiC 등의 물질을 증착하여 컨택 플러그(27)를 형성시킨다. 이 상태에서 소스(22a) 및 드레인(22b) 상부에 형성된 컨택 플러그(27)는 열처리 과정을 거치지 않았으므로 비정질 상태로 형성되어 있다.
도 3e를 참조하면, 포토 레지스트(PR)을 층간 절연막(26) 상에 도포하고, 콘택 플러그(27a)에 해당하는 영역의 포토 레지트스(PR)를 제거하여 콘택 플러그(27a)가 노출되도록 한다. 그리고, Au, Ag, Al, Cu, Cr, Co, Ni, Ti, Sb, V, Mo, Ta, Nb, Ru, W, Pt, Pd, Zn 또는 Mg 등의 금속 이온을 이온 주입 공정 등의 공정에 의해 콘택 플러그(27a) 내부로 주입한다. 이때 이온 주입을 위한 에너지는 1keV 내지 1MeV의 범위로 설정하는 것이 바람직하다. 그리고, 주입되는 금속 이온의 도핑량은 1010 atoms/cm2 내지 1017 atoms/cm2의 범위로 설정하는 것이 바람직하다. 금속 이온의 이온 주입 공정에 의하여 콘택 플러그(27a) 표면 내부에는 금속 이온이 침투된 상태가 된다.
도 3f를 참조하면, 포토 레지스트(PR)을 제거하고 난 뒤, 콘택 플러그(27a) 내에 나노 와이어를 형성하기 위해 콘택 플러그(27a)에 대해 레이저 빔을 조사하여 어닐링(annealing) 공정을 실시한다. 이때, 조사하는 레이저 빔의 에너지 밀도는 300 mJ/cm2 내지 2000 mJ/cm2인 것이 바람직하다.
도 3g를 참조하면, 상술한 바와 같은 레이저 빔에 의한 어닐링 공정에 의해 비정질 상태의 콘택 플러그(27a)는 복수개의 그레인을 지니는 결정질 상태의 콘택 플러그(27)로 변화한다. 그리고, 콘택 플러그(27) 내에는 표면으로부터 연장된 나노 와이어(28)가 형성된다. 이를 보다 상세히 설명하면 다음과 같다.
예를 들어, 콘택 플러그(27)를 Si로 형성한 경우, 레이저 빔에 의한 열처리시 내부에 핵생성, 결정립 성장 과정을 거치게 된다. 따라서, 콘택 플러그(27) 내부에 다수의 결정 성장에 의한 결정 입계(grain boundary)가 형성되며, 실리사이드(silicide) 형태의 금속 이온은 결정 입계에서 안정적으로 나노 스케일(nano scale)의 나노 와이어로 성장하게 되는 것이다. 물론, 나노 와이어는 수직 방향 뿐만 아니라 경사 방향으로 성장할 수 있다.
도 3h를 참조하면, 나노 와이어(28)가 수직 방향으로 형성된 콘택 플러그(27) 상부에 예를 들어, GST와 같은 상변화막(29)을 형성시켜 PRAM을 완성한다. 물론, PRAM 상부에 상부 전극(미도시)을 더 형성하여 사용한다. 여기서, 도 3h의 N 영역의 단면을 TWM으로 찍은 이미지를 도 5에 나타내었다. 도 5를 참조하면, Si 콘택 플러그 내에 Mo 이온을 이온 주입시킨 뒤, 레이저 빔을 조사하여 열처리를 실시한 것으로, 주변의 Si층과는 달리 짙은 부분이 실리사이드 나노와이어를 나타낸다. 이때 폭은 약 2nm 이상인 것을 알 수 있다.
다음으로, 도 4a 내지 도 4i를 참조하여 본 발명의 제 2실시예에 의한 PRAM의 제조 방법에 대해 상세히 설명하기로 한다.
도 4a 내지 도 4c는 도 3a 내지 도 3c와 동일한 공정인 것을 알 수 있다. 따라서, 도 4a 내지 도 4c는 상술한 도 3a 내지 도 3c에 관한 설명을 준용할 수 있다.
도 4d를 참조하면, 층간 절연막(26)에 형성된 홀(h)에 의해 그 표면이 노출된 소스(22a) 및 드레인(22b) 상에 Au, Ag, Al, Cu, Cr, Co, Ni, Ti, Sb, V, Mo, Ta, Nb, Ru, W, Pt, Pd, Zn 또는 Mg 등의 금속 물질을 증착하여 금속층(27b)을 형성시킨다. 이때, 금속층(27b)은 홀(h) 내부의 중간 영역 이하의 높이까지 도포하도록 한다.
도 4e를 참조하면, 홀(h) 내부의 금속층(27b) 상에 Si, SiO2, SiGe, GaAs, GaN 또는 SiC 등의 물질을 증착하여 컨택 플러그(27a)를 형성시킨다. 여기서, 소스(22a) 및 드레인(22b) 상부에 형성된 컨택 플러그(27)는 열처리 과정을 거치지 않았으므로 비정질 상태로 형성되어 있다.
도 4f를 참조하면, 층간 절연막(26)과 콘택 플러그(27a) 상에 포토 레지스트(PR)를 도포하고, 콘택 플러그(27a)에 해당하는 영역의 포토 레지트스(PR)를 제거하여 콘택 플러그(27a)가 노출되도록 한다. 그리고, 노출된 콘택 플러그(27a)에 대해 Au, Ag, Al, Cu, Cr, Co, Ni, Ti, Sb, V, Mo, Ta, Nb, Ru, W, Pt, Pd, Zn 또는 Mg 등의 금속 이온을 이온 주입 공정 등의 공정에 의해 도핑한다. 이온 주입을 위 한 에너지는 1keV 내지 1MeV의 범위로 설정하며, 주입되는 금속 이온의 도핑량은 1010 atoms/cm2 내지 1017 atoms/cm2의 범위로 실시하는 것이 바람직하다. 금속 이온의 이온 주입 공정에 의하여 콘택 플러그(27a) 표면 내부에는 금속 이온이 침투된 상태가 된다.
도 4g를 참조하면, 포토 레지스트(PR)을 제거하고, 콘택 플러그(27a) 내에 나노 와이어를 형성하기 위해 콘택 플러그(27a)에 상방으로부터 레이저 빔을 조사하여 어닐링(annealing) 공정을 실시한다. 이때, 조사하는 레이저 빔의 에너지 밀도는 300 mJ/cm2 내지 2000 mJ/cm2인 것이 바람직하다.
도 4h를 참조하면, 레이저 빔의 조사에 의한 어닐링 공정에 의해 비정질 상태의 콘택 플러그(27a)는 복수개의 그레인을 지니는 결정질 상태의 콘택 플러그(27)로 변화한다. 그리고, 콘택 플러그(27) 내에는 표면으로부터 연장된 나노 와이어(28)가 형성된다.
도 4i를 참조하면, 나노 와이어(28)가 수직 방향으로 형성된 콘택 플러그(27) 상부에 예를 들어, GST와 같은 상변화막(29)을 형성시켜 PRAM을 완성한다. 통상적으로, PRAM 상부에 상부 전극(미도시)을 더 형성하여 사용한다.
이하에서, 도 6a 및 도 6b에 도시된 바와 같은 구조의 PRAM을 시뮬레이션하여 본 발명의 효과를 확인하였다. 시뮬레이션 조건은 하기 표 1과 같다.(해석 조건 : real scale, 단열조건, 해석 시간 : 25ns)
| Electrical Resistivity (Ωm) | Thermal Conductvity (W/m K) | Density (kg/m3) | Heat Capacitor (J/kg K) | |
| GST | 0.0001 | 1.8 | 6200 | 193.5 |
| TiN | 1E-6 | 13 | 5400 | 599 |
| MoSi2 | 2.15E-7 | 53.92 | 6240 | 418.4 |
| Si | 13 | 149 | 2330 | 702.2 |
도 7a는 콘택 플러그(27)를 TiN으로 형성시고, 나노 와이어(28)를 형성시키지 않은 종래 기술에 의한 PRAM 시편에 대해, 1.0mA, 1.4mA 및 2.0mA 전류를 인가하는 조건으로 시뮬레이션하여 얻은 상변화막(29)의 온도를 측정하여 얻은 결과를 나타낸 그래프이다. 도 7a를 참조하면, TiN 전극으로부터 거리가 0 내지 100nm로 증가하면서 온도가 점차적으로 감소하는 것을 확인할 수 있다. 그리고, TiN 전극에 인가하는 전류 량이 증가할 수록 상변화막의 온도가 크게 증가하는 것을 알 수 있다.
도 7b는 콘택 플러그(27)를 TiN으로 형성시고, MoSi2 나노 와이어(28)를 형성시킨 도 6과 같은 구조의 본 발명에의한 PRAM 시편에 대해, 도 7a와 동일한 1.0mA, 1.4mA 및 2.0mA 전류를 인가하는 조건으로 얻은 상변화막(29)의 온도를 측정하여 얻은 결과를 나타낸 그래프이다. 도 7a를 참조하면, TiN 전극으로부터 거리가 0 내지 100nm로 증가하면서 온도가 점차적으로 감소하는 것을 확인할 수 있다. 그리고, TiN 전극에 인가하는 전류 량이 증가할 수록 상변화막의 온도가 크게 증가하는 것을 알 수 있다. 다만, 도 7a의 경우 2.0mA 전류를 인가하는 경우, 최대 온도가 약 2300도까지 증가하였으나, 도 7b의 경우 최대 온도가 섭씨 1.3 × 105도까지 증가한 것을 알 수 있다.
도 7c는 상술한 도 7a 및 도 7b의 그래프에서 나타낸 결과를 가지고, 동일 온도, 동일 전류 값에서 상변화막(29)의 온도 비를 나타낸 그래프이다. 도 7c를 참조하면, 본 발명에 의한 PRAM의 경우, 종래 기술에 의한 PRAM에 비해 최대 60배 이상의 온도 증가 효과를 나타냈음을 알 수 있다. 이를 통하여 동일한 전류를 인가한 경우 PRAM의 상변화막(29)의 온도를 크게 올릴 수 있음은 물론, 동일한 온도까지 올리기 위한 인가 전류 값을 크게 감소시킬 수 있음을 알 수 있다.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 바람직한 실시예의 예시로서 해석되어야 한다. 따라서, 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
본 발명에 의하면, 상변화막 하부에 나노 와이어를 형성함으로써, 상변화막과의 접촉 면적을 매우 작게 형성함으로써, PRAM 소자의 상변화막의 상변화에 필요한 인가 전류(리셋, 셋 전류) 소비를 최소화할 수 있는 새로운 구조의 PRAM 소자 및 그 제조 방법을 제공할 수 있다.
Claims (14)
- 콘택 플러그를 포함하는 하부 구조체;상기 콘택 플러그의 표면으로부터 하부로 연장되어 형성된 나노 와이어;상기 나노 와이어 상에 형성된 상변화막;을 포함하는 것을 특징으로 나노 와이어를 포함하는 PRAM 소자.
- 제 1항에 있어서,상기 하부 구조체는,반도체 기판;상기 반도체 기판의 양측부에 형성된 소스와 드레인;상기 소스와 드레인과 접촉하며 상기 기판 상에 순차적으로 형성된 게이트 절연층과 게이트 전극층; 및상기 소스와 드레인 상에 각각 형성된 콘택 플러그;를 포함하는 것을 특징으로 하는 나노 와이어를 포함하는 PRAM 소자.
- 제 1항 또는 제 2항 중 어느 한 항에 있어서,상기 콘택 플러그는 Si, SiO2, SiGe, GaAs, GaN 또는 SiC 중 적어도 어느 하나를 포함하여 형성된 것을 특징으로 하는 나노 와이어를 포함하는 PRAM 소자.
- 제 1항 또는 제 2항 중 어느 한 항에 있어서,상기 나노 와이어는 Au, Ag, Al, Cu, Cr, Co, Ni, Ti, Sb, V, Mo, Ta, Nb, Ru, W, Pt, Pd, Zn 또는 Mg 중 적어도 어느 하나를 포함하여 형성된 것을 특징으로 하는 나노 와이어를 포함하는 PRAM 소자.
- 제 1항 또는 제 2항 중 어느 한 항에 있어서,상기 상변화막은 GeSbTe를 포함하는 것을 특징으로 하는 나노 와이어를 포함하는 PRAM 소자.
- 제 1항 또는 제 2항 중 어느 한 항에 있어서,상기 상변화막 상부에 형성된 상부 전극;을 더 포함하는 것을 특징으로 하는 나노 와이어를 포함하는 PRAM 소자.
- 제 1항 또는 제 2항 중 어느 한 항에 있어서,상기 콘택 플러그 하부에 형성된 금속층;을 더 포함하는 것을 특징으로 하는 나노 와이어를 포함하는 PRAM 소자.
- PRAM 소자를 제조하는 방법에 있어서,(가) 콘택 플러그를 포함하는 하부 구조체를 형성하는 단계;(나) 이온 주입을 통하여 상기 콘택 플러그 내에 금속 물질을 주입하는 단계;(다) 상기 콘택 플러그를 열처리하여 상기 콘택 플러그의 표면으로부터 하부로 연장되어 형성된 나노 와이어를 형성하는 단계; 및(라) 상기 콘택 플러그 상에 상변화막을 형성하는 단계;를 포함하는 것을 특징으로 하는 나노 와이어를 포함하는 PRAM 제조 방법.
- 제 8항에 있어서,상기 (가) 단계는,기판 상에 게이트 절연층 및 게이트 전극층을 순차적으로 형성하는 단계;상기 게이트 절연층 및 게이트 전극층의 양측부를 식각하여 상기 기판의 양측상부를 노출시키는 단계;상기 노출된 기판 양측부에 불순물을 도핑하여 소스 및 드레인을 형성하는 단계;상기 소스 또는 드레인 상부에 콘택 플러그를 형성하는 단계;를 포함하는 것을 특징으로 하는 나노 와이어를 포함하는 PRAM 제조 방법.
- 제 9항에 있어서,상기 콘택 플러그를 형성하는 단계는 상기 게이트 전극층, 소스 및 드레인 상부에 절연 물질을 도포하여 층간 절연막을 형성하는 단계;상기 층간 절연막을 식각하여 상기 소스 또는 드레인을 노출시키는 홀을 형성하는 단계; 및상기 홀 내부에 콘택 플러그 물질을 도포하는 단계;를 포함하는 것을 특징으로 하는 나노 와이어를 포함하는 PRAM 제조 방법.
- 제 9항에 있어서,상기 콘택 플러그를 형성하는 단계는 상기 게이트 전극층, 소스 및 드레인 상부에 절연 물질을 도포하여 층간 절연막을 형성하는 단계;상기 층간 절연막을 식각하여 상기 소스 또는 드레인을 노출시키는 홀을 형성하는 단계; 및상기 홀 내부에 금속 물질을 도포하여 금속층을 형성하고, 상기 금속층 상에 콘택 플러그 물질을 도포하는 단계;를 포함하는 것을 특징으로 하는 나노 와이어를 포함하는 PRAM 제조 방법.
- 제 8항에 있어서,상기 (다) 단계는 에너지 밀도가 300 mJ/cm2 내지 2000 mJ/cm2인 레이저 빔을 상기 콘택 플러그 표면에 조사하여 열처리하는 것을 특징으로 하는 나노 와이어를 포함하는 PRAM 제조 방법.
- 제 8항에 있어서,상기 콘택 플러그는 Si, SiO2, SiGe, GaAs, GaN 또는 SiC 중 적어도 어느 하나를 포함하여 형성된 것을 특징으로 하는 나노 와이어를 포함하는 PRAM 소자의 제조 방법.
- 제 8항에 있어서,상기 나노 와이어는 Au, Ag, Al, Cu, Cr, Co, Ni, Ti, Sb, V, Mo, Ta, Nb, Ru, W, Pt, Pd, Zn 또는 Mg 중 적어도 어느 하나를 포함하여 형성된 것을 특징으로 하는 나노 와이어를 포함하는 PRAM 소자의 제조 방법.
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|---|---|---|---|---|
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| US8188569B2 (en) * | 2006-12-15 | 2012-05-29 | Qimonda Ag | Phase change random access memory device with transistor, and method for fabricating a memory device |
| US7868426B2 (en) * | 2007-07-26 | 2011-01-11 | University Of Delaware | Method of fabricating monolithic nanoscale probes |
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| US7811851B2 (en) * | 2007-09-28 | 2010-10-12 | Freescale Semiconductor, Inc. | Phase change memory structures |
| JP2009135290A (ja) * | 2007-11-30 | 2009-06-18 | Sanyo Electric Co Ltd | 半導体メモリ装置 |
| JP2009135291A (ja) | 2007-11-30 | 2009-06-18 | Sanyo Electric Co Ltd | 半導体メモリ装置 |
| KR100895797B1 (ko) * | 2007-12-10 | 2009-05-08 | 한국전자통신연구원 | 상변화 소자 및 그 제조 방법 |
| JP2009212202A (ja) * | 2008-03-03 | 2009-09-17 | Elpida Memory Inc | 相変化メモリ装置およびその製造方法 |
| US8975662B2 (en) * | 2012-06-14 | 2015-03-10 | Infineon Technologies Austria Ag | Method of manufacturing a semiconductor device using an impurity source containing a metallic recombination element and semiconductor device |
| US9691818B2 (en) * | 2013-07-26 | 2017-06-27 | SK Hynix Inc. | Three dimensional semiconductor device having lateral channel |
| TWI549229B (zh) * | 2014-01-24 | 2016-09-11 | 旺宏電子股份有限公司 | 應用於系統單晶片之記憶體裝置內的多相變化材料 |
| CN108365776B (zh) * | 2018-01-29 | 2020-08-28 | 清华大学 | 一种湿气发电机及其制备方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004034482A2 (en) | 2002-10-11 | 2004-04-22 | Koninklijke Philips Electronics N.V. | Electric device comprising phase change material |
| KR20050033340A (ko) * | 2003-10-06 | 2005-04-12 | 삼성전자주식회사 | 상변환 기억 소자의 형성 방법 |
| US20060131555A1 (en) | 2004-12-22 | 2006-06-22 | Micron Technology, Inc. | Resistance variable devices with controllable channels |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10006964C2 (de) * | 2000-02-16 | 2002-01-31 | Infineon Technologies Ag | Elektronisches Bauelement mit einer leitenden Verbindung zwischen zwei leitenden Schichten und Verfahren zum Herstellen eines elektronischen Bauelements |
| CN1311553C (zh) | 2001-12-12 | 2007-04-18 | 松下电器产业株式会社 | 非易失性存储器及其制造方法 |
| US6869883B2 (en) | 2002-12-13 | 2005-03-22 | Ovonyx, Inc. | Forming phase change memories |
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| KR100733147B1 (ko) * | 2004-02-25 | 2007-06-27 | 삼성전자주식회사 | 상변화 메모리 장치 및 그 제조 방법 |
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| US9231201B2 (en) * | 2004-06-30 | 2016-01-05 | Nxp B.V. | Electric device with a layer of conductive material contacted by nanowires |
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Patent Citations (3)
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|---|---|---|---|---|
| WO2004034482A2 (en) | 2002-10-11 | 2004-04-22 | Koninklijke Philips Electronics N.V. | Electric device comprising phase change material |
| KR20050033340A (ko) * | 2003-10-06 | 2005-04-12 | 삼성전자주식회사 | 상변환 기억 소자의 형성 방법 |
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