JP2004241396A - 抵抗変化素子の製造方法および不揮発性抵抗変化メモリデバイスの製造方法、並びに不揮発性抵抗変化メモリデバイス - Google Patents
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Abstract
【課題】不揮発性抵抗変化メモリデバイスの回路歩留まりを向上させるとともに、メモリ性能を向上させる。
【解決手段】シリコン基板を準備する工程と、基板上にシリコン酸化層を形成する工程と、シリコン酸化層上に、白金およびイリジウムからなる金属の群から選択される金属によって第1金属層を形成する工程と、第1金属層上にペロブスカイト金属酸化薄膜を形成する工程と、ペロブスカイト金属酸化薄膜上に、白金およびイリジウムからなる金属の群から選択される金属によって第2金属層を堆積する工程と、第2金属層を堆積する工程によって得られる積層構造体を約400℃〜700℃の温度で、約5分〜3時間アニーリングする工程と、第1金属層と第2金属層との間の抵抗を変化させる工程とを含む。
【選択図】 図1
【解決手段】シリコン基板を準備する工程と、基板上にシリコン酸化層を形成する工程と、シリコン酸化層上に、白金およびイリジウムからなる金属の群から選択される金属によって第1金属層を形成する工程と、第1金属層上にペロブスカイト金属酸化薄膜を形成する工程と、ペロブスカイト金属酸化薄膜上に、白金およびイリジウムからなる金属の群から選択される金属によって第2金属層を堆積する工程と、第2金属層を堆積する工程によって得られる積層構造体を約400℃〜700℃の温度で、約5分〜3時間アニーリングする工程と、第1金属層と第2金属層との間の抵抗を変化させる工程とを含む。
【選択図】 図1
Description
【0001】
【発明の属する技術分野】
本発明は、電気パルスを印加することによって可逆的な抵抗変化を誘導する方法を用いた抵抗変化素子の製造方法および不揮発性抵抗変化メモリデバイスの製造方法に関する。ここで、抵抗変化の特性、すなわち、抵抗の増加または減少は、パルスの持続時間によって決定される。また、本発明は、この可逆的な抵抗変化を誘導する方法を用いて製造された不揮発性抵抗変化メモリデバイスに関する。
【0002】
【従来の技術】
Pr0.3Ca0.7MnO3(PCMO)等のペロブスカイト金属酸化薄膜は、電気パルスが印加されると可逆的な抵抗変化を起こす。PCMO薄膜の成長は、パルスレーザアブレーション(PLA)方法を用いたエピタキシャルYBa2Cu3O7(YBCO)基板および部分エピタキシャルPt基板の両方が使用される(Liuら、Electric−pulse−induced reversible resistance change effect in magnetroresistive films, Applied PhyicsLetters、76、2749、2000(非特許文献1);およびLiuら、米国特許第6,204,139号、2001年3月特許査定、題名:「Method of switching the properties ofpervoskite materials used in thin film resistors」(非特許文献2)を参照)。PCMO薄膜のエピタキシャル特性は、X線回折(XRD)極座標図で確認することができる。
【0003】
米国特許第6,204,139号(非特許文献2)は、室温でPCMO薄膜に電気パルスを印加した場合に抵抗変化が生じることを記載する。PCMO薄膜は、パルスレーザ堆積(PLD)によって、エピタキシャルYBa2Cu3O7(YBCO)基板および部分エピタキシャルPt基板の両方の上にそれぞれ堆積される。抵抗変化の特性(すなわち、抵抗の増加または減少)は、電気パルスの極性によって決定される。
【0004】
上記Liuらの非特許文献2に記載されるように、LaAlO3上のYBCO上にPCMOをエピタキシャル成長させることにより、室温で動作可能であって、抵抗が電気的にプログラム可能な不揮発性メモリデバイスを作製することができる。このタイプのメモリデバイスは、逆位相の短電気パルスが印加されることによって可逆にプログラムされ得る。メモリセルは、単ビットまたは多ビット情報のいずれも生成できる。
【0005】
しかし、PCMOを結晶構造とする必要があるために、YBCO等の特定の材料の下部電極上にてPCMOを成長させる必要がある。このことは、当該技術分野の技術水準にあるシリコン集積回路技術に適合しない。しかも、その場合の成長(または結晶化)温度が比較的高いので(例えば、>700℃)、デバイスを当該技術分野の技術水準の集積回路に組み込むのは非常に困難である。加えて、回路領域全体を単粒PCMOを用いて覆うことができないという問題もある。単粒PCMO結晶上に作製されたメモリセルの性質は同一ではなく、また、粒界領域を覆う多粒PCMO結晶上に作製されたメモリの性質も同一ではないために、回路歩留まりおよびメモリ性能に問題が生じるおそれがある。
【0006】
【非特許文献1】
Liuら、Electric−pulse−induced reversible resistance change effect in magnetroresistive films, Applied PhyicsLetters、76、2749、2000
【非特許文献2】
米国特許第6,204,139号
【0007】
【発明が解決しようとする課題】
本発明の目的は、単極性パルスを用いて不揮発性メモリデバイスであるR−RAMにおいて抵抗を変化させる方法を提供することにある。
【0008】
本発明の別の目的は、抵抗変化を生成するパルス長を変化させることによって不揮発性メモリデバイスであるR−RAMデバイスにおいて抵抗を変化させる方法を提供することにある。
【0009】
本発明のさらに別の目的は、金属層の上にPCMO層を作製する工程を含む不揮発性メモリデバイスであるR−RAMデバイスを提供することにある。
【0010】
【課題を解決するための手段】
本発明の抵抗変化素子の製造方法は、シリコン基板を準備する工程と、該基板上にシリコン酸化層を形成する工程と、該シリコン酸化層上に、白金およびイリジウムからなる金属の群から選択される金属によって第1金属層を形成する工程と、該第1金属層上にペロブスカイト金属酸化薄膜を形成する工程と、該ペロブスカイト金属酸化薄膜上に、白金およびイリジウムからなる金属の群から選択される金属によって第2金属層を堆積する工程と、該第2金属層を堆積する工程によって得られる積層構造体を約400℃〜700℃の温度で、約5分〜3時間アニーリングする工程と、前記第1金属層と第2金属層との間の抵抗を変化させる工程と、を含む。
【0011】
前記ペロブスカイト金属酸化薄膜を形成する工程は、複数のペロブスカイト金属酸化層を、約100nm〜300nmの厚さに堆積する工程を含み、各ペロブスカイト金属酸化層を堆積するごとに得られる構造体が、約5分〜12分間にわたって約100℃〜250℃の温度の周囲雰囲気下でベーキングされた後に、約400℃〜700℃の温度の酸素雰囲気下でアニーリングされる。
【0012】
前記ベーキングの約100℃〜約250℃の温度が、順次段階的に増加されるようになっており、前記構造体がまず約120℃で1分間加熱され、次いで該構造体が約180℃で約1分間加熱され、次いで該構造体が約240℃で約1分間加熱される。
【0013】
前記ペロブスカイト金属酸化層を形成する工程は、一般式M’xM’’(1−x)MyOzを有する薄膜を堆積する工程を含み、M’は、La、Ce、Bi、Pr、Nd、Pm、Sm、Y、Sc、Yb、Lu、Gdからなる群から選択される金属であり、M’’は、Mg、Ca、Sr、Ba、Pb、Zn、Cdからなる群から選択される金属であり、Mは、Mn、Ce、V、Fe、Co、Nb、Ta、Cr、Mo、W、Zr、Hf、Niからなる群から選択される金属であり、M’の組成割合xは、0〜1の範囲であり、Mの組成割合yは、0〜2の範囲であり、Oの組成割合zは、1〜7の範囲である。
【0014】
前記第1金属層と第2金属層との間の抵抗を変化させる工程において、該第1金属層と第2金属層との間に、抵抗変化生成パルスがパルス長さを変化させて印加される。
【0015】
前記第1金属層と第2金属層との間の抵抗を変化させる工程において、前記第1金属層と前記第2金属層との間に約1ボルト〜3ボルトの電圧を700nsecよりも長い時間にわたって印加することによって該抵抗が低下される。
【0016】
前記第1金属層と第2金属層との間の抵抗を変化させる工程において、前記第1金属層と前記第2金属層との間に約2ボルト〜5ボルトの電圧を1000nsecよりも短い時間にわたって印加することによって該抵抗が増加される。
【0017】
前記シリコン酸化膜上に第1金属層を堆積する工程および前記ペロブスカイト金属酸化薄膜上に第2金属層を堆積する工程は、それぞれ、約100nm〜200nmの厚さを有する層を堆積する工程を含む。
【0018】
前記ペロブスカイト金属酸化薄膜を堆積する工程は、1層のアモルファスペロブスカイト金属酸化薄膜を堆積する工程を含む。
【0019】
本発明の不揮発性抵抗変化メモリデバイスの製造方法は、シリコン酸化層を上面に有するシリコン基板を提供する工程と、該シリコン酸化層上に、白金およびイリジウムからなる金属の群から選択される金属によって第1金属層を形成する工程と、該第1金属層上に複数のペロブスカイト金属酸化層を約100nm〜300nmの厚さに堆積する工程を含み、各ペロブスカイト金属酸化層を堆積するごとに得られる構造体を、約5分〜12分間、約100℃〜250℃の温度の周囲雰囲気下でベーキングして、約400℃〜700℃の温度の酸素雰囲気下でアニーリングすることにより、ペロブスカイト金属酸化薄膜を形成する工程と、該ペロブスカイト金属酸化薄膜上に、白金およびイリジウムからなる金属の群から選択される金属によって第2金属層を堆積する工程と、該第2金属層を堆積する工程によって得られる構造体を約400℃〜700℃の温度の酸素雰囲気下で、約5分〜3時間アニーリングする工程と、前記第1金属層と第2金属層との間の抵抗を変化させる工程と、を含む。
【0020】
前記ベーキングにおける約100℃〜約250℃の温度が、順次段階的に増加するようになっており、前記構造体が、まず約120℃で1分間加熱され、次いで該構造体が約180℃で約1分間加熱され、次いで該構造体が約240℃で約1分間加熱される。
【0021】
前記ペロブスカイト金属酸化層を堆積する工程は、一般式M’xM’’(1−x)MyOzを有する薄膜を堆積する工程を含み、M’は、La、Ce、Bi、Pr、Nd、Pm、Sm、Y、Sc、Yb、Lu、Gdからなる群から選択される金属であり、M’’は、Mg、Ca、Sr、Ba、Pb、Zn、Cdからなる群から選択される金属であり、Mは、Mn、Ce、V、Fe、Co、Nb、Ta、Cr、Mo、W、Zr、Hf、Niからなる群から選択される金属であり、M’の組成割合xは、0〜1の範囲であり、Mの組成割合yは、0〜2の範囲であり、Oの組成割合zは、1〜7の範囲である。
【0022】
前記第1金属層と第2金属層との間の抵抗を変化させる工程において、該第1金属層と第2金属層との間に、抵抗変化生成パルスがパルス長さを変化させて印加される。
【0023】
前記第1金属層と第2金属層との間の抵抗を変化させる工程において、約1ボルト〜3ボルトの電圧を前記第1金属層と前記第2金属層との間に700nsecよりも長い時間にわたって印加することによって該抵抗が低下される。
【0024】
前記第1金属層と第2金属層との間の抵抗を変化させる工程において、約2ボルト〜5ボルトの電圧を前記第1金属層と前記第2金属層との間に1000nsecよりも短い時間にわたって印加することによって該デバイスの抵抗が増加される。
【0025】
前記シリコン酸化膜上に第1金属層を堆積する工程および前記ペロブスカイト金属酸化膜上に第2金属層を堆積する工程は、それぞれ、約100nm〜200nmの厚さを有する層をそれぞれ堆積する工程を含む。
【0026】
前記ペロブスカイト金属酸化薄膜を堆積する工程は、1層のアモルファスペロブスカイト金属酸化薄膜を堆積する工程を含む。
【0027】
また、本発明の不揮発性抵抗変化メモリデバイスの製造方法は、シリコン酸化層を上面に有するシリコン基板を提供する工程と、該シリコン酸化層上に白金およびイリジウムからなる金属の群から選択される金属によって第1金属層を形成する工程と、該第1金属層上に、複数のペロブスカイト金属酸化層を約100nm〜300nmの厚さに堆積して、ペロブスカイト金属酸化薄膜を形成する工程と、形成されたペロブスカイト金属酸化薄膜上に、白金およびイリジウムからなる金属の群から選択される金属によって第2金属層を堆積する工程と、該第2金属層を堆積する工程によって得られる積層構造体を約400℃〜700℃の温度の酸素雰囲気下で、約5分〜3時間アニーリングする工程と、前記第1金属層と第2金属層との間の抵抗を変化させる工程とを包含し、前記ペロブスカイト金属酸化薄膜を形成する工程は、各ペロブスカイト金属酸化層を堆積するごとに得られる各構造体を約5分〜12分間にわたって約100℃〜250℃の温度周囲雰囲気下でベーキングする工程と、約400℃〜700℃の酸素雰囲気下の温度でアニーリングする工程とを含み、該ベーキング工程の約100℃〜約250℃の温度は、該構造体をまず約120℃で1分間加熱する工程と、次いで該構造体を約180℃で約1分間加熱する工程と、次いで該構造体を約240℃で約1分間加熱する工程とによって、順次段階的に増加され、前記ペロブスカイト金属酸化薄膜を堆積する工程は、1層のアモルファスペロブスカイト金属酸化薄膜を堆積する工程を含み、前記ベーキング工程において、該アモルファスペロブスカイト金属酸化薄膜の一部が結晶性層に変化される。
【0028】
前記ペロブスカイト金属酸化層を堆積する工程は、一般式M’xM’’(1−x)MyOzを有する薄膜を堆積する工程を含み、M’は、La、Ce、Bi、Pr、Nd、Pm、Sm、Y、Sc、Yb、Lu、Gdからなる群から選択される金属であり、M’’は、Mg、Ca、Sr、Ba、Pb、Zn、Cdからなる群から選択される金属であり、Mは、Mn、Ce、V、Fe、Co、Nb、Ta、Cr、Mo、W、Zr、Hf、Niからなる群から選択される金属であり、M’の組成割合xは、0〜1の範囲であり、Mの組成割合yは、0〜2の範囲であり、Oの組成割合zは、1〜7の範囲である。
【0029】
前記第1金属層と第2金属層との間の抵抗を変化させる工程において、該第1金属層と第2金属層との間に、抵抗変化生成パルスがパルス長さを変化させて印加される。
【0030】
前記第1金属層と第2金属層との間の抵抗を変化させる工程において、前記第1金属層と前記第2金属層との間に約1ボルト〜3ボルトの電圧を700nsecよりも長い時間にわたって印加することによって該デバイスの抵抗が低下されるか、前記第1金属層と前記第2金属層との間に、約2ボルト〜5ボルトの電圧を1000nsecよりも短い時間にわたって印加することによって該デバイスの抵抗が増加される。
【0031】
前記シリコン酸化膜上に第1金属層を堆積する工程および前記ペロブスカイト金属酸化膜上に第2金属層を堆積する工程は、それぞれ、約100nm〜200nmの厚さを有する層を堆積する工程を含む。
【0032】
本発明の不揮発性抵抗変化メモリデバイスは、シリコン酸化層を有するシリコン基板と、該シリコン酸化層上に白金およびイリジウムからなる金属の群から選択される金属によって形成された第1金属層と、該第1金属層上に形成されたペロブスカイト金属酸化薄膜と、該ペロブスカイト金属酸化薄膜上に白金およびイリジウムからなる金属の群から選択される金属によって形成された第2金属層と、該第2金属層に接続されたメタライゼーション要素とを含む。
【0033】
前記ペロブスカイト金属酸化層は、一般式M’xM’’(1−x)MyOzを有する薄膜が堆積されて構成されており、M’は、La、Ce、Bi、Pr、Nd、Pm、Sm、Y、Sc、Yb、Lu、Gdからなる群から選択される金属であり、M’’は、Mg、Ca、Sr、Ba、Pb、Zn、Cdからなる群から選択される金属であり、Mは、Mn、Ce、V、Fe、Co、Nb、Ta、Cr、Mo、W、Zr、Hf、Niからなる群から選択される金属であり、M’の組成割合xは、0〜1の範囲であり、Mの組成割合yは、0〜2の範囲であり、Oの組成割合zは、1〜7の範囲である。
【0034】
前記第1金属層と第2金属層との間の抵抗が、該第1金属層と第2金属層との間に、抵抗変化生成パルスをパルス長さを変化させて印加することによって変化している。
【0035】
前記第1金属層と第2金属層との間の抵抗が、前記第1金属層と前記第2金属層との間に約1ボルト〜3ボルトの電圧を700nsecよりも長い時間にわたって印加することによって低下されている。
【0036】
前記第1金属層と第2金属層との間の抵抗が、前記第1金属層と前記第2金属層との間に約2ボルト〜5ボルトの電圧を1000nsecよりも短い時間にわたって印加することによって増加されている。
【0037】
前記第1金属層および前記第2金属層は、それぞれ、約100nm〜200nmの厚さを有する。
【0038】
前記ペロブスカイト金属酸化薄膜は、1層のアモルファスペロブスカイト金属酸化薄膜を有する。
【0039】
上記本発明の目的および要旨によって、本発明の性質が迅速に理解できる。以下の本発明の好適な実施形態の詳細な説明を図面と共に参照することによって、本発明をさらに完全に理解できる。
【0040】
【発明の実施の形態】
本発明の抵抗変化素子の製造方法は、PCMO金属酸化膜を基板上にスピンコーティングによって形成する工程を含む。PCMO薄膜は、多結晶性であり、電気パルスが印加されると大きな可逆抵抗変化を起こす。
【0041】
本発明方法におけるPCMO薄膜は、シリコン基板上に堆積された白金またはイリジウム層上にスピンコーティングによって堆積される。PCMO薄膜は、低温度アニーリング処理によって、基本的なアモルファスまたは多結晶構造とされる。抵抗変化は電気パルスを印加することによって達成され、抵抗変化の特性、すなわち、抵抗変化の増加または減少は、電気パルスの持続期間に依存する。抵抗変化の範囲は非常に大きく、400Ω程度〜250kΩ程度になる。
【0042】
本発明の不揮発性抵抗変化メモリデバイスの製造方法は、メモリ素子をアモルファスまたは微小粒PCMO薄膜の上に作製する工程を含む。PCMOの薄膜はアモルファス形態なので、あまり高温度の処理を必要とせず、抵抗変化素子の下部電極上に形成され得る。これは、当該技術分野の技術水準の集積回路プロセスと同様である。加えて、アモルファスPCMO材料は、全シリコンウェハ上か、またはナノスケールのパターン化領域中に均一に堆積され得る。これらの性質は、本発明の不揮発性抵抗変化メモリデバイスの製造方法が、非常に大規模なメモリチップおよび埋め込みメモリ集積の用途で有用となるためには必須である。
【0043】
図1は、不揮発性抵抗変化メモリデバイスにおけるメモリセルの一例を示す断面図である。このメモリセル10は、シリコン基板12を有している。シリコン基板12は、バルクシリコンまたはSIMOX基板であり、その上面に酸化膜を有する。シリコン基板12上には白金層14が堆積され、好適な実施形態においては、白金層14はパターン化されない。白金層14は、電子ビーム堆積または他の適切な堆積技術によって、約100nm〜200nmの厚さに堆積され、下部電極として機能する。
【0044】
白金層14の上に、複数のPCMO膜が、それぞれスピンコーティングされ所望の厚さのPCMO層16とされる。PCMO層の所望の厚さは、好適な実施形態において、約100nm〜300nmである。
【0045】
PCMO層を形成する1つのPCMO膜がスピンコーティングされた後、得られた積層構造体を、約5分〜20分間にわたってベーキング(baking)してアニーリングし、その後、次のPCMO膜のコーティング工程を行う。ベーキング工程の間は、周囲雰囲気の温度を約100℃〜約250℃に順次段階的に上昇させる。例えば、積層構造体を、まず約120℃で1分間加熱し、次いで約180℃で約1分間加熱し、次いで約240℃で約1分間加熱する。次いで、積層構造体は、残りの時間、約400℃〜700℃の温度の酸素雰囲気下でアニーリングされる。次いで、積層構造体は冷却され、次のPCMO膜がスピンコーティングによって形成される。
【0046】
通常、3つのPCMO層が堆積されるが、所望の厚さにするには2〜5層が必要である。最後の層をコーティングしてベーキングした後に、得られる積層構造のPCMO層が、約400℃〜700℃の低温度で約5分〜3時間にわたって、酸素雰囲気下でアニーリングされる。
【0047】
これらの低温度処理工程の後は、PCMO層はもはや単結晶ではない。図1に示すように、処理後のPCMO層16は、上部がアモルファス層16bになっており、下部層16a内にナノメーターサイズの結晶を含み得る。上部電極18は、白金で作製され、浅いマスクを介して堆積される。その結果、デバイスの上面にボタン状の白金ドットが形成される。上部電極18の層は、電子ビーム堆積または他の適切な堆積方法によって、約100nm〜200nmの厚さに堆積される。白金ドットによって形成される上部電極18、PCMO層16および下部の白金層14は、PCMO抵抗変化素子を形成する。
【0048】
本発明の不揮発性抵抗変化メモリデバイスであるR−RAMデバイスは、種々の形態の集積回路において使用されるか、または他のデバイスに組み込まれる。基板は、通常の絶縁およびメタライゼーション工程によって完成される。
【0049】
多くの金属酸化組成物が、本発明の方法による本発明のメモリデバイスを作製するために使用され得る。R−RAMデバイスとされる金属酸化組成物は、一般式M’xM’’(1−x)MyOzを有する。
【0050】
ここで、M’は、La、Ce、Bi、Pr、Nd、Pm、Sm、Y、Sc、Yb、Lu、Gdからなる群から選択される金属である。
【0051】
M’’は、Mg、Ca、Sr、Ba、Pb、Zn、Cdからなる群から選択される金属である。
【0052】
Mは、Mn、Ce、V、Fe、Co、Nb、Ta、Cr、Mo、W、Zr、Hf、Niからなる群から選択される金属である。
【0053】
M’の組成割合xは、0〜1の範囲である。
【0054】
Mの組成割合yは、0〜2の範囲である。
【0055】
Oの組成割合zは、1〜7の範囲である。
【0056】
金属酸化薄膜は、金属酸化スパッタリング、スピンコーティング、MOCVD等のいくつかの従来の方法のいずれかを使用して作製され得るが、スピンコーティングが好ましい方法である。電流および抵抗を測定するために、0.1Vの電圧を上部電極である白金層18と下部電極である白金層14との間に印加する。抵抗(R)は、電圧(V)÷電流(I)として定義される(すなわち、R=V/I)。
【0057】
図2および3において例示するデータは、本発明方法にしたがって作製されたR−RAMデバイスから得られたものである。詳細には、PCMO薄膜が、スピンコーティング工程によって、パターン化されていない白金層14を有するシリコン基板上に堆積される。このPCMO薄膜の厚さは、SEMによって確認したところ、約250nmであった。このPCMO薄膜の組成は、Pr0.7Ca0.3MnO3である。
【0058】
R−RAMデバイスには、上部電極である白金層18に対する配線であるメタライゼーション要素が設けられる。
【0059】
抵抗は、HP−4145B半導体分析器で測定された。電気パルスはパルス発生器から生成された。
【0060】
図2および3において示すように、持続期間が短く(例えば、15nsec〜1000nsec)、電圧が約2〜5ボルト(好ましくは、3ボルト)の電気パルスで抵抗は増加し、持続期間が長く(例えば、700nsec〜1000nsec)、電圧が約1〜3ボルト(好ましくは、2ボルト)の電気パルスで抵抗は減少する。パルスの長さおよび電圧は、PCMO薄膜の膜厚に依存する。測定された最も低い抵抗は約400Ωであり、測定された最も高い抵抗は約250kΩであった。抵抗は、パルス持続期間が約3nsec〜700nsecの範囲にある場合に増加し、パルス持続期間が約700nsec〜1secの範囲にある場合に低下する。
【0061】
図4は、各パルスが印加された後の図1のメモリデバイスの抵抗を例示する。y軸はメモリセルの抵抗であり、x軸は測定回数である。パルスの振幅が図4に示される。まず、パルス幅1msecのパルスが印加される。抵抗変化素子の抵抗は200オームである。次に、一連の10個の狭いパルス(5nsec〜20nsec)が印加される。抵抗変化素子の抵抗は、一例のパルスの後で測定および記録される。抵抗変化素子の抵抗は、狭いパルスの数が増すにつれて増加する。最後に、抵抗は約200kオームで飽和状態となっている。より長いパルスを印加すると、抵抗変化素子の抵抗は約200オームに下降する。抵抗変化素子の抵抗は、さらに短いパルスを印加すると再度増加した。このように、抵抗変化素子は、短い持続期間の電気パルスを使用してプログラムされ得る。同じ振幅の広い幅のパルスを使用して、メモリデバイスをリセットし得る。狭いパルスの数は、メモリセルの抵抗変化素子を制御し得る。メモリセルはまた、多ビットメモリセルとして使用され得る。
【0062】
特に興味深いのは、抵抗が、短いパルスの後でも広いパルスの後と同様に増加することである。パルス印加による抵抗増加は、パルスの極性に依存しない。すなわち、正の狭いパルスが印加されるか、または負の狭いパルスが印加されるかにかかわらず、メモリデバイスにおける抵抗変化素子の抵抗は、抵抗変化素子がその高抵抗状態に達するまで、印加されるパルス数とともに増加する。広いパルス幅のリセットプロセスについても同様である。正の広いパルスまたは負の広いパルスのいずれを使用しても、メモリデバイスにおける抵抗可変素子をその低い抵抗状態にリセットし得る。この特徴によって、メモリデバイスは、単一極性パルスを使用してリセットおよびプログラムできる。両極性の電源は必要でない。
【0063】
【発明の効果】
このように、アモルファスPCMOを用いて作製された不揮発性抵抗変化メモリデバイスが開示されている。アモルファスPCMOは、低温度で堆積され得る。アモルファスPCMOの熱使用量は、当該技術分野の技術水準のULSI集積回路製造工程に適合可能であり、また、この場合の電極材料も、当該技術分野の技術水準の工程で通常使用される。本発明のメモリデバイスは、同じ極性の電気パルスを使用してメモリセルをプログラミングおよびリセットし、パルス持続期間およびパルス数だけを変化させる。したがって、アモルファスPCMOを有する本発明のメモリデバイスは、超大規模メモリチップ作製と同様に、埋め込みメモリデバイスに適切に使用される。また、本発明の方法および本発明のデバイスは、巨大磁気抵抗器および高温超伝導(HTSC)材料に利用可能である。
【0064】
このように、電気パルスによって誘導される可逆な抵抗変化のための方法および本発明の方法を含むメモリデバイスが開示されている。本発明のさらなる変更および改変が添付の特許請求の範囲によって定義されるような本発明の範囲内でなされ得ることが理解される。
【図面の簡単な説明】
【図1】本発明の製造方法にしたがって構築されるメモリデバイスを例示する断面図である。
【図2】5nsecパルスについての抵抗−パルス持続期間のグラフである。
【図3】12nsecパルスについての抵抗−パルス持続期間のグラフである。
【図4】抵抗−パルス測定回数のグラフである。
【符号の説明】
10 メモリセル
12 シリコン基板
14 白金層
16 PCMO層
16a 下部層
16b アモルファス層
18 上部電極
【発明の属する技術分野】
本発明は、電気パルスを印加することによって可逆的な抵抗変化を誘導する方法を用いた抵抗変化素子の製造方法および不揮発性抵抗変化メモリデバイスの製造方法に関する。ここで、抵抗変化の特性、すなわち、抵抗の増加または減少は、パルスの持続時間によって決定される。また、本発明は、この可逆的な抵抗変化を誘導する方法を用いて製造された不揮発性抵抗変化メモリデバイスに関する。
【0002】
【従来の技術】
Pr0.3Ca0.7MnO3(PCMO)等のペロブスカイト金属酸化薄膜は、電気パルスが印加されると可逆的な抵抗変化を起こす。PCMO薄膜の成長は、パルスレーザアブレーション(PLA)方法を用いたエピタキシャルYBa2Cu3O7(YBCO)基板および部分エピタキシャルPt基板の両方が使用される(Liuら、Electric−pulse−induced reversible resistance change effect in magnetroresistive films, Applied PhyicsLetters、76、2749、2000(非特許文献1);およびLiuら、米国特許第6,204,139号、2001年3月特許査定、題名:「Method of switching the properties ofpervoskite materials used in thin film resistors」(非特許文献2)を参照)。PCMO薄膜のエピタキシャル特性は、X線回折(XRD)極座標図で確認することができる。
【0003】
米国特許第6,204,139号(非特許文献2)は、室温でPCMO薄膜に電気パルスを印加した場合に抵抗変化が生じることを記載する。PCMO薄膜は、パルスレーザ堆積(PLD)によって、エピタキシャルYBa2Cu3O7(YBCO)基板および部分エピタキシャルPt基板の両方の上にそれぞれ堆積される。抵抗変化の特性(すなわち、抵抗の増加または減少)は、電気パルスの極性によって決定される。
【0004】
上記Liuらの非特許文献2に記載されるように、LaAlO3上のYBCO上にPCMOをエピタキシャル成長させることにより、室温で動作可能であって、抵抗が電気的にプログラム可能な不揮発性メモリデバイスを作製することができる。このタイプのメモリデバイスは、逆位相の短電気パルスが印加されることによって可逆にプログラムされ得る。メモリセルは、単ビットまたは多ビット情報のいずれも生成できる。
【0005】
しかし、PCMOを結晶構造とする必要があるために、YBCO等の特定の材料の下部電極上にてPCMOを成長させる必要がある。このことは、当該技術分野の技術水準にあるシリコン集積回路技術に適合しない。しかも、その場合の成長(または結晶化)温度が比較的高いので(例えば、>700℃)、デバイスを当該技術分野の技術水準の集積回路に組み込むのは非常に困難である。加えて、回路領域全体を単粒PCMOを用いて覆うことができないという問題もある。単粒PCMO結晶上に作製されたメモリセルの性質は同一ではなく、また、粒界領域を覆う多粒PCMO結晶上に作製されたメモリの性質も同一ではないために、回路歩留まりおよびメモリ性能に問題が生じるおそれがある。
【0006】
【非特許文献1】
Liuら、Electric−pulse−induced reversible resistance change effect in magnetroresistive films, Applied PhyicsLetters、76、2749、2000
【非特許文献2】
米国特許第6,204,139号
【0007】
【発明が解決しようとする課題】
本発明の目的は、単極性パルスを用いて不揮発性メモリデバイスであるR−RAMにおいて抵抗を変化させる方法を提供することにある。
【0008】
本発明の別の目的は、抵抗変化を生成するパルス長を変化させることによって不揮発性メモリデバイスであるR−RAMデバイスにおいて抵抗を変化させる方法を提供することにある。
【0009】
本発明のさらに別の目的は、金属層の上にPCMO層を作製する工程を含む不揮発性メモリデバイスであるR−RAMデバイスを提供することにある。
【0010】
【課題を解決するための手段】
本発明の抵抗変化素子の製造方法は、シリコン基板を準備する工程と、該基板上にシリコン酸化層を形成する工程と、該シリコン酸化層上に、白金およびイリジウムからなる金属の群から選択される金属によって第1金属層を形成する工程と、該第1金属層上にペロブスカイト金属酸化薄膜を形成する工程と、該ペロブスカイト金属酸化薄膜上に、白金およびイリジウムからなる金属の群から選択される金属によって第2金属層を堆積する工程と、該第2金属層を堆積する工程によって得られる積層構造体を約400℃〜700℃の温度で、約5分〜3時間アニーリングする工程と、前記第1金属層と第2金属層との間の抵抗を変化させる工程と、を含む。
【0011】
前記ペロブスカイト金属酸化薄膜を形成する工程は、複数のペロブスカイト金属酸化層を、約100nm〜300nmの厚さに堆積する工程を含み、各ペロブスカイト金属酸化層を堆積するごとに得られる構造体が、約5分〜12分間にわたって約100℃〜250℃の温度の周囲雰囲気下でベーキングされた後に、約400℃〜700℃の温度の酸素雰囲気下でアニーリングされる。
【0012】
前記ベーキングの約100℃〜約250℃の温度が、順次段階的に増加されるようになっており、前記構造体がまず約120℃で1分間加熱され、次いで該構造体が約180℃で約1分間加熱され、次いで該構造体が約240℃で約1分間加熱される。
【0013】
前記ペロブスカイト金属酸化層を形成する工程は、一般式M’xM’’(1−x)MyOzを有する薄膜を堆積する工程を含み、M’は、La、Ce、Bi、Pr、Nd、Pm、Sm、Y、Sc、Yb、Lu、Gdからなる群から選択される金属であり、M’’は、Mg、Ca、Sr、Ba、Pb、Zn、Cdからなる群から選択される金属であり、Mは、Mn、Ce、V、Fe、Co、Nb、Ta、Cr、Mo、W、Zr、Hf、Niからなる群から選択される金属であり、M’の組成割合xは、0〜1の範囲であり、Mの組成割合yは、0〜2の範囲であり、Oの組成割合zは、1〜7の範囲である。
【0014】
前記第1金属層と第2金属層との間の抵抗を変化させる工程において、該第1金属層と第2金属層との間に、抵抗変化生成パルスがパルス長さを変化させて印加される。
【0015】
前記第1金属層と第2金属層との間の抵抗を変化させる工程において、前記第1金属層と前記第2金属層との間に約1ボルト〜3ボルトの電圧を700nsecよりも長い時間にわたって印加することによって該抵抗が低下される。
【0016】
前記第1金属層と第2金属層との間の抵抗を変化させる工程において、前記第1金属層と前記第2金属層との間に約2ボルト〜5ボルトの電圧を1000nsecよりも短い時間にわたって印加することによって該抵抗が増加される。
【0017】
前記シリコン酸化膜上に第1金属層を堆積する工程および前記ペロブスカイト金属酸化薄膜上に第2金属層を堆積する工程は、それぞれ、約100nm〜200nmの厚さを有する層を堆積する工程を含む。
【0018】
前記ペロブスカイト金属酸化薄膜を堆積する工程は、1層のアモルファスペロブスカイト金属酸化薄膜を堆積する工程を含む。
【0019】
本発明の不揮発性抵抗変化メモリデバイスの製造方法は、シリコン酸化層を上面に有するシリコン基板を提供する工程と、該シリコン酸化層上に、白金およびイリジウムからなる金属の群から選択される金属によって第1金属層を形成する工程と、該第1金属層上に複数のペロブスカイト金属酸化層を約100nm〜300nmの厚さに堆積する工程を含み、各ペロブスカイト金属酸化層を堆積するごとに得られる構造体を、約5分〜12分間、約100℃〜250℃の温度の周囲雰囲気下でベーキングして、約400℃〜700℃の温度の酸素雰囲気下でアニーリングすることにより、ペロブスカイト金属酸化薄膜を形成する工程と、該ペロブスカイト金属酸化薄膜上に、白金およびイリジウムからなる金属の群から選択される金属によって第2金属層を堆積する工程と、該第2金属層を堆積する工程によって得られる構造体を約400℃〜700℃の温度の酸素雰囲気下で、約5分〜3時間アニーリングする工程と、前記第1金属層と第2金属層との間の抵抗を変化させる工程と、を含む。
【0020】
前記ベーキングにおける約100℃〜約250℃の温度が、順次段階的に増加するようになっており、前記構造体が、まず約120℃で1分間加熱され、次いで該構造体が約180℃で約1分間加熱され、次いで該構造体が約240℃で約1分間加熱される。
【0021】
前記ペロブスカイト金属酸化層を堆積する工程は、一般式M’xM’’(1−x)MyOzを有する薄膜を堆積する工程を含み、M’は、La、Ce、Bi、Pr、Nd、Pm、Sm、Y、Sc、Yb、Lu、Gdからなる群から選択される金属であり、M’’は、Mg、Ca、Sr、Ba、Pb、Zn、Cdからなる群から選択される金属であり、Mは、Mn、Ce、V、Fe、Co、Nb、Ta、Cr、Mo、W、Zr、Hf、Niからなる群から選択される金属であり、M’の組成割合xは、0〜1の範囲であり、Mの組成割合yは、0〜2の範囲であり、Oの組成割合zは、1〜7の範囲である。
【0022】
前記第1金属層と第2金属層との間の抵抗を変化させる工程において、該第1金属層と第2金属層との間に、抵抗変化生成パルスがパルス長さを変化させて印加される。
【0023】
前記第1金属層と第2金属層との間の抵抗を変化させる工程において、約1ボルト〜3ボルトの電圧を前記第1金属層と前記第2金属層との間に700nsecよりも長い時間にわたって印加することによって該抵抗が低下される。
【0024】
前記第1金属層と第2金属層との間の抵抗を変化させる工程において、約2ボルト〜5ボルトの電圧を前記第1金属層と前記第2金属層との間に1000nsecよりも短い時間にわたって印加することによって該デバイスの抵抗が増加される。
【0025】
前記シリコン酸化膜上に第1金属層を堆積する工程および前記ペロブスカイト金属酸化膜上に第2金属層を堆積する工程は、それぞれ、約100nm〜200nmの厚さを有する層をそれぞれ堆積する工程を含む。
【0026】
前記ペロブスカイト金属酸化薄膜を堆積する工程は、1層のアモルファスペロブスカイト金属酸化薄膜を堆積する工程を含む。
【0027】
また、本発明の不揮発性抵抗変化メモリデバイスの製造方法は、シリコン酸化層を上面に有するシリコン基板を提供する工程と、該シリコン酸化層上に白金およびイリジウムからなる金属の群から選択される金属によって第1金属層を形成する工程と、該第1金属層上に、複数のペロブスカイト金属酸化層を約100nm〜300nmの厚さに堆積して、ペロブスカイト金属酸化薄膜を形成する工程と、形成されたペロブスカイト金属酸化薄膜上に、白金およびイリジウムからなる金属の群から選択される金属によって第2金属層を堆積する工程と、該第2金属層を堆積する工程によって得られる積層構造体を約400℃〜700℃の温度の酸素雰囲気下で、約5分〜3時間アニーリングする工程と、前記第1金属層と第2金属層との間の抵抗を変化させる工程とを包含し、前記ペロブスカイト金属酸化薄膜を形成する工程は、各ペロブスカイト金属酸化層を堆積するごとに得られる各構造体を約5分〜12分間にわたって約100℃〜250℃の温度周囲雰囲気下でベーキングする工程と、約400℃〜700℃の酸素雰囲気下の温度でアニーリングする工程とを含み、該ベーキング工程の約100℃〜約250℃の温度は、該構造体をまず約120℃で1分間加熱する工程と、次いで該構造体を約180℃で約1分間加熱する工程と、次いで該構造体を約240℃で約1分間加熱する工程とによって、順次段階的に増加され、前記ペロブスカイト金属酸化薄膜を堆積する工程は、1層のアモルファスペロブスカイト金属酸化薄膜を堆積する工程を含み、前記ベーキング工程において、該アモルファスペロブスカイト金属酸化薄膜の一部が結晶性層に変化される。
【0028】
前記ペロブスカイト金属酸化層を堆積する工程は、一般式M’xM’’(1−x)MyOzを有する薄膜を堆積する工程を含み、M’は、La、Ce、Bi、Pr、Nd、Pm、Sm、Y、Sc、Yb、Lu、Gdからなる群から選択される金属であり、M’’は、Mg、Ca、Sr、Ba、Pb、Zn、Cdからなる群から選択される金属であり、Mは、Mn、Ce、V、Fe、Co、Nb、Ta、Cr、Mo、W、Zr、Hf、Niからなる群から選択される金属であり、M’の組成割合xは、0〜1の範囲であり、Mの組成割合yは、0〜2の範囲であり、Oの組成割合zは、1〜7の範囲である。
【0029】
前記第1金属層と第2金属層との間の抵抗を変化させる工程において、該第1金属層と第2金属層との間に、抵抗変化生成パルスがパルス長さを変化させて印加される。
【0030】
前記第1金属層と第2金属層との間の抵抗を変化させる工程において、前記第1金属層と前記第2金属層との間に約1ボルト〜3ボルトの電圧を700nsecよりも長い時間にわたって印加することによって該デバイスの抵抗が低下されるか、前記第1金属層と前記第2金属層との間に、約2ボルト〜5ボルトの電圧を1000nsecよりも短い時間にわたって印加することによって該デバイスの抵抗が増加される。
【0031】
前記シリコン酸化膜上に第1金属層を堆積する工程および前記ペロブスカイト金属酸化膜上に第2金属層を堆積する工程は、それぞれ、約100nm〜200nmの厚さを有する層を堆積する工程を含む。
【0032】
本発明の不揮発性抵抗変化メモリデバイスは、シリコン酸化層を有するシリコン基板と、該シリコン酸化層上に白金およびイリジウムからなる金属の群から選択される金属によって形成された第1金属層と、該第1金属層上に形成されたペロブスカイト金属酸化薄膜と、該ペロブスカイト金属酸化薄膜上に白金およびイリジウムからなる金属の群から選択される金属によって形成された第2金属層と、該第2金属層に接続されたメタライゼーション要素とを含む。
【0033】
前記ペロブスカイト金属酸化層は、一般式M’xM’’(1−x)MyOzを有する薄膜が堆積されて構成されており、M’は、La、Ce、Bi、Pr、Nd、Pm、Sm、Y、Sc、Yb、Lu、Gdからなる群から選択される金属であり、M’’は、Mg、Ca、Sr、Ba、Pb、Zn、Cdからなる群から選択される金属であり、Mは、Mn、Ce、V、Fe、Co、Nb、Ta、Cr、Mo、W、Zr、Hf、Niからなる群から選択される金属であり、M’の組成割合xは、0〜1の範囲であり、Mの組成割合yは、0〜2の範囲であり、Oの組成割合zは、1〜7の範囲である。
【0034】
前記第1金属層と第2金属層との間の抵抗が、該第1金属層と第2金属層との間に、抵抗変化生成パルスをパルス長さを変化させて印加することによって変化している。
【0035】
前記第1金属層と第2金属層との間の抵抗が、前記第1金属層と前記第2金属層との間に約1ボルト〜3ボルトの電圧を700nsecよりも長い時間にわたって印加することによって低下されている。
【0036】
前記第1金属層と第2金属層との間の抵抗が、前記第1金属層と前記第2金属層との間に約2ボルト〜5ボルトの電圧を1000nsecよりも短い時間にわたって印加することによって増加されている。
【0037】
前記第1金属層および前記第2金属層は、それぞれ、約100nm〜200nmの厚さを有する。
【0038】
前記ペロブスカイト金属酸化薄膜は、1層のアモルファスペロブスカイト金属酸化薄膜を有する。
【0039】
上記本発明の目的および要旨によって、本発明の性質が迅速に理解できる。以下の本発明の好適な実施形態の詳細な説明を図面と共に参照することによって、本発明をさらに完全に理解できる。
【0040】
【発明の実施の形態】
本発明の抵抗変化素子の製造方法は、PCMO金属酸化膜を基板上にスピンコーティングによって形成する工程を含む。PCMO薄膜は、多結晶性であり、電気パルスが印加されると大きな可逆抵抗変化を起こす。
【0041】
本発明方法におけるPCMO薄膜は、シリコン基板上に堆積された白金またはイリジウム層上にスピンコーティングによって堆積される。PCMO薄膜は、低温度アニーリング処理によって、基本的なアモルファスまたは多結晶構造とされる。抵抗変化は電気パルスを印加することによって達成され、抵抗変化の特性、すなわち、抵抗変化の増加または減少は、電気パルスの持続期間に依存する。抵抗変化の範囲は非常に大きく、400Ω程度〜250kΩ程度になる。
【0042】
本発明の不揮発性抵抗変化メモリデバイスの製造方法は、メモリ素子をアモルファスまたは微小粒PCMO薄膜の上に作製する工程を含む。PCMOの薄膜はアモルファス形態なので、あまり高温度の処理を必要とせず、抵抗変化素子の下部電極上に形成され得る。これは、当該技術分野の技術水準の集積回路プロセスと同様である。加えて、アモルファスPCMO材料は、全シリコンウェハ上か、またはナノスケールのパターン化領域中に均一に堆積され得る。これらの性質は、本発明の不揮発性抵抗変化メモリデバイスの製造方法が、非常に大規模なメモリチップおよび埋め込みメモリ集積の用途で有用となるためには必須である。
【0043】
図1は、不揮発性抵抗変化メモリデバイスにおけるメモリセルの一例を示す断面図である。このメモリセル10は、シリコン基板12を有している。シリコン基板12は、バルクシリコンまたはSIMOX基板であり、その上面に酸化膜を有する。シリコン基板12上には白金層14が堆積され、好適な実施形態においては、白金層14はパターン化されない。白金層14は、電子ビーム堆積または他の適切な堆積技術によって、約100nm〜200nmの厚さに堆積され、下部電極として機能する。
【0044】
白金層14の上に、複数のPCMO膜が、それぞれスピンコーティングされ所望の厚さのPCMO層16とされる。PCMO層の所望の厚さは、好適な実施形態において、約100nm〜300nmである。
【0045】
PCMO層を形成する1つのPCMO膜がスピンコーティングされた後、得られた積層構造体を、約5分〜20分間にわたってベーキング(baking)してアニーリングし、その後、次のPCMO膜のコーティング工程を行う。ベーキング工程の間は、周囲雰囲気の温度を約100℃〜約250℃に順次段階的に上昇させる。例えば、積層構造体を、まず約120℃で1分間加熱し、次いで約180℃で約1分間加熱し、次いで約240℃で約1分間加熱する。次いで、積層構造体は、残りの時間、約400℃〜700℃の温度の酸素雰囲気下でアニーリングされる。次いで、積層構造体は冷却され、次のPCMO膜がスピンコーティングによって形成される。
【0046】
通常、3つのPCMO層が堆積されるが、所望の厚さにするには2〜5層が必要である。最後の層をコーティングしてベーキングした後に、得られる積層構造のPCMO層が、約400℃〜700℃の低温度で約5分〜3時間にわたって、酸素雰囲気下でアニーリングされる。
【0047】
これらの低温度処理工程の後は、PCMO層はもはや単結晶ではない。図1に示すように、処理後のPCMO層16は、上部がアモルファス層16bになっており、下部層16a内にナノメーターサイズの結晶を含み得る。上部電極18は、白金で作製され、浅いマスクを介して堆積される。その結果、デバイスの上面にボタン状の白金ドットが形成される。上部電極18の層は、電子ビーム堆積または他の適切な堆積方法によって、約100nm〜200nmの厚さに堆積される。白金ドットによって形成される上部電極18、PCMO層16および下部の白金層14は、PCMO抵抗変化素子を形成する。
【0048】
本発明の不揮発性抵抗変化メモリデバイスであるR−RAMデバイスは、種々の形態の集積回路において使用されるか、または他のデバイスに組み込まれる。基板は、通常の絶縁およびメタライゼーション工程によって完成される。
【0049】
多くの金属酸化組成物が、本発明の方法による本発明のメモリデバイスを作製するために使用され得る。R−RAMデバイスとされる金属酸化組成物は、一般式M’xM’’(1−x)MyOzを有する。
【0050】
ここで、M’は、La、Ce、Bi、Pr、Nd、Pm、Sm、Y、Sc、Yb、Lu、Gdからなる群から選択される金属である。
【0051】
M’’は、Mg、Ca、Sr、Ba、Pb、Zn、Cdからなる群から選択される金属である。
【0052】
Mは、Mn、Ce、V、Fe、Co、Nb、Ta、Cr、Mo、W、Zr、Hf、Niからなる群から選択される金属である。
【0053】
M’の組成割合xは、0〜1の範囲である。
【0054】
Mの組成割合yは、0〜2の範囲である。
【0055】
Oの組成割合zは、1〜7の範囲である。
【0056】
金属酸化薄膜は、金属酸化スパッタリング、スピンコーティング、MOCVD等のいくつかの従来の方法のいずれかを使用して作製され得るが、スピンコーティングが好ましい方法である。電流および抵抗を測定するために、0.1Vの電圧を上部電極である白金層18と下部電極である白金層14との間に印加する。抵抗(R)は、電圧(V)÷電流(I)として定義される(すなわち、R=V/I)。
【0057】
図2および3において例示するデータは、本発明方法にしたがって作製されたR−RAMデバイスから得られたものである。詳細には、PCMO薄膜が、スピンコーティング工程によって、パターン化されていない白金層14を有するシリコン基板上に堆積される。このPCMO薄膜の厚さは、SEMによって確認したところ、約250nmであった。このPCMO薄膜の組成は、Pr0.7Ca0.3MnO3である。
【0058】
R−RAMデバイスには、上部電極である白金層18に対する配線であるメタライゼーション要素が設けられる。
【0059】
抵抗は、HP−4145B半導体分析器で測定された。電気パルスはパルス発生器から生成された。
【0060】
図2および3において示すように、持続期間が短く(例えば、15nsec〜1000nsec)、電圧が約2〜5ボルト(好ましくは、3ボルト)の電気パルスで抵抗は増加し、持続期間が長く(例えば、700nsec〜1000nsec)、電圧が約1〜3ボルト(好ましくは、2ボルト)の電気パルスで抵抗は減少する。パルスの長さおよび電圧は、PCMO薄膜の膜厚に依存する。測定された最も低い抵抗は約400Ωであり、測定された最も高い抵抗は約250kΩであった。抵抗は、パルス持続期間が約3nsec〜700nsecの範囲にある場合に増加し、パルス持続期間が約700nsec〜1secの範囲にある場合に低下する。
【0061】
図4は、各パルスが印加された後の図1のメモリデバイスの抵抗を例示する。y軸はメモリセルの抵抗であり、x軸は測定回数である。パルスの振幅が図4に示される。まず、パルス幅1msecのパルスが印加される。抵抗変化素子の抵抗は200オームである。次に、一連の10個の狭いパルス(5nsec〜20nsec)が印加される。抵抗変化素子の抵抗は、一例のパルスの後で測定および記録される。抵抗変化素子の抵抗は、狭いパルスの数が増すにつれて増加する。最後に、抵抗は約200kオームで飽和状態となっている。より長いパルスを印加すると、抵抗変化素子の抵抗は約200オームに下降する。抵抗変化素子の抵抗は、さらに短いパルスを印加すると再度増加した。このように、抵抗変化素子は、短い持続期間の電気パルスを使用してプログラムされ得る。同じ振幅の広い幅のパルスを使用して、メモリデバイスをリセットし得る。狭いパルスの数は、メモリセルの抵抗変化素子を制御し得る。メモリセルはまた、多ビットメモリセルとして使用され得る。
【0062】
特に興味深いのは、抵抗が、短いパルスの後でも広いパルスの後と同様に増加することである。パルス印加による抵抗増加は、パルスの極性に依存しない。すなわち、正の狭いパルスが印加されるか、または負の狭いパルスが印加されるかにかかわらず、メモリデバイスにおける抵抗変化素子の抵抗は、抵抗変化素子がその高抵抗状態に達するまで、印加されるパルス数とともに増加する。広いパルス幅のリセットプロセスについても同様である。正の広いパルスまたは負の広いパルスのいずれを使用しても、メモリデバイスにおける抵抗可変素子をその低い抵抗状態にリセットし得る。この特徴によって、メモリデバイスは、単一極性パルスを使用してリセットおよびプログラムできる。両極性の電源は必要でない。
【0063】
【発明の効果】
このように、アモルファスPCMOを用いて作製された不揮発性抵抗変化メモリデバイスが開示されている。アモルファスPCMOは、低温度で堆積され得る。アモルファスPCMOの熱使用量は、当該技術分野の技術水準のULSI集積回路製造工程に適合可能であり、また、この場合の電極材料も、当該技術分野の技術水準の工程で通常使用される。本発明のメモリデバイスは、同じ極性の電気パルスを使用してメモリセルをプログラミングおよびリセットし、パルス持続期間およびパルス数だけを変化させる。したがって、アモルファスPCMOを有する本発明のメモリデバイスは、超大規模メモリチップ作製と同様に、埋め込みメモリデバイスに適切に使用される。また、本発明の方法および本発明のデバイスは、巨大磁気抵抗器および高温超伝導(HTSC)材料に利用可能である。
【0064】
このように、電気パルスによって誘導される可逆な抵抗変化のための方法および本発明の方法を含むメモリデバイスが開示されている。本発明のさらなる変更および改変が添付の特許請求の範囲によって定義されるような本発明の範囲内でなされ得ることが理解される。
【図面の簡単な説明】
【図1】本発明の製造方法にしたがって構築されるメモリデバイスを例示する断面図である。
【図2】5nsecパルスについての抵抗−パルス持続期間のグラフである。
【図3】12nsecパルスについての抵抗−パルス持続期間のグラフである。
【図4】抵抗−パルス測定回数のグラフである。
【符号の説明】
10 メモリセル
12 シリコン基板
14 白金層
16 PCMO層
16a 下部層
16b アモルファス層
18 上部電極
Claims (29)
- シリコン基板を準備する工程と、
該基板上にシリコン酸化層を形成する工程と、
該シリコン酸化層上に、白金およびイリジウムからなる金属の群から選択される金属によって第1金属層を形成する工程と、
該第1金属層上にペロブスカイト金属酸化薄膜を形成する工程と、
該ペロブスカイト金属酸化薄膜上に、白金およびイリジウムからなる金属の群から選択される金属によって第2金属層を堆積する工程と、
該第2金属層を堆積する工程によって得られる積層構造体を約400℃〜700℃の温度で、約5分〜3時間アニーリングする工程と、
前記第1金属層と第2金属層との間の抵抗を変化させる工程と、
を含む抵抗変化素子の製造方法。 - 前記ペロブスカイト金属酸化薄膜を形成する工程は、複数のペロブスカイト金属酸化層を、約100nm〜300nmの厚さに堆積する工程を含み、各ペロブスカイト金属酸化層を堆積するごとに得られる構造体が、約5分〜12分間にわたって約100℃〜250℃の温度の周囲雰囲気下でベーキングされた後に、約400℃〜700℃の温度の酸素雰囲気下でアニーリングされる、請求項1に記載の抵抗変化素子の製造方法。
- 前記ベーキングの約100℃〜約250℃の温度が、順次段階的に増加されるようになっており、前記構造体がまず約120℃で1分間加熱され、次いで該構造体が約180℃で約1分間加熱され、次いで該構造体が約240℃で約1分間加熱される、請求項2に記載の抵抗変化素子の製造方法。
- 前記ペロブスカイト金属酸化層を形成する工程は、一般式M’xM’’(1−x)MyOzを有する薄膜を堆積する工程を含み、
M’は、La、Ce、Bi、Pr、Nd、Pm、Sm、Y、Sc、Yb、Lu、Gdからなる群から選択される金属であり、
M’’は、Mg、Ca、Sr、Ba、Pb、Zn、Cdからなる群から選択される金属であり、
Mは、Mn、Ce、V、Fe、Co、Nb、Ta、Cr、Mo、W、Zr、Hf、Niからなる群から選択される金属であり、
M’の組成割合xは、0〜1の範囲であり、
Mの組成割合yは、0〜2の範囲であり、
Oの組成割合zは、1〜7の範囲である、請求項1に記載の抵抗変化素子の製造方法。 - 前記第1金属層と第2金属層との間の抵抗を変化させる工程において、該第1金属層と第2金属層との間に、抵抗変化生成パルスがパルス長さを変化させて印加される、請求項1に記載の抵抗変化素子の製造方法。
- 前記第1金属層と第2金属層との間の抵抗を変化させる工程において、前記第1金属層と前記第2金属層との間に約1ボルト〜3ボルトの電圧を700nsecよりも長い時間にわたって印加することによって該抵抗が低下される、請求項5に記載の抵抗変化素子の製造方法。
- 前記第1金属層と第2金属層との間の抵抗を変化させる工程において、前記第1金属層と前記第2金属層との間に約2ボルト〜5ボルトの電圧を1000nsecよりも短い時間にわたって印加することによって該抵抗が増加される、請求項5に記載の抵抗変化素子の製造方法。
- 前記シリコン酸化膜上に第1金属層を堆積する工程および前記ペロブスカイト金属酸化薄膜上に第2金属層を堆積する工程は、それぞれ、約100nm〜200nmの厚さを有する層を堆積する工程を含む、請求項1に記載の抵抗変化素子の製造方法。
- 前記ペロブスカイト金属酸化薄膜を堆積する工程は、1層のアモルファスペロブスカイト金属酸化薄膜を堆積する工程を含む、請求項1に記載の抵抗変化素子の製造方法。
- シリコン酸化層を上面に有するシリコン基板を提供する工程と、
該シリコン酸化層上に、白金およびイリジウムからなる金属の群から選択される金属によって第1金属層を形成する工程と、
該第1金属層上に複数のペロブスカイト金属酸化層を約100nm〜300nmの厚さに堆積する工程を含み、各ペロブスカイト金属酸化層を堆積するごとに得られる構造体を、約5分〜12分間、約100℃〜250℃の温度の周囲雰囲気下でベーキングして、約400℃〜700℃の温度の酸素雰囲気下でアニーリングすることにより、ペロブスカイト金属酸化薄膜を形成する工程と、
該ペロブスカイト金属酸化薄膜上に、白金およびイリジウムからなる金属の群から選択される金属によって第2金属層を堆積する工程と、
該第2金属層を堆積する工程によって得られる構造体を約400℃〜700℃の温度の酸素雰囲気下で、約5分〜3時間アニーリングする工程と、
前記第1金属層と第2金属層との間の抵抗を変化させる工程と、
を含む不揮発性抵抗変化メモリデバイスの製造方法。 - 前記ベーキングにおける約100℃〜約250℃の温度が、順次段階的に増加するようになっており、前記構造体が、まず約120℃で1分間加熱され、次いで該構造体が約180℃で約1分間加熱され、次いで該構造体が約240℃で約1分間加熱される、請求項10に記載の不揮発性抵抗変化メモリデバイスの製造方法。
- 前記ペロブスカイト金属酸化層を堆積する工程は、一般式M’xM’’(1−x)MyOzを有する薄膜を堆積する工程を含み、
M’は、La、Ce、Bi、Pr、Nd、Pm、Sm、Y、Sc、Yb、Lu、Gdからなる群から選択される金属であり、
M’’は、Mg、Ca、Sr、Ba、Pb、Zn、Cdからなる群から選択される金属であり、
Mは、Mn、Ce、V、Fe、Co、Nb、Ta、Cr、Mo、W、Zr、Hf、Niからなる群から選択される金属であり、
M’の組成割合xは、0〜1の範囲であり、
Mの組成割合yは、0〜2の範囲であり、
Oの組成割合zは、1〜7の範囲である、請求項10に記載の不揮発性抵抗変化メモリデバイスの製造方法。 - 前記第1金属層と第2金属層との間の抵抗を変化させる工程において、該第1金属層と第2金属層との間に、抵抗変化生成パルスがパルス長さを変化させて印加される、請求項10に記載不揮発性抵抗変化メモリデバイスの製造方法。
- 前記第1金属層と第2金属層との間の抵抗を変化させる工程において、約1ボルト〜3ボルトの電圧を前記第1金属層と前記第2金属層との間に700nsecよりも長い時間にわたって印加することによって該抵抗が低下される、請求項13に記載の不揮発性抵抗変化メモリデバイスの製造方法。
- 前記第1金属層と第2金属層との間の抵抗を変化させる工程において、約2ボルト〜5ボルトの電圧を前記第1金属層と前記第2金属層との間に1000nsecよりも短い時間にわたって印加することによって該デバイスの抵抗が増加される、請求項13に記載の不揮発性抵抗変化メモリデバイスの製造方法。
- 前記シリコン酸化膜上に第1金属層を堆積する工程および前記ペロブスカイト金属酸化膜上に第2金属層を堆積する工程は、それぞれ、約100nm〜200nmの厚さを有する層をそれぞれ堆積する工程を含む、請求項10に記載の不揮発性抵抗変化メモリデバイスの製造方法。
- 前記ペロブスカイト金属酸化薄膜を堆積する工程は、1層のアモルファスペロブスカイト金属酸化薄膜を堆積する工程を含む、請求項10に記載の不揮発性抵抗変化メモリデバイスの製造方法。
- シリコン酸化層を上面に有するシリコン基板を提供する工程と、
該シリコン酸化層上に白金およびイリジウムからなる金属の群から選択される金属によって第1金属層を形成する工程と、
該第1金属層上に、複数のペロブスカイト金属酸化層を約100nm〜300nmの厚さに堆積して、ペロブスカイト金属酸化薄膜を形成する工程と、
形成されたペロブスカイト金属酸化薄膜上に、白金およびイリジウムからなる金属の群から選択される金属によって第2金属層を堆積する工程と、
該第2金属層を堆積する工程によって得られる積層構造体を約400℃〜700℃の温度の酸素雰囲気下で、約5分〜3時間アニーリングする工程と、
前記第1金属層と第2金属層との間の抵抗を変化させる工程とを包含し、
前記ペロブスカイト金属酸化薄膜を形成する工程は、
各ペロブスカイト金属酸化層を堆積するごとに得られる各構造体を約5分〜12分間にわたって約100℃〜250℃の温度周囲雰囲気下でベーキングする工程と、約400℃〜700℃の酸素雰囲気下の温度でアニーリングする工程とを含み、
該ベーキング工程の約100℃〜約250℃の温度は、該構造体をまず約120℃で1分間加熱する工程と、次いで該構造体を約180℃で約1分間加熱する工程と、次いで該構造体を約240℃で約1分間加熱する工程とによって、順次段階的に増加され、
前記ペロブスカイト金属酸化薄膜を堆積する工程は、1層のアモルファスペロブスカイト金属酸化薄膜を堆積する工程を含み、前記ベーキング工程において、該アモルファスペロブスカイト金属酸化薄膜の一部が結晶性層に変化される、
不揮発性抵抗変化メモリデバイスの製造方法。 - 前記ペロブスカイト金属酸化層を堆積する工程は、一般式M’xM’’(1−x)MyOzを有する薄膜を堆積する工程を含み、
M’は、La、Ce、Bi、Pr、Nd、Pm、Sm、Y、Sc、Yb、Lu、Gdからなる群から選択される金属であり、
M’’は、Mg、Ca、Sr、Ba、Pb、Zn、Cdからなる群から選択される金属であり、
Mは、Mn、Ce、V、Fe、Co、Nb、Ta、Cr、Mo、W、Zr、Hf、Niからなる群から選択される金属であり、
M’の組成割合xは、0〜1の範囲であり、
Mの組成割合yは、0〜2の範囲であり、
Oの組成割合zは、1〜7の範囲である、
請求項18に記載の不揮発性抵抗変化メモリデバイスの製造方法。 - 前記第1金属層と第2金属層との間の抵抗を変化させる工程において、該第1金属層と第2金属層との間に、抵抗変化生成パルスがパルス長さを変化させて印加される、請求項18に記載の不揮発性抵抗変化メモリデバイスの製造方法。
- 前記第1金属層と第2金属層との間の抵抗を変化させる工程において、前記第1金属層と前記第2金属層との間に約1ボルト〜3ボルトの電圧を700nsecよりも長い時間にわたって印加することによって該デバイスの抵抗が低下されるか、前記第1金属層と前記第2金属層との間に、約2ボルト〜5ボルトの電圧を1000nsecよりも短い時間にわたって印加することによって該デバイスの抵抗が増加される、請求項20に記載の不揮発性抵抗変化メモリデバイスの製造方法。
- 前記シリコン酸化膜上に第1金属層を堆積する工程および前記ペロブスカイト金属酸化膜上に第2金属層を堆積する工程は、それぞれ、約100nm〜200nmの厚さを有する層を堆積する工程を含む、請求項18に記載の不揮発性抵抗変化メモリデバイスの製造方法。
- シリコン酸化層を有するシリコン基板と、
該シリコン酸化層上に白金およびイリジウムからなる金属の群から選択される金属によって形成された第1金属層と、
該第1金属層上に形成されたペロブスカイト金属酸化薄膜と、
該ペロブスカイト金属酸化薄膜上に白金およびイリジウムからなる金属の群から選択される金属によって形成された第2金属層と、
該第2金属層に接続されたメタライゼーション要素と
を含む不揮発性抵抗変化メモリデバイス。 - 前記ペロブスカイト金属酸化層は、一般式M’xM’’(1−x)MyOzを有する薄膜が堆積されて構成されており、
M’は、La、Ce、Bi、Pr、Nd、Pm、Sm、Y、Sc、Yb、Lu、Gdからなる群から選択される金属であり、
M’’は、Mg、Ca、Sr、Ba、Pb、Zn、Cdからなる群から選択される金属であり、
Mは、Mn、Ce、V、Fe、Co、Nb、Ta、Cr、Mo、W、Zr、Hf、Niからなる群から選択される金属であり、
M’の組成割合xは、0〜1の範囲であり、
Mの組成割合yは、0〜2の範囲であり、
Oの組成割合zは、1〜7の範囲である、請求項23に記載の不揮発性抵抗変化メモリデバイス。 - 前記第1金属層と第2金属層との間の抵抗が、該第1金属層と第2金属層との間に、抵抗変化生成パルスをパルス長さを変化させて印加することによって変化している、請求項23に記載の不揮発性抵抗変化メモリデバイス。
- 前記第1金属層と第2金属層との間の抵抗が、前記第1金属層と前記第2金属層との間に約1ボルト〜3ボルトの電圧を700nsecよりも長い時間にわたって印加することによって低下されている、請求項25に記載の不揮発性抵抗変化メモリデバイス。
- 前記第1金属層と第2金属層との間の抵抗が、前記第1金属層と前記第2金属層との間に約2ボルト〜5ボルトの電圧を1000nsecよりも短い時間にわたって印加することによって増加されている、請求項25に記載の不揮発性抵抗変化メモリデバイス。
- 前記第1金属層および前記第2金属層は、それぞれ、約100nm〜200nmの厚さを有する、請求項23に記載の不揮発性抵抗変化メモリデバイス。
- 前記ペロブスカイト金属酸化薄膜は、1層のアモルファスペロブスカイト金属酸化薄膜を有する、請求項23に記載の不揮発性抵抗変化メモリデバイス。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002381979A JP2004241396A (ja) | 2002-02-07 | 2002-12-27 | 抵抗変化素子の製造方法および不揮発性抵抗変化メモリデバイスの製造方法、並びに不揮発性抵抗変化メモリデバイス |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US10/072,225 US6759249B2 (en) | 2002-02-07 | 2002-02-07 | Device and method for reversible resistance change induced by electric pulses in non-crystalline perovskite unipolar programmable memory |
JP2002358774 | 2002-12-10 | ||
JP2002381979A JP2004241396A (ja) | 2002-02-07 | 2002-12-27 | 抵抗変化素子の製造方法および不揮発性抵抗変化メモリデバイスの製造方法、並びに不揮発性抵抗変化メモリデバイス |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2004241396A true JP2004241396A (ja) | 2004-08-26 |
Family
ID=32966270
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002381979A Pending JP2004241396A (ja) | 2002-02-07 | 2002-12-27 | 抵抗変化素子の製造方法および不揮発性抵抗変化メモリデバイスの製造方法、並びに不揮発性抵抗変化メモリデバイス |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2004241396A (ja) |
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Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
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|
A131 | Notification of reasons for refusal |
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