JP2008505476A - ナノワイヤによってコンタクトがとられる導電性材料の層を有する電子装置を製造する方法 - Google Patents

ナノワイヤによってコンタクトがとられる導電性材料の層を有する電子装置を製造する方法 Download PDF

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Abstract

本発明による電子装置（１００）は、第１値と第２値との間で電気的にスイッチ可能な電気抵抗率を有するメモリ材料の層（１０７）を備える。メモリ材料は相変化材料でもよい。電子装置（１００）は電子装置の第１端子（１７２）とメモリ材料の層（１０７）を電気的に接続する一組のナノワイヤ（ＮＷ）をさらに備え、それによって、第１端子からナノワイヤ（ＮＷ）及びメモリ材料の層（１０７）を介して電子装置の第２端子（２７２）への電流の伝導を可能にする。各ナノワイヤ（ＮＷ）は各々のコンタクト領域でメモリ材料の層（１０７）に電気的にコンタクトがとられる。全てのコンタクト領域ほぼ同一である。本発明による方法は、本発明による電子装置（１００）を製造するのに適している。

Description

本発明は、電気伝導性材料の層、及び、電気伝導性材料の層にナノワイヤを介して電流を伝導するために電気伝導性材料の層に電気的に接続される一組のナノワイヤを備える電子装置を製造する方法に関する。
本発明は、さらに、そのような方法によって得られる電子装置に関する。
Ｈ．Ｔａｎａｋａらによる論文「Ｅｌｅｃｔｒｉｃａｌ ｓｗｉｔｃｈｉｎｇ ｐｈｅｎｏｍｅｎａ ｉｎ ａ ｐｈａｓｅ ｃｈａｎｇｅ ｍａｔｅｒｉａｌ ｉｎ ｃｏｎｔａｃｔ ｗｉｔｈ ｍｅｔａｌｌｉｃ ｎａｎｏｗｉｒｅｓ」、Ｊａｐａｎｅｓｅ Ｊｏｕｒｎａｌ ｏｆ Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ、第４１巻、Ｌ１４４３−Ｌ１４４５ページ、２００２年、は第１値と第２値との間でスイッチ可能な電気抵抗率を有する電気伝導性材料であるＧｅ２Ｓｂ２Ｔｅ５の相変化メモリ層が、Ｒｈの金属ナノワイヤによって電気的にコンタクトがとられる電子装置を開示している。ナノワイヤは、直径１００ｎｍ及び密度３・１０８／ｃｍ２の小孔を有する直径２５ｍｍの厚さ６μｍのディスク形状を有するメソポーラス・ポリカーボネート膜に埋め込まれる。小孔は膜面上でランダム分布を示す。膜の片面上に堆積された幅２５μｍ及び長さ２５ｍｍの線状の金（Ａｕ）層は、電気めっき用のカソードとして働き、それによって膜の小孔内に金属ナノワイヤを形成する。電気めっきは金属が小孔を満たしたとき停止された。堆積された線が膜の下位面上にあるＡｕの線に対して直角を成すように、相変化材料が膜の上位面上にスパッタ堆積された。相変化材料の長さ、幅及び厚さは、各々２．５ｃｍ、２５μｍ及び５００ｎｍであった。製作後の相変化材料の結晶構造体はアモルファスであった。Ａｕが相変化材料上にスパッタ堆積された。メモリ・セルは、２５ｘ２５μｍ２の、２つのＡｕ電極の重なり合うエリアであり、そこには２０００本のナノワイヤが存在する。しかし、電気的に利用できるナノワイヤの数は、相変化材料に到達しないナノワイヤもあり、引用した論文の図１に示されているキノコ状構造体を形成するナノワイヤもあったので、抵抗体内では２０００本よりはるかに少ないと予想される。２つの金電極は、それらの間の電気抵抗を確定するための電気信号がもたらされた。抵抗は、比較的高い電流をもたらすことによって比較的高い値から比較的低い値に変えられた。この抵抗の変化はもう一度比較的高い電流をもたらすことによって逆転された。抵抗の変化は相変化材料における相転移に起因すると考えられた。相変化材料がそこでアモルファスから結晶性に変えられた電流は比較的低かったので、論文は、相変化材料が最初に導電性になった１つのナノワイヤ上に電流が集中させられたことを示している。
各ナノワイヤが電気伝導性材料の層にそれによって電気的にコンタクトをとるコンタクト面の表面積がナノワイヤの長さの変化及び／又は特にそれらの端部でのそれらの形状の変化等、プロセス変動の影響を大きく受けやすいことは、電子装置を製造する既知の方法の不利な点である。その結果として、相変化材料の抵抗がそれで変えられる電気スイッチング信号が比較的不十分に確定され、このため、相変化材料の抵抗を確実にスイッチするのが比較的難しくなる。多数の電子装置が製造された場合、同じ電気スイッチング信号がもたらされたとき、スイッチする電子装置もあれば、スイッチしない電子装置もあるということが起こる可能性がある。これとは別に、又は、さらに、同じ電気スイッチング信号がもたらされたとき、特定の抵抗値にスイッチする電子装置もあれば、さらなる抵抗値にスイッチする電子装置もあるということが起こる可能性もある。
本発明の目的は、表面積がプロセス変動の影響を受けることがより少ない電子装置を製造する方法を提供することである。
上記目的は本発明による方法によって達成される。
本発明による方法は、一組の予め製作された複数ナノワイヤを有する本体を設ける工程と、各々が露出されたコンタクト面を有する前記一組の複数ナノワイヤを得るために、前記一組の予め製作された複数ナノワイヤを材料除去処理にかける工程と、前記電気伝導性材料の前記層を前記ナノワイヤに設け、それによって前記各々のコンタクト面で各ナノワイヤと導電性材料の前記層を電気的に接続する工程とを備える。
一組の予め製作されたナノワイヤを材料除去処理にかける工程により、各ナノワイヤは電気伝導性材料の層に各々のコンタクト面において電気的にコンタクトをとり、全てのコンタクト面はほぼ同じ表面積を有する。このようにして、予め製作されたナノワイヤの長さ及び／又は形状の変化等、プロセス変動による変化は低減され、好ましくは排除される。
本発明による方法は第１値と第２値との間でスイッチ可能な電気抵抗を有する電気伝導性材料に限定されない。例えば銅又は銅合金、アルミニウム又はアルミニウム合金、或いはその他のあらゆる電気伝導性材料の電気層へのコンタクトに適用されてもよい。
用語、ほぼ同じ表面積は、表面積における変化が通常２０％より少ない、好ましくは１０％より少ないことを意味する。材料除去工程により、表面積における残存変化は通常ナノワイヤのワイヤの直径の変化による。
一実施形態では、前記一組の予め製作されたナノワイヤは様々な長さを有するナノワイヤを備え、そして、材料除去処理によって全てほぼ同じ長さを有する一組のナノワイヤが生じる。この実施形態では、材料除去処理中に、ナノワイヤの長さは短縮される。
一実施形態では、前記一組の予め製作されたナノワイヤは、前記一組の予め製作された複数ナノワイヤを材料除去処理にかける前に、それらを覆う誘電材料の層が設けられる本体上に設けられる。これは、ナノワイヤが、例えば図３に示されているように、少なくとも部分的にフリー・スタンディングとされた場合に特に有用である。材料除去処理の前に誘電材料を設けることによって、除去処理中にナノワイヤを破損する可能性は低減される。
材料除去処理は砥粒を使用するか又は使用しない化学機械研磨等の研磨を備えてもよい。
前記導電性材料は第１値と第２値との間でスイッチ可能な電気抵抗率を有してもよい。本発明による方法は、スイッチング信号がよりよく定義されるので、この場合特に有利である。一般に、必要なスイッチング信号は、メモリ材料と各々のナノワイヤの間のコンタクト面の表面積に依存する。既知の電子装置では、コンタクト領域はナノワイヤごとに異なる、すなわち、メモリ材料の層とコンタクトをとらないナノワイヤもあり、ナノワイヤが延在する縦方向に対して直角の各々のナノワイヤの横断面と同一のコンタクト領域でメモリ材料の層とコンタクトをとる、すなわち鉛筆形状を有するナノワイヤもあり、さらに、端部にキノコ状構造体を有し、そのキノコ状構造体でメモリ材料の層とコンタクトをとるナノワイヤもある。キノコ状構造体の大きさは決まっておらず、ナノワイヤごとに異なる。既知の電子装置では、コンタクト領域の大きさ及び形状は、ナノワイヤを成長させる方法に固有の確率変動によって決まる。その結果として、コンタクト部に依存するスイッチング信号も確率変動によって決まり、それによって比較的不十分に定義されたスイッチング信号が生じる。抵抗差は、ナノワイヤと電気伝導性材料との層の間のコンタクト面におけるコンタクト抵抗のいかなる変動よりも通常かなり大きいことに留意されたい。
それとは対照的に、本発明による電子装置では、ナノワイヤのコンタクト領域は全てほぼ同一の大きさ及び形状を有する。ナノワイヤはサイズ及び形状のあまり大きな変化を有しない。これは、特に、キノコ形状を有するナノワイヤもあれば鉛筆形状を有するものもある既知の電子装置の場合と違って、ナノワイヤが各々異なる形を有しないことを意味する。本文脈では、表現「大きさ及び形状のかなり大きな変化」は、スイッチング信号にかなり大きな変化を引き起こすことになる大きさ及び形状の変化を指す。必要条件は、コンタクト領域が同じ数の原子を含むなど完全に同一でなければならないことを意味しない。
本発明は、既知の電子装置に使用されるメモリ材料に限定されない。本発明は、例えば出願番号０３１００５８３．８、弁理士ドケット番号ＰＨＮＬ０３０２５９を有する前公開されていない欧州特許出願に開示されているような他の相変化材料を備える電子装置に使用されてもよい。そのような相変化メモリ（ＰＣＲＡＭ）では、プログラミングはいわゆる相変化材料の薄膜内のアモルファス状態と結晶状態との間の熱誘起相変化によって行われる。高抵抗アモルファス状態にスイッチするために、ＲＥＳＥＴパルスが温度を材料の融点より高く上げる。ＳＥＴパルスは、低抵抗結晶状態を得るために、材料を結晶化温度より高いが融点温度より低く加熱する。ＲＥＳＥＴパルスの後、ＲＥＳＥＴパルスの停止時間は材料依存結晶化時間より短いことが重要であり、これは、そうでない場合、融解状態が冷却中に再結晶化するからである。相変化メモリでは、リセット電力は比較的大きい。この電力を最小限にするために、相変化量はできるだけ小さくなければならない。これは、相変化材料の層とコンタクトをとるためにナノワイヤを使用することで電極と相変化材料との間のコンタクト部をできるだけ小さくすることによって達成されることができる。
代替として、溶解可能なナノフィラメントを有する電極間に電気化学セルを使用するプログラム可能な金属化セル・メモリ素子で使用されるような他の種類のメモリ材料が使用されてもよい。第１極性の電圧を印加することによって電極間に金属ワイヤが形成され、その結果、セルが低抵抗状態を呈する。逆の極性の電圧を印加することによって金属は酸化され、セルは、例えばＵＳ−６，０８４，７９６に記載されているような高抵抗状態を呈する。メモリ材料の他の例は、Ｗ．ＺｈｕａｎｇらのＴｅｃｈ．Ｄｉｇｅｓｔ ＩＥＤＭ、１４３ページ（２００２年）に記載されているように、いわゆるＲＲＡＭに使用される。さらに他の種類のプログラム可能な抵抗性メモリは分子蓄積に基づいていて、この分子ストレージの一例は、Ｓｃｉｅｎｃｅ、第２８５巻、３９１〜３９４ページ（１９９９年）における、Ｃ．Ｐ．Ｃｏｌｌｉｅｒらによる論文「Ｅｌｅｃｔｒｏｎｉｃａｌｌｙ ｃｏｎｆｉｇｕｒａｂｌｅ ｍｏｌｅｃｕｌａｒ ｂａｓｅｄ ｌｏｇｉｃ ｇａｔｅｓ」にさらに詳細に記載されている。
本発明は、ただ２つだけの異なる抵抗値の間でスイッチ可能な電子装置に限定されない。そうではなく、本発明はまた、３つ以上の異なる抵抗値の間でスイッチされてもよい抵抗体をも含む。
用語「ナノワイヤ」は、疑似一次元導体又は半導体を指す。それらは縦軸に沿って延在し、この縦軸に沿った１００ナノメートルから数マイクロメートルの、或いはそれよりさらに長いワイヤの長さを有する。縦軸に対して直角のナノワイヤは、以下に説明される量子閉じ込め効果につながり、通常、数百ナノメートルより小さいワイヤ直径を有する。ワイヤ直径は１００ｎｍより小さくてもよく、例えば２から２０又は５０ｎｍの間の範囲内でもよい。縦軸に対して直角の比較的小さい寸法により、電子及び正孔等の電荷キャリアは、縦軸に対して直角に、すなわち半径方向に、閉じ込められてもよい。その結果として、電荷キャリアは、ワイヤ直径によって決定される個別の量子機械エネルギー・レベルを有してもよい。これとは対照的に、縦軸に沿った比較的大きな寸法により、電荷キャリアは、ワイヤ長の関数としての個別の量子機械エネルギー・レベルに閉じ込められない。
ナノワイヤの直径は、好ましくは、２５ｎｍ、２０ｎｍ、１５ｎｍ、１０ｎｍ、又はそれらより小さく、３０ｎｍ以下など、５０ｎｍより小さい。
ナノワイヤは均一組成のものでもよい、すなわち、ナノワイヤはワイヤ直径及びワイヤ長の関数としての同じ化学組成を有してもよい。代替として、いくつかの又は全てのナノワイヤは、不均一組成でもよい、すなわち、ワイヤ直径及び／又はワイヤ長の関数である化学組成を有してもよい。化学組成は、ワイヤ直径及び／又はワイヤ長に依存する半導体ナノワイヤのドーピングにより変えられてもよい。
用語「ナノワイヤ」はソリッド・コアを有するナノワイヤとホロー・コアを有するナノワイヤの両方を表してもよい。後者は当業界ではナノチューブと呼ばれる。また、電子及び正孔など後者のタイプのナノワイヤ電荷キャリアは、縦軸に対して直角の比較的小さい寸法により、縦軸に対して直角に、すなわち半径方向に閉じ込められる。その結果として、電荷キャリアは、主にこのタイプのナノワイヤを定義するコアの厚さによって決定される個別の量子機械エネルギー・レベルを有する。縦軸に沿った比較的大きな寸法により、ソリッド・コアを有するナノワイヤと同様に、電荷キャリアはワイヤ長の関数としての個別の量子機械エネルギー・レベルに閉じ込められない。ナノワイヤがホロー・コアを有する場合、ワイヤ直径はコアの厚さを指す。コアの厚さは外部ワイヤ直径と内部ワイヤ直径すなわち中空部分の直径との差である。ナノワイヤはソリッド・コアを有する１つ又は複数の部分及びホロー・コアを有する１つ又は複数の部分からなってもよい。
一実施形態では、各ナノワイヤは縦方向に延在し、前記縦方向に対して直角の横断面を有し、各コンタクト領域は前記各々のナノワイヤの前記横断面とほぼ同一である。その場合、ナノワイヤはメモリ材料の層の中まではほぼ延在しないが、各々の外部の端部でだけそれとコンタクトをとる。この実施形態では、コンタクト領域は特に小さく、それによって比較的小さいスイッチング・エネルギーが生じる。既知の電子装置では、スイッチング信号及びコンタクト部は、金電極の方に延在するキノコ状構造体の表面に依存する。このパラメータは、プロセス変動の影響を受けやすく、ナノワイヤごとに異なる。これとは対照的に、本発明のこの態様による電子装置では、ナノワイヤはそのようなキノコ状構造体を有しないが、相変化材料とコンタクトをとるナノワイヤの部分でほぼ一定の直径を有する。
一実施形態では、ナノワイヤはメモリ材料の層の中まで延在する。これは、メモリ材料の層をナノワイヤにコンタクトさせることが比較的容易なので、抵抗体の製造が比較的確実であるという利点を有する。
一実施形態では、前記メモリ材料の層は、メモリ材料の層を電気的に接続するコンタクト電極が設けられ、全てのナノワイヤは、それらの端点からほぼ同じ距離を有するメモリ材料の層をコンタクト電極とコンタクトをとる。電気スイッチング信号は、ナノワイヤの端部とコンタクト電極との間の距離に依存する。この距離が同じ抵抗体でナノワイヤごとに異なる場合、スイッチング信号は比較的不十分に定義される。本発明のこの態様によれば、スイッチング信号におけるこの変動源は排除される。
電子装置は、各々が単一ナノワイヤによってのみ前記電気伝導性材料の前記層に電気的に接続される少なくとも２つの互いに絶縁された端子領域を備えてもよい。電気伝導性材料が少なくとも２つの異なる電気抵抗率の間でスイッチ可能な場合、少なくとも２つの異なる抵抗値が測定されてもよい。抵抗値は各々のナノワイヤによって電気的にコンタクトされたメモリ材料の層の部分の抵抗率によって決定される。これは、少なくとも２つの互いに絶縁された端子領域の１つから対応するナノワイヤを通しての電流の経路が比較的良好に定義され、従って対応する抵抗値が比較的良好に定義されるという利点を有する。特に、ナノワイヤによってコンタクトがとられた電気伝導性材料の層の一部分の抵抗が変更された後は、電流は同じ領域に電気的に接続されたさらなるナノワイヤを通して流れる。電気伝導性材料が相変化材料である場合、これは、アモルファス高抵抗状態にスイッチされたナノワイヤだけに近い少量のみの結晶性低抵抗相変化材料を使用することを可能にする。そのような電子装置の全抵抗は比較的低く、これによって比較的低い電力消費が生じる。
各々単一ナノワイヤによってのみ電気伝導性材料の層に電気的に接続され、少なくとも２つの互いに絶縁された端子領域を備える電子装置は、電気伝導性材料の層が少なくとも２つの異なる抵抗率の間でスイッチ可能でない場合にも有利である。例えば、ナノワイヤは、ナノワイヤの抵抗を変更することを可能にするゲート・アラウンド・トランジスタ等のトランジスタを備えてもよい。これは、少なくとも２つの互いに絶縁された端子領域から対応するナノワイヤを通しての電流の経路が比較的良好に定義され、従って対応する接続の対応する抵抗値が比較的良好に定義されるという利点を有する。特に、ナノワイヤの抵抗が変更された後は、同じ領域に電気的に接続されたさらなるナノワイヤを通して電流が流れることが防止される。
各々のナノワイヤ及びメモリ材料の層が同じコンタクト領域を有するので、抵抗率をスイッチするために印加されるべきスイッチング信号は、その一組のナノワイヤ全てに対してほぼ同じである。それらは、第１端子の少なくとも２つの互いに絶縁された端子領域の各々に対してほぼ同じでもよい。
用語「互いに絶縁された」は、端子領域が、例えば、１つの同じ連続的導電層の一部分であることによって、互いに直接電気コンタクトしていないことを意味する。しかし、それは、端子領域がそれらの間に配置されたダイオード又はトランジスタ等のスイッチ可能な電子装置によって電気的に接続可能であることを除外しない。
メモリ材料の層は連続的な層でもよく、或いは、代わりに、それを構成する１つ又は複数の別個の層を有してもよい。
前記一組の複数ナノワイヤは金属導体のナノワイヤを有してもよい。代わりに、又は、さらに、前記一組の複数ナノワイヤは単結晶ナノワイヤを有する。
そのようなナノワイヤは、全抵抗が比較的小さいスイッチ可能な抵抗体を生じる特に低い抵抗を有する。さらに、特にメモリ材料をスイッチすることが比較的高いスイッチング・エネルギーを必要とする場合に重要であるスイッチング信号の効果的な伝導を可能にする。
ナノワイヤのうちの少なくとも１つ及び電気伝導性材料の層は選択装置に電気的に接続されてもよい。選択装置は、電気伝導性材料の層及び一組のナノワイヤが集積回路の構成要素である場合、特に有用である。しばしば、ナノワイヤ及び／又は電気伝導性材料の層は他の電気要素も接続されている導体に電気的に接続される。選択装置は、適当な電気信号を印加又は除去することによってナノワイヤ及び／又は電気伝導性材料の層からそれらの他の要素にもたらされた電気信号を阻止することができるようにする。選択装置は、トランジスタ等の、さらに詳細にはＭＯＳＦＥＴ又はバイポーラ・トランジスタ等の、３端子装置でもよい。代替として、選択装置は、ダイオード等の、さらに詳細にはｐｎダイオード、ｐｉｎダイオード、ショットキー・ダイオード又はパンチ・スルー・ダイオード等の２端子装置でもよい。２端子装置は、装置に複数のメモリ・セルが集積される場合に有利である比較的コンパクトなメモリ・セルを可能にする。ダイオード等２端子選択装置では、クロス・ポイント・アレイを互いの上で処理することが可能になり、それによって互いに積み重ねられた複数のメモリ・セルの層を得る。この結果、非常にコンパクトな３Ｄメモリとなる。
前記ダイオードは前記一組のナノワイヤの各ナノワイヤの一体部分でもよい。これはさらにコンパクトなメモリ・セルを可能にする。ダイオードは気相液相固相（ＶＬＳ）成長法を使用してナノワイヤに集積されてもよい。この方法では、ナノワイヤを形成する原子は気相としてもたらされ、この気相が金属触媒ナノ分子に凝縮し、この分子からナノワイヤが成長させる。成長中に、例えば、まずｐドーパントを半導体に加え、次いでｎドーパントを半導体に加えて気相の組成を変えることによって、ナノワイヤのドーピングが変えられてもよく、その結果としてｐｎダイオードが生じる。ｐｉｎダイオード又はパンチ・スルー・ダイオード等他のタイプのダイオードが得られてもよい。
選択装置は、ゲート誘電体及びゲートが設けられてもよい。ゲートは、漏洩電流を低減するために縦型ダイオードに、又はＦＥＴのゲートとして縦型トランジスタに使用されてもよい。
漏洩は、界面状態により、ナノワイヤの表面で発生する可能性がある。ダイオードの場合、ゲート上の各々の負又は正の電圧によって、空乏領域がダイオードのＮ型部分（負電圧）又はＰ型部分（正電圧）で形成される。どちらの場合にも、ゲートによって誘起された空乏化は、ダイオードの表面における界面状態によって生じた漏洩電流を阻止する。電圧は全ての選択ダイオードに対して同じなので、ゲートは、アレイの外で接続されるだけでよく、アレイ内にさらなるコンタクト部を必要としない。従って、ゲートを導入することによって、さらなるスペースはほとんど必要がない。
選択装置は第１端子と第２端子との間に配置されてもよく、或いは、第１端子の前又は第２端子の後に配置されてもよい。
電子装置が少なくとも２つの互いに絶縁された端子領域を備え、それらの各々が単一ナノワイヤによってのみメモリ材料の層に電気的に接続される場合、少なくとも２つの絶縁された端子領域は各々、各々の選択装置に電気的に接続されてもよい。
電子装置は、各々が１つ又は複数のナノワイヤによって前記電気伝導性材料の前記層に電気的に接続され、そして、各々の選択装置に電気的に接続される、互いに絶縁された複数端子領域のアレイをさらに備えてもよい。電気伝導性材料の層は少なくとも第１値と第２値との間でスイッチ可能な抵抗率を有してもよい。これらの端子領域は各々、選択線格子の各々の選択線を介して個々にアクセス可能であり、それによって、しかるべく選択装置を作動させることができるようになる。そのような電子装置は、データが各々のナノワイヤに接続されたメモリ材料の層の抵抗率によって記憶されてもよいランダム・アクセス・メモリ（ＲＡＭ）を構成してもよい。
一実施形態では、前記選択装置はソース領域、ドレイン領域及びゲート領域を有する金属酸化膜半導体電界効果トランジスタを備え、複数選択線の前記格子はＮ本の複数第１選択線、Ｍ本の複数第２選択線、及び出力線を備え、前記互いに絶縁された複数端子領域は、前記対応する金属酸化膜半導体電界効果トランジスタの前記ソース領域及び前記ドレイン領域から選択され、前記ソース領域及び前記ドレイン領域から選択され、且つ前記端子領域から自由な前記対応する金属酸化膜半導体電界効果トランジスタのさらなる領域が、前記Ｎ本の複数第１選択線のうちの１つに電気的に接続され、前記ゲート領域は、前記Ｍ本の複数第２選択線のうちの１つに電気的に接続される。そのような選択装置は、ＣＭＯＳ技術に基づく電子装置に埋め込まれてもよいＲＡＭである。
本発明による電子装置のこれら及び他の態様は図面を参照しながらさらに明らかにされ説明される。
図は比例して描かれていない。
製造の様々な段階における図１〜５に示されている電子装置１００の一実施形態は、例えば単結晶のｐドープされたシリコン半導体ウェハを備えてもよい基板１０１を備える本体１０２を有する。本体は選択装置１７１のアレイをさらに備える。図１〜５に示されている実施形態では、電子装置１００は３ｘ３アレイを有するが、本発明はこの大きさのアレイにも、この形状のアレイにも限定されない。本体１０２は、各メモリ・セルが各々の選択装置１７１に接続された各々の選択線１２０、１２１を介して個々にアクセス可能なような選択線１２０、１２１の格子をさらに備える。
図１〜５に示されている実施形態では、選択装置１７１は、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）、より詳細にはＮＭＯＳトランジスタを備える。ＭＯＳＦＥＴはｎドープ・ソース領域１７２、ｎドープ・ドレイン領域１７３、及びゲート領域１７４を有する。ソース領域１７２及びドレイン領域１７３は、低濃度にドープされたｎ部分及びより高濃度にドープされたｎ＋部分など、ｎドープ材料の複数の部分を備えてもよい。ｎドープ・ソース領域１７２及びドレイン領域１７３は、チャネル領域によって分離される。チャネル領域上に形成されたゲート領域１７４は、ソース領域１７２からチャネル領域を通してドレイン領域１７３への電流の流れを制御する。ゲート領域１７４は多結晶シリコンの層を備えてもよい。ゲート領域１７４はゲート誘電体層によってチャネル領域から分離される。
選択線１２０、１２１の格子は、Ｎ＝３第１選択線１２０及びＭ＝３第２選択線１２１、並びに出力線を備える。対応する金属酸化膜半導体電界効果トランジスタのソース領域１７２及びドレイン領域１７３から選択される互いに絶縁された端子領域は、後の製造工程においてナノワイヤが設けられる。ソース領域１７２及びドレイン領域１７３から選択され、且つ端子領域から自由な金属酸化膜半導体電界効果トランジスタのさらなる領域は、Ｎ第１選択線１２０のうちの１つに電気的に接続される。ゲート領域１７４は、Ｍ第２選択線１２１のうちの１つに電気的に接続される。図１〜５に示されている実施形態では、互いに絶縁された端子領域はソース領域１７２であり、さらなる領域はドレイン領域１７３である。図示されていない他の実施形態では、互いに絶縁された端子領域はドレイン領域１７３であり、さらなる領域はソース領域１７２である。
この実施形態では、ドレイン領域１７３は金属１とも呼ばれる第１配線層に接続され、ゲート領域１７４は、金属２とも呼ばれる第２配線層に接続され、ナノワイヤのためのコンタクト・ホールは金属３とも呼ばれる第３配線層又はより高い配線層に接続される。選択トランジスタ１７１が対称的な装置なので、ナノワイヤはソース領域１７２又はドレイン領域１７３を接続するコンタクト・ホールのどちらででも成長されることができる。
ナノワイヤが成長されなければならないそのような比較的深いコンタクト・ホールは、ナノワイヤを金属１に接続することによって回避されてもよい。選択線１２０、１２１は、各々行選択装置及び列選択装置に接続される。ただし、どちらも図示されていない。
ゲート領域１７４及びドレイン領域１７３は、ゲート領域１７４及びドレイン領域１７３を各々選択線１２１及び１２０に電気的に接続するために、タングステン・シリサイドの層及びタングステン・プラグ１２２が設けられる。この概略図面では、金属１及びタングステン・プラグ１２２はソース領域１７２に接続し、一方、金属２及びタングステン・プラグ１２２はゲート領域１７４に接続する。実際、ソース・コンタクト及びゲート・コンタクトはドレイン・コンタクトと同じ平面に存在せず（例えば、アレイのさらに後方又は前方）、その結果、ソース、ゲート及びドレイン・コンタクトは、通常、図１のＩＩ−ＩＩを通る横断面には全然見えない。選択線１２０及び１２１は、例えばアルミニウム又は銅等の導電性材料から形成される。選択装置１７１のアレイ及び選択線１２０、１２１の格子は通常のＩＣ技術を使用して形成される。
ソース（又はドレイン）から金属３まで非常に長いナノワイヤを使用する代わりに、より強靭な実施形態が図２Ｂに示されている。ナノワイヤを製造する前に、コンタクト部又はビアの通常のバックトエンド処理が（銅（二重）ダマシンかＷプラグのどちらかによって）使用されることができる。図２Ｂでは、ナノワイヤが２つのビア上で成長され、ナノワイヤが金属層２から３まで延在する例が示されている。
この実施形態では、ソースは金属１に接続され、選択トランジスタのゲートは金属２に接続される。金属１及び２への接続は、通常この横断面の平面外にあるので、図示されていない。
前述の電気接続以外では、選択装置１７１及び選択線１２０、１２１は、誘電材料１２３、例えば二酸化シリコンによって互いに絶縁されその中に埋め込まれる。誘電材料１２３は、様々な材料を含んでもよい複数の層からなってもよい。誘電材料１２３の表面は、比較的滑らかで比較的平坦な表面を得るために、化学機械研磨（ＣＭＰ）によって研磨されてもよい。続いて、端子領域、例えばソース領域１７２を露出するために、図１及び２に示されている開口１２４が誘電材料１２３で生成される。
このようにして得られた構造体は、開口１２４の中にナノワイヤＮＷが設けられる。一実施形態では、ナノワイヤＮＷは、Ｋ．Ｈｉｒｕｍａ等による論文「Ｇｒｏｗｔｈ ａｎｄ ｏｐｔｉｃａｌ ｐｒｏｐｅｒｔｉｅｓ ｏｆ ｎａｎｏｍｅｔｅｒ−ｓｃａｌｅ ＧａＡｓ ａｎｄ ＩｎＡｓ ｗｈｉｓｋｅｒｓ」、Ｊｏｕｒｎａｌ ｏｆ Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ、第７７巻、第２号、４４７〜４５７ページ、１９９５年、並びにＡ．Ｍｏｒａｌｅｓ及びＣ．Ｌｉｅｂｅｒによる論文「Ａ Ｌａｓｅｒ Ａｂｌａｔｉｏｎ Ｍｅｔｈｏｄ ｆｏｒ ｔｈｅ Ｓｙｎｔｈｅｓｉｓ ｏｆ Ｃｒｙｓｔａｌｌｉｎｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｎａｎｏｗｉｒｅｓ」，Ｓｃｉｅｎｃｅ、第２７９巻、２０８〜２１１ページ、１９９８年、に記載されている気相―液相―固相（ＶＬＳ）法によって成長される。
この目的のために、このようにして得られた構造体、特に開口１２４は、例えば約１０〜５０ｎｍの厚さを有するＴｉ／ＴｉＮのバリア層２４が設けられ、その上に、例えば、通常０．２〜５ｎｍの厚さを有するＮｉ、Ｃｏ、Ｆｅ又はＡｕの金属膜が設けられてもよい。最初の加熱工程中に、図２に示されているように、ソース領域１７２の上の開口１２４の中の金属膜から金属クラスタＭＣが形成される。金属クラスタＭＣは２〜１００ｎｍの大きさを有してもよい。実際の大きさは、金属膜の厚さ、金属クラスタが形成される温度、使用される金属、及びバリア層の材料に依存してもよい。これとは別に、金属クラスタＭＣは、バリア層２４の上に、溶液から、これらの材料のうちのいずれかのコロイド金属粒子として直接堆積されてもよい。溶液から金属クラスタＭＣを堆積することは、その大きさが比較的容易且つ確実に制御されることができるという利点を有する。図２では、金属クラスタＭＣはコンタクト・ホールにだけ残るべきである。従って、開口１２４の外の金属クラスタは、ナノワイヤの成長の前に、研磨又は角度依存イオン・ミリングによって除去される。ＭＣを除去する他の技法はレジスト・リフト・オフの使用である。この方法は図２Ａに概略的に示されている。開口１２４はパターン・レジスト層１８０の使用によってエッチングされる。レジストが除去される前に、金属層１８１は開口１２４内及びレジスト１８０上でスパッタされる。次の工程は金属層１８１と一緒にレジスト１８０を除去することである。金属層は、開口１２４の中にだけ残り、熱処理によって金属クラスタＭＣに変えられることができる。レジスト１８０は熱処理の前に除去される。
図２Ａの実施形態では、バリア層２４は省略される。バリア層は、例えば金属汚染からフロントエンドを保護するために使用される場合、メモリ材料の層とドレイン領域との間の短絡を防止するために例えばＭＣの除去中に部分的に除去されてもよい。
金属クラスタＭＣは、ＶＬＳ法においてナノワイヤの成長のために核又は触媒として使用される。金属クラスタＭＣは、４００〜８００℃の温度範囲まで加熱され、所望の半導体を備え、且つドーパントを含んでもよい前駆物質の流れにさらされる。金属クラスタＭＣは、気相反応物の吸収のためにエネルギー的に好ましいサイトとして働く、すなわち、反応物はこれらのサイトで凝縮し、次いでそれらのサイトからナノワイヤＮＷが成長する。この工程の結果は図３に示されている。触媒としてこのように働く金属クラスタＭＣの大きさは、それから成長させるナノワイヤＮＷの直径を決定する。
ナノワイヤＮＷは、ＧａＰ等のほとんど全てのＩＩＩ−Ｖ族半導体材料で、ＩｎＰ、Ｇａ、ＧａＡｓ又はＳｉ、並びに、ＣｄＳ、ＣｄＳｅ、ＺｎＳ及びＺｎＯ等ＩＩ−ＶＩ族半導体材料で、ＩｎＮ、ＩｎＡｓからなってもよい。ＩｎＡｓナノワイヤは、ほとんど全ての金属と比較的低いオーミック・コンタクトを形成し、１０１８ｃｍ３の電子濃度において２３００ｃｍ２／Ｖｓ等１５００ｃｍ２／Ｖｓより高くてもよい比較的高い電子移動度を有するという利点を有する。
ナノワイヤＮＷは、半導体に応じて１つ又は複数タイプの原子によってｎドープされても、或いはｐドープされてもよい。例は、ＩｎＰの場合は、ｎドーピングにはＳｅ、ｐドーピングにはＺｎであり、ＧａＮの場合は、ｎドーピングにはＳｉ、ｐドーピングにはＭｇである。ドーパントは例えば１０１５〜１０２０ｃｍ−３の濃度を有してもよい。Ｓｉナノワイヤには、Ｐ及び／又はＡｓなどＩＩＩ族からのドーパント、及びＢなどＶ族からのドーパントが、各々ｎ型及びｐ型ドーピングに使用されてもよい。
このようにして成長された場合、ナノワイヤＮＷは単結晶ナノワイヤＮＷでもよい。好ましくは、ナノワイヤは、（１００）、（０１０）、（００１）又は（２１１）方向等の（１１１）方向以外の方向に成長され、これは、それによってナノワイヤの結晶品質が比較的よくなるからである。ナノワイヤを（１１１）方向に成長させる場合、いわゆる双晶効果が生じる。
ナノワイヤＮＷの直径ｄはＶＬＳ成長中の基板温度及び金属クラスタＭＣの大きさに依存する。ナノチューブとも呼ばれるホロー・ナノワイヤが使用されてもよく、それによって、ナノワイヤとメモリ材料との間に比較的小さいコンタクト領域が生じる。温度Ｔ＜５００℃におけるＩｎＰナノワイヤでは、ソリッド・ナノワイヤが成長されるが、温度Ｔ＞５００℃においては、ホローＩｎＰナノワイヤが形成される。ナノワイヤＮＷはソリッド・コアを有する部分及びホロー・コアを有する部分を備えてもよい。
開口１２４の外の金属膜、金属クラスタＭＣ及び／又はコロイド金属粒子は、ナノワイヤＮＷの成長前に、研磨又は角度に依るイオン・ミリングによって除去されてもよい。この時点で、バリア層（２４）は、バリア層２４のレベルが誘電体層１２３の最上部より低いように少なくとも部分的に除去されてもよい。これはナノワイヤが開口１２４の外で成長されるのを防止する。開口１２４の外の金属膜及び／又はコロイド金属粒子がナノワイヤＮＷの成長前に除去されない場合、ナノワイヤＮＷは開口１２４の外のバリア層上にも成長する。開口１２４の外のナノワイヤＮＷは、後工程で、例えば、以下で説明されるように、過剰堆積されたさらなる誘電体２２３の除去中に除去されてもよい。
好ましくは、１つのナノワイヤＮＷが各開口１２４において成長される、すなわち、一組のナノワイヤＮＷは様々な開口１２４内に配置される。しかし、１つの開口１２４ごとに複数のナノワイヤＮＷも可能である。この後者の場合、一組のナノワイヤは、１つの同じ開口１２４に配置されてもよく、異なる開口１２４に配置されてもよい。これまで述べられてきた諸工程の後で、異なる長さを有する一組の予め製作されたナノワイヤＮＷを有する基板１０１が、通常、ＶＬＳ法のプロセス変動により得られる。
ナノワイヤＮＷの成長後、開口１２４の残部は、例えばＴＥＯＳから得られた、例えば二酸化シリコンでもよいさらなる誘電体２２３で充填される。この工程の結果は図４に示されている。さらなる誘電体２２３は、誘電体１２３が研磨の阻止層として使用されることができるように、誘電体１２３と異なる材料、例えば酸化物及び窒化物からなってもよく、逆でもよい。さらなる誘電体２２３はいかなる電気絶縁材料でもよい。多孔性ＳｉＯ２等の熱絶縁体は、メモリ材料の抵抗率を変更することに温度上昇を必要とする場合に有利となろう。場合によっては、例えば電子装置が標準的なＣＭＯＳ装置も備える場合、誘電材料１２３及びさらなる誘電材料２２３は、同じ材料のものでもよく、材料除去は決められた研磨時間の後で終了される研磨でもよい。これとは別に、バリア層２４が存在する場合、阻止層として使用されてもよい。
さらなる誘電体２２３の堆積の後で、一組の予め製作されたナノワイヤＮＷが、各々が基板１０１に関して同じ高さを有する一組のナノワイヤＮＷを得るために材料除去処理を受ける。この材料除去処理中に、例えばエッチング又はＣＭＰによって、開口１２４の外のさらなる誘電体２２３もナノワイヤＮＷの上端を露出するために除去される。この工程の結果として、各ナノワイヤは図５に示されているように同じコンタクト領域を有する。
続いて、第１値と第２値との間でスイッチ可能な電気抵抗率を有するメモリ材料の層１０７が、このようにして得られた構造体に、特に露出されたコンタクト領域に、すなわちナノワイヤＮＷの露出された端部に設けられる。図１〜５の実施形態では、層１０７は、第１相と第２相との間でスイッチ可能な相変化材料からなる。層１０７は相変化材料の相に依存する電気抵抗を有する。相変化材料はスパッタリングによって堆積されてよい。
一実施形態では、相変化材料は式Ｓｂ１―ｃＭｃの合成物であり、式中ｃは０．０５≦ｃ≦０．６１を満たし、ＭはＧｅ、Ｉｎ、Ａｇ、Ｇａ、Ｔｅ、Ｚｎ及びＳｎのグループから選択された１つ又は複数の要素である。この合成物の相変化材料を有する電子装置は、参照によりその全体が本明細書に組み込まれる出願番号０３１００５８３．８、弁理士ドケット番号ＰＨＮＬ０３０２５９を有する前公開されていない欧州特許出願に記載されている。好ましくは、ｃは０．０５≦ｃ≦０．５を満たす。さらに好ましくは、ｃは０．１０≦ｃ≦０．５を満たす。効果的な相変化材料のグループは、総計で２５より小さい原子パーセントの密度のＧｅ及びＧａ以外の１つ又は複数の要素Ｍを有し、且つ／又は、総計で３０より小さい原子パーセントのＧｅ及び／又はＧａを含む。２０より大きい原子パーセントのＧｅ及びＧａ、並びに総計で５から２０の間の原子パーセントの濃度のＩｎ及びＳｎから選択された１つ又は複数の要素を含む相変化材料は、比較的高い結晶化速度及び同時に比較的安定性の高いアモルファス相を有する。
一実施形態では、相変化材料は式ＳｂａＴｅｂＸ１００−（ａ＋ｂ）の合成物であり、式中ａ、ｂ及び１００−（ａ＋ｂ）は１≦ａ／ｂ≦８及び４≦１００−（ａ＋ｂ）≦２２を満たす原子パーセントを示し、ＸはＧｅ、Ｉｎ、Ａｇ、Ｇａ及びＺｎから選択された１つ又は複数の要素である。相変化材料は、例えばＳｂ７２Ｔｅ２０Ｇｅ８でもよい。
また別の実施形態では、相変化材料は、式（ＴｅａＧｅｂＳｂ１００−（ａ＋ｂ））ｃＴＭ１００−ｃの合成物であり、式中、下付き文字は原子パーセント、ａは７０パーセントより低く、ｂは５パーセントより高く５０パーセントより低く、ｃは９０から９９．９９パーセントであり、ＴＭは１つ又は複数の遷移金属要素を示す。代替として、遷移金属は省略され、相変化材料は式ＴｅａＧｅｂＳｂ１００−（ａ＋ｂ）の合成物で、式中、下付き文字は原子パーセントで、例えばＧｅ２Ｓｂ２Ｔｅ５等、ａは７０パーセントより低く、ｂは５パーセントより高く５０パーセントより低い。相変化材料の他の例は、Ｔｅ８１Ｇｅ１５Ｓ２Ａｓ２及びＴｅ８１Ｇｅ１５Ｓ２Ｓｂ２である。
層１０７は、例えば２００ｎｍなど１〜４００ｎｍ、例えば３０ｎｍなど３〜１００ｎｍ、例えば７ｎｍなど１０〜２０ｎｍの厚さを有する。一実施形態では、層１０７は前述のような相変化材料であり、相変化材料は、比較的低い抵抗率の状態に、例えば結晶又は多結晶状態にある。この状態は、層の堆積の後で、アニール工程によって得られてもよい。アニール工程の温度は、材料及び必要な結晶化に依存する。Ｇｅ２Ｓｂ２Ｔｅ５では、摂氏１７５度より高いアニールによって立方晶が生じ、摂氏３５０度より高いアニールによって六方晶が生じる。ドープＳｂＴｅでは、アニールは通常摂氏２００度より上で実行される。相変化材料の抵抗率は、層１０７を有するナノワイヤＮＷとのコンタクト部の近くで書込み動作中に比較的高い抵抗率の状態に局所的に変えられる。そのような実施形態では、１つの開口内に複数の平行ナノワイヤＮＷがあると、第１端子と第２端子との間の抵抗が比較的小さく変化することになるので、各開口１２４にただ１つのナノワイヤＮＷが設けられる場合、有利である。既知の電子装置では、相変化材料の層は、１つのナノワイヤのところで低い抵抗率、結晶状態に、局所的に変えられる高い抵抗率、アモルファス状態にあることに留意すべきである。これは抵抗の比較的大きな変化、すなわち比較的高い抵抗から比較的低い抵抗への変化につながる。しかし、相変化材料の層はほとんど全てアモルファス状態にあるので、総抵抗は比較的高い。これとは対照的に、本発明のこの実施形態では、相変化材料は低い抵抗率結晶状態にある。
層１０７の上に、コンタクト電極１０８が堆積されてもよい。コンタクト電極１０８は、例えば５０〜２００ｎｍの厚さを有する例えばＴｉＮ、Ｗ、ＴｉＷ、ＴａＳｉＮ、ＴｉＳｉＮ又はＴｉＡ１Ｃの層から形成されてもよい。コンタクト電極１０８は、検知回路が接続されてもよい第２端子２７２にメモリ材料の層１０７を電気的に接続してもよい。第２端子２７２はコンタクト電極１０８の一体部分でもよい。検知回路は、この実施形態ではソース領域１７２によって形成される第１端子から、ナノワイヤＮＷ、それによってコンタクトがとられる層１０７及びコンタクト電極１０８を介して第２端子２７２までの伝導路の抵抗に関する電気パラメータを確定するように構成されてもよい。
図１〜５に示されている実施形態による電子装置１００では、全てのナノワイヤＮＷは、それらが、図５の挿入図に概略的に示されているように、それらの端点からコンタクト電極１０８までほぼ同じ距離Ｄを有するようなメモリ材料の層１０７に電気的に接続される。
本発明による電子装置１００では、一組のナノワイヤＮＷは、電子装置１００の第１端子とメモリ材料の層１０７とを電気的に接続し、それによって、この実施形態ではソース領域１７２によって形成される第１端子から、ナノワイヤＮＷ及びメモリ材料の層１０７を介して電子装置の第２端子２７２への電流の伝導を可能にする。各ナノワイヤＮＷは、メモリ材料の層１０７に各々のコンタクト部で電気的にコンタクトをとる。一組の全てのナノワイヤＮＷでは、各々のコンタクト部はほぼ同一である。
第１端子は、少なくとも２つの互いに絶縁された端子領域、図１〜５の実施形態では９つのソース領域１７２、を備えてもよい。互いに絶縁された端子領域の各々は、各々の単一のナノワイヤＮＷによってのみメモリ材料の層１０７に電気的に接続される。
一代替実施形態では、図示されていないが、第１端子の互いに絶縁された端子領域の少なくとも１つは、複数のナノワイヤＮＷによってメモリ材料の層１０７に接続される。この実施形態においても、その一組の全てのナノワイヤＮＷでは、各々のコンタクト部はほぼ同一である。
また別の実施形態では、やはり図示されていないが、第１端子及びメモリ材料の層１０７と電気的にコンタクトをとる一組のナノワイヤＮＷが設けられた第１端子のただ１つの端子領域がある。この一組は複数のナノワイヤＮＷを備えてもよい。
図１〜５の実施形態では、各ナノワイヤＮＷは縦方向に延在し、縦方向に対して直角の横断面を有する。各コンタクト部は各々のナノワイヤの横断面とほぼ同一である。
図１〜５の実施形態では、電子装置１００はソース領域１７２によって形成された互いに絶縁された端子領域のアレイを備える。各端子領域は、１つ又は複数の各々のナノワイヤＮＷによってメモリ材料の層１０７に、そして、選択線の格子の各々の選択線１２０、１２１を介して個々にアクセス可能なように各々の選択装置１７１に、電気的に接続される。
一代替実施形態では、予め製作された電子装置１００は、ナノワイヤＮＷとさらなる誘電体２２３では各々異なる選択性を有する材料除去処理を受ける。選択性の違いは、ナノワイヤＮＷがさらなる誘電体２２３より効果的に除去されるか、或いは、さらなる誘電体２２３がナノワイヤＮＷより効果的に除去されるかのいずれかを意味する。材料除去処理は、ＣＭＰ工程とそれに続くエッチング工程等、複数の材料除去処理を備えてもよい。
前者の場合、ナノワイヤＮＷはさらなる誘電体２２３に関して僅かに凹ませられる。この構造体上に堆積されたメモリ材料の層１０７は、このようにして形成された凹みの中まで延在し、それによって、図６に示されているように、ナノワイヤＮＷの横断面と同一のコンタクト部で凹みの中のみにおいて各々のナノワイヤＮＷとコンタクトをとる。このようにすると、ナノワイヤと層１０７との間のコンタクト部の近辺のメモリ材料の量は特に小さく、これは、メモリ材料の抵抗率を変えるために必要なエネルギーが、変更されるべきメモリ材料の量に比例する、相変化材料等のメモリ材料にとっては有利である。ナノワイヤＮＷの組成に応じて、ＩｎＰをＳｉＯ２よりずっと効果的にエッチングする濃縮ＨＣ１、Ｂｒ２/ＨＢｒなど様々なエッチング剤が使用されてもよい。Ｓｉでは、例えば、ＳｉＯ２に対して選択的なＫＯＨが使用されてもよい。代替として、選択的ドライ・エッチングが使用されてもよい。
後者の場合、さらなる誘電体２２３はナノワイヤＮＷに関して僅かに凹ませられ、ナノワイヤの側壁の一部が露出される。この構造体上に堆積されたメモリ材料の層１０７は、図７に示されているように、このようにして形成された凹みの中まで延在し、それによって、ナノワイヤＮＷの露出された端部で各々のナノワイヤＮＷとコンタクトをとり、それらの露出された側壁の部分ともコンタクトをとる。このようにすると、メモリ材料の層１０７とナノワイヤＮＷとの間の接続は特に確実である。これは、ＳｉＯ２をＩｎＰ及びＳｉより効果的にエッチングする、例えば０．０１〜１０％ＨＦを用いてエッチングすることによって達成されてもよい。代替として、選択的ドライ・エッチングが使用されてもよい。
一実施形態では、ＭＯＳＦＥＴのソース領域１７２はグラウンドに接続される、すなわち、ＭＯＳＦＥＴはソース接地である。ドレイン領域１７３はタングステン・プラグ１２２の代わりにナノワイヤＮＷが設けられる。ゲート電極１７４は図１〜５に示されている実施形態と同様に各々の選択線１２１に電気的に接続される。選択線１２１はワード線を形成する。メモリ材料の層１０７及びコンタクト電極１０８は、アレイの特定のセルを選択するためと、このようにしてコンタクトがとられたメモリ材料の抵抗を検出するためとの両方に使用されてもよいビット線を形成するようにパターン化される。
図８Ａは、低ソース線抵抗を有するコンパクト・アレイ設計を示す。図８Ｂには、対応するメモリ・セルが示されている。この場合、ナノワイヤはコンタクト・ホール内でドレイン上に直接形成される。相変化材料を接続するワード線は金属１で設計される。
この例では、ドレイン用金属線は金属３で設計される。ソース線の接続は金属１又は２で設計されることができる。金属２での接続の利点は、より低いソース線抵抗への簡単なストラップ構造である。これは、金属２線が、ドレインに接続する金属３線に対して直角に延びているため、可能である。選択ゲートは金属１又は２で接続されることができる。
代替として、ドレインは金属１に接続されることができる。ソースは金属２に、又はより高く、接続されることができる。
図８Ａにおけるアレイの対称性により、ナノワイヤを有する全てのドレインごとに２つの選択装置がある。（＊で示された）さらなる選択線は除外されることができ、その代わり、ソース線とドレイン・コンタクトとの間でアイソレーション（ＳＴＩ）を採用することができる。現在利用可能な９０ｎｍデザイン・ルールでは、１つの選択装置のセル・サイズは約０．２１μｍ２である。さらなる選択線では、０．２６μｍ２であるが、並列選択装置のため、電流は２倍である。
図１のアレイ構成の場合、セル・サイズは、９０ｎｍデザイン・ルールで約０．４２μｍ２である。この比較的大きいセル・サイズは、ドレイン・コンタクトを横切ることができない、セル及びソース線ごとの別個のアクティブ・アイランドによる。
製造工程の異なる段階での図８及び９に示されている他の実施形態では、ナノワイヤは金属導体である。そのようなナノワイヤは、メモリ材料の抵抗率を変えるために比較的大きな電流が必要な場合に有利な比較的良好な導電性を有する。そのようなナノワイヤを備える電子装置１００は、１００ｎｍから数ミクロンまでの厚さを有する、例えば酸化アルマイト等の、多孔性材料ＰＭを堆積することによって達成されてもよい。小孔の大きさは１０から２００ｎｍまで調整されることができる。小孔分離は小孔直径の約２倍でもよい。密度は小孔の大きさに依存し、１０１０ｃｍ−２程の高さであってよく、続いて小孔を金属で電気化学的に充填する。代替として、ナノワイヤＮＷは、アルミニウムの小孔におけるＳｉワイヤの成長に関する論文「Ｔｅｍｐｌａｔｅ−ｄｉｒｅｃｔｅｄ ｖａｐｏｒ−ｌｉｑｕｉｄ−ｓｏｌｉｄ ｇｒｏｗｔｈ ｏｆ ｓｉｌｉｃｏｎ ｎａｎｏｗｉｒｅｓ」ｉｎ Ｊｏｕｒｎａｌ ｏｆ Ｖａｃｕｕｍ Ｓｃｉｅｎｃｅ ａｎｄ Ｔｅｃｈｎｏｌｏｇｙ Ｂ、第２０巻、３８９〜３９２ページ、２００２年、に記載されているように、小孔の底部で金属クラスタを堆積することによるＶＬＳ処理によって得られてもよい。
最初の処理は、金属クラスタＭＣが開口１２４の中に形成されないことを除いて、図１及び２に関して上に述べたのと同じでよい。その代わりに、開口１２４は、アルミニウムの電気化学的酸化により作られた多孔性Ａｌ２Ｏ３等の多孔性材料ＰＭの層で充填される。続いて、開口１２４の外の多孔性材料ＰＭがエッチング又は研磨等の材料除去処理によって除去される。次いで、例えばＡｕ、Ｃｕ、Ｎｉ、Ｓｅ、Ｃｄ又はその他任意の適切な金属の金属ナノワイヤが小孔の中に電気化学的に成長される。代替として、まず金属ナノワイヤが成長され、次に開口１２４の外の多孔性材料ＰＭが除去されてもよい。多孔性層の層の堆積及び金属又は半導体による充填についての詳細は、Ｃ．Ｒ．Ｍａｒｔｉｎらによる論文「Ｍｅｍｂｒａｎｅ−ｂａｓｅｄ ｓｙｎｔｈｅｓｉｓ ｏｆ ｎａｎｏ−ｍａｔｅｒｉａｌｓ」、ｉｎ Ｃｈｅｍ．Ｍａｔｅｒ．、第８巻、１７３９〜１７４６ページ、１９９６年、に出ている。この工程の結果は図８に示されている。既知の電子装置と同様に、予め製作された電子装置１００がキノコ状構造体を有するナノワイヤＮＷを有してもよいことが示されている。代替として、又は追加として、ナノワイヤＮＷは様々な高さを有してもよい、すなわち、図８の左及び右のナノワイヤＮＷによって概略的に示されているように小孔の様々な部分を充填してもよい。
小孔内で金属ナノワイヤを成長した後で、このようにして得られた予め製作された電子装置１００は、小孔の外のいかなる金属をも除去するために、例えばＣＭＰ又はエッチング等の材料除去処理を受ける。このようにして、既知の電子装置にあるようないかなるキノコ状構造体も除去される。その結果として、露出された全てのナノワイヤは、ほぼ同じ露出されたコンタクト部を有する。材料除去処理は、図８に示されている誘電体１２３の表面上のキノコ状構造体だけと端部を除去してもよい。代替として、全てのナノワイヤＮＷがほぼ同じ長さを有するまで、材料を除去し続けてもよい。これは図８内で破線によって概略的に示されている。
このようにして得られた予め製作された電子装置１００は、次いで、メモリ材料の層１０７及びコンタクト電極１０８が設けられる。これら後者２つの層はビット線を形成するようにパターン化されてもよい。図８に示されている実施形態の利点は、金属ナノワイヤＮＷが半導体ナノワイヤと比べて比較的高い電流を伝導することができ、従って比較的大きな加熱力を提供することができることである。
他の多孔性材料が、ＷＯ２００３／０２４８６９に記載されているメサ多孔性シリコン等、ＣＭＯＳバックトエンド工程のために最近研究されている多孔性材料のように、金属ナノワイヤを製作するのに適していてもよい。代替として、電気めっきによって金属ナノワイヤを得るために、Ｊｏｕｒｎａｌ ｏｆ Ｐｈｙｓｉｃａｌ Ｃｈｅｍｉｓｔｒｙ Ｂ、第１０１巻、５４９７ページ、１９９７年、においてＣ．Ｓｃｈｏｅｎｂｅｒｇｅｒらによって、及び、Ｒｅｖｉｅｗ ｏｆ Ｓｃｉｅｎｔｉｆｉｃ Ｉｎｓｔｒｕｍｅｎｔａｔｉｏｎ、第５５巻、４１０ページ、１９８４年、においてＷ．Ｄ．Ｗｉｌｌｉａｍｓ及びＮ．Ｇｉｏｒｄａｎｏによって説明されているトラックエッチングされたポリカーボネート・ポリマー膜が使用されてもよい。この後者の材料では、高エネルギー粒子を照射すること及びトラックをエッチングすることによってポリマー膜にトラックを生成することによって小孔が形成され、その結果、膜表面に対して直角で、直径が均一の、ほとんど平行な小孔が生じる。
この実施形態の変更形態では、開口１２４は多孔性材料によっては充填されず、タングステン・プラグ１２２によって充填され、選択的にバリア層２４が設けられ、それに続いて、ＣＭＰ工程等の材料除去処理が行われる。このようにして得られた表面上に多孔性材料が堆積されてもよく、次いでその小孔が金属ナノワイヤで充填される。小孔に金属ナノワイヤを成長した後で、このようにして得られた予め製作された電子装置１００は、小孔の外のいかなる金属も除去するために、例えばＣＭＰ又はエッチング等の材料除去処理を受ける。このようにして、既知の電子装置にあるようないかなるキノコ状構造体も除去される。その結果として、露出された全てのナノワイヤはほぼ同じ露出されたコンタクト領域を有する。材料除去処理は、全てのナノワイヤＮＷがほぼ同じ長さを有するまで材料を除去し続けてもよい。このようにして得られた層の上に、メモリ材料の層及びコンタクト電極が堆積され、続いてビット線にパターン化される。
選択装置１７１は、例えば、ｐドープされたナノワイヤの半導体部分とｎドープされたナノワイヤの半導体部分との間のｐｎ接合によって、ナノワイヤＮＷに組み込まれてもよい。図１２の挿入図に示されているそのようなｐｎ接合は、１つのメモリ素子を選択するために使用されてもよく、選択トランジスタを冗長にする。アレイ構造体はダイオードＲＯＭアレイに似ている。読み出し動作中、選択されていないセルのダイオードは、さらなる電流がセンスアンプの方に流れるのを回避するために、非伝導状態になるようにバイアスをかけられてもよい。選択トランジスタがない場合は、メモリ素子の大きさはずっと小さくてもよい。さらに、メモリ・セルの複数の層が互いの上に積み重ねられてもよく、このようにして３Ｄメモリを形成する。
選択装置を備えるナノワイヤは直接基板１０１上に、すなわちいわゆるフロントエンドに、成長されてもよい。代替として、図１０〜１３に示されているように電子装置１００のいわゆるバックトエンドに設けられてもよい。この後者の場合、ナノワイヤはＡｌ又はＣｕ金属線等の導電層と電気的にコンタクトをとるように１つ又は複数の誘電体層１２３に埋め込まれてもよい。この層は標準的なＩＣ処理によって得られてもよい選択線１２０、１２１でもよい。選択線１２０の上に、例えば二酸化シリコンの誘電体層１２３’が堆積されてもよい。誘電体層１２３’は選択線１２０の少なくとも一部分がそれらによって露出される開口１２４が設けられてもよい。開口１２４の中で、ナノワイヤＮＷが、図２〜５に関して説明されたのと同様のやり方でＶＬＳ法によって成長される。まず金属クラスタＭＣが開口１２４の中に堆積され、次いでナノワイヤＮＷが開口１２４内で成長され、続いて開口１２４の残部が誘電体２２３によって充填され、開口１２４の外のいかなる誘電体２２３及び／又はナノワイヤＮＷも材料除去処理によって除去される。これらの工程の結果が図１０に示されている。開口１２４は各々２つ、又はさらに多くのナノワイヤが設けられる。代替として、少なくとも１つの、さらには全ての開口１２４は、開口１２４ごとにナノワイヤＮＷが一つだけ設けられてもよい。
この実施形態で使用されるＶＬＳ法では、ｐｎ接合を備えた分割されたナノワイヤはナノワイヤ成長中にガス組成を変えることによって得られてもよい。ガスはドープされたターゲットのレーザ・アブレーションによって得られる、すなわち、まずドーパントがターゲットに添加されてから、その後でアブレートされる。約１０１８ｃｍ−３のドーピング濃度を有するｎ型ＩｎＰワイヤを得るためには、０．００１〜０．１モル％Ｓｅが使用され、ｐ型ＩｎＰを得るためには、０．１〜１．０モル％Ｚｎが使用される。ＣＶＤタイプ・プロセスでは、有機金属ドーピング剤、例えばメチル金属化合物、又はドーピング原子の塩化物、例えばＧａＮに対してＭｎＣｌ２、ＭｇＣｌ２が使用されてもよい。Ｓｉによるドーピングでは、ＳｉＨ４がガスに添加されてもよい。カーボン（ｐ型）及びシリコン（ｎ型）が、ＧａＡｓのためのドーパントとして使用されてもよく、ガスの流れに低濃度で添加されてもよい。
ｐｎ接合の使用は、アレイの形に配列された場合に隣接する装置からの平行電流を防止するための選択目的のためである。この場合、選択トランジスタは省略されることができ、セル・サイズは縮小される。ダイオードの抵抗は十分な電流がダイオードを通して伝導される限り、大きな問題ではない。ツェナー又はパンチ・スルー・タイプ等高性能Ｓｉベースのダイオードでは、数ボルトの順方向バイアスで約１０μ〜１ｍＡを得ることが可能である。ダイオードのためのドーピング濃度は一般に１０１５〜１０２０ｃｍ−３の間である。
図１０に示されている予め製作された装置１００の上に、メモリ材料の層１０７が堆積される。これは図５に関して前述されたいかなる材料でもよい。層１０７の上に、５０〜２００ｎｍの厚さを有するＴｉＮ、Ｗ、ＴｉＷ、ＴａＳｉＮ、ＴｉＳｉＮ、ＴｉＡｌＣ等の金属導体の層１０８が設けられてもよく、その上にＡｌ又はＣｕの層が設けられてもよい。一実施形態では、層１０８にはさらなるメモリ材料の層１０７’が設けられ、他の実施形態では、この層は省略される。層１０７、存在する場合、層１０８、及び、存在する場合、層１０７’のスタックは、選択線１２１を形成するようにパターン化されてもよい。選択線１２１は選択線１２０に対して直角でもよい。図１１では、１つの選択線１２０が示されているが、装置１００は、選択線１２１の上に、複数の、例えば互いに平行な、そのような選択線１２０を備えてもよい。これによってメモリ・セルの、疑似二次元アレイが生じ、各々、選択装置１７１を有するナノワイヤＮＷによって電気的にコンタクトがとられるメモリ材料の層１０７を備える。電子装置１００は、その次のパッシベーション層及び選択的に１つ又は複数の配線層を有するように仕上げられてもよい。
代替として、電子装置１００は、互いに積み重ねられた図１１に示されている構造体からなってもよい。そのような場合、三次元メモリ・アレイが得られてもよい。このために、選択線１２１は図１２に示されているようなメモリ材料の上部層１０７’が設けられてもよく、その上に、誘電体層１２３’と同様の誘電体層１２３’’が設けられる。誘電体層１２３’’には下にある層１０７’の一部分を露出する開口１２４’が設けられる。開口１２４’には開口１２４内のナノワイヤＮＷと同様のナノワイヤＮＷ’が設けられる。開口１２４’の残部は誘電材料２２３と同様のさらなる誘電材料２２３’で充填されてもよい。開口１２４’の外の誘電材料２２３’及びナノワイヤＮＷの部分は材料除去処理によって除去されてもよく、それによって図１２に示されている予め製作された電子装置１００が生じる。この予め製作された電子装置１００には、選択線１２０と同様の選択線１２０’が設けられる。選択線１２０は誘電材料１２３”’が設けられてもよい。
選択線１２０’、ナノワイヤＮＷ’、メモリ材料の層１０７’及び選択線１２１は三次元メモリ・アレイの第２レベルを形成する。図１０〜１３に示されている実施形態では、各々４つの選択線１２０を有する２つのレベルがある。しかし、本発明は、この数の選択線１２０、１２０’にも、このレベル数にも限定されない。
ナノワイヤにおける最大許容電流密度は、ｐｎ接合の低濃度にドープされた側の厚さを増大することによって、増大されてもよい。ナノワイヤの高濃度にドープされた側は、より薄くて、メモリ材料の層１０７とコンタクトをとってもよい。ｐｎ接合を構成する２つの部分の各々異なるワイヤ直径は、参照により本明細書中に組み込まれている特許出願ＷＯ２００３／０８３９４９に記載されているように、ナノワイヤの成長中に基板温度を変えることによって得られてもよい。
本発明の一変形形態では、ドープ・ナノワイヤＮＷが開口１２４、及び、存在する場合は１２４’の中で成長され、これらは図１４に示されているようにｎ−ｐ−ｎ接合を組み込んでいる。そのようなナノワイヤＮＷはパンチ・スルー・ダイオードを構成してもよい。全てのＩＶ、ＩＩＩ−Ｖ、及びＩＩ−ＶＩ族の半導体単結晶ナノワイヤＮＷは、Ｘ．Ｄｕａｎ及びＣ．Ｍ．Ｌｉｅｂｅｒによる論文「Ｇｅｎｅｒａｌ ｓｙｎｔｈｅｓｉｓ ｏｆ ｃｏｍｐｏｕｎｄ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｎａｎｏｗｉｒｅｓ」、Ａｄｖａｎｃｅｄ Ｍａｔｅｒｉａｌｓ、第１２巻、２９８〜３０２ページ、２０００年、に記載されているように、ＶＬＳ（気相―液相―固相）手法によって合成されることができる。ワイヤは数ミクロンまでの長さを有してもよく、それらの直径は４ｎｍから数百ｎｍの範囲で調整されてもよい。ナノワイヤは固体基板上だけでなく気相ででも成長されてもよい。ドナー・ガスの化学組成を変えることで、ｐ−ｎ接合は、Ｍ．Ｓ．Ｇｕｄｉｋｓｅｎらによる論文「Ｇｒｏｗｔｈ ｏｆ ｎａｎｏｗｉｒｅ ｓｕｐｅｒｓｔｕｃｔｕｒｅｓ ｆｏｒ ｎａｎｏｓｃａｌｅ ｐｈｏｔｏｎｉｃｓ ａｎｄ ｅｌｅｃｔｒｏｎｉｃｓ」、Ｎａｔｕｒｅ、第４１５巻、６１７〜６２０ページ、２００２年、に記載されているように、ワイヤの中で成長されることができる。同様に、例えばＩｎ及びＰからＩｎ及びＡｓになど、気相の組成内の主要構成要素を変えることで、ヘテロ接合を含むナノワイヤは、Ｍ．Ｔ．Ｂｊｏｒｋらによる論文「Ｏｎｅ−ｄｉｍｅｎｓｉｏｎａｌ ｈｅｔｅｒｏｓｔｒｕｃｔｕｒｅｓ ｉｎ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｎａｎｏｗｈｉｓｋｅｒｓ」、Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ Ｌｅｔｔｅｒｓ、第８０巻、１０５８〜１０６２、２００２年、に記載されているように、製作されてもよい。
ナノワイヤは、ｎ−ｐ−ｎ又はｐ−ｎ−ｐ等、３つの続いた異なるドープ半導体領域からなってもよい。この領域は各々、同じ又は異なる族の材料のドープ半導体でもよい。例えば、３つの領域は全て１つの同じＩＩＩ−Ｖ、ＩＩ−ＶＩ又はＩＶ族の材料からなってもよい。前者の例はＩｎＰである。代替として、領域の１つは、異なる族の材料、例えば、ＩＶ族の材料の２つのｎ−ドープ領域の間に挟まれたｐドープＩＩ−ＶＩ族の材料のものでもよい。
この実施形態では、ナノワイヤのドーピング・プロファイルはパンチ・スルー・ダイオードの機能を実現してもよい。パンチ・スルー・ダイオードは、第１導電型の少なくとも第１領域及び第２領域、並びに第１領域と第２領域との間の第２導電型の第３領域を備える非線形素子である。一方では第１領域及び第３領域、他方では第３領域及び第２領域が、２つの、向き合って配置された整流接合を形成する。これらのうちの少なくとも１つは、逆にバイアスをかけられた他方の接合の電界によって順方向にバイアスをかけられることができる。第３領域の幅は十分に小さく、そのドーピング・プロファイルは、接合のうちの１つが少なくとも１つのバイアス方向に破壊する前に２つの接合の間にパンチ・スルーが生じるようなものである。パンチ・スルー・ダイオードは同じドーピング型を有する２つの端子を有する。従って、端子を電気的に接続する場合、生産工程の様々な工程で比較的少数の各々異なる材料が使用されてもよい。様々な材料が使用されてもよい。不完全なリストは、ＩＶ族材料、例えばＳｉ、Ｇｅ、ＳｉＸＧｅ１−Ｘ、ＩＩＩ−Ｖ族材料、例えばＧａＡｓ、ＩＩ−ＶＩ族材料、例えばＺｎＳ等の単体半導体及びそれらの合金を含む。パンチ・スルー・ダイオードを構成する半導体領域がナノワイヤの一部分である場合、これは、単結晶半導体領域は、異なる半導体材料のものでも、例えばＶＬＳ法によって互いの上に成長されてもよいという利点を有する。このようにして、半導体領域の比較的低抵抗が得られるが、摂氏４００度から５５０度の比較的低温を必要とする。比較的低温におけるこの高品質低抵抗選択装置の製造は、比較的低温だけを許容するＩＣのバックトエンド工程等、パンチ・スルー・ダイオードのプロセス・フローにおける集積を可能にする。比較的低抵抗及び比較的低温の利点は、パンチ・スルー・ダイオードがメモリ材料の層に接続されているかいないかに依存しない。
ドーピング・プロファイルは、対称ｎ−ｐ−ｎプロファイルでも、非対称ｎ−ｐ＋−ｐ−ｎプロファイルでもよい。ｐ−セグメントの厚さは、所望のリーチスルー及びフラットバンド電圧を達成するようになど選択されてもよい。一代替実施形態では、電子装置のために、より高い多数キャリア・バンド・ミニマムを有する中央セグメントを備えたダブル・ヘテロ接合、例えば、ＩｎＡｓ−ＩｎＰ−ＩｎＡｓでもよい。
本発明のこの態様による電子装置は、以下の１つ又は複数の利点を有してもよい。すなわち、ナノワイヤは、特にナノワイヤが単結晶である場合、比較的低抵抗率を有してもよい。ＶＬＳプロセスが比較的低欠陥密度を有する単結晶ナノワイヤを実現することが可能であり、それによって比較的高キャリア移動度が生じることは、上記で引用された文献においてＭ．Ｔ．Ｂｊｏｒｋらによって示されている。これは、ナノワイヤが比較的高電流密度を維持できることを可能にする。Ｓ．Ｄｅ Ｆｒａｎｃｅｓｃｈｉらによる論文「Ｓｉｎｇｌｅ−ｅｌｅｃｔｒｏｎ ｔｕｎｎｅｌｉｎｇ ｉｎ ＩｎＰ ｎａｎｏｗｉｒｅｓ」、Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ Ｌｅｔｔｅｒｓ、第８３巻、３４４〜３４６ページ、２００３年、に示されているように、適当な冶金及び処理によって、１から５ｋΩの間等２０ｋΩより低いコンタクト抵抗が達成されてもよい。低ナノワイヤ抵抗率との組合せで、ナノワイヤが選択装置として使用された場合、これは大きなオン／オフ比を可能にする。ＶＬＳ法及びコンタクト部の製作は両方共５００℃を超えない温度で行われ、それでもなお単結晶材料を実現する。これはＣＭＯＳ適合性が得られる。
Ｗ配線でもよい導電層の形成後、少量のＡｕ、Ｆｅ、Ｃｏ又はＮｉ等の触媒金属が、例えば蒸着によって堆積される。この堆積は選択的にプラグ上にでもよい。触媒金属は、ＩｎＰ、ＩｎＡｓ、ＧａＡｓ等の半導体材料からナノワイヤを成長させるために標準的なＶＬＳ成長で触媒として使用される。特定のメモリ素子位置で、例えば特定の開口１２４で、単一ナノワイヤ又は小さい一組のナノワイヤが、存在する金属粒子数に応じて成長されてもよい。
ナノワイヤのドーピング・プロファイルは、所望のダイオード特性を実現するように選択される。これは、成長中にガス蒸気の組成を変えることで達成されてもよい。組成は、例えばレーザを用いて、成長中に様々な時間中に様々なサンプルを照明することで変えられてもよく、それによって、照明されたサンプルの原子が気相にされ、ナノワイヤに凝縮する。
図１４に示されている実施形態では、パンチ・スルー・ダイオードは対称であり、第２導電型、この例ではｎ型の半導体材料の第２領域と、第２導電型、この例ではｎ型の半導体材料の第３領域との間の第１導電型、この例ではｐ型の半導体材料の第１領域を備える。一実施例では、１０２０ｃｍ−３の濃度のＡｓによってドープされたｎ＋層と、５・１０１８ｃｍ−３の濃度のＢによってドープされたｐ層と、１０２０ｃｍ−３の濃度のＡｓによってドープされたｎ＋層とを有するシリコン・装置として実施される。ｐ領域の厚さ、すなわち２つのｎ領域の間の距離は３０ｎｍである。ハーフ・セレクト方式が読み出し、書き込み及び消去のために利用される、すなわちプログラムされるべきメモリ素子が全電圧Ｖｐを受け取る。他のメモリ素子は、ゼロ、正ハーフ・バイアスＶｐ／２及び負ハーフ・バイアス−Ｖｐ／２を有することができる。代替として、ナノワイヤは、ＩｎＰ、ＧａＡｓ、ＩｎＡｓ及び／又はＧａＮからなってもよく、ｎ及びｐ領域は、各々Ｓｉ等のＩＶ族要素、Ｓ、Ｓｅ、又はＴｅ等のＶＩ族要素、及びＣ、Ｂｅ、Ｚｎを用いてドープすることによって製作される。ｐ領域は、ナノワイヤの縦方向に平行な通常数十ｎｍの厚さを有してもよい。厚さの主要必要条件は、十分小さく、そのドーピング・プロファイルは、接合のうちの１つが少なくとも１つのバイアス方向で破壊する前に、２つの接合部の間でパンチ・スルーが生じるようなものである。
図１４に示されている実施形態の一変形形態では、ｐ領域は、比較的高濃度にドープされたｐ＋領域及び比較的低濃度にドープされたｐ領域からなる。ｐ＋領域及びｐ領域は、各々、ナノワイヤの縦方向に平行な数十ｎｍの厚さを有してもよい。厚さ及びドーピング濃度の正確な値は、所望の電気的特性によって決定される。
図１４に示されている実施形態の一変形形態では、例えばＴｉ／Ａｌ、又はナノワイヤとコンタクトをとるのに適切な他の材料のさらなるバリア層及び／又はコンタクト抵抗層が、例えばスパッタリング又は蒸着によって堆積される。さらなるバリア層及び／又はコンタクト抵抗層はＷプラグ上に堆積されてもよい。この層をそれがプラグ上にだけ存在するように構成するためにさらなる処理工程が導入されてもよい。
ナノワイヤが開口１２４の中で成長される場合は、金属の代わりに、ＴｉＮ、ＴａＮ等の別のコンタクト材料も使用されてもよい。この場合、ワイヤはすでに存在するビア内で直接成長されてもよい。図１０〜１４に示され、前述の実施形態全てにおいて説明された選択装置は、ゲートが設けられてもよい。選択装置は縦型ＰＮダイオード又はトランジスタでもよい。ＰＮダイオード又はパンチ・スルー・ダイオードでは、表面漏洩を低減する、さらには防止するために、さらなるゲートが使用されることができる。
図１５はゲートが設けられた選択装置の製造工程における第１段階を示す。この実施形態では、選択装置はＰＮダイオードを備えたナノワイヤである。ナノワイヤ・ダイオードは、ＰＮ又はＮＰダイオード、Ｐ＋ＮＰ＋又はＮ＋ＰＮ＋等のパンチ・スルー・ダイオード、ショットキー・ダイオード、ヘテロ構造体、又はそれらの組合せであることができる。
ダイオードは、基板のバルク内の注入済みエリア（「ドレイン」）上に設けられることができるか、或いは、ビア（又は金属線）からなる「ビット線」上に設けられることができる。ダイオードは、窒化物等、電気的絶縁層３００によってキャップされる。次に、ゲート誘電体３０１がゲート層３０２と共に成長又は堆積される（酸化シリコン又はｈｉｇｈＫ層等）。薄いゲート層３０２は約１０ｎｍの厚さを有してもよく、好ましくは、例えばＴｉＮ、ＴａＮ又はＡｌ等の金属からなる。ゲート・スタック３０３を備えたナノワイヤ・ダイオードが図１５に示されている。
ゲート・スタック３０３の堆積後、酸化シリコン又はｌｏｗＫ材料等の誘電体層１２３が堆積され、続いて化学機械研磨（ＣＭＰ）によって平坦化される。キャップ層３００の上で、金属ゲート層３０２及びゲート誘電体層３０１がＣＭＰ処理によって除去される。キャップ層３００はＣＭＰ処理のための阻止層として使用される。このＣＭＰ工程後、ウェット又はドライどちらかの短い金属エッチングが行われる。キャップ層３００も除去され、その結果が図１６に示されている。（ほとんどゲート層の厚さと同様の厚さを有する）薄い誘電体層、例えば酸化物がスペーサ３０５の中へ堆積されエッチングされ、ダイオード構造体をオープンにする。このスペーサは活性領域を縮小し、これはメモリ装置の動作に有利である。金属ゲートは、スペーサ・エッチングの異方性により露出されない。等方性エッチングも、金属エッチング及び堆積層の厚さを最適化することによって金属ゲートを露出せずに使用されることができる（スペーサは形成されない）。
次の工程では、ダイオードＮＷがメモリ素子１０７及び上面電極１０８に接続される（ワード線）。メモリ素子１０７は、相変化メモリ素子、或いは、プログラマブル・メタライゼーション・セル（ＰＭＣ）、ＲＲＡＭ又は分子蓄積セル等異なるタイプの抵抗性素子であることができる。上面電極１０８とメモリ素子１０７はワード線でパターン化される（図１７参照）。
ゲート３０１はＮＷダイオードの漏洩電流を低減するために使用される。
漏洩はコンタクト面状態により、ナノワイヤの表面で生じる可能性がある。特にポリシリコン・ナノワイヤがこの現象の影響を受ける。ゲート上の負又は正の電圧によって、空乏領域がダイオードのＮ型部分（負電圧）又はＰ型部分（正電圧）上に形成される。どちらの場合にも、この空乏はダイオードの表面によって生じた漏洩電流を阻止する。電圧はどの選択ダイオードに対しても同じなので、ゲートはアレイの外で接続されればよいだけで、アレイにさらなるコンタクト部を導入しない。
選択装置は、好ましくは、製造工程のバックトエンドで処理される（メタライゼーション・トラジェクト）。選択装置をバックトエンドに組み込む利点は、まず、チップ上に追加されることができ、次に、より多くの層が次々に積み重ねられることができることである。
一代替実施形態では、ＰＮダイオードの代わりに、選択トランジスタが製造されることができる。ナノワイヤ（例えばシリコン）から、好ましくはそれまでにナノワイヤに組み込まれているソース及びドレインから始める。処理は、図１５に示されているように、ＣＭＰ工程まで、及びその工程を含めて同じである。この工程の後、ワード線が、図１８に示されているように、レジスト・パターン化３０４、酸化物のエッチング１２３、及びゲートのエッチング３０１によってパターン化される。ゲート長はリソグラフィによって定義されないので、マスク・ミスアライメントは選択装置の電気特性に影響を及ぼさない。
レジスト３０４の除去後、酸化物等の誘電体層１２３’が堆積され、キャップ層３００を阻止層として使用してＣＭＰによって平坦化される。ＣＭＰ工程後の製造工程は、図１６〜１７における前述のダイオードの製造工程と同様である。
要約すると、本発明による電子装置１００は、第１値と第２値との間でスイッチ可能な電気抵抗率を有してもよい電気伝導性材料の層１０７を備える。メモリ材料は相変化材料でもよい。電子装置１００は電気伝導性材料の層１０７に電気的に接続された一組のナノワイヤＮＷをさらに備え、それによって、ナノワイヤＮＷを介した電気伝導性材料の層１０７への電流の伝導を可能にする。各ナノワイヤＮＷは各々のコンタクト面でメモリ材料の層１０７と電気的にコンタクトをとる。全てのコンタクト面はほぼ同じ表面積を有する。本発明による方法は、本発明による電子装置１００を製造するのに適している。
前述の諸実施形態は本発明を限定するのではなく説明すること、及び、当業者は添付の特許請求の範囲の範囲から逸脱することなく多くの代替実施形態を設計することができることに留意されたい。特許請求の範囲では、括弧内のいかなる参照符号も請求を限定すると解釈されないものとする。用語「備える」は、請求項に記載されたもの以外の他の要素又は工程の存在を排除しない。１つの要素の前にある用語「ａ」又は「ａｎ」は複数のそのような要素の存在を排除しない。
製造の第１段階における電子装置の一実施形態の上面図である。 線ＩＩ−ＩＩに沿った図１の予め製作された電子装置の一実施形態の横断面図である。 金属クラスタだけがコンタクト・ホールに残る、線ＩＩ−ＩＩに沿った図１の予め製作された電子装置の代替実施形態の横断面図である。 ビアでナノワイヤが成長される、線ＩＩ−ＩＩに沿った図１の予め製作された電子装置の他の代替実施形態の横断面図である。 製造の第２段階における図１の線ＩＩ−ＩＩに沿った予め製作された電子装置の横断面図である。 製造の第３段階における図１の線ＩＩ−ＩＩに沿った予め製作された電子装置の横断面図である。 製造の第４段階における図１の線ＩＩ−ＩＩに沿った予め製作された電子装置の横断面図である。 製造の第４段階における予め製作された電子装置の他の実施形態の横断面図である。 製造の第４段階における予め製作された電子装置のまた別の実施形態の横断面図である。 アレイの他の有利なコンパクト設計の上面図である。 メモリ・セルの対応する横断面図である。 製造の中間段階における予め製作された電子装置のまた別の実施形態の横断面図である。 製造の中間段階における予め製作された電子装置のまた別の実施形態の横断面図である。 製造のある段階における予め製作された電子装置の他の実施形態の横断面図である。 製造のある段階における予め製作された電子装置の他の実施形態の横断面図である。 製造のある段階における予め製作された電子装置の他の実施形態の横断面図である。 製造のある段階における予め製作された電子装置の他の実施形態の横断面図である。 選択装置がパンチ・スルー・ダイオードである一実施形態の横断面図である。 ゲート誘電体及びゲートが設けられた選択装置の製造の一実施形態の横断面図である。 製造工程のさらなる段階における、図１５の選択装置及びゲート・スタックの横断面図である。 メモリ素子及びトップ電極に接続され、ゲート誘電体及びゲートが設けられた選択装置の横断面図である。 ゲート・スタックを有する選択装置がビット・ライン上で製造される代替実施形態の横断面図である。

Claims (21)

  1. 電気伝導性材料の層と、
    一組の複数ナノワイヤであって、前記複数ナノワイヤを介して前記電気伝導性材料の前記層に電流を伝導するために前記電気伝導性材料の前記層に電気的に接続された一組の複数ナノワイヤを備え、各ナノワイヤは各々のコンタクト面で前記電気伝導性材料の前記層と電気的にコンタクトをとり、全てのコンタクト面はほぼ同じ表面積を有する、電子装置を製造する方法であって、
    一組の予め製作された複数ナノワイヤを有する本体を設ける工程と、
    各々が露出されたコンタクト面を有する前記一組の複数ナノワイヤを得るために、前記一組の予め製作された複数ナノワイヤを材料除去処理にかける工程と、
    前記電気伝導性材料の前記層を前記ナノワイヤに設け、それによって前記各々のコンタクト面で各ナノワイヤと導電性材料の前記層を電気的に接続する工程と
    を備える方法。
  2. 前記一組の予め製作された複数ナノワイヤは様々な長さを有する複数ナノワイヤを備え、前記材料除去処理によって全てがほぼ同じ長さを有する一組の複数ナノワイヤが生じる、請求項１に記載の方法。
  3. 前記一組の予め製作された複数ナノワイヤは、前記一組の予め製作された複数ナノワイヤを前記材料除去処理にかける前に、それらを覆う誘電材料の層が設けられる本体上に設けられる、請求項１に記載の方法。
  4. 前記材料除去処理は化学機械研磨を含む、請求項１に記載の方法。
  5. 前記導電性材料は第１値と第２値との間でスイッチ可能な電気抵抗率を有する、請求項１に記載の方法。
  6. 電気伝導性材料の層と、
    一組の複数ナノワイヤであって、前記複数ナノワイヤを介して前記電気伝導性材料の前記層に電流を伝導するために前記電気伝導性材料の前記層に電気的に接続された一組の複数ナノワイヤを備え、各ナノワイヤは各々のコンタクト面で前記電気伝導性材料の前記層と電気的にコンタクトをとり、全てのコンタクト面はほぼ同じ表面積を有する、
    電子装置。
  7. 前記電気伝導性材料は電気スイッチング信号によって少なくとも第１値と第２値との間でスイッチ可能な電気抵抗率を有し、前記スイッチング信号は前記表面積に依存する、請求項６に記載の電子装置。
  8. 各ナノワイヤは縦方向に延在し、前記縦方向に対して直角の横断面を有し、前記表面積は前記各々のナノワイヤの前記横断面とほぼ同一である、請求項６に記載の電子装置。
  9. 前記電気伝導性材料の前記層に電気的に接続するために、電気伝導性材料の層にコンタクト電極が設けられ、全てのナノワイヤはそれらの端点からコンタクト電極までほぼ同じ距離を有する前記電気伝導性材料の前記層に電気的に接続される、請求項６に記載の電子装置。
  10. 各々が単一ナノワイヤによってのみ前記電気伝導性材料の前記層に電気的に接続される少なくとも２つの互いに絶縁された端子領域を備えることを特徴とする、請求項６に記載の電子装置。
  11. 前記一組の複数ナノワイヤは金属導体であるナノワイヤを有する、請求項６に記載の電子装置。
  12. 前記一組の複数ナノワイヤは単結晶ナノワイヤを含む、請求項６に記載の電子装置。
  13. 前記電気伝導性材料は相変化材料である、請求項６に記載の電子装置。
  14. 前記ナノワイヤの少なくとも１つ及び電気伝導性材料の前記層は、選択装置に電気的に接続される、請求項６に記載の電子装置。
  15. 前記選択装置はダイオードである、請求項１４に記載の電子装置。
  16. 前記ダイオードは前記一組のうちのナノワイヤの一体部分である、請求項１５に記載の電子装置。
  17. 前記ダイオードはパンチ・スルー・ダイオードである、請求項１６に記載の電子装置。
  18. 前記選択装置にゲートが設けられる、請求項１４から１７に記載の電子装置。
  19. 各々が１つ又は複数のナノワイヤによって前記電気伝導性材料の前記層に電気的に接続され、各々が複数選択線の格子の各々の選択線を介して個別にアクセス可能である各々の選択装置に電気的に接続される、互いに絶縁された複数端子領域のアレイをさらに備えることを特徴とする、請求項１４に記載の電子装置。
  20. 前記互いに絶縁された複数端子領域は各々、１つの各々のナノワイヤによって導電性材料の前記層に電気的に接続される、請求項１９に記載の電子装置。
  21. 前記選択装置はソース領域、ドレイン領域及びゲート領域を有する金属酸化膜半導体電界効果トランジスタを備え、
    複数選択線の前記格子はＮ本の複数第１選択線、Ｍ本の複数第２選択線、及び出力線を備え、
    前記互いに絶縁された複数端子領域は、前記対応する金属酸化膜半導体電界効果トランジスタの前記ソース領域及び前記ドレイン領域から選択され、前記ソース領域及び前記ドレイン領域から選択され、且つ前記端子領域から自由な前記対応する金属酸化膜半導体電界効果トランジスタのさらなる領域が、前記Ｎ本の複数第１選択線のうちの１つに電気的に接続され、前記ゲート領域は、前記Ｍ本の複数第２選択線のうちの１つに電気的に接続される、
    請求項２０に記載の電子装置。
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