CN113165867A - 用于紧凑的和高数据存储电子器件的基于单个纳米颗粒的非易失性存储系统 - Google Patents
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Abstract
提供有一种纳米存储系统的结构。所公开的单位纳米存储单元包括布置在半导体衬底(301)的表面上的单个隔离的纳米颗粒以及相邻的纳米‑肖特基接触(303)。纳米颗粒用作存储位置，在该存储位置处纳米‑肖特基接触(303)在相对小的电压下用作电子的进或出半导体衬底(301)的源或漏。可以通过对纳米颗粒充电或放电而打开(读数1)或关闭(读数0)通过纳米‑肖特基接触(303)的电流。由于电接触是由衬底(301)的背接触和表面上的纳米‑肖特基接触(303)形成的，并且电荷被存储在非常小的纳米颗粒中，因此这允许获得最终的器件的缩小。这也将显著增加芯片上的纳米存储单元的数量。此外，由于小的纳米‑肖特基接触(301)以及用于存储电荷的纳米颗粒的小的尺寸，充电和放电(写/擦除)以及读电压比基于CMOS的闪存单元所需的小。
Description
技术领域
本发明涉及实现电子器件的大型非易失性存储器存储的领域，并且更具体地，涉及用于增加电子系统中的数据存储的容量的系统和方法。
背景技术
具有大存储器存储容量的，像移动电话、计算机、笔记本电脑、数码相机等的电子器件的技术的迅速发展主要归功于非易失性闪存器件的发展以及器件的缩小。然而，在这些电子系统中的大多数中，仍然存在增长的增加数据存储容量的兴趣。这实际上要求在这样的器件中对缩小基本单位存储单元的持续的需要。另外，器件缩放是低功耗的要求。事实上，目前的闪存器件是由基于CMOS的浮动栅极MOSFET晶体管作为基本单位单元制成的。因此，缩小这些基本单位单元受到CMOS器件中固有的类似问题的限制。像栅极长度、通过氧化物层的漏电流、短沟道效应、对在非常小的区域中的源端子和漏端子的掺杂的控制。
此外，存在与这些单位存储单元的结构相关联的一些限制，像浮动栅极与漏之间的寄生电容效应、通过氧化物层中的缺陷的电荷损耗。为了增加电荷保持能力而增加浮动栅极与衬底之间的氧化物层的厚度将进而导致写/擦除速度减慢并且导致相对高的读电压和写电压。
肖特基势垒是指具有大势垒高度和比导带或价带中的态密度小的低掺杂浓度的金属-半导体接触。金属和半导体之间的势垒可以被标识在能带图上，对于该能带图，初始地考虑金属与半导体的能带图并使用相同的真空能级对准。当使金属与半导体在一起时，在热平衡时两种材料的费米能必须相等。费米能级是用来描述在绝对零度温度下电子能级的集合的顶部的术语。
为了减小氧化物层的厚度以便增加编程速度并降低编程电压，同时维持保持时间，一些研究者提出了使用嵌入在电介质栅极层中的纳米晶体而不是常规的浮动栅极。尽管这个方法将有助于减少围绕电荷存储区成层的电介质和氧化物，但仍存在来自控制栅极侧和源/漏的结构的其它限制问题。另外，电荷被存储在一组纳米晶体中，其意味着更大的面积，另外也不保证在所有纳米晶体中同时发生充电或放电过程。
因此，存在对提供具有增加的数据存储容量、低功耗和最终器件缩小的存储系统的需求。
发明内容
因此，本发明的目的是提供允许获得最终的器件缩小和增加的电荷保持能力的纳米存储系统。
本发明涉及一种单位纳米存储单元，该单位纳米存储单元包括位于半导体衬底的表面上的单个隔离的纳米颗粒，其中，单个隔离的纳米颗粒用作电荷存储位置。
在本发明的实施例中，单位纳米存储单元还包括在相对小的电压下用作电子的源或漏的单个纳米金属-半导体接触(NMSC)。
在本发明的另一实施例中，单个纳米颗粒与半导体衬底和纳米金属-半导体接触(NMSC)通过1至5纳米的电介质材料隔离。
在本发明的另一实施例中，电介质材料至少包括诸如Si3N4、ZrO2、HfO2或Y2O3之类的具有高介电常数(k)的一部分。
在本发明的另一实施例中，单个隔离的纳米颗粒由金属或另一种半导体材料制成，并具有在2-20纳米的范围内的半径。
在本发明的另一实施例中，半导体衬底表面具有顶侧和底侧，并且其中，单个纳米金属-半导体接触(NMSC)和单个隔离的纳米颗粒位于半导体衬底表面的顶侧，并且用半导体衬底的顶侧和底侧形成电接触。
在本发明的另一实施例中，电接触是纳米-肖特基接触。
本发明的另一方面包括一种对单位纳米存储单元充电的方法，该单位纳米存储单元包括半导体衬底和位于半导体衬底的表面上的单个隔离的纳米颗粒，该方法包括以下步骤：用负电荷对单个隔离的纳米颗粒充电以及将半导体衬底接地。
在本发明的实施例中，使用布置在单个隔离的纳米颗粒的顶部上的纳米金属电极对单个隔离的纳米颗粒进行充电，其中，纳米金属电极是电荷控制电极(CCE)。
在本发明的另一实施例中，对单个隔离的纳米颗粒充电使电流通过纳米-肖特基结。
在本发明的另一实施例中，对单位纳米存储单元放电的方法包括将用于对单位纳米存储单元充电的偏置反转，其导致存储在单位纳米存储单元中的数据的擦除。
在本发明的另一实施例中，对单位纳米存储单元充负电的方法包括在单个纳米金属-半导体接触(NMSC)和电荷控制电极(CCE)之间施加负电压的步骤。
在本发明的另一实施例中，对单位纳米存储单元充正电的方法包括将单个纳米金属-半导体接触(NMSC)和电荷控制电极(CCE)之间施加的负电压的极性反转的步骤。
在本发明的另一实施例中，单个隔离的纳米颗粒和单个纳米金属-半导体接触(NMSC)被布置在半导体表面上；以及电荷控制电极(CCE)被布置在单个隔离的纳米颗粒的顶部上。
在本发明的另一实施例中，单个纳米金属-半导体接触(NMSC)的源端子和漏端子包括纳米-肖特基接触。
在本发明的另一实施例中，单个隔离的纳米颗粒的充电和放电(写/擦除)过程分别与写和擦除过程类似。
在本发明的另一实施例中，单个隔离的纳米颗粒的充电和放电(写/擦除)过程包括在电荷控制电极(CCE)和半导体衬底的背接触之间施加偏置的步骤。
在本发明的另一实施例中，正被存储在纳米颗粒中的电荷允许器件缩小，并且其中，对于每个单位纳米存储单元利用相同的电压源用于读、写和擦除过程。
作为本发明的另一方面，一种多单元布置包括多个单位纳米存储单元，其中，每个单位纳米存储单元包括单个隔离的纳米颗粒；以及对于每个纳米颗粒，利用单个电荷控制电极(CCE)。
在本发明的另一实施例中，通过多个纳米存储单元的串联或并联配置来实现多个纳米存储单元。
附图说明
在说明书的结尾处的权利要求中具体地指出并清楚地要求保护作为本发明的主题。根据以下结合附图进行的详细描述，本发明的前述和其它方面、特征和优点是清楚的，在附图中：
图1示出了金属接触从正常减小到纳米尺度时的能带图。
图2(a)是具有小于10nm的半径的金属纳米探针与n掺杂半导体衬底之间的纳米-肖特基结的示意图。
图2(b)是示出与增强的隧穿电流相反的行为的低掺杂衬底(1-5Ohm.cm)的电流电压(I-V)典型特性。
图2(c)是示出正常行为的高掺杂衬底(0.01-0.1Ohm.cm)的电流电压(I-V)典型特性。
图2(d)表示与低n掺杂硅衬底的纳米-肖特基接触(纳米尖端半径l0 nm)的实验和仿真数据；结果示出在反向偏置下增强的隧穿电流。
图3示出了负NP模式下的纳米单位存储单元，展示了NMSC、纳米颗粒和CCE。
图4(a)表示纳米接触前的能带图。
图4(b)示出了NMSC后的能带图。[注意-纳米肖特基接触出现在一侧来示出能带图]
图5(a)示出了带电的纳米颗粒在阈值电压下给出读数“1”。
图5(b)表示对于未带电的纳米颗粒读数为“0”。
图6图示了正NP模式下的纳米单位存储单元，示出了NMSC、纳米颗粒和CCE。
图7(a)示出了纳米接触前的能带图。
图7(b)示出了NMSC后的能带图。[注意-纳米肖特基接触出现在一侧来示出能带图]
图8(a)示出了带电的纳米颗粒在阈值电压下给出读数“1”。
图8(b)表示对于未带电的纳米颗粒读数为“0”。
图9图示了其中CCE被布置在纳米颗粒旁边并与衬底隔离的第二设计。
图10图示了并联单元布置。
图11示出了其中源/漏连接被制成在衬底表面的顶部上的第三设计。
图12示出了正+NP的串联布置(“1”读数)。
图13示出了没有内部漏/源端子的串联布置(“1”读数)。
具体实施方式
将结合图1-图13描述提供根据本发明的允许获得最终的器件缩小和增加的电荷保持能力的纳米存储系统的方法或系统的方面。在具体实施方式中，参考形成其一部分的附图，且在附图中以说明性的方式示出了其中可以实践本发明的具体实施例。要理解的是，在不脱离本发明的范围的情况下，可以利用其它实施例并且可以进行逻辑改变。因此，以下的详细描述不被视为是限制性意义上的，且本发明的范围由所附权利要求限定。
所提出的解决方案旨在提供或引入纳米存储系统的新结构。单位纳米存储单元的基本结构包括布置在半导体衬底的表面上的单个隔离的纳米颗粒和相邻的纳米-肖特基接触。纳米颗粒用作存储位置(storage site)，在该存储位置处纳米-肖特基接触在相对小的电压下用作电子的进或出半导体的源或漏。可以由纳米颗粒的充电或放电而打开(读数1)或关闭(读数0)通过纳米-肖特基结的电流。由于电接触是由衬底的背接触和表面上的纳米-肖特基接触制成的，并且电荷被存储在非常小的纳米颗粒中，因此这允许获得最终器件的缩小。这也将显著地增加芯片上纳米存储单元的数量。此外，由于小的纳米-肖特基接触以及用于电荷存储的纳米颗粒的小尺寸，充电和放电(写/擦除)以及读电压比基于CMOS的闪存单元所需的小。
对金属纳米探针与n掺杂Si衬底之间的纳米-肖特基接触的最近研究已表明接触尺寸对金属半导体(M-S)结的电流-电压(I-V)特性的显著影响。由于其中从半导体转移电荷到金属中的非常有限的接触区域被约束到非常小的金属表面区域，其导致纳米M-S界面处的电场的增强和窄的势垒，如图1中示意性图示的。标号101表示金属纳米接触。标号102表示由于平面界面导致的能带弯曲。标号103表示由于纳米界面导致的能带弯曲。这进而导致隧穿电流在相对小的反向偏置(金属侧上的负偏置)下的增强。因此，与如图2中图示并在传统上在实验中观察到的常规M-S接触相比，纳米M-S接触表现出反向二极管整流行为。当Si衬底为低n掺杂(1-5Ω.cm)并且金属接触的半径小于20nm时，该反向(I-V)行为是突出的。在图2(a)中，标号201表示金属纳米探针。标号202表示n掺杂Si衬底。
先前已利用以上提到的现象来开发基于嵌入在半导体衬底的表面上的单个金属纳米颗粒的纳米隧穿场效应晶体管的新结构。一个金属纳米颗粒被认为是电荷(电子)的源并被负偏置，而另一个金属纳米颗粒被连接到正偏置，并执行作为漏，其中可以通过从背接触调节体中的费米能级来调整隧穿电流。与常规的半导体器件不同，在这种类型的纳米器件中，晶体管在反向偏置下操作。
在纳米存储单元的这种新结构中并且根据本发明，利用单个隔离的纳米颗粒作为电荷存储位置，并且利用单个纳米金属-半导体(M-S)接触作为源或漏。纳米颗粒通过几个纳米(1-5nm)的像氧化物或氮化物或二者的组合或其它绝缘材料的电介质材料，以及像Si3N4、ZrO2、HfO2、Y2O3的高k电介质材料和其它电介质材料，与半导体衬底和纳米金属-半导体接触(NMSC)隔离。纳米颗粒可以由半径为(2-20nm)的金属或半导体材料制成。纳米金属接触可以具有在(2-20nm)之间的半径。存在用于读/写和擦除过程的基本单位存储单元的几种设计和操作模式，如下面进一步解释的。
在第一设计中，纳米M-S接触(NMSC)和隔离的纳米颗粒被布置在半导体衬底(像n掺杂Si衬底)的表面的顶部上，且与半导体衬底的背面进行其它电接触。金属颗粒可以被纳米颗粒的顶部上的被称为电荷控制电极(CCE)的纳米金属电极充电，如图3中的示意图中所示。在图3中，标号301表示半导体。标号302表示CCE。标号303表示金属纳米接触。通过在顶部电极上施加正电压并使衬底接地，可以使纳米颗粒带负电。电子将经由量子隧穿从半导体衬底的导带通过氧化物层隧穿到纳米颗粒中。
当纳米颗粒带电时，这将在纳米颗粒周围产生高电场，其吸引衬底的表面附近的更多的正电荷。这导致纳米金属接触源的附近的能带降低。这进而导致表面处的费米能级低于体的费米能级。图4中示意性地图示了表面附近和纳米源接触的附近的能带图。在图4(a)中，标号401表示n掺杂半导体。标号402表示金属EF。标号403表示纳米金属接触。在图4(b)中，标号404表示n掺杂半导体。标号405表示金属EF。标号406表示纳米金属接触。纳米肖特基界面处的较低的费米能级导致窄的势垒，并且因而当小的负阈值偏置(Vth<1V)被施加到NMSC上时，有增强的隧穿电流。然而，如果纳米颗粒中没有电荷，则半导体侧的费米能级是高的，并且反向隧穿电流将需要更高的电压。这意味着，当纳米颗粒带电时，在Vth下的读数为“1”，而当纳米颗粒中没有电荷时，读数为“0”，如图5中图示的。在图5(a)中，标号501表示读数“1”。标号502表示CCE。标号503表示Vth。在图5(b)中，标号504表示读数“0”。标号505表示CCE。标号506表示Vth。读数“1”和“0”的这个过程与常规的闪存CMOS器件中的浮动栅极的电荷情况相反。这种操作模式，我们可以称之为负纳米颗粒电荷模式(-NP)。为了擦除数据，将纳米颗粒放电，将先前充电过程中使用的偏置反转，以使电荷从纳米颗粒中出去。
另一种操作模式是正纳米颗粒电荷模式(+NP)。这里的粒子通过遵循具有相反极性的先前的步骤而带正电，如图6中一样。在图6中，标号601表示半导体。标号602表示CCE。标号603表示金属纳米接触。高正电场现在导致在表面附近积累负电荷，其将能带能级升高到高于体的能带能级，从而使表面下方的这个薄层转变为重n掺杂区域，如图7中的示意图中所示。在图7(a)中，标号701表示纳米-金属接触。在图7(b)中，标号702表示纳米-金属接触。标号703表示金属EF。标号704表示n掺杂半导体。当纳米金属-半导体接触(NMSC)带正电时，电子将经由热电子和隧穿过程从体流入纳米-金属接触(漏)中，如常规的M-S接触的正向偏置中一样。在这种情况下，纳米M-S接触不一定非常小。此外，带电的纳米颗粒意味着读数为“1”，而不带电的纳米颗粒意味着在相同阈值电压Vth下的读数“0”，如图8中所示。通过施加与充电过程相反的极性，可以擦除数据(电荷)。在图8(a)中，标号801表示读数“1”。标号802表示CCE。标号803表示Vth+。在图8(b)中，标号804表示读数“0”。标号805表示CCE。标号806表示Vth+。
在图9中图示了第二设计。充电电极被布置为在纳米金属-半导体接触(NMSC)的相对侧上邻近于纳米颗粒，但与衬底隔离。电荷控制电极(CCE)与纳米颗粒之间的距离比纳米颗粒与纳米金属-半导体接触NMSC之间的距离大几倍。使得充电过程可以通过隧穿过程发生在纳米颗粒与纳米-肖特基电极之间。通过在纳米金属-半导体接触(NMSC)与电荷控制电极(CCE)之间施加负电压差，可以使颗粒带负电。通过使纳米金属-半导体接触(NMSC)与电荷控制电极(CCE)之间的电压极性反转，也可以使纳米颗粒带正电。可以以与第一设计中相同的方式执行读过程。在图9中，标号901表示读线(位线)。标号902表示充电/放电线。标号903表示CCE。
然而，这种设计适于如图10中的示意图中所示的具有公共CCE端子和公共CCE的并联布置的多个单元(像NOR阵列)，因为只需要一个长的CCE。在图10中，标号1001表示读线(位线)。此外，这里，必须从公共(NMSC)线(位线)测量电流(打开(on))或“1”或(关闭(off))或“0”。在本发明的实施例中，通过考虑合适的电压极性和阈值，可以使用每个单元上的相同电压源用于读/写和擦除过程。与其中单元的数量由于自然单元结构而被限制的常规的NOR闪存器件的密度相比，这种布置实际上导致高密度的存储单元。
在第三设计中，将纳米金属-半导体接触(NMSC)、隔离的纳米颗粒和漏(也是纳米M-S接触)全部布置在半导体的表面上，并且将电荷控制电极(CCE)布置在纳米颗粒的顶部上，如图11中示意性示出的。在图11中，标号1101表示源。标号1102表示漏。标号1103表示读线(位线)。标号1104表示充电/放电线。标号1105表示CCE。与常规的浮动栅极闪存的配置不同，这里源和漏由纳米-肖特基接触而非重n掺杂半导体端子(n+)制成，并且这里的浮动栅极被替换为单个纳米颗粒。此外，电流流动机制是由于来自n掺杂衬底的表面附近的载流子(电子)的增强，而非如常规的闪存器件中的p掺杂。
在这种设计中，纳米颗粒的充电和放电(写/擦除)过程可以通过在电荷控制电极(CCE)和衬底的背接触之间施加偏置来实现。对于多单元排列，必须针对每个纳米颗粒使用单个电荷控制电极(CCE)。这种纳米存储单元设计适用于串联排列，类似于其中源和漏全都由金属纳米接触制成的NAND闪存配置。图12中描绘了第一串联(NAND)布置。在图12中，标号1201表示源。标号1202表示漏。标号1203表示CCE。标号1204表示充电/放电线。标号1205表示读线(位线)。尽管这种配置在两种模式(-NP模式和+NP模式)下工作，但这里优选的是具有其中电子从半导体流入纳米-金属接触中的正纳米颗粒电荷(+NP)模式。为了从所选择的单元读取，将向所有电荷控制电极(CCE)施加在阈值Von之上的正电压以打开它们，而对于所选择的单元施加小于Von的电压Vtest<Von。如果纳米颗粒带电，那么读数将为“1”，如果纳米颗粒不带电，那么读数将为“0”。
对于更高密度的单元，可以移除内部源(S)和漏(D)电极，并且可以将纳米颗粒带到其中下面的电子通道重叠并形成电子的一条路径的非常接近的地方。在正纳米颗粒模式下，如果所有纳米颗粒带正电，那么当所有CCE电压都打开且所选择的单元具有Vtest<Von时，读数在“1”上。如果所选择的单元不带电，则这将中断表面下的电子路径并且当Vtest<Von时，读数将为“0”。在图13中图示了这种串联(NAND)配置。在图13中，标号1301表示源。标号1302表示漏。标号1303表示CCE。标号1304表示充电/放电线。标号1305表示读线(位线)。
这些新的纳米存储器件可以容易地适用于所有的数据存储器件，像移动电话、数码相机、计算机、笔记本电脑、智能TV、医疗系统、网络服务器和数据库系统等。这些应用跨越了广泛范围的工业部门，并且涉及几乎所有的高科技和电子芯片公司，像英特尔(INTEL)、麻省理工学院(MIT)、三星(Samsung)、LG、台积电(TSMC)(中国台湾)和许多其它。
对于这样的单位纳米存储单元的制造，可商业获得具有所期望的材料和尺寸的纳米颗粒，并且也可以在实验室中容易地制备它们。然后，可以将这些纳米颗粒移动到原子力显微镜(AFM)系统，并用AFM探针以所期望的配置进行操纵。事实上，可以容易地制造出具有极尖端部(1-5nm)的纳米探针。对于工业用途和大规模制造，像电子束光刻、聚焦离子束光刻或增强EUV光刻以及纳米材料沉积系统的可用的纳米制造工具可以用于沉积纳米颗粒并制造纳米柱，以取代用于形成NMSC和CCE以及用于漏/源纳米接触的纳米探针。这可以利用覆盖衬底的整个表面的用于产生所期望的图案的像PMMA的电介质材料(抗蚀剂)来完成。
在考虑公开了本发明的优选实施例的附图和本说明书之后，本发明主题的许多改变、修改、变形以及其它用途和应用对于本领域的技术人员将变得清楚。不脱离本发明的精神和范围的所有这样的改变、修改、变形和其它用途和应用被认为被本发明所覆盖，本发明将仅受下面的权利要求的限制。
Claims (20)
1.一种单位纳米存储单元，所述单位纳米存储单元包括位于半导体衬底的表面上的单个隔离的纳米颗粒，其中，所述单个隔离的纳米颗粒用作电荷存储位置。
2.根据权利要求1所述的单位纳米存储单元，所述单位纳米存储单元还包括在相对小的电压下用作电子的源或漏的单个纳米金属-半导体接触(NMSC)。
3.根据权利要求1或2中任一项所述的单位纳米存储单元，其中，单个纳米颗粒与所述半导体衬底和纳米金属-半导体接触(NMSC)通过1至5纳米的电介质材料隔离。
4.根据权利要求1至3中任一项所述的单位纳米存储单元，其中，电介质材料至少包括具有高介电常数(k)的一部分，并且其中，所述电介质材料是Si3N4、ZrO2、HfO2或Y2O3。
5.根据权利要求1至4中任一项所述的单位纳米存储单元，其中，所述单个隔离的纳米颗粒由金属或另一种半导体材料制成，并具有在2-20纳米的范围内的半径。
6.根据权利要求1至5中任一项所述的单位纳米存储单元，其中，所述半导体衬底表面具有顶侧和底侧，并且其中：
单个纳米金属-半导体接触(NMSC)和所述单个隔离的纳米颗粒位于所述半导体衬底表面的所述顶侧，并且
用所述半导体衬底的所述顶侧和所述底侧形成电接触。
7.根据权利要求1至6中任一项所述的单位纳米存储单元，其中，电接触是纳米-肖特基接触。
8.一种对单位纳米存储单元充电的方法，所述单位纳米存储单元包括半导体衬底和位于所述半导体衬底的表面上的单个隔离的纳米颗粒，所述方法包括以下步骤：
用负电荷对所述单个隔离的纳米颗粒充电；以及
将所述半导体衬底接地。
9.根据权利要求8所述的方法，其中，使用布置在所述单个隔离的纳米颗粒的顶部上的纳米金属电极对所述单个隔离的纳米颗粒进行充电，其中，所述纳米金属电极是电荷控制电极(CCE)。
10.根据权利要求8或9中任一项所述的方法，其中，对所述单个隔离的纳米颗粒充电允许电流通过纳米-肖特基结。
11.根据权利要求8至10中任一项所述的方法，其中，对所述单位纳米存储单元放电的方法包括：
将用于对所述单位纳米存储单元充电的偏置反转，其导致存储在所述单位纳米存储单元中的数据的擦除。
12.一种根据权利要求8至11中任一项所述的对所述单位纳米存储单元充负电的方法，所述方法包括在所述单个纳米金属-半导体接触(NMSC)和所述电荷控制电极(CCE)之间施加负电压的步骤。
13.一种根据权利要求8至12中任一项所述的对所述单位纳米存储单元充正电的方法，所述方法包括将所述单个纳米金属-半导体接触(NMSC)和所述电荷控制电极(CCE)之间施加的负电压的极性反转的步骤。
14.根据权利要求2所述的单位纳米存储单元，其中，所述单个隔离的纳米颗粒和所述单个纳米金属-半导体接触(NMSC)被布置在所述半导体表面上；以及
电荷控制电极(CCE)被布置在所述单个隔离的纳米颗粒的顶部上。
15.根据权利要求14所述的单位纳米存储单元，其中，所述单个纳米金属-半导体接触(NMSC)的源端子和漏端子包括纳米-肖特基接触。
16.根据权利要求14或15中任一项所述的单位纳米存储单元，其中，所述单个隔离的纳米颗粒的充电和放电(写/擦除)过程分别与写和擦除过程类似。
17.根据权利要求14至16中任一项所述的单位纳米存储单元，其中，所述单个隔离的纳米颗粒的充电和放电(写/擦除)过程包括在所述电荷控制电极(CCE)和所述半导体衬底的背接触之间施加偏置的步骤。
18.根据权利要求1所述的单位纳米存储单元，其中，正被存储在纳米颗粒中的电荷允许器件缩小，并且其中，对于每个单位纳米存储单元利用相同的电压源用于读、写和擦除过程。
19.一种多单元布置，所述多单元布置包括多个单位纳米存储单元，其中，
每个单位纳米存储单元包括单个隔离的纳米颗粒；以及
对于每个纳米颗粒，利用单个电荷控制电极(CCE)。
20.根据权利要求19所述的多单元布置，其中，通过多个纳米存储单元的串联或并联配置来实现多个纳米存储单元。
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