JP4366449B2 - 抵抗変化型不揮発性メモリ素子とその作製方法 - Google Patents

抵抗変化型不揮発性メモリ素子とその作製方法 Download PDF

Info

Publication number
JP4366449B2
JP4366449B2 JP2009516765A JP2009516765A JP4366449B2 JP 4366449 B2 JP4366449 B2 JP 4366449B2 JP 2009516765 A JP2009516765 A JP 2009516765A JP 2009516765 A JP2009516765 A JP 2009516765A JP 4366449 B2 JP4366449 B2 JP 4366449B2
Authority
JP
Japan
Prior art keywords
electrode
oxide semiconductor
semiconductor layer
nonvolatile memory
memory element
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2009516765A
Other languages
English (en)
Other versions
JPWO2009104229A1 (ja
Inventor
重雄 吉井
一郎 山下
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Corp
Panasonic Holdings Corp
Original Assignee
Panasonic Corp
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Panasonic Corp, Matsushita Electric Industrial Co Ltd filed Critical Panasonic Corp
Application granted granted Critical
Publication of JP4366449B2 publication Critical patent/JP4366449B2/ja
Publication of JPWO2009104229A1 publication Critical patent/JPWO2009104229A1/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/021—Formation of switching materials, e.g. deposition of layers
    • H10N70/028—Formation of switching materials, e.g. deposition of layers by conversion of electrode material, e.g. oxidation
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/828—Current flow limiting means within the switching material region, e.g. constrictions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides
    • H10N70/8833—Binary metal oxides, e.g. TaOx
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/10—Resistive cells; Technology aspects
    • G11C2213/15—Current-voltage curve
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/30—Resistive cell, memory material aspects
    • G11C2213/34—Material includes an oxide or a nitride
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S977/00—Nanotechnology
    • Y10S977/70—Nanostructure
    • Y10S977/773—Nanoparticle, i.e. structure having three dimensions of 100 nm or less
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S977/00—Nanotechnology
    • Y10S977/70—Nanostructure
    • Y10S977/81—Of specified metal or metal alloy composition
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S977/00—Nanotechnology
    • Y10S977/902—Specified use of nanostructure
    • Y10S977/932—Specified use of nanostructure for electronic or optoelectronic application
    • Y10S977/943—Information storage or retrieval using nanostructure

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)

Description

本発明はナノ粒子を利用した抵抗変化型不揮発性メモリ素子および、タンパク質-無機ナノ粒子複合体を利用した前記素子の作製方法に関する。
抵抗変化型のメモリ素子は、新たな不揮発メモリ素子の一つとして期待されているが、しばしばフォーミング工程（forming process、素子作製後に高電圧を印加して素子特性を初期化する工程）が必要であったり、素子間の特性バラツキが大きかったりする問題があった。フォーミング工程は、素子内部に局所的な電流経路を形成する工程と考えられており、形成される電流経路の状態のちがいが特性バラツキの原因と考えられる。また、メモリ動作に必要となる電流量が低減できれば、メモリ駆動に関わる消費電力が低減できるので好ましい。素子の電流密度を低減できれば、同一サイズの素子でも必要となる電流量を削減できる。なお、本明細書中では特に別途記載の無い限り、「素子の電流密度」とは素子全体の電流密度、すなわち素子動作に必要な電流量を、素子全体の面積で割った値を示す。
フォーミング工程の必要性および特性バラツキの問題を改善するため、これまでに素子内部に予め局所的な電流経路を形成して電流を狭窄したり、電流経路形成の契機となる微細構造を配置したりする技術が既に報告されている。電流経路の狭窄は、素子の電流密度を低減するので消費電力を低減する効果もある。
特許文献１には、抵抗変化層と電極の界面に凹部あるいは凸部を設けた構造が開示されている。また、凸部の上端に金属微粒子を配置した構造（図２）が開示されている。特許文献１によれば、抵抗変化に必要な電気パルスの電圧を低減でき、電気パルスの幅のバラツキを抑制できる。
特許文献２には、ナノチップ（超微細突起）を備えた第１電極と第２電極の間に抵抗変化層を設けた構造が開示されている。また、ナノチップと抵抗変化層の間に、異種材料を設けた構造（図３）が開示されている。特許文献２によれば、双極性スイッチングの特性が促進され、低電圧で弱い電気パルスを用いることができる。
特許文献３には、抵抗変化層が２つの電極の間にあり、一方の電極が突起状電極物を備えた構造が開示されている。特許文献３によれば、書込・消去時の消費電力が低減でき、低抵抗による書込み不能の起きない安定したスイッチング動作のメモリ素子を再現性良く形成できる。
非特許文献１には、下部電極上に、部分的に細孔を有する絶縁層（mazelike nanogap insulator）を形成し、その上に抵抗変化層および上部電極を配置した構造が開示されている。非特許文献１によれば、フォーミング工程無しに高速の書き込み・消去ができる。
上記電流経路の制御とは異なるが、抵抗変化材料の結晶界面の領域を増加させ、結晶の大きさを均一にすることにより、抵抗変化率を増加させ、またそのバラツキを抑制させる技術も既に報告されている。
特許文献４には、抵抗変化層および抵抗変化層と異なる電気抵抗率を有する積層膜が交互に積層された構造が開示されている。また、電極上の金属粒子を結晶核として成長した抵抗変化層の結晶を配置する構造（図４）が開示されている。電極上にトンネル効果を有する表面張力調整膜を介して金属粒子（島状成長核）を配置する構造（図５）が開示されている。特許文献４によれば、接合界面を多く配備することにより、高抵抗状態と低抵抗状態の電気抵抗率の比（ＣＥＲ値）を高めることができ、また結晶の大きさを均一に揃えることで、ＣＥＲ値のバラツキを抑制できる。
この他、抵抗変化材料とタンパク質を利用した微粒子配置を組み合わせる技術も報告されている。
特許文献５には、フェリチンを利用して、誘電体中に埋め込まれた柱状導電体上に微粒子を配置した構造が開示されている。特許文献５によれば、上部と下部の電極間の絶縁に関する信頼性が高まる。特許文献８、９には、下部電極／抵抗変化層／トンネル障壁層／上部電極という層構造を有する不揮発性抵抗変化型メモリ素子が開示されている。
国際公開第2005/041303号パンフレット（特に第６図） 特開2006-203178号公報 特開2007-180473号公報 特開2007-180174号公報（特に段落番号００６５） 特開2006-210639号公報 特開2006-196601号公報 特開2004-111734号公報 特開2007-288008号公報 特開2008-021750号公報
Ogimoto et al., Appl. Phys. Lett. 90 (2007)143515
大容量の不揮発性メモリを得るには、微細化された均質な不揮発性抵抗変化型メモリ素子を多数、マトリクス状に配置する必要がある。
特許文献１−３および非特許文献１には、電流経路の狭窄技術が示されているが、これらの技術により均質かつ微細な構造を得るには、以下の特殊で高精度なプロセス技術が要求される。特許文献１では界面に高精度に凹部あるいは凸部を設ける技術、特許文献２ではナノチップ形成技術、特許文献３では突起状電極物形成技術、非特許文献１では部分的に細孔を有する絶縁層の形成技術が要求される。これらのプロセス技術の精度が不十分であれば、微細化された素子の作製は困難である。またナノ構造作製の再現性が低いと、各素子間のバラツキが増大する。例えば、非特許文献１で報告されている電流経路のサイズは50〜100nm程度あり、不定形な形状を呈しているので、100nm以下の微細な素子には適用できない。
ここで、特許文献１には、図２の構造が示されている。特許文献１の段落番号００３６によると、基板６０および下部電極６１上に形成された情報記憶層６２の表面に凸部６６があり、微粒子６４は、情報記憶層６２の凸部６６上で上部電極６３内に埋め込まれる。情報記憶層６２は、その下面６８には凹部も凸部も有しないが、その上面６９には凸部６６を有する。この例示では、上部電極６３の表面には、微粒子６４の上方に凸部６３ｂが形成される。
図２には、エッチングマスクとして用いる微粒子６４が示されている。しかし、微粒子６４は上部電極６３に埋め込まれており、特許文献１の段落番号００３７によると、微粒子６４が金属等の導電性材料である場合、微粒子６４は電極６３の一部として機能する。さらに微粒子６４の周囲には本発明の構成要件であるトンネル障壁層の存在が示されていない。したがって図２の構成では、本発明で記載する電流狭窄の効果は得られない。
また特許文献２には、図３の構造が示されている。特許文献２によると、第１電極１０２は、ナノチップ１０４を備え、メモリセル材料１０６はナノチップ１０４の間に存在する。また特許文献２の００２９によると材料５００はメモリセル材料１０６とは異なるメモリ抵抗体材料、もしくはメモリ抵抗特性を持たない誘電体である。一態様において、材料５００は結晶化したＩｒである。
ここで、材料５００が本発明におけるトンネル障壁層ではないことは明らかであるが、仮に材料５００がトンネル障壁層であると仮定しても、材料５００はメモリセル材料１０６とナノチップ１０４の間に配置されているので本発明の構造と異なる。したがって、図３の構成では本発明で記載する電流狭窄の効果は得られない。
特許文献４には、電流経路の狭窄技術が示されていない。また特許文献４でも高精度なプロセス技術として、金属粒子（島状成長核）からの抵抗変化層の結晶成長技術が要求される。
特許文献４のプロセス工程を示す図には、図４および図５の構造が示されている。図４および図５では、半導体基板１１上に、電極膜１２ａが配置され、金属の島状結晶核１４、抵抗変化型記憶膜を構成する材料から成長したシード１５、抵抗変化型記憶膜１３、電極膜１２ｂが配置されている。図５では、上記に加えて、トンネル効果で電流を流せる表面張力調整膜１６ａと電極膜１２ｃが示されている。
しかし、特許文献４の００７２によると、図では説明上、明示的に島状成長核１４やシード１５が描かれているが、この島状成長核１４やシード１５は、真空製膜法により形成された後の抵抗変化型記憶膜１３の一部として同一の結晶となっている。また、図４および図５では、島状結晶核１４が電極膜１２ａあるいは表面張力調整膜１６ａの上に配置されているのに対し、本発明の構成では金属ナノ粒子を酸化物半導体層上に配置する。したがって図４および図５の構成では、本発明で記載する電流狭窄の効果は得られない。
特許文献５には、電流経路の狭窄技術が示されていない。また特許文献５でも高精度なプロセス技術として、柱状導電体の形成技術が要求される。なお、特許文献６、７に関しては、後述する。
本発明は前記従来の課題を解決するもので、単純かつ容易な工程で実現できる電流経路を備え、微細化可能な抵抗変化型不揮発性メモリ素子の提供を目的とするものであり、またその製造方法を提供することを目的とする。
上記課題を解決する本発明に係る抵抗変化型不揮発性メモリ素子は、第１電極と、前記第１電極上に形成され、印加電圧に応じて抵抗が変化する酸化物半導体層と、前記酸化物半導体層上に配置された直径２ｎｍ以上１０ｎｍ以下の金属ナノ粒子と、前記酸化物半導体層上および前記金属ナノ粒子上に形成されたトンネル障壁層と、前記トンネル障壁層上に形成された第２電極とを備え、前記金属ナノ粒子と前記酸化物半導体層とが接している。
前記トンネル障壁層がシリコン酸化膜からなり、膜厚が１ｎｍ以上５ｎｍ以下であることが好ましい。
前記酸化物半導体層がチタン酸化膜からなることが好ましい。
上記課題を解決する本発明に係る抵抗変化型不揮発性メモリ素子の作製方法は、基板上に第１電極を形成する工程と、前記第１電極上に、印加電圧に応じて抵抗が変化する酸化物半導体層を形成する工程と、前記酸化物半導体層上に、金属化合物コアを含有するフェリチンを配置する工程と、前記フェリチンのタンパク質を除去して前記金属化合物コアを金属ナノ粒子に改変する工程と、前記酸化物半導体層上および前記金属ナノ粒子上に、トンネル障壁層を形成する工程と、前記トンネル障壁層上に第２電極を形成する工程を有する。
前記トンネル障壁層がシリコン酸化膜からなり、膜厚が１ｎｍ以上５ｎｍ以下であることが好ましい。
前記酸化物半導体層がチタン酸化膜からなることが好ましい。
上記課題を解決する本発明に係る抵抗変化型不揮発性メモリ素子の駆動方法は、第１電極と、前記第１電極上に形成され、印加電圧に応じて抵抗が変化する酸化物半導体層と、前記酸化物半導体層上に配置された直径２ｎｍ以上１０ｎｍ以下の金属ナノ粒子と、前記酸化物半導体層上および前記金属ナノ粒子上に形成されたトンネル障壁層と、前記トンネル障壁層上に形成された第２電極とを備え、前記金属ナノ粒子と前記酸化物半導体層とが接している、抵抗変化型不揮発性メモリ素子の駆動方法であって前記第２電極に対して前記第１電極の電位が負となる書き込み電圧を印加することにより、前記酸化物半導体層の抵抗状態を低抵抗状態から高抵抗状態に、変化させる第１書き込みステップと、前記第２電極に対して前記第１電極の電位が正となる書き込み電圧を印加することにより、前記酸化物半導体層の抵抗状態を高抵抗状態から低抵抗状態に、変化させる第２書き込みステップと、前記酸化物半導体層の抵抗状態が変化せず、かつ前記抵抗状態を読み出すことができる読み出し電圧または読み出し電流を前記第１電極と前記第２電極との間に印加して前記酸化物半導体層の抵抗状態を特定する読み出しステップとを含む。
前記トンネル障壁層がシリコン酸化膜からなり、膜厚が１ｎｍ以上５ｎｍ以下であることが好ましい。
前記酸化物半導体層がチタン酸化膜からなることが好ましい。
前記第２電極に対して前記第１電極の電位が負となる書き込み電圧の絶対値、および前記第２電極に対して前記第１電極の電位が正となる書き込み電圧の絶対値が、いずれも１．３Ｖ以下であることが好ましい。
本発明の上記目的、他の目的、特徴および利点は、添付図面参照の下、以下の好適な実施態様の詳細な説明から明らかにされる。
本発明の抵抗変化型不揮発性メモリ素子によれば、単純かつ容易な工程で実現できる電流経路を備え、微細化可能な抵抗変化型不揮発性メモリ素子が可能となる。
実施の形態１にかかわる抵抗変化型不揮発性メモリ素子の断面図である。 特許文献１にかかわる従来技術による抵抗変化型不揮発性メモリ素子の断面図である。 特許文献２にかかわる従来技術による抵抗変化型不揮発性メモリ素子の断面図である。 特許文献４にかかわる従来技術による抵抗変化型不揮発性メモリ素子の第１の断面図である。 特許文献４にかかわる従来技術による抵抗変化型不揮発性メモリ素子の第２の断面図である。 実施の形態２にかかわる抵抗変化型不揮発性メモリ素子のプロセスフローを示す図である。 実施の形態２にかかわる抵抗変化型不揮発性メモリ素子の作製工程を示す図である。 実施例１にかかわる抵抗変化型不揮発性メモリ素子の電気特性を示す図である。 実施例２にかかわる抵抗変化型不揮発性メモリ素子の電気特性を示す図である。 比較例１にかかわる抵抗変化型不揮発性メモリ素子の電気特性を示す図である。 比較例２にかかわる抵抗変化型不揮発性メモリ素子の電気特性を示す図である。 比較例３にかかわる抵抗変化型不揮発性メモリ素子の断面図である。 比較例３にかかわる抵抗変化型不揮発性メモリ素子の電気特性を示す図である。 特許文献６の図８を示す図である。
基板としては、シリコン基板を用いることができる。
フェリチンは球状のタンパク質であり、内部には金属化合物を内包している。なお、内部に金属化合物を内包せず、当該内部が空洞になっている場合には、「アポフェリチン」と呼ばれる。アポフェリチンは、２４個のタンパク質サブユニットにより構成されている。本発明のアポフェリチンとしては、ウマ由来アポフェリチンが利用できる。
（実施の形態）
まず本発明の抵抗変化型不揮発性メモリ素子の製造方法について説明する。
本実施の形態は、図６および図７に示すように、“第１電極形成工程”において、基板２０２の表面に第１電極２０３を形成した後（図７(a)）、“酸化物半導体層形成工程”において前記第１電極２０３上に、印加電圧に応じて抵抗が変化する酸化物半導体層２０４ａを形成し（図７(b)）、“フェリチン配置工程”において、前記酸化物半導体層２０４ａ上に、金属化合物コア２０５ａとその外側のタンパク質２０５ｂにより構成されるフェリチン２０５を配置し（図７(c)）、“タンパク質除去・コア改質工程”において前記フェリチン２０５の外側のタンパク質２０５ｂを除去して前記金属化合物コア２０５ａを金属ナノ粒子２０４ｂに改質し（図７(d)）、“トンネル障壁層形成工程”において、前記酸化物半導体層２０４ａ上および前記金属ナノ粒子２０４ｂ上に、トンネル障壁層２０４ｃを形成し（図７(e)）、“第２電極形成工程”において前記トンネル障壁層２０４ｃ上に、第２電極２０６を形成する工程を備えている。
本実施の形態ではフェリチン内部の金属化合物コアから金属ナノ粒子を形成する。アポフェリチンの内部空間のサイズが均一であるため、金属化合物コアのサイズも均一となり、結果として容易に粒子サイズの揃った金属ナノ粒子を配置できるという特徴がある。また大面積基板上でも均一な密度の金属ナノ粒子を配置でき、さらに吸着時の溶液条件を変化させることで、容易に金属ナノ粒子の吸着密度を制御できる利点も有る。
図１の断面構造図に示すように、本発明の抵抗変化型不揮発性メモリ素子２０１は、基板２０２上の第１電極２０３と、前記第１電極２０３上に形成された印加電圧に応じて抵抗が変化する酸化物半導体層２０４ａと、前記酸化物半導体層２０４ａ上に配置された直径２〜１０ｎｍの金属ナノ粒子２０４ｂと、前記酸化物半導体層２０４ａ上および前記金属ナノ粒子２０４ｂ上に形成された、トンネル障壁層２０４ｃと、前記トンネル障壁層２０４ｃ上に形成された第２電極２０６を備える。ここで、酸化物半導体層２０４ａ、金属ナノ粒子２０４ｂ、トンネル障壁層２０４ｃは全体として抵抗変化領域２０４を構成している。
ここで、トンネル障壁層２０４ｃを介して流れるトンネル電流密度は、トンネル障壁層２０４ｃを挟む材料のフェルミ準位付近の状態密度に大きく依存する。金属のフェルミ準位付近の電子の状態密度は、抵抗変化材料のフェルミ準位付近の電子の状態密度に比較して大きいので、同じ電位差を印加した場合、金属ナノ粒子２０４ｂと第２電極２０６の間の電流密度は、金属ナノ粒子が無い領域における酸化物半導体層２０４ａと第２電極２０６の間の電流密度に比較して高くなる。
言い換えると、金属ナノ粒子２０４ｂと第２電極２０６の間のトンネル抵抗は、酸化物半導体層２０４ａと第２電極２０６の間のトンネル抵抗に比較して低くなり、金属ナノ粒子２０４ｂの直上に仮想的な電流経路が形成されたのと同じ効果を与える。金属ナノ粒子２０４ｂと酸化物半導体層２０４ａは接しているので、上記の結果、金属ナノ粒子２０４ｂの下部の酸化物半導体層２０４ａにおける電界強度は、金属ナノ粒子２０４ｂが存在しない領域の酸化物半導体層２０４ａにおける電界強度より大きくなり、金属ナノ粒子２０４ｂ下部への電界集中が起きる。
金属ナノ粒子２０４ｂと酸化物半導体層２０４ａは接していないと、金属ナノ粒子２０４ｂ下部への電界集中は生じない。従って、金属ナノ粒子２０４ｂと酸化物半導体層２０４ａは電気的にも物理的にも接していることが必須である。
ここで、特許文献６および特許文献７と本発明との間の相違点について説明する。
図１４は、特許文献６の図８である。この特許文献６の図８によれば、第１の導電部２１、シリコン窒化膜からなるトラップ絶縁膜２２、第１のトンネル障壁層２３、シリコンからなる導電性微粒子２４、第２のトンネル障壁層２５、および第２の導電部２６をこの順に備え、第１のトンネル障壁層２３および第２のトンネル障壁層２５が導電性微粒子２４を包み込んでいる不揮発性メモリ素子が開示されている。特許文献６によると、この不揮発性メモリ素子は、クーロンブロッケイド効果（単一の電子を所定箇所（ここでは導電性微粒子２４）に閉じこめる現象を利用している。すなわち、導電性微粒子２４に電子が閉じこめられている状態と、電子が閉じこめられていない状態（電子が導電性微粒子２４に存在していない状態）との間で電気的抵抗が変化することによって不揮発性メモリ素子を実現している。すなわち、クーロンブロッケイド効果を得るために、第１のトンネル障壁層２３および第２のトンネル障壁層２５が導電性微粒子２４を包み込み、導電性微粒子２４をトラップ絶縁膜２２から離間かつ絶縁することが特許文献６では必須である。
そして、特許文献７の段落番号００６５〜００６６では、クーロンブロッケイド効果が生じる微粒子とトラップ絶縁膜の組み合わせとして、シリコンと窒化シリコンとの組み合わせの他、酸化チタンと金（または白金）との組み合わせを示唆している。
しかし、本発明と特許文献６との間の相違点は、本発明では金属ナノ粒子２０４ｂと酸化物半導体層２０４ａとが接していることが必須であるのに対して、特許文献６では導電性微粒子２４がトラップ絶縁膜２２から離間かつ絶縁されていることが必須であることである。仮に、特許文献６において、第１のトンネル障壁層２３が存在せず、導電性微粒子２４とトラップ絶縁膜２２とが電気的かつ物理的に接していると、導電性微粒子２４の内部に電子を閉じこめることは不可能である。この説明から、特許文献６、７から本発明が自明ではないことは明らかであろう。このことについては、後述する比較例３も参照されたい。
説明を本発明に戻す。
局所的に集中した電界は、素子を低抵抗化する際の電流経路（低抵抗領域）形成の契機となるので、素子作成後に初期的に電流経路を形成するため高電圧を印加する工程（フォーミング工程）において必要な印加電圧が低下する、あるいはフォーミング工程が不要となる。
例えば、電流経路の形成界面において、初期的に抵抗変化層の低抵抗化が開始する局所的なしきい値電界強度をＥｃとする。均質な素子において、初回の低抵抗化書き込み（あるいはフォーミング）を行うには、上記界面全体がＥｃとなる素子電圧Ｖｃ以上の電圧印加が必要である。一方、電界集中係数β（β＞１）の電界集中効果がある素子では、素子電圧がＶｃ/βを超えると、電界集中領域では局所電界強度がＥｃを超え、電流経路の形成が開始する。したがって、電界集中のある素子では、より低い印加電圧で電流経路を形成できる。この結果、初回の低抵抗化書き込み電圧が低下し、フォーミング電圧が低下する、あるいはフォーミング工程が不要となる効果がある。
トンネル障壁層を流れるトンネル電流は、トンネル障壁層に電流ストレスによる影響を与え、その絶縁性を低下させる傾向があることが知られている。したがって、いったん金属ナノ粒子領域に初期電流経路が形成されれば、トンネル電流自身により金属ナノ粒子上部でのトンネル抵抗がより低下し、結果として電流狭窄がより強化される効果もある。
局所的な電界集中の無い構造では、初回の低抵抗化書き込み（あるいはフォーミング）の際、セル内部の比較的電流の流れやすい領域において偶発的に低抵抗領域の形成が開始する。その結果形成される電流経路の位置や大きさ（低抵抗領域の電流に対する断面積）は、界面の微小なラフネスや組成揺らぎ等の影響を受けて左右される。これは素子特性がバラつく原因となる。本発明の構造では、金属ナノ粒子領域に電界が集中するので、形成される電流経路の位置や大きさが揃い、上記の特性バラツキを抑制できる。
また電流が狭窄されない構造では、書き込み・消去動作を経る間に抵抗変化層を低抵抗化する際に形成される低抵抗領域の大きさ（電流に対する断面積）が、素子内部の膜状態の違い等により通常より大きく肥大化し、その領域の抵抗が低くなり過ぎることがある。肥大化した低抵抗領域を高抵抗化するには、通常より高い電圧や電流が必要となるので、素子特性のバラつきや動作不良の原因となりうる。本発明の構造では、電流経路が金属ナノ粒子近傍に狭窄されるので低抵抗領域の肥大化が抑制され、上記のような特性バラつきや動作不良を抑制できる。
従来技術で開示されている形状効果による電界集中を引き起こすには、アスペクト比の高い、鋭利な突起形状を形成する必要があり、また電界集中の程度が突起先端の形状（曲率半径）の微妙な変化に敏感に依存して大きく変動するので、多数の素子で均質な特性を得るには、高い精度や再現性の高いプロセス技術が要求された。
本発明では、主として酸化物半導体層と金属ナノ粒子の間の電子の状態密度の違いによるトンネル抵抗の相違を利用するので、鋭利な突起形状を高精度で作りこむ必要がない。本発明では、単純なプロセスで、微小領域に集中した電界を形成でき、結果として微小な電流経路を形成することができる。
金属ナノ粒子２０４ｂとしては、例えば金や白金で構成されたナノ粒子を用いることができる。
金属ナノ粒子２０４ｂの直径は、１０ｎｍ以下であることにより、将来的に要求される２５ｎｍの微細化された抵抗変化セルにおいても複数のナノ粒子を配置することができるので好ましい。複数のナノ粒子がセルに配置されることにより、仮に一部の電流経路が動作しなくても、他の電流経路が機能を担うことができるので、信頼性が確保できる。
また金属ナノ粒子２０４ｂの直径は、２ｎｍ以上であることにより、コロイド粒子を用いて用意に均一なナノ粒子を配置できるので好ましい。さらに、金属ナノ粒子の直径は、３ｎｍ以上、５ｎｍ以下であることにより、リステリアフェリチンや、フェリチン等のカゴ状タンパク質を用いて容易に作製できるので、好ましい。
トンネル障壁層２０４ｃとしては、例えば酸化シリコン層を利用できる。
トンネル障壁層２０４ｃの膜厚は、５ｎｍ以下であることにより、効率よくトンネル電流を透過できるので、好ましい。
またトンネル障壁層２０４ｃの膜厚は、１ｎｍ以上であることにより、金属ナノ粒子が存在しない領域でのリーク電流を抑制できるので好ましい。
酸化物半導体層２０４ａの材料としては、例えば、酸化ニッケル、酸化鉄、酸化コバルト、酸化チタン、酸化クロム、酸化シリコン、酸化アルミニウム、酸化ハフニウム、酸化マグネシウム、酸化イットリウム、ＰｒＣａＭｎＯ3、ＬａＳｒＭｎＯ3、ＢａＳｒＭｎＯ3、Ｃｒ−ｄｏｐｅｄ ＳｒＴｉＯ3、Ｃｒ−ｄｏｐｅｄ ＰｂＴｉＯ3、ＧｅＳｂＴｅなどを挙げることができる。
（実施例１）
以下に、本実施例１の抵抗変化型不揮発性メモリ素子の製造方法について詳細に説明する。
（アポフェリチン内部への金硫化物コアの導入）
最初に、アポフェリチン内部の空洞に、金硫化物コアを導入するための操作を以下で説明する。
まず、20mM塩化金酸カリウム（KAuCl4）溶液1mLに対して17mgのチオウレア(thiourea)を加えて混合した。
数分後、Au(III) イオンの黄色溶液がAu(I)- チオウレア錯体の無色透明に変化したので、これを20mM 金チオウレア錯体溶液とした。
次に、リン酸緩衝液(pH8)に、精製したウマ由来アポフェリチン溶液と、上記の金チオウレア錯体溶液を混合した。
ここで最終混合溶液のリン酸緩衝液濃度が50mM、チオウレア濃度が3mM、ウマ由来アポフェリチン濃度が0.5mg/mLとなるようにした。
金硫化物のアポフェリチン内部への取り込み反応を完了させるため、混合溶液をそのまま一晩放置した。
この操作により、アポフェリチンの保持部に金硫化物が導入され、金硫化物フェリチン（アポフェリチンと金硫化物微粒子の複合体）が生成された。
次に、混合溶液を容器に入れ、遠心分離機を用いて毎分１０，０００回転、１５―３０分の条件で遠心分離し、沈殿を除去した。続いて、沈殿を除去した後の上澄み液をさらに毎分１０，０００回転、３０分の条件で遠心分離した。
このとき、溶解可能な金硫化物フェリチンは上澄み液中に分散し、凝集した金硫化物フェリチンは集合体となって沈殿する。
（金コア導入フェリチンの精製）
上記により得られた、金属硫化物を内包するフェリチン溶液の上澄み液の溶媒を限外ろ過膜[アミコンウルトラ-15(NMWL:50,000)]を用いて濃縮し、この濃縮されたフェリチン画分をさらに２５℃下、５０ｍｍｏｌ／ＬのＴｒｉｓ（2-Amino-2-(hydroxymethyl)-1,3-propanediol）緩衝液(pH8)で平衡化されたSephacryl S-300（ゲルろ過カラム）に流してカラムクロマトグラフィを行なうことにより精製した。
これにより、ゲルろ過カラムによりフェリチン粒子の凝集体が除かれた、溶出液を得た。
溶出液は、さらに限外ろ過膜と超遠心分離装置を用いて溶液中のフェリチンを濃縮し、次に、110mMのMES（2-(4-Morpholino) ethanesulfonicacid）および110mMのTris（2-Amino-2-(hydroxymethyl)-1,3-propanediol）を含有するpH7の緩衝液により希釈した。この濃縮および希釈の操作を３回ないし７回繰り返し、最終的にタンパク質濃度として０．２mg/mLのフェリチンが水中に分散したフェリチン溶液を得た。
（第１電極形成工程）
抵抗率１０〜１００Ωcmであり、表面に厚さ３ｎｍの熱酸化膜（図示していない）を有するｐ型シリコン基板を基板２０２として用いた。このｐ型シリコン基板２０２を洗浄した後、サムコ社製のＵＶ光/オゾン処理装置を用いて１０分間、基板温度１１０℃でＵＶ光を照射しつつ酸素およびオゾンガスを供給し、基板表面を清浄化した。
さらに上記基板を電子ビーム蒸着装置に入れて装置内部を真空引きし、電子ビーム蒸着法により、基板上に膜厚１０ｎｍの金属チタン膜（図示していない）、第１の第１電極２０３ａとして膜厚１００ｎｍの金膜、第２の第１電極２０３ｂとして膜厚１０ｎｍの金属チタン膜を形成した（図７(a)）。
（酸化物半導体層形成工程）
上記の薄膜形成の後、電子ビーム蒸着装置の内部に大気を導入して基板を取り出し、さらにＵＶ光/オゾン処理装置を用いて１０分間、基板温度１１０℃でＵＶ光を照射しつつ酸素およびオゾンガスを供給し、基板表面を酸化および親水化した。この工程において、基板表面に形成された金属チタン膜の表面が酸化され、酸化物半導体層２０４ａとして酸化チタン層がその表面に形成された（図７(b)）。
（フェリチン配置工程）
前述のフェリチンの精製により作製した、フェリチン溶液を、上記の基板上に滴下し、室温にて３０分間静置した。これにより、フェリチン２０５が基板表面に吸着した。上記の後、基板を純水の流水中で５分間洗浄することにより、吸着していない余剰のフェリチンを除去した。洗浄後の基板を乾燥し、１１０℃で３分間ベーキングして吸着したフェリチン２０５を基板上に固定した。（図７(c)）フェリチン２０５の表面密度は３×１０11particles/ｃｍ2であった。
（タンパク質除去・コア改質工程）
フェリチンを配置した基板をＵＶ光/オゾン処理装置に入れ、基板温度１１０℃でＵＶ光を照射しつつ酸素およびオゾンガスを供給して２０分間保持した。これによりフェリチンの外側タンパク質２０５ｂが除去された。また同時に、フェリチンの内部の直径６ｎｍの金硫化物コア２０５ａが還元し、直径５ｎｍの金ナノ粒子２０４ｂが形成された（図７(d)）。
（トンネル障壁層形成工程）
上記のナノ粒子を配置した基板表面に、ＴＥＯＳ（Tetraethoxysilane）原料を用いたプラズマＣＶＤ装置を用い、基板温度３００℃でトンネル障壁層２０４ｃとして厚さ２ｎｍのシリコン酸化膜層を形成した。ここで、シリコン酸化膜の膜厚は屈折率を1.46と仮定してエリプソメータを用いて評価した（図７(e)）。
（第２電極形成工程）
基板表面に、直径１００μｍのパターンを有するメタルマスクを設置し、再度電子ビーム蒸着装置に導入した。装置内部を真空引きし、電子ビーム蒸着法により、基板上に第１の第２電極２０６ａとして膜厚１０ｎｍの白金膜を形成した。また引き続き電子ビーム蒸着法により、基板上に第２の第２電極２０６ｂとして膜厚１００ｎｍの金膜を形成した（図７(f)）。
上記の工程により、以下に記載される抵抗変化型不揮発性メモリ素子が形成できた。
ｐ型半導体基板である基板２０２上には、第１の第１電極２０３ａと第２の第１電極２０３ｂにより構成される第１電極２０３が配置されている。第１の第１電極２０３ａは膜厚１００ｎｍの金層であり、第２の第１電極２０３ｂは、膜厚１０ｎｍの金属チタン層である。
前記第１電極２０３の上には、酸化物半導体層２０４ａとして、酸化チタン層が形成されている。
さらに酸化物半導体層２０４ａの上部には、金属ナノ粒子２０４ｂとして直径５ｎｍの金ナノ粒子が面内密度３×１０11particles/ｃｍ2で配置されている。
ここで、金属ナノ粒子２０４ｂと酸化物半導体層２０４ａは接している。
これらの酸化物半導体層２０４ａおよび金属ナノ粒子２０４ｂの上部には、トンネル障壁層２０４ｃとして膜厚２ｎｍのシリコン酸化膜層が形成されている。
上記の酸化物半導体層２０４ａ、金属ナノ粒子２０４ｂ、トンネル障壁層２０４ｃは全体として抵抗変化領域２０４を構成している。
また、トンネル障壁層２０４ｃの上には、第２電極２０６が形成されている。本実施例では、第２電極は直径１００μｍの円形を呈している。また第２電極２０６は、第１の第２電極２０６ａと第２の第２電極２０６ｂにより構成されている。第１の第２電極２０６ａは、膜厚１０ｎｍの白金層であり、第２の第２電極２０６ｂは、膜厚１００ｎｍの金層である。
図８に、本実施例１の抵抗変化型不揮発性メモリ素子を−1.6Ｖから＋1.6Ｖの電圧範囲で掃引した際の電気特性を示す。なお図８では、第２電極の電位を０とした際の、第１電極の電位を縦軸として示す。
図８に明瞭に示されるように、本実施例１の抵抗変化型不揮発性メモリ素子は、電圧印加に対して素子の抵抗が変化するメモリ特性を示した。本素子の動作に必要な、素子の電流密度は、20μＡ/μｍ2以下であり、電流狭窄構造を持たない通常の抵抗変化型不揮発性メモリ素子の、素子の電流密度（1〜10ｍＡ/μｍ2）に比較して低い。
また、本実施例１の抵抗変化型不揮発性メモリ素子は、初期的に高電圧印加するフォーミング操作を行う必要がなかった。
本実施例１の抵抗変化型不揮発性メモリ素子の書き込み、消去、および読み出し動作の例について以下に説明する。
ここでは本素子の高抵抗状態を「１」に、低抵抗状態を「０」と定義する。また第２電極の電位を０電位とする。図８では低抵抗領域の一部をＬＲ、高抵抗領域の一部をＨＲとして示している。また図８において、第１電極に負の電圧を印加していく際に、低抵抗状態から高抵抗状態への変化が始まる電圧をＶW、正の電圧を印加していく際に、高抵抗状態から低抵抗状態への変化が始まる電圧をＶEとして示している。
本素子が低抵抗状態「０」のとき、第１電極に書き込み電圧として、ＶWあるいはＶWより低い（絶対値として大きい）負の電圧を印加することにより、素子の抵抗値が上昇し、高抵抗状態「１」に遷移する（第１書き込み）。また本素子が高抵抗状態「１」のとき、第１電極に書き込み電圧（もしくは消去電圧）としてＶEまたはＶEを超える正の電圧を印加することにより、素子の抵抗値が低下し、低抵抗状態「０」に遷移する（第２書き込み）。これを繰り返すことにより、低抵抗状態「０」と高抵抗状態「１」を可逆的に変化させることができ、素子への情報の書き込みと消去が可能となる。
読み出し時には、本素子の抵抗状態が変化せず、かつ前記抵抗状態を読み出すことができる読み出し電圧または読み出し電流を前記第１電極と前記第２電極との間に印加して本素子の抵抗状態を特定することができる。
例えば、第１電極にＶEに達しない正の読み出し電圧、例えば図８のＶR1（０＜ＶR1＜ＶE）を印加して電流値を読み取ることにより、素子の抵抗状態を変化させること無く、その抵抗状態を特定できる。あるいは、第１電極にＶWより大きい（絶対値として小さい）負の電圧、例えば図８のＶR2（ＶW＜ＶR2＜０）を印加して電流値を読み取ることにより、素子の抵抗状態を変化させること無く、その抵抗状態を特定することもできる。
また、別の読み出し方法として、本素子の第１電極（あるいは第２電極）に接続された配線に読み出し電圧を印加して配線容量を充電し、一定時間後に配線電位を測定することもできる。素子の抵抗状態が高い場合と低い場合では、素子を流れる電流量が異なるため、配線電位の変化する速度が異なる。したがって、一定時間後の配線電位を基準電位と比較することで、素子の記録状態を出力できる。この際、第２電極の電位に対する第１電極の電位ＶRが、ＶW＜ＶR＜ＶEの範囲であることにより、記録状態を破壊せずに読み出しを行うことができる。なお、基準電位を用いずに、本素子２個をペアとして用い、逆の抵抗状態とした比較用素子に接続された配線の電位と比較することで、素子の記録状態を出力することもできる。
さらに別の読み出し方法として、第１電極と第２電極の間に一定の電流を流し、その際の起電力を基準電位と比較することで、素子の記録状態を出力することもできる。この際、高抵抗状態でも第２電極の電位に対する第１電極の電位ＶRが、ＶW＜ＶR＜ＶE の範囲となる読み出し電流を用いることにより、記録状態を破壊せずに読み出しを行うことができる。なお、基準電位を用いずに、本素子２個をペアとして用い、逆の抵抗状態とした比較用素子に発生する起電力と比較することで、素子の記録状態を出力することもできる。
以上の動作により本素子への情報の書き込み、消去、読み取りが可能となる。また本素子は、電圧を印加しない状態では、素子の抵抗状態は変化しないので、書き込みあるいは消去した情報は、電源の供給無しに保持され、不揮発性メモリとして使用できる。
本実施例では、±１．６Ｖの範囲の電圧印加により低抵抗化および高抵抗化、即ち書き込み、消去操作を行っている。しかし、図８に示されるように、本実施例１における、ＶW、は−１．２Ｖ、ＶEは１．１Ｖである。本実施例のＶWおよびＶEの絶対値はいずれも１．３Ｖ未満であるため、±１．３Ｖ以下、すなわち絶対値が１．３Ｖ以下の低電圧で書き込みおよび消去が可能である。微細化された集積回路では、内部電圧として１．３Ｖで動作する素子が多い。したがって、本発明による素子は低電圧駆動により消費電力を低減できるだけでなく、微細化された集積回路においても駆動が容易である。
ここで、特許文献６に開示された素子の動作と、本発明による素子の動作の間の相違点について説明する。
なお、特許文献６によると、特許文献６に開示される素子は、微粒子と接している導電部（図８の導電部２６）に対して微粒子と接していない導電部（図８の導電部２１）にプラスの電圧を印加すると、導電性微粒子（図８の導電性微粒子２４）近傍のトラップに電子がトラップされ、電流値が減少（抵抗値は増加）する。この動作は、前述した本発明による素子の動作と比較して、印加する電圧の極性と抵抗変化の関係が逆になっているので、本発明の素子が特許文献６に示される素子とは異なる動作をしていることが判る。
（実施例２）
以下に、本実施例２の抵抗変化型不揮発性メモリ素子の製造方法について詳細に説明する。
（アポフェリチン内部への白金硫化物コアの導入）
アポフェリチンへ白金硫化物コアを導入するための操作を以下で説明する。
まず、100mg/mLのチオウレア(thiourea)溶液0.85mL と、100mMの塩化白金(II)酸カリウム（K2(PtCl4)）溶液1mL、および純水0.15mLを混合し、これを50mM 白金チオウレア錯体溶液とした。
次に、リン酸緩衝液(pH8)に、精製したウマ由来アポフェリチン溶液と、上記の白金チオウレア錯体溶液を混合した。
ここで最終混合溶液のリン酸緩衝液濃度が50mM、チオウレア濃度が3mM、ウマ由来アポフェリチン濃度が0.5mg/mLとなるようにした。
白金硫化物のアポフェリチン内部への取り込み反応を完了させるため、混合溶液をそのまま一晩放置した。
この操作により、アポフェリチンの保持部に白金硫化物が導入され、白金硫化物フェリチン（アポフェリチンと白金硫化物微粒子の複合体）が生成された。
次に、混合溶液を容器に入れ、遠心分離機を用いて毎分１０，０００回転、１５―３０分の条件で遠心分離し、沈殿を除去した。続いて、沈殿を除去した後の上澄み液をさらに毎分１０，０００回転、３０分の条件で遠心分離した。
このとき、溶解可能な白金硫化物フェリチンは上澄み液中に分散し、凝集した白金硫化物フェリチンは集合体となって沈殿する。
（白金コア導入フェリチンの精製）
上記により得られた、白金硫化物を内包するフェリチン溶液の上澄み液の溶媒を限外ろ過膜[アミコンウルトラ-15 (NMWL:50,000)]を用いて濃縮し、この濃縮されたフェリチン画分をさらに２５℃下、５０ｍｍｏｌ／ＬのＴｒｉｓ（2-Amino-2-(hydroxymethyl)-1,3-propanediol）緩衝液(pH8)で平衡化されたSephacryl S-300（ゲルろ過カラム）に流してカラムクロマトグラフィを行なうことにより精製した。
これにより、ゲルろ過カラムによりフェリチン粒子の凝集体が除かれた、溶出液を得た。
溶出液は、さらに限外ろ過膜と超遠心分離装置を用いて溶液中のフェリチンを濃縮し、次に、20mMのMES（2-(4-Morpholino) ethanesulfonicacid）および6mMのTris（2-Amino-2-(hydroxymethyl)-1,3-propanediol）を含有するpH5.8の緩衝液により希釈した。この濃縮および希釈の操作を３回ないし７回繰り返し、最終的にタンパク質濃度として０．２mg/mLのフェリチンが水中に分散したフェリチン溶液を得た。
上記の後、実施例１に記載している、第１電極形成工程、酸化物半導体層形成工程、フェリチン配置工程、タンパク質除去・コア改質工程、トンネル障壁層形成工程、第２電極形成工程の各行程を実施した。
フェリチン配置工程におけるフェリチンの表面密度は１×１０11particles/ｃｍ2であった。またタンパク質除去・コア改質工程では、直径５ｎｍの白金ナノ粒子が形成された。
上記の工程により、以下に記載される抵抗変化型不揮発性メモリ素子が形成できた。
実施例２の抵抗変化型不揮発性メモリ素子も、実施例１の抵抗変化型不揮発性メモリ素子とほぼ同一の構造を有するが、金属ナノ粒子２０４ｂとして、金ナノ粒子ではなく白金ナノ粒子を配置した。白金ナノ粒子の直径は５ｎｍ、面内密度は１×１０11particles/ｃｍ2である。
図９に、本実施例２の抵抗変化型不揮発性メモリ素子を−１Ｖから＋１Ｖの電圧範囲で掃引した際の電気特性を示す。
図９に明瞭に示されるように、本実施例２の抵抗変化型不揮発性メモリ素子は、電圧印加に対して素子の抵抗が変化するメモリ特性を示した。
また、本実施例２の抵抗変化型不揮発性メモリ素子は、初期的に高電圧印加するフォーミング操作を行う必要がなかった。
本実施例２の抵抗変化型不揮発性メモリ素子も、実施例１に記載と同じ動作により、書き込み、消去、および読み出しを行うことができる。
なお、図９に示されるように、本実施例２において、ＶW、は−１．０Ｖ、ＶEは０．９Ｖである。本実施例のＶWおよびＶEの絶対値はいずれも１．１Ｖ未満であるため、±１．１Ｖの低電圧で書き込みおよび消去が可能である。低消費電力用途の微細化された集積回路では、内部電圧として１．１Ｖで動作する素子が多い。したがって、本発明による素子は低電圧駆動により消費電力を低減できるだけでなく、低消費電力用途の微細化された集積回路においても駆動が容易である。
上記実施例１および実施例２から示されるように、本発明により絶対値として１．１Ｖから１．６Ｖの間の電圧印加により書き込み・消去の駆動を行うことができる。またさらに、１．１Ｖから１．３Ｖの間の電圧印加により書き込み・消去の駆動を行うことにより、微細化された集積回路での駆動が容易となるので好ましい。
（比較例１）
比較例１の素子も、実施例１の抵抗変化型不揮発性メモリ素子とほぼ同一の構造を有するが、トンネル障壁層２０４ｃを配置しない構成とした。
図１０に、比較例１の抵抗変化型不揮発性メモリ素子を−１.２Ｖから＋１.２Ｖの電圧範囲で掃引した際の電気特性を示す。
図１０に明瞭に示されるように、トンネル酸化膜２０４ｃを配置しない比較例１の素子では、メモリ特性が得られなかった。上記構造は、電流狭窄構造のない、通常の抵抗変化型メモリ素子において用いられる素子構造と同様である。しかし、本素子のサイズは直径100nmと大きいため、電流狭窄構造のない通常の素子の電流密度（1〜10ｍＡ/μｍ2）をえるには、7Ａ以上もの大電流を流す必要がある。本検討の電流印加は±100ｍＡの範囲で行ったので、十分な電流密度が得られず、抵抗変化動作しなかったと考えられる。
（比較例２）
比較例２の素子も、実施例１の抵抗変化型不揮発性メモリ素子とほぼ同一の構造を有するが、金属ナノ粒子２０４ｂを配置しない構成とした。
図１１に、比較例２の抵抗変化型不揮発性メモリ素子を−１.６Ｖから＋１.６Ｖの電圧範囲で掃引した際の電気特性を示す。
図１１に明瞭に示されるように、金属ナノ粒子２０４ｂを配置しない比較例２の素子では、抵抗値が高く、明瞭なメモリ特性は得られなかった。
図１１で示される電流密度は、実施例１の低抵抗状態での電流密度の1／１０００以下であり、実施例１の高抵抗状態に比較しても高抵抗の高抵抗状態であることがわかる。また測定範囲（±１．６Ｖ）では高抵抗状態から低抵抗状態への変化は観測できない。
なお、より高い電圧を印加していけば、本比較例２の構成でもセル内部のいずれかの位置でトンネル障壁層を介した上部電極から酸化物半導体への電流が流れ、低抵抗状態への抵抗変化が起きると考えられる。しかし、本比較例２においては、電界集中および電流狭窄の効果が得られないため、本発明による低消費電力化や、特性バラツキの抑制、フォーミングの不要化もしくはフォーミング電圧低減の効果は享受できない。
図１１から明らかなように、本比較例２において低抵抗状態への抵抗変化を起こすには、少なくとも絶対値として１．６Ｖを超えるフォーミング電圧の印加、あるいは低抵抗化への書き込み電圧の印加が必要である。
比較例１、２の結果から、本発明において金属ナノ粒子２０４ｂおよびトンネル障壁層２０４ｃが必須であることが理解される。
（比較例３）
比較例３の素子の構造図を図１２に示す。比較例３の素子作製も図７に示す実施例１の抵抗変化型不揮発性メモリ素子の作製と同様であるが、比較例３においては、図7(b)と図７(c)の間において、基板表面に第２のトンネル障壁層を形成する工程を行った。この結果、図１２に示す比較例３の抵抗変化型不揮発性メモリ素子２０７も、実施例１の抵抗変化型不揮発性メモリ素子とほぼ同一の構造を有するが、金属ナノ粒子２０４ｂと酸化物半導体層２０４aは接触せず、両者の間に膜厚２ｎｍの第２のトンネル障壁層２０８を備えた構成となった。
図１３に、比較例３の素子を−１.６Ｖから＋１.６Ｖの電圧範囲で掃引した際の電気特性を示す。
図１３に明瞭に示されるように、金属ナノ粒子２０４ｂと酸化物半導体層２０４aが接触しない比較例３の素子では、抵抗値が高く、明瞭なメモリ特性は得られなかった。
比較例３の結果から、本発明において金属ナノ粒子２０４ｂと酸化物半導体層２０４ａが接していることが必須であることが理解される。
上記説明から、当業者にとっては、本発明の多くの改良や他の実施の形態が明らかである。したがって、上記説明は例示としてのみ解釈されるべきであり、本発明を実行する最良の態様を当業者に教示する目的で提供されたものである。本発明の精神を逸脱することなく、その構造および／または機能の詳細を実質的に変更できる。
本発明にかかる抵抗変化型不揮発性メモリ素子およびその製造方法は、メモリ素子として有用であり、特に微細化した大容量不揮発性メモリに有用である。
１１ 半導体基板
１２ａ 電極膜
１２ｂ 電極膜
１２ｃ 電極膜
１３ 抵抗変化型記憶膜
１４ 島状成長核
１５ シード
１６ａ 表面張力調整膜
２０ メモリ素子
２１ 導電部
２２ トラップ絶縁膜
２３ 第１のトンネル障壁層
２４ 導電性微粒子
２５ 第２のトンネル障壁層
２６ 導電部
６０ 基板
６１ 下部電極
６２ 情報記憶層
６３ 上部電極
６３ｂ 上部電極の表面の凸部
６４ 微粒子
６６ 情報記憶層の表面の凸部
６８ 情報記憶層の下面
６９ 情報記憶層の上面
１０２ 第１電極
１０４ ナノチップ
１０６ メモリセル材料
２０１ 抵抗変化型不揮発性メモリ素子
２０２ 基板
２０３ 第１電極
２０３ａ 第１の第１電極
２０３ｂ 第２の第１電極
２０４ 抵抗変化領域
２０４ａ 酸化物半導体層
２０４ｂ 金属ナノ粒子
２０４ｃ トンネル障壁層
２０５ フェリチン
２０５ａ フェリチン内部の金属硫化物
２０５ｂ フェリチンの外側タンパク質
２０６ 第２電極
２０６ａ 第１の第２電極
２０６ｂ 第２の第２電極
２０７ 比較例３にかかわる素子
２０８ 第２のトンネル障壁層
５００ 材料

Claims (10)

  1. 第１電極と、
    前記第１電極上に形成され、印加電圧に応じて抵抗が変化する酸化物半導体層と、
    前記酸化物半導体層上に配置された直径２ｎｍ以上１０ｎｍ以下の金属ナノ粒子と、
    前記酸化物半導体層上および前記金属ナノ粒子上に形成されたトンネル障壁層と、
    前記トンネル障壁層上に形成された第２電極と
    を備え、
    前記金属ナノ粒子と前記酸化物半導体層とが接している、
    抵抗変化型不揮発性メモリ素子。
  2. 前記トンネル障壁層がシリコン酸化膜からなり、膜厚が１ｎｍ以上５ｎｍ以下である請求項１に記載の抵抗変化型不揮発性メモリ素子。
  3. 前記酸化物半導体層がチタン酸化膜からなる請求項１に記載の抵抗変化型不揮発性メモリ素子。
  4. 基板上に第１電極を形成する工程と、
    前記第１電極上に、印加電圧に応じて抵抗が変化する酸化物半導体層を形成する工程と、
    前記酸化物半導体層上に、金属化合物コアを含有するフェリチンを配置する工程と、
    前記フェリチンのタンパク質を除去して前記金属化合物コアを金属ナノ粒子に改変する工程と、
    前記酸化物半導体層上および前記金属ナノ粒子上に、トンネル障壁層を形成する工程と、
    前記トンネル障壁層上に第２電極を形成する工程と
    を有する、抵抗変化型不揮発性メモリ素子の作製方法。
  5. 前記トンネル障壁層がシリコン酸化膜からなり、膜厚が１ｎｍ以上５ｎｍ以下である請求項４に記載の抵抗変化型不揮発性メモリ素子の作製方法。
  6. 前記酸化物半導体層がチタン酸化膜からなる請求項４に記載の抵抗変化型不揮発性メモリ素子の作製方法。
  7. 抵抗変化型不揮発性メモリ素子の駆動方法であって、
    前記抵抗変化型不揮発性メモリ素子は、
    第１電極と、
    前記第１電極上に形成され、印加電圧に応じて抵抗が変化する酸化物半導体層と、
    前記酸化物半導体層上に配置された直径２ｎｍ以上１０ｎｍ以下の金属ナノ粒子と、
    前記酸化物半導体層上および前記金属ナノ粒子上に形成されたトンネル障壁層と、
    前記トンネル障壁層上に形成された第２電極と
    を備え、
    ここで、前記金属ナノ粒子と前記酸化物半導体層とが接しており、
    前記駆動方法は
    前記第２電極に対して前記第１電極の電位が負となる書き込み電圧を印加することにより、前記酸化物半導体層の抵抗状態を低抵抗状態から高抵抗状態に、変化させる第１書き込みステップと、
    前記第２電極に対して前記第１電極の電位が正となる書き込み電圧を印加することにより、前記酸化物半導体層の抵抗状態を高抵抗状態から低抵抗状態に、変化させる第２書き込みステップと、
    前記酸化物半導体層の抵抗状態が変化せず、かつ前記抵抗状態を読み出すことができる読み出し電圧または読み出し電流を前記第１電極と前記第２電極との間に印加して前記酸化物半導体層の抵抗状態を特定する読み出しステップと、
    を含む、抵抗変化型不揮発性メモリ素子の駆動方法。
  8. 前記トンネル障壁層がシリコン酸化膜からなり、膜厚が１ｎｍ以上５ｎｍ以下である請求項７に記載の抵抗変化型不揮発性メモリ素子の駆動方法。
  9. 前記酸化物半導体層がチタン酸化膜からなる請求項７に記載の抵抗変化型不揮発性メモリ素子の駆動方法。
  10. 前記第２電極に対して前記第１電極の電位が負となる書き込み電圧の絶対値、および前記第２電極に対して前記第１電極の電位が正となる書き込み電圧の絶対値が、いずれも１．３Ｖ以下である、請求項７に記載の抵抗変化型不揮発性メモリ素子の駆動方法。
JP2009516765A 2008-02-19 2008-11-28 抵抗変化型不揮発性メモリ素子とその作製方法 Expired - Fee Related JP4366449B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2008036810 2008-02-19
JP2008036810 2008-02-19
PCT/JP2008/003508 WO2009104229A1 (ja) 2008-02-19 2008-11-28 抵抗変化型不揮発性メモリ素子とその作製方法

Publications (2)

Publication Number Publication Date
JP4366449B2 true JP4366449B2 (ja) 2009-11-18
JPWO2009104229A1 JPWO2009104229A1 (ja) 2011-06-16

Family

ID=40985125

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2009516765A Expired - Fee Related JP4366449B2 (ja) 2008-02-19 2008-11-28 抵抗変化型不揮発性メモリ素子とその作製方法

Country Status (4)

Country Link
US (1) US7738280B2 (ja)
JP (1) JP4366449B2 (ja)
CN (1) CN101681912B (ja)
WO (1) WO2009104229A1 (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101497758B1 (ko) * 2011-08-23 2015-03-06 한양대학교 산학협력단 양자점을 포함하는 저항 변화 메모리 소자 및 이의 제조방법
KR101537433B1 (ko) * 2011-08-24 2015-07-17 한양대학교 산학협력단 멤리스터 소자 및 이의 제조방법
KR101962030B1 (ko) * 2017-09-20 2019-07-17 성균관대학교산학협력단 단백질 기반의 비휘발성 메모리 소자 및 이의 제조 방법

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8766224B2 (en) 2006-10-03 2014-07-01 Hewlett-Packard Development Company, L.P. Electrically actuated switch
WO2010082922A1 (en) * 2009-01-13 2010-07-22 Hewlett-Packard Development Company, L.P. Memristor having a triangular shaped electrode
US8207593B2 (en) * 2009-07-28 2012-06-26 Hewlett-Packard Development Company, L.P. Memristor having a nanostructure in the switching material
US20110186799A1 (en) * 2010-02-04 2011-08-04 Sandisk 3D Llc Non-volatile memory cell containing nanodots and method of making thereof
JP5032611B2 (ja) * 2010-02-19 2012-09-26 株式会社東芝 半導体集積回路
RU2468471C1 (ru) * 2011-04-07 2012-11-27 Государственное образовательное учреждение высшего профессионального образования "Петрозаводский государственный университет" Способ получения энергонезависимого элемента памяти
US9029936B2 (en) 2012-07-02 2015-05-12 Sandisk Technologies Inc. Non-volatile memory structure containing nanodots and continuous metal layer charge traps and method of making thereof
US8823075B2 (en) 2012-11-30 2014-09-02 Sandisk Technologies Inc. Select gate formation for nanodot flat cell
US8987802B2 (en) 2013-02-28 2015-03-24 Sandisk Technologies Inc. Method for using nanoparticles to make uniform discrete floating gate layer
US9331181B2 (en) 2013-03-11 2016-05-03 Sandisk Technologies Inc. Nanodot enhanced hybrid floating gate for non-volatile memory devices
US9177808B2 (en) 2013-05-21 2015-11-03 Sandisk Technologies Inc. Memory device with control gate oxygen diffusion control and method of making thereof
US8969153B2 (en) 2013-07-01 2015-03-03 Sandisk Technologies Inc. NAND string containing self-aligned control gate sidewall cladding
WO2015034494A1 (en) * 2013-09-05 2015-03-12 Hewlett-Packard Development Company, L.P. Memristor structures
FR3061599B1 (fr) * 2017-01-02 2019-05-24 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procede d'utilisation de composants electrochimiques pour le stockage d'energie et d'information et circuit electronique associe
CN113165867A (zh) * 2018-11-13 2021-07-23 哈利法科技大学 用于紧凑的和高数据存储电子器件的基于单个纳米颗粒的非易失性存储系统
CN109904313A (zh) * 2019-03-06 2019-06-18 天津理工大学 一种high-k介质材料新型同质阻变存储器及其制备方法
CN113675334B (zh) * 2020-05-14 2024-05-24 北京大学 一种基于可动导电纳米颗粒的忆阻网络及自组织演化运算应用

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
AU2003264480A1 (en) * 2002-09-19 2004-04-08 Sharp Kabushiki Kaisha Variable resistance functional body and its manufacturing method
JP4438275B2 (ja) 2002-09-19 2010-03-24 シャープ株式会社 抵抗変化機能体の動作方法
JP4541651B2 (ja) * 2003-03-13 2010-09-08 シャープ株式会社 抵抗変化機能体、メモリおよびその製造方法並びに半導体装置および電子機器
JPWO2005041303A1 (ja) * 2003-10-23 2007-04-26 松下電器産業株式会社 抵抗変化素子、その製造方法、その素子を含むメモリ、およびそのメモリの駆動方法
US7208793B2 (en) * 2004-11-23 2007-04-24 Micron Technology, Inc. Scalable integrated logic and non-volatile memory
JP4247188B2 (ja) * 2005-01-12 2009-04-02 株式会社東芝 不揮発性メモリ装置
US7208372B2 (en) 2005-01-19 2007-04-24 Sharp Laboratories Of America, Inc. Non-volatile memory resistor cell with nanotip electrode
JP2006210639A (ja) * 2005-01-28 2006-08-10 Matsushita Electric Ind Co Ltd 半導体装置
JP2006269905A (ja) * 2005-03-25 2006-10-05 Nara Institute Of Science & Technology タンパク超分子のパターニング方法
WO2006104150A1 (ja) * 2005-03-28 2006-10-05 National University Corporation NARA Institute of Science and Technology 半導体装置の製造方法および半導体装置
US20060231889A1 (en) * 2005-04-13 2006-10-19 Tupei Chen Two-terminal solid-state memory device and two-terminal flexible memory device based on nanocrystals or nanoparticles
KR100790861B1 (ko) * 2005-10-21 2008-01-03 삼성전자주식회사 나노 도트를 포함하는 저항성 메모리 소자 및 그 제조 방법
JP4017650B2 (ja) 2005-12-02 2007-12-05 シャープ株式会社 可変抵抗素子及びその製造方法
JP2007180174A (ja) * 2005-12-27 2007-07-12 Fujitsu Ltd 抵抗変化型記憶素子
JP4857014B2 (ja) 2006-04-19 2012-01-18 パナソニック株式会社 抵抗変化素子とそれを用いた抵抗変化型メモリ
JP2008021750A (ja) 2006-07-11 2008-01-31 Matsushita Electric Ind Co Ltd 抵抗変化素子およびその製造方法、ならびにそれを用いた抵抗変化型メモリ

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101497758B1 (ko) * 2011-08-23 2015-03-06 한양대학교 산학협력단 양자점을 포함하는 저항 변화 메모리 소자 및 이의 제조방법
KR101537433B1 (ko) * 2011-08-24 2015-07-17 한양대학교 산학협력단 멤리스터 소자 및 이의 제조방법
KR101962030B1 (ko) * 2017-09-20 2019-07-17 성균관대학교산학협력단 단백질 기반의 비휘발성 메모리 소자 및 이의 제조 방법
US10700273B2 (en) 2017-09-20 2020-06-30 Research & Business Foundation Sungkyunkwan University Protein-based nonvolatile memory device and method for manufacturing the same

Also Published As

Publication number Publication date
US20100008128A1 (en) 2010-01-14
CN101681912A (zh) 2010-03-24
WO2009104229A1 (ja) 2009-08-27
CN101681912B (zh) 2011-06-08
US7738280B2 (en) 2010-06-15
JPWO2009104229A1 (ja) 2011-06-16

Similar Documents

Publication Publication Date Title
JP4366449B2 (ja) 抵抗変化型不揮発性メモリ素子とその作製方法
TWI316752B (en) Vertical side wall active pin structures in a phase change memory and manufacturing methods
Kozicki et al. A low-power nonvolatile switching element based on copper-tungsten oxide solid electrolyte
TWI241687B (en) Electromechanical memory having cell selection circuitry constructed with nanotube technology
JP4805865B2 (ja) 可変抵抗素子
KR100838206B1 (ko) 기판과 나노튜브 부직물을 구비하는 구조물
JP5827414B2 (ja) 混合金属酸化物をベースとするメモリスタ
JP4613478B2 (ja) 半導体記憶素子及びこれを用いた半導体記憶装置
JP5477281B2 (ja) 抵抗変化素子、半導体記憶装置、その製造方法及び駆動方法
JP2005317976A (ja) 段階的な抵抗値を有する多層構造を利用したメモリ素子
TW200913162A (en) Nonvolatile memory device with nanowire channel and a method for fabricating the same
JP2007067415A (ja) 不揮発性メモリ素子及びその製造方法
JPWO2009041239A1 (ja) ニッケル薄膜およびその形成方法ならびに強磁性ナノ接合素子およびその製造方法ならびに金属細線およびその形成方法
WO2009069364A1 (ja) 半導体メモリ装置
JP5036919B2 (ja) スピン注入電極の製造方法
JP2010199348A (ja) 半導体メモリとその製造方法
JP2009065003A (ja) 抵抗変化素子とその作製方法
TWI458149B (zh) 電阻式記憶體
KR100888726B1 (ko) 유기 쌍안정성 기억 소자 및 그 제조 방법
JP4544340B2 (ja) 電子素子およびその製造方法並びに記憶装置
JP2011176041A (ja) 単一金属酸化物ナノ粒子による抵抗変化メモリおよびその作製方法
CN103022346B (zh) 电阻式存储器
JP2007165474A (ja) 記憶素子及び記憶装置
KR101948638B1 (ko) 단일 나노 공극 구조를 이용한 산화물 기반 저항 스위칭 메모리 소자 및 그 제조 방법
JP5526341B2 (ja) スイッチング素子

Legal Events

Date Code Title Description
TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20090728

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20090824

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120828

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Ref document number: 4366449

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130828

Year of fee payment: 4

LAPS Cancellation because of no payment of annual fees