WO2007093190A1 - Elektrische kontakte minimaler kontaktfläche für nicht-flüchtige speicherzellen - Google Patents

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WO2007093190A1
WO2007093190A1 PCT/EP2006/001415 EP2006001415W WO2007093190A1 WO 2007093190 A1 WO2007093190 A1 WO 2007093190A1 EP 2006001415 W EP2006001415 W EP 2006001415W WO 2007093190 A1 WO2007093190 A1 WO 2007093190A1
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contact
memory cell
volatile memory
layer
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Holger Vogt
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Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V.
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    • H10N70/8828—Tellurides, e.g. GeSbTe

Definitions

  • the present invention is concerned with a method by which electrical contacts of extremely small contact area can be realized and with the application of the method for the production of non-volatile memory cells.
  • the progressive reduction of the feature sizes which can be produced by means of conventional production methods, for example in a CMOS process, means that the contact surfaces which are available for contacting electrically active components are becoming ever smaller.
  • the generation of the smallest possible contact surface is often not only desirable for the obvious reasons of increasingly smaller structures, but also the electrical parameters of a component can depend on the sizes or areas of the components contacting or connecting the contacts, such as This is the case for example with some non-volatile memory elements.
  • non-volatile, erasable electronic memories retain the stored data even after the supply current has been turned off. They can be written and erased multiple times and find their application in almost all areas where microelectronics is used, for example as a program and data memory of microcomputers, as data storage in consumer electronics, for storing music or images in memory cards and multimedia devices.
  • microelectronics for example as a program and data memory of microcomputers, as data storage in consumer electronics, for storing music or images in memory cards and multimedia devices.
  • embedded memory that is, integrated on the chip in a microelectronic circuit, wherein they can be used for storing calibration data or for "personalizing" the circuit.
  • Phase change memory is based on the fact that materials, if they are in different phase states, can show very different electrical resistances. By applying a test or read voltage to the material can therefore be closed to its phase state, and thus the state of the phase is used to store information.
  • a chalcogenide layer eg GST, i.e. Ge: Sb: Te in the ratio 2: 2: 5
  • GST i.e. Ge: Sb: Te in the ratio 2: 2: 5
  • phase change from the amorphous to the crystalline state is used for the storage of information.
  • Figure 6 illustrates the different conductivities of the material when in different phases. Shown is the current flowing through the material current I on the ordinate, which occurs when above the material drops the voltage applied to the abscissa voltage. Current and voltage are shown in arbitrary units. The two current-voltage curves, as they result for the crystalline state or the amorphous state of the material are represented by 2 graphs.
  • a first graph 10 shows the behavior in the crystalline state and a second graph 12 the behavior in the amorphous state.
  • the electrical resistance in the crystalline state is substantially lower, so that when a test voltage 14 (V E ) is applied in the crystalline case, a significantly higher current is detected than in the amorphous case.
  • phase change memory cell is, in order to enable readout, so constructed that between a lower contact electrode made of conductive material (for example tungsten) a GST layer is deposited, on which in turn a conductive layer as upper Contact layer (eg also tungsten) is located. By applying the voltage to the contact layers, the state of the memory cell can thus be read out.
  • the non-volatile memory cell In order to allow the storage of information meaningful, the non-volatile memory cell must be additionally described, that is, the state of the storage medium must be able to be changed from crystalline to amorphous or in the reverse direction. This is done by using a write current that flows through the phase change (GST) material and heats it at either the melt or recrystallization temperature.
  • GST phase change
  • Fig. 7 shows the time in arbitrary units on the X-axis and the temperature in the phase-change medium also in arbitrary units on the Y-axis, as may be caused by a write current.
  • the write current is not shown, since this is to be adapted individually to the memory cell.
  • a first graph 20 describes the phase change from the low-resistance crystalline state to the high-resistance, a-morphic state, and a graph 22 describes the phase change from the amorphous state to the crystalline state.
  • the GST layer in the low, crystalline ⁇ is NEN state, is heated, as based can be seen from graph 20, the GST layer is located by a short current pulse of high current at a temperature above the melting temperature of 24 (Tm) ,
  • Tm melting temperature of 24
  • the rapid cooling after switching off the current pulse ensures that the GST does not recrystallise, but solidifies in the amorphous state. This is due in particular to the fact that a time interval 25 during which the phase change medium is between the melting temperature 24 and a recrystallization temperature 26 is too short to allow complete recrystallization.
  • a short, high current pulse causes the phase change medium to become high-ohmic in a melting zone (ie, depending on convention, for example, "reset").
  • the melting zone is located within the phase-change medium at the point where it is electrically contacted from the outside, since there the local current densities, which are responsible for the power line within the phase-change medium, are naturally highest, if the conductor or the contact has a smaller cross-section to the power line than the phase change medium itself.
  • the GST passes with a longer current pulse at lower current. As can be seen from graph 22, this raises the temperature above the recrystallization temperature 26 (Tx), but the temperature remains below the melting temperature 24, so that in a time interval 27 (T 2 ) the temperature remains above the recrystallization temperature 26, wherein the time interval 27 is chosen so long that the GST can completely recrystallize.
  • the layer is so low ("set", ie programmed).
  • PCRAM cells or their two states are thus read out by measuring the resistance of a cell.
  • a single cell is selected from an array of cells by selection transistors, with only small voltages are necessary for programming, erasing and reading, so that the PCRAM can in principle be integrated into scaled processes that allow only low voltage loads.
  • the quenching current is relatively large, it can be several hundred ⁇ A and it is therefore difficult to feed the current into small memory cells. Further reductions of the structures are prevented, for example, by the fact that a transistor which has to switch a high current is relatively large and therefore consumes a large amount of chip area within a memory arrangement.
  • a number of approaches are concerned with minimizing the contact area between a contact electrode and the GST layer, since, as already described above, this has a significant influence on the current density occurring locally within the phase change medium. Since the temperature is caused by the local current density and not by the absolute current flowing through the medium, the recrystallization temperature or the melting temperature is exceeded even at lower currents as the contact area is reduced, so that the power consumption is considerably reduced for very small contacts can.
  • the expected, approximately linear relationship between the contact area and the required erase current is shown in FIG. 8.
  • Fig. 8 shows on the X-axis the contact area of the contact between the phase-change medium and the power supply in units of nm 2 and on the Y-axis the required extinguishing current in units of mA.
  • the expected linear relationship is illustrated by the fact that one is just fitted to the different measuring points and represented as graph 30 in FIG. 8.
  • the contact area is still approximately 6,000 nm 2 and the extinguishing current consequently lies well above 1 mA.
  • Conventional, filled with tungsten contact electrodes therefore have too large a diameter or too large contact surface, so that they can not meet the requirements for small currents.
  • phase-change memory a phase-variable material 50 is arranged between a first contact layer 52 and a second contact layer 54, wherein usually, in order to reduce the area of the contact, on the second contact layer 54, a vertical structure 56 as a power connection is attached, so that the effective contact surface 58 is gebil ⁇ det by the power connector 56.
  • FIG. 10 shows the cylindrical power connection 60, which is mounted in an electrically conductive manner on a layer plane 62.
  • two cylinder segments 64a and 64b are shown at the top of the cylindrical power connection 60, between which regions 66a and 66b have been removed by etching, so that an effective contact area is obtained from the surfaces of the cylinder segments 64a and 64b is formed.
  • This method is described with reference to FIG. 11 and is based on that by undercutting a mask 70, a conical tip 72 of a conductive material can be created under the mask 70. This is made possible by the fact that an etching liquid penetrates laterally under the mask 70, so that under the mask 70, the conical tip 72 shown can form. If now an oxide 74 is deposited over the substrate as insulation and then the oxide and the mask are polished off by CMP (chemical mechanical polishing), so that the conical tip 72 is exposed on the surface of the oxide, a contact region 76 can be formed on the surface which is smaller than the size scale accessible to lithography. This determines, for example, the lateral extent of the mask 70.
  • CMP chemical mechanical polishing
  • the object of the present invention is to provide a production method with which electrical contact area contacts in a contact plane of a memory cell can be generated in a more efficient manner, which is separated by separating layer material from a base layer plane to be contacted.
  • the present invention is based on the finding that a contact region in a contact plane of a non-volatile memory cell with extremely small surface can be efficiently and reproducibly generated when first a catalyst island is applied to a base layer plane and when subsequently a nanotube is grown on the catalyst island which protrudes from the base layer plane, so that when a layer material is applied to the base layer plane, the nanotube extends to the contact plane and ends within the contact plane in the contact region.
  • the controlled growth of a nanotube on a catalyst island makes it possible, in particular, to create electrically conductive structures that have an extremely small diameter by means of a few process steps and reproducibly, so that they make it possible, for example, to contact a PCRAM cell at an extremely small contact area.
  • the power consumption of a memory element according to the invention is greatly reduced and, moreover, a contact possibility is created which also enables future reductions in the feature sizes.
  • a contact between two functional layers of a semiconductor chip, which is formed by an insulator layer of are separated, produced by the fact that during production on a base layer level, first a catalyst island is applied, on which a nanotube is grown, which can then be surrounded by insulating Schichtma- material.
  • the surface of the substrate can be ground flat by, for example, subsequent polishing by means of CMP, so that the nanotube ends at the surface or the contact plane of the insulating layer material and thus can be used for electrical contacting of another active layer to be applied, for example a memory cell.
  • the great advantage of the method is that not, as is customary in the prior art, first the insulating layer material is applied. Then, in the prior art, a large number of additional process steps, including photolithographic exposure and etching, must be performed to establish an electrically conductive connection between the base layer plane and another layer plane.
  • the simple growth of nanotubes is sufficient, which moreover can be realized quickly and efficiently with conventional methods, wherein in particular the diameters and the locations of the growth of the nanotubes can be set reproducibly. In contrast to processes which require etching, it is thus possible to produce contacts which have an extraordinarily high aspect ratio.
  • the diameter of nanotubes can easily be less than 50 nm. Moreover, this is influenced by the dimension of the catalyst island so that, when ⁇ play, also nanotubes with a diameter of 10 nm are possible.
  • the contacting method according to the invention is thus extraordinarily future-proof, since the contact surfaces which can be generated thereby are substantially smaller than the structure sizes on semiconductors which can currently be achieved by means of the conventional methods (for example 90 nm process).
  • a PCRAM cell is contacted by means of a nanotube, so that at low total current, the local current densities flowing in the contact region between nanotube and phase change medium are so high that the phase change memory cell at lowest power consumption can be described.
  • nanotubes used are carbon nanotubes, which have the great advantage that they can conduct current densities which are greater by 2 orders of magnitude than the current densities which can be achieved by means of metallic conductors.
  • the direction of nanotube growth can also be broadly influenced using a plasma assisted CVD process.
  • CNT's are used as the lower contact electrode in order to produce the current supply and the contact, for example to the GST layer of a non-volatile phase change memory.
  • a single, selectively placed CNT serves the memory cell of the power supply. This has the effect that, due to the small contact area between the electrode and the GST, the local current density in the GST in the vicinity of the contact becomes high and the necessary extinguishing current thus becomes small.
  • Such a line can be produced in principle in all CMOS processes, even in those with larger feature sizes.
  • the contacting of different, horizontally stacked substrate levels can be carried out, for example, with nanotubes which are grown from monocrystalline Si or InAs or GaAs on a catalyst.
  • nanotubes can grow up both as solid cylinders, that is to say consist of solid material, and in the form of hybrids, which have one or more cylindrical outer walls. Since the exact geometric shape is not essential to the inventive concept, all occurring forms or configurations are summarized below under the term nanotubes.
  • Nanotubes, and in particular carbon nanotubes can be produced and grown by means of industrial processes at low cost and in a controllable manner.
  • CVD chemical vapor deposition
  • a catalytic material is used to induce the uniform growth of a nanotube.
  • a nanoparticle of a metallic catalytic material is deposited on a substrate. This deposition can be done either from metallic salt solutions, suspensions, metallo-organic gases or by applying a thin metallic film by conventional methods such as sputtering on the surface of the substrate.
  • the process volume is then heated to a suitable growth temperature at which the metal is sintered, that is, due to the metal atoms Cophasesi- ons instituten individual nanoclusters of ge ⁇ molten metal atoms are formed.
  • a carbon-containing gas for example C 2 H 2
  • C 2 H 2 carbon-containing gas
  • Carbon nanotubes are mechanically extremely robust, chemically inert and can conduct high current densities. They may consist of one or more walls and be metallic or semiconducting, metal-conductive carbon nanotubes being preferred according to the invention.
  • Nanotubes can also be made from other materials, such as silicon. In this case, similar growth techniques are used, which allow in conjunction with a catalyst, the epitaxial growth of nanotubes, which can be used as a catalyst material, for example, gold.
  • the catalyst material remains on the surface of the substrate and the nanotube grows upwards from a catalyst island.
  • the second possibility is that the growth begins at the interface between substrate and catalyst, ie the catalyst remains at the top of the tube and is lifted by its growth from the surface of the substrate.
  • FIG. 2 shows a further exemplary embodiment of a memory cell according to the invention
  • FIG. 2a shows an expanded embodiment of a SpeI ⁇ cherzelle
  • FIG. 3 is a flow chart for describing an example of a method of manufacturing a contact region
  • FIG. 3a shows a plurality of views of a semiconductor structure, while FIG. 3 shows an example of a method according to the invention for producing a contact region;
  • 4a shows a further embodiment of an inventions to 4d inventive method for producing a contact area
  • FIG. 5 shows a further exemplary embodiment of a method according to the invention for producing a contact region
  • FIG. 7 shows the programming and deleting of a phase change memory
  • FIG. 9 shows an example of the basic structure of a phase change memory
  • Fig. 10 is an example of a prior art electrical contact
  • Fig. 11 shows another example of a prior art contact.
  • 1 shows an exemplary embodiment of a phase-changeable memory according to the invention.
  • 1 shows a carrier layer 100, a first base layer 102a and a second base layer 102b, an insulation layer 103 and a phase-changeable medium 104 with an upper contact layer 106.
  • An upper contact region 107 of the phase-variable medium 104 is identified as being through the interface, that is, the plane between the phase-changing medium 104 and the upper contact layer 106 is formed.
  • Shown are two basically addressable memory cells 108a and 108b, which can be programmed and read out via the base layer planes 102a and 102b.
  • the phase-changing medium 104 is connected to the base layer planes 102a and 102b according to the invention by means of a carbon nanotube 110a and 110b which runs in the insulation layer, so that contact regions 111 between the phase-changing medium 104 and the nanotubes 110a and 110b are extremely small.
  • a contact area may even be less than 100 nm 2 .
  • the contact surface 111 between the electrode and the phase-changeable medium 104 is therefore very small.
  • the extinguishing current can be selected to be very small, wherein nevertheless a temperature is achieved which is above the melting temperature Tm of the GST can be, for example 600 0 C.
  • a memory cell according to the invention can be produced independently of the process generation of the CMOS process, so it can also be used in CMOS processes with minimum dimensions greater than 100 nm, in which conventional, the prior art corresponding contacts as the lower electrode would be too large.
  • the production is in particular independent of the etching process, of special exposure and adjustment methods, of oxide layer thicknesses and of the uniformity of a CMP process (chemical abrasion). Rather, it depends essentially only on the self-organizing manufacturing process of the nanotube. As a result, in principle very small cells can be produced, since a CNT can have very small diameters, that is to say a scaling even of the smallest CMOS processes (32 nm or smaller) is possible.
  • nanotubes which can be produced by means of a growth process are also suitable for realizing a memory cell according to the invention.
  • the nanotube is arranged above the phase-variable medium. This is thus generated only after application of the phase-variable medium to realize a memory cell according to the invention.
  • FIG. 2 shows an enlargement of a single SpeI ⁇ cherzelle from Fig. 1, wherein identical components are provided with the same reference numerals, and therefore, the descrip ⁇ bung of these components in the two figures mutually sequential is applicable.
  • FIG. 2 shows a contact region 120 or a contact surface which is delimited by the carbon nanotube 110a and the phase-changeable medium 104 (GST layer).
  • GST layer phase-changeable medium 104
  • Fig. 2a shows an expanded embodiment of the present invention, which is based essentially on the embodiment shown in Fig. 1, so that the components which are identical in Figs. 1 and 2a are also provided with the same reference numerals, wherein Furthermore, the description of the identical components in the two drawings can be mutually applied to each other.
  • FIG. 2 a shows an additional base region 140 and a corresponding nanotube 142, wherein the nanotube 142 connects the base region 140 with the upper contact layer 106 in a directly conducting manner.
  • the nanotube 142 is thus provided according to the invention in order to produce an electrical contact between two structures mounted in different planes of a semiconductor structure.
  • Making the contact between the upper contact layer 106 and the base layer 140 by means of a nanotube has the advantage that the manufacture of this Contact can be made in the same process step as the production of the nanotubes 110a and 110b and thus no further process steps are necessary for contacting the upper contact layer 106.
  • This has the advantage that the structures necessary for contacting the common electrode or the upper contact layer plane 106 can be generated together with the structures for driving the individual memory cells.
  • a further processing of the semiconductor structure subsequent to the application of the upper contact layer level 106 becomes superfluous, or the complexity of the structures to be generated in the further process can be reduced, which contributes to increasing the efficiency of the overall process.
  • a catalyst island made of suitable catalyst material such as nickel
  • a base layer plane which is to be electrically contacted with an overlying contact plane.
  • Application may be by a variety of methods, for example, by depositing a layer of catalyst material and then lithography and etching the catalyst material as an island. It is crucial that the diameter of the catalyst island can be produced substantially smaller by means of etching than is the case for structures produced directly by lithography. By extending the etching process, the diameter of the catalyst island can in principle be reduced to zero, so that the diameter of a nanotube growing on the catalyst island can be set essentially as desired.
  • a suitable catalyst island is the lift-off process, in which first a negative mask is produced by means of lithography, on which the catalyst material is then deposited. A subsequent removal (lift-off) of the paint allows also the production of small catalyst islands.
  • the two methods mentioned are merely exemplary, as any other conceivable method can be used for the targeted separation of catalyst particles or nanoclusters.
  • the controllable size of the catalyst island is advantageous since it essentially determines the diameter of the nanotube or of the carbon nanotube. This diameter is, for example, preferably less than 50 nm.
  • a nanotube is grown on the catalyst island to protrude from the base layer plane.
  • the growth occurs, for example, with a plasma-assisted CVD method (PECVD) at temperatures of 450 ° C to 600 0 C.
  • PECVD plasma-assisted CVD method
  • the carbon nanotube can be grown, for example, up to a height of 0.5 to 1.5 microns, with the PEVCD - Method an electric field ensures that the growth is perpendicular to the surface of the substrate or the basal plane layer.
  • a layer material is applied to the base layer plane, wherein the nanotube is surrounded by the layer material such that the nanotube ends with the layer material or protrudes beyond it, so that a contact region, which makes it possible to contact the base layer plane, is formed by the nanotube.
  • contact can now be made through a layer of layer material, which may consist of an insulator such as silicon dioxide, to a base layer plane located below the layer material, whereby the contact surface can be preselected within wide limits (low ).
  • layer material which may consist of an insulator such as silicon dioxide
  • FIGS. 3a to 3f show the method of manufacturing egg ⁇ nes contact area in its application for the production of a phase-change memory according to the invention.
  • a metallic electrode 252 is produced on a CMOS circuit, which is not shown here and is referred to below as a CMOS substrate 250 for simplification purposes (for example made of Nb or TiN), which contacts this CMOS circuit.
  • the metallic electrode 252 can be produced, for example, by depositing the metallic layer and then lithography and etching the layer.
  • a catalyst island 254 for example made of nickel, is produced. This can be done by one of the methods described above, such as deposition of catalyst material with subsequent lithography and etching or any other method.
  • a carbon nanotube 256 is grown with the plasma-assisted CVD method, wherein the growth can take place, for example, up to a height of 0.5 to 1.5 ⁇ m.
  • 3d shows that an insulator layer or a layer of any layer material 260 (for example silicon dioxide), whose layer thickness is greater than the height of the carbon nanotube, is now deposited on the surface of the CMOS substrate 250.
  • any layer material 260 for example silicon dioxide
  • an oxide thickness of 1 .mu.m can be deposited at a height of the carbon nanotube of 0.7 .mu.m.
  • the surface is removed by means of CMP (that is, chemically / mechanically) to such an extent that the carbon nanotube 256 is at least cut open and thus can be contacted on the surface, as shown in FIG. 3e.
  • CMP that is, chemically / mechanically
  • the removal results in a contact layer plane 258, on the surface of which a contact region 259 is formed by the carbon nanotube.
  • the ablation can there ⁇ of course to any other, possibly also mechanical methods are done.
  • the residual oxide thickness will be about 0.5 .mu.m, so that all carbon nanotubes 256 will certainly be cut on a silicon wafer
  • a remaining residual oxide thickness of 0.5 .mu.m can still provide sufficient insulation.
  • a contact region is now manufactured, which is used in the exemplary embodiment shown in FIG. 3f to form a phase change memory cell by first depositing on the contact a layer 264 of a phase-changeable medium and then an upper contact layer 266 for the purpose of contacting becomes.
  • the upper contact layer 266 may consist of any conductive materials, such as tungsten.
  • further lithographic or etching steps can be carried out in order to further structure the memory cell and complete the manufacturing process.
  • FIGS. 4a to 4c show a further embodiment of a method according to the invention for producing a contact region which is based on the method discussed with reference to FIGS. 3a to 3f and deviates from this method from the step shown in FIG. 3c, it being assumed for the discussion following with reference to FIGS. 4a to 4c that the process steps described in FIGS. 3a to 3c have already been carried out. Therefore, in the following for the elements shown in Figs. 4a to 4c, the same reference numerals as given in FIGS. 3a to 3c, the description of the individual components in the figures being mutually applicable to one another.
  • a thin metal layer 280 (by CVD method, sputtering or oblique angle vapor deposition) was first deposited on the carbon nanotube 256. Thereafter, a thin oxide layer (alternatively, for example, silicon nitride layer) 282 was deposited. So that the entire structure is additionally covered by a double-layered layer of the metal layer 280 and the oxide layer 282.
  • the layer of metal and oxide was removed from the horizontal surface by etching.
  • This can be realized for example by maskless anisotropic plasma etching.
  • a maskless process is particularly uncomplicated feasible.
  • the etching also removed the short circuit of adjacent carbon nanotubes on a wafer which was produced by the application of the metal layer 280.
  • Metallization remains only on the sidewalls of the carbon nanotube 256.
  • an electrical resistance of the contact device shown in Fig. 4b may be substantially completely determined by the metallization and thus lower than when using an uncoated carbon nanotube.
  • phase change memory cell which is produced by means of the method according to the invention which has been described with reference to FIGS. 4a and 4b. There is the difference, as already described, in comparison to FIG. 3f in that the contact surface to the phase-changeable medium 264 is no longer formed solely by the carbon nanotube 256, but additionally also by the metallization 280.
  • Fig. 4d shows a modification of the method in which no phase-change medium is deposited. Instead, immediately after the step shown in FIG. 4b, the upper contact layer 266 is deposited so that a contact surface 290 is formed between the carbon nanotube 256, the metallization 280, and the upper contact layer 266, substantially through the surface of the carbon nanotube 256 itself and formed by the surface of the annular metallization 280.
  • the method shown in FIG. 4d for contacting two different conductive structures, which are located in different planes of a multilayer semiconductor has the particular advantage that the electrical properties of the compound can be freely selected within wide limits, since the material of the metallization 280 is arbitrary, so that the current-conducting properties, such as the ohmic resistance, can be controlled when generating a contact according to the invention and these need not be dependent solely on the inherent properties of the carbon nanotube.
  • FIG. 5 shows a further embodiment of the method according to the invention in which, in the step shown in FIG. 3d, removal of the insulator layer 260 and the carbon nanotube 256 does not take place such that at the end of the process step the surfaces of the carbon nanotube 256 and of the oxide 260 plan, but that, for example, by over-etching by means of dilute HF from the oxide 260, a layer is removed, which is thicker than the layer removed by the nanotube.
  • another etchant or method may be used which does not include the carbon nanotube 256. attacks.
  • the carbon nanotube projecting beyond the surface of the oxide 260 can influence the shape of the electrical contact or the injection of a current into the electrical contact, whereby the method according to the invention provides further possibilities for meeting the contacts produced by the method of the corresponding component.
  • phase change memory cells are only to be understood as examples here.
  • the individual components can be arbitrarily different from each other o-rientiert, it is only essential that the current contact, which is individually controlled, is made by means of a nanotube in the phase change memory.
  • phase-variable material GST is to be regarded here only as an example of a possible implementation and that memory cells according to the invention can also be realized with any other phase-variable materials.

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Abstract

Ein Kontaktbereich kann in einer Kontaktebene einer nicht-flüchtigen Speicherzelle mit äußerst geringer Fläche effi-zient und reproduzierbar erzeugt werden, wenn zunächst auf einer Basisschichtebene (252) eine Katalysatorinsel (254) aufgebracht wird und wenn darauffolgend ein Nanoröhrchen (110a, 110b; 256) an der Katalysatorinsel (254) aufgewach-sen wird, welches von der Basisschichtebene hervorsteht, so dass nach Aufbringen eines Schichtmaterials (260) auf die Basisschichtebene (252) das Nanoröhrchen (110a, 110b; 256) bis zur Kontaktebene reicht und dabei innerhalb der Kon-taktebene im Kontaktbereich endet, sodass bei weiterem Auf-bringen eines Speichermaterials (104) dieses im Kontaktbe-reich mit der Basisschichtebene kontaktierbar ist.

Description

Elektrische Kontakte minimaler Kontaktfläche für nichtflüchtige Speicherzellen
Beschreibung
Die vorliegende Erfindung befasst sich mit einem Verfahren, mit dem elektrische Kontakte äußerst geringer Kontaktfläche realisiert werden können und mit der Anwendung des Verfahrens zur Produktion von nicht-flüchtigen Speicherzellen.
Die fortschreitende Verringerung der Strukturgrößen, die mittels herkömmlicher Produktionsverfahren beispielsweise in einem CMOS-Prozess erzeugt werden können, bringt es mit sich, dass auch die Kontaktflächen, die zum Kontaktieren elektrisch aktiver Bauelemente zur Verfügung stehen, immer geringer werden.
Innerhalb einer Halbleiterebene skalieren bei photolithographischen Verfahren die Halbleiterstrukturen und damit auch ihre Kontaktflächen automatisch mit der Strukturgröße des verwendeten Prozesses. Bei mehrlagigen, dreidimensionalen Halbleiterstrukturen, ist es jedoch eine gro- ße Herausforderung, Kontaktierungsverfahren zu schaffen, welche die einzelnen Schichten eines mehrlagigen Bauelements miteinander verbinden können, wenn sich die Strukturgrößen innerhalb der Schichten immer weiter verringern. Ein Leiter, der die beiden Schichten verbindet, bzw. die durch den Leiter gebildete Kontaktfläche muss also zusammen mit dem Prozess skalieren.
Dabei ist das Erzeugen einer möglichst geringen Kontaktfläche oft nicht allein aus den offensichtlichen Gründen sich immer weiter verkleinernder Strukturen wünschenswert, sondern es können auch die elektrischen Parameter eines Bauelements von den Größen bzw. Flächen der die Bauelemente kontaktierenden oder verbindenden Kontakte abhängen, wie dies beispielsweise bei einigen nicht-flüchtigen Speicherelementen der Fall ist.
Solche nicht-flüchtigen, löschbaren elektronischen Speicher behalten die gespeicherten Daten auch nach Abschalten des Versorgungsstroms. Sie können mehrfach beschrieben und gelöscht werden und finden ihre Anwendung in nahezu allen Bereichen, in denen Mikroelektronik eingesetzt wird, beispielsweise als Programm- und Datenspeicher von Mikrorech- nern, als Datenspeicher in der Unterhaltungselektronik, zum Speichern von Musik oder Bildern in Speicherkarten und Me- morysticks etc. Darüber hinaus können sie als "embedded me- mory", das heißt, eingebunden auf dem Chip in einer mikroelektronische Schaltung verwendet werden, wobei sie zum Speichern von Kalibrationsdaten bzw. zum "Personalisieren" der Schaltung verwendet werden können. Dabei werden mit sich verringernden Strukturgrößen durch die Mitskalierung der Speicher immer neue Anwendungen mit immer höheren Speicherdichten bzw. immer kleineren Speicherzellen ermöglicht.
Es werden aktuell nahezu ausschließlich auf der CMOS- Technologie basierende Flash-Speicher genutzt. Diese beruhen darauf, dass in jeder einzelnen Speicherzelle elektrische Ladungen auf einer bezüglich ihrer Umgebung vσllstän- dig isolierten Elektrode abgelegt und wieder entfernt werden können. Das durch die elektrischen Ladungen hervorgerufene elektrische Feld wird dazu benutzt, einen MOS-Kanal zu steuern und so das Vorhandensein bzw. die Abwesenheit der Ladungen zu detektieren. Dabei ist zum Programmieren oder Löschen des Speichers das Überwinden der Isolation notwendig, so dass dazu elektrische Spannungen größer als 10 Volt verwendet werden, wodurch der Einsatz von Flash-Speichern in skalierten Sub-100 nm-Prozessen schwierig ist. Daher werden im Speicherbereich verschiedene andere Verfahren un- tersucht und diskutiert, die ein größeres Skalierungspotential bieten, also kleinere zu verwendende Strukturen ermöglichen. Dies sind beispielsweise magnetische Speicher (MRAM) , ferroelektrische Speicher (FeRAM) , elektromechani- sehe Speicher ("conduetive bridge"-Speicher) oder NλPhase Change"-Speicher (PCRAM, oft auch Ovonic Memory genannt) .
Phase Change-Speicher beruht dabei darauf, dass Materia- lien, wenn sie in unterschiedlichen Phasenzuständen vorliegen, stark unterschiedliche elektrische Widerstände zeigen können. Durch Anlegen einer Test- oder Lesespannung an das Material kann daher auf dessen Phasenzustand geschlossen werden, und somit der Zustand der Phase zur Speicherung von Informationen genutzt wird. Verwendet wird beispielsweise eine Chalkogenid-Schicht (z. B. GST, d. h. Ge:Sb:Te im Verhältnis 2:2:5), in der die Phasenänderung vom amorphem zum kristallinen Zustand zur Speicherung von Information verwendet wird.
Fig. 6 veranschaulicht die unterschiedlichen Leitfähigkeiten des Materials, wenn es in verschiedenen Phasen vorliegt. Dargestellt ist der durch das Material fließende Strom I auf der Ordinate, der sich einstellt, wenn über dem Material die an der Abszisse aufgetragene Spannung abfällt. Strom und Spannung sind dabei in willkürlichen Einheiten gezeigt. Die beiden Strom-Spannungsverlaufe, wie sie sich für den kristallinen Zustand bzw. den amorphen Zustand des Materials ergeben sind durch 2 Graphen dargestellt. Dabei zeigt ein erster Graph 10 das Verhalten im kristallinen Zustand und ein zweiter Graph 12 das Verhalten im amorphen Zustand. Wie es der Fig. 8 zu entnehmen ist, ist der elektrische Widerstand im kristallinen Zustand wesentlich geringer, so dass bei Anlegen einer Testspannung 14 (VE) im kri- stallinen Fall ein wesentlich höherer Strom nachgewiesen wird, als im amorphen Fall. Durch den Nachweis des detek- tierten Stroms kann also geschlossen werden, ob sich das Material im kristallinen oder im amorphen Zustand befindet, so dass man beispielsweise dem kristallinen Zustand das lo- gische Symbol "1" und dem amorphen Zustand das logische Symbol „0" zuordnen kann. Eine solche Phase-Change-Speicherzelle (PCRAM) ist, um ein Auslesen zu ermöglichen, also so aufgebaut, dass zwischen einer unteren Kontaktelektrode aus leitfähigem Material (beispielsweise Wolfram) eine GST-Schicht abgeschieden wird, auf welcher sich wiederum eine leitfähige Schicht als obere Kontaktschicht (z.B. ebenfalls Wolfram) befindet. Durch Anlegen der Spannung an die Kontaktschichten kann somit der Zustand der Speicherzelle ausgelesen werden.
Um das Speichern von Informationen sinnvoll zu ermöglichen, muss die nicht-flüchtige Speicherzelle zusätzlich beschrieben werden können, das heißt der Zustand des Speichermediums muss von kristallin in amorph bzw. in umgekehrter Richtung geändert werden können. Dazu wird ein Schreibstrom verwendet, der durch das phasenveränderliche (GST) -Material fließt und dieses entweder über die Schmelz- oder über die Rekristallisierungstemperatur erhitzt .
Dieser Vorgang ist anhand von Fig. 7 verdeutlicht, die auf der X-Achse die Zeit in willkürlichen Einheiten und auf der Y-Achse die Temperatur im Phase-Change-Medium ebenfalls in willkürlichen Einheiten zeigt, wie sie durch einen Schreibstrom hervorgerufen werden kann. Der Schreibstrom ist dabei nicht gezeigt, da dieser individuell an die Speicherzelle anzupassen ist.
Ein erster Graph 20 beschreibt dabei die Phasenänderung vom niederohmigen, kristallinen Zustand in den hochohmigen, a- morphen Zustand und ein Graph 22 beschreibt die Phasenver- änderung vom amorphen Zustand in den kristallinen Zustand.
Befindet sich die GST-Schicht im niederohmigen, kristalli¬ nen Zustand, erhitzt man, wie es anhand von Graph 20 zu sehen ist, die GST-Schicht durch einen kurzen Strompuls hoher Stromstärke auf eine Temperatur, die oberhalb der Schmelztemperatur 24 (Tm) liegt. Die schnelle Abkühlung nach Abschalten des Strompulses sorgt dafür, dass das GST nicht rekristallisiert, sondern im amorphen Zustand erstarrt. Dies rührt insbesondere daher, dass ein Zeitintervall 25, während dessen sich das Phase-Change-Medium zwischen der Schmelztemperatur 24 und einer Rekristallisierungstempera- tur 26 befindet, zu kurz ist, um das vollständige Rekristallisieren zu ermöglichen. Durch einen kurzen, hohen Strompuls wird das Phase-Change-Medium also in einer Schmelzzone hochohmig (also je nach Konvention beispielsweise gelöscht, "reset") . Die Schmelzzone befindet sich dabei innerhalb des Phase-Change-Mediums an der Stelle, an der dieses elektrisch von außen kontaktiert wird, da dort die lokalen Stromdichten, die für die Stromleitung innerhalb des Phase-Change-Mediums verantwortlich sind, naturgemäß am höchsten sind, wenn der Leiter bzw. der Kontakt einen geringeren Querschnitt zur Stromleitung als das Phase- Change-Medium selbst aufweist.
Aus dem amorphen in den kristallinen Zustand gelangt das GST mit einem längeren Stromimpuls bei geringerem Strom. Wie es anhand von Graph 22 zu sehen ist, hebt dieser die Temperatur über die Rekristallisierungstemperatur 26 (Tx) , wobei die Temperatur jedoch unterhalb der Schmelztemperatur 24 bleibt, so dass in einem Zeitintervall 27 (T2) die Temperatur oberhalb der Rekristallisierungstemperatur 26 verbleibt, wobei das Zeitintervall 27 so lang gewählt ist, dass das GST vollständig rekristallisieren kann. Somit wird die Schicht also niederohmig ("set", also programmiert) .
Wie es oben beschrieben ist, werden PCRAM-Zellen bzw. deren beiden Zustände also durch Messen des Widerstands einer Zelle ausgelesen. Dabei wird eine einzelne Zelle aus einem Array von Zellen durch Auswahltransistoren selektiert, wobei für das Programmieren, das Löschen und das Auslesen nur kleine Spannungen notwendig sind, so dass sich das PCRAM prinzipiell auch in skalierte Prozesse, die nur geringe Spannungsbelastungen erlauben, integrieren lässt.
Bei dem Stand der Technik entsprechenden PCRAM-Zellen ist jedoch der Löschstrom relativ groß, er kann einige hundert μA betragen und es ist daher schwierig, den Strom in kleine Speicherzellen einzuspeisen. Weitere Verkleinerungen der Strukturen werden dabei beispielsweise dadurch verhindert, dass ein Transistor, der einen hohen Strom schalten muss, relativ groß ist und daher viel Chipfläche innerhalb einer Speicheranordnung verbraucht.
Um den Stromverbrauch con PCRAM Speicherzellen zu reduzieren, existieren im Stand der Technik eine Reihe von techni- sehen Ansätzen. In der US Patentschrift 69 667 865 wird der Strom dadurch reduziert, dass zwischen zwei nur teilweise amorphisierten Zuständen hin- und hergeschaltet wird, wodurch der Strom und die Zeitspanne, für die der Strom angelegt werden muss, reduziert werden kann. Dabei ist aller- dings nachteilhaft, dass ein Umschalten zwischen Zwischenzuständen der Phasenübergänge prinzipiell immer instabiler ist als das Umschalten zwischen zwei Endzuständen. Darüber hinaus ist die resultierende Widerstandsänderung relativ gering (in der Größenordnung von 2) , so dass zum zuverläs- sigen Auslesen der Speicherzelle eine höhere Detektionsge- nauigkeit erforderlich ist. Das in der US 69 667 865 vorgeschlagene Layout bzw. Konstruktionsverfahren ist darüber hinaus aufgrund der Komplexität der Strukturen bislang nur in experimentellen CMOS-Prozessen und damit nicht im indus- triellen Maßstab nutzbar.
Eine Mehrzahl von Lösungsansätzen befasst sich damit, die Kontaktfläche zwischen einer Kontaktelektrode und der GST- Schicht zu minimieren, da diese, wie bereits oben beschrie- ben, maßgeblichen Einfluss auf die lokal innerhalb des Pha- se-Change-Mediums auftretende Stromdichte hat. Da die Temperatur von der lokalen Stromdichte und nicht von dem absoluten, durch das Medium fließenden, Storm hervorgerufen wird, wird bei Verringerung der Kontaktfläche bereits bei geringeren Strömen die Rekristallisierungstemperatur bzw. die Schmelztemperatur überschritten, so dass bei sehr kleinen Kontakten der Stromverbrauch erheblich reduziert werden kann. Der erwartete, annähernd lineare Zusammenhang zwischen der Kontaktfläche und dem erforderlichen Löschstrom ist in Fig. 8 dargestellt.
Die Fig. 8 zeigt auf der X-Achse die Kontaktfläche des Kontakts zwischen dem phasenverändernden (Phase-Change) Medium und der Stromzuführung in Einheiten von nm2 und auf der Y- Achse den erforderlichen Löschstrom in Einheiten von mA. Der erwartete lineare Zusammenhang ist dadurch verdeutlicht, dass eine gerade an die verschiedenen Messpunkte an- gepasst und als Graph 30 in Fig. 8 dargestellt ist. Bei Betrachtung von Fig. 8 ist insbesondere zu beachten, dass bei einem fortschrittlichen 90 nm-Prozess, in dem beispielswei- se aktuelle Computerprozessoren gefertigt werden, die Kontaktfläche immerhin noch etwa 6.000 nm2 beträgt und der Löschstrom demzufolge weit über 1 mA liegt. Konventionelle, mit Wolfram gefüllte Kontaktelektroden haben daher einen zu großen Durchmesser bzw. eine zu große Kontaktfläche, so dass diese die Anforderungen an kleine Ströme nicht erfüllen können.
Es wird intensiv an Lösungen gearbeitet, die das Verkleinern der Kontaktfläche zwischen Stromzuführung und Phase- Change-Medium erlauben. Die Offenlegungsschrift US 2006/0003515 Al schlägt dabei ein Verfahren vor, bei dem kleine Kontaktflächen dadurch geschaffen werden, dass GST- Schichten nicht, wie üblich, innerhalb eines mehrlagigen Halbleiters senkrecht zur Halbleiterebene, also von unten oder von oben kontaktiert werden, sondern dass durch eine Halbleiterschichtanordnung mit Phase-Change Medium Kontaktgräben geätzt werden, welche anschließend mit einer Metallisierung zur Kontaktierung befüllt werden. Ein solcher Kontaktgraben durchzieht also das Halbleitersubstrat senk- recht zur Oberfläche des Substrats, wobei die Phase-Change- Medium Schicht parallel zur Oberfläche des Substrats im Substrat in vorbestimmter Tiefe vergraben ist. Oberflächenbeschichtungen lassen sich, im Gegensatz zu Grabenstrukturen, mit sehr geringer Dicke herstellen, so dass die Kontaktfläche zwischen Stromzuführung und Phase-Change- Medium im Wesentlichen durch die Auftragungsdicke des Pha- se-Change-Mediums während des Herstellungsprozesses bestimmt wird, und somit relativ klein gehalten werden kann. Jedoch wird beim in der US 2006/0003515 genannten Verfahren eine extrem hohe Anforderung an die Güte der Ätzung der Gräben für die Metallkontakte gestellt. Darüber hinaus ist das Skalierungspotential gering, das heißt, bei weiterer Verkleinerung der Strukturen bzw. der lithographischen Techniken ist nicht sichergestellt, dass eine wie vorgeschlagen aufgebaute PCRAM-Zelle in gleichem Maßstab mit schrumpfen kann.
Weitere dem Stand der Technik entsprechende Verfahren befassen sich mit der Verkleinerung der elektrischen Kontak- tierungsflache einer herkömmlichen PCRAM-Zelle, wie sie schematisch in Fig. 9 dargestellt ist. Wie bereits erwähnt, ist in einem Phase-Change-Speicher ein phasenveränderliches Material 50 zwischen einer ersten KontaktSchicht 52 und einer zweiten Kontaktschicht 54 angeordnet, wobei üblicherweise, um die Fläche der Kontaktierung zu verringern, auf der zweiten Kontaktschicht 54 eine vertikale Struktur 56 als Stromanschluss angebracht ist, so dass die effektive Kontaktierungsfläche 58 durch den Stromanschluss 56 gebil¬ det wird.
Zur weiteren Verbesserung bzw. Minimierung der Kontaktflä- che 58 existieren eine Reihe von Vorschlägen.
In der US-Patentschrift 6,969,866 Bl wird ein schmaler Gra¬ ben oder ein Kontaktloch durch einen Isolator hindurch bis auf eine leitfähige Schicht geätzt und der Boden und die Seitenwand des Lochs oder des Grabens daraufhin mit einem Metallfilm bedeckt. Danach wird das Loch mit einem Isolator aufgefüllt und die gesamte Struktur mittels CMP (chemical mechanical polishing) abgeschliffen, so dass nach ausreichendem Abschleifen die Metallbedeckung der chendem Abschleifen die Metallbedeckung der Seitenwand als schmaler leitfähiger Ring an der Oberfläche der Struktur sichtbar ist bzw. leicht über diese hinausragt. Die Kontaktfläche wird also dadurch verringert, dass lediglich die Außenwände einer zylindrischen Form elektrisch leitfähig ausgebildet sind, so dass nicht die gesamte Zylinderfläche, sondern nur der Außendurchmesser bzw. die Randschicht zur Kontaktierung verwendet wird.
Die US 69,433,365 B2 beschreibt ein Verfahren, dass das o- ben beschriebene Verfahren dahingehend erweitert, dass zusätzlich an der Oberfläche des zylindrischen Kontaktes ein Ätzschritt durchgeführt wird, der Teile der zylindrischen Randschicht entfernt, so dass als Kontakt lediglich zwei Zylindersegmente verbleiben, wie es anhand von Fig. 10 dargestellt ist. Die Fig. 10 zeigt dabei den zylindrischen Stromanschluss 60, der auf einer Schichtebene 62 elektrisch leitend angebracht ist. Wie es anhand von Fig. 10 zu sehen ist, sind an der Oberseite des zylindrischen Stromanschlus- ses 60 zwei Zylindersegmente 64a und 64b gezeigt, zwischen denen Bereiche 66a und 66b durch Ätzen abgetragen wurden, so dass eine effektive Kontaktfläche von den Oberflächen der Zylindersegmente 64a und 64b gebildet wird.
Beide oben beschriebenen Verfahren haben dabei insbesondere den großen Nachteil, dass eine hohe Anzahl von zusätzlichen Prozessschritten notwendig wird. Das selektive Ätzen der Zylindersegmente im Fall der US 69,433,365 erfordert eine außerordentlich genaue Justage der Lithographie, was in in- dustriellen Maßstäben außerordentlich schwierig und kostenintensiv ist. Darüber hinaus sind die beiden Zylindersegmente bzw. deren Kontaktflächen elektrisch leitend miteinander verbunden, also nicht unabhängig voneinander.
Die US-Patentanmeldungen 6,969,633 B2 und 6,972,430 B2 beschreiben, wie ein Phase-Change-Medium geometrisch relativ zu Kontaktflächen, welche durch Grabenseitenwände bzw. Zylinderaußenwände gebildet werden, orientiert sein muss, um eine geringe effektive Kontaktfläche zwischen der Stromzuführung und dem Phase-Change-Medium zu erzielen. Die genannten Patentanmeldungen beziehen sich also darauf, prozesstechnisch einen möglichst geringen räumlichen Überlapp zwischen dem Phase-Change-Medium und herkömmlich hergestellten Kontakten zu schaffen.
Ein weiteres Verfahren, kleine Kontaktflächen zu realisieren, wird in der US-Patentanmeldung 6,897,467 B2 beschrie- ben.
Dieses Verfahren ist anhand von Fig. 11 beschrieben und basiert darauf, dass durch Unterätzen einer Maske 70 eine kegelförmige Spitze 72 eines leitfähigen Materials unter der Maske 70 erzeugt werden kann. Dies wird dadurch ermöglicht, dass eine Ätzflüssigkeit seitlich unter die Maske 70 vordringt, so dass sich unter der Maske 70 die gezeigte kegelförmige Spitze 72 ausbilden kann. Wird nun ein Oxid 74 über dem Substrat als Isolierung abgeschieden und anschließend das Oxid und die Maske durch CMP (chemical mechanical po- lishing) abpoliert, so dass die kegelförmige Spitze 72 an der Oberfläche des Oxids freigelegt ist, kann an der Oberfläche ein Kontaktbereich 76 erzeugt werden, der kleiner ist als die der Lithographie zugängige Größenskala. Diese bestimmt beispielsweise die laterale Ausdehnung der Maskierung 70.
Ein Nachteil hinsichtlich der Reproduzierbarkeit ist dabei, dass die Oberfläche der Spitze von der Rate der Unterät- zung, der abgeschiedenen Oxiddicke und der Gleichmäßigkeit des CMP-Vorgangs abhängt. Eine wunschgemäße Kontaktfläche, die über eine ganze Siliziumscheibe bzw. ein Los von Scheiben identische Ausdehnung hat, kann so kaum gewährleistet werden. Bei Anwendung auf ein PCRAM-Produktionsverfahren kann somit also auch kein gering streuender, also im Wesentlichen konstanter Löschstrom gewährleistet werden. Die Aufgabe der vorliegenden Erfindung besteht darin, ein Herstellungsverfahren zu schaffen, mit dem auf effizientere Art und Weise elektrische Kontakte geringer Kontaktfläche in einer Kontaktebene einer Speicherzelle erzeugt werden können, welche durch trennendes Schichtmaterial von einer zu kontaktierenden Basisschichtebene getrennt ist.
Diese Aufgabe wird durch eine Vorrichtung gemäß Patentanspruch 1 und ein Verfahren gemäß Patentanspruch 13, 14 oder 25 gelöst.
Der vorliegenden Erfindung liegt dabei die Erkenntnis zugrunde, dass ein Kontaktbereich in einer Kontaktebene einer nichtflüchtigen Speicherzelle mit äußerst geringer Flä- che effizient und reproduzierbar erzeugt werden kann, wenn zunächst auf einer Basisschichtebene eine Katalysatorinsel aufgebracht wird und wenn darauffolgend ein Nanoröhrchen an der Katalysatorinsel aufgewachsen wird, welches von der Basisschichtebene hervorsteht, so dass bei Aufbringen eines Schichtmaterials auf die Basisschichtebene das Nanoröhrchen bis zur Kontaktebene reicht und dabei innerhalb der Kontaktebene im Kontaktbereich endet.
Durch das kontrollierte Aufwachsen eines Nanoröhrchens auf einer Katalysatorinsel ist es dabei insbesondere möglich, mittels weniger Prozessschritte und reproduzierbar elektrisch leitende Strukturen zu schaffen, die einen äußerst geringen Durchmesser aufweisen, so dass diese das Kontaktieren beispielsweise einer PCRAM-Zelle an einer äußerst geringen Kontaktfläche ermöglichen. Dadurch wird bei Anwendung im PCRAM der Stromverbrauch eines erfindungsgemäßen Speicherelements stark reduziert und darüber hinaus eine Kontaktmöglichkeit geschaffen, die auch eine zukünftige Verkleinerungen der Strukturgrößen ermöglicht.
Bei einem Ausführungsbeispiel der vorliegenden Erfindung wird ein Kontakt zwischen zwei funktionstragenden Ebenen eines Halbleiterchips, die durch eine Isolatorschicht von- einander getrennt sind, dadurch hergestellt, dass während der Produktion auf einer Basisschichtebene zunächst eine Katalysatorinsel aufgetragen wird, auf der ein Nanoröhrchen aufgewachsen wird, welches dann von isolierendem Schichtma- terial umgeben werden kann. Dabei kann durch beispielsweise nachfolgendes Polieren mittels CMP die Oberfläche des Substrats plangeschliffen werden, so dass das Nanoröhrchen an der Oberfläche bzw. der Kontaktebene des isolierenden Schichtmaterials endet und somit zur elektrischen Kontak- tierung einer weiteren aufzubringenden aktiven Schicht beispielsweise einer Speicherzelle verwendet werden kann.
Der große Vorteil des Verfahrens ist dabei, dass nicht, wie im Stand der Technik üblich, zunächst das isolierende Schichtmaterial aufgetragen wird. Dann muss im Stand der Technik eine große Anzahl zusätzlicher Verfahrensschritte, die photolithographisches Belichten und Ätzen umfassen, durchgeführt werden, um eine elektrisch leitfähige Verbindung zwischen der Basisschichtebene und einer weiteren Schichtebene herzustellen. Erfindungsgemäß reicht das einfache Aufwachsen von Nanoröhrchen aus, welches darüber hinaus schnell und effizient mit herkömmlichen Verfahren realisiert werden kann, wobei insbesondere die Durchmesser und die Orte des Aufwachsens der Nanoröhrchen reproduzierbar eingestellt werden können. Im Gegensatz zu Verfahren, die eine Ätzen erfordern, können so Kontakte erzeugt werden, die ein außerordentlich hohes Aspekt-Verhältnis aufweisen.
Der Durchmesser von Nanoröhrchen kann ohne weiteres gerin- ger als 50 ran sein. Darüber hinaus wird dieser durch die Dimension der Katalysatorinsel beeinflusst, so dass bei¬ spielsweise auch Nanoröhrchen mit einem Durchmesser von 10 nm möglich sind. Das erfindungsgemäße Kontaktierverfahren ist also außerordentlich zukunftssicher, da die damit er- zeugbaren Kontaktflächen wesentlich kleiner sind als die momentan mittels der gängigen Verfahren (beispielsweise 90 nm-Prozess) erzielbaren Strukturgrößen auf Halbleitern. Bei einem weiteren Ausführungsbeispiel der vorliegenden Erfindung wird eine PCRAM-Zelle mittels eines Nanoröhrchens kontaktiert, so dass bei geringem Gesamtstrom die im Kontaktbereich zwischen Nanoröhrchen und Phase-Change-Medium fließenden lokalen Stromdichten so hoch sind, dass die Pha- se-Change-Speicherzelle bei geringstem Stromverbrauch beschrieben werden kann.
Bei einem weiteren Ausführungsbeispiel der vorliegenden Er- findung werden als Nanoröhrchen Kohlenstoff-Nanoröhrchen verwendet, die den großen Vorteil haben, dass sie Stromdichten leiten können, die um 2 Größenordnungen größer sind als die mittels metallischer Leiter erzielbaren Stromdichten. Die Kohlenstoffnanoröhrchen (CNT = Carbon Nano Tubes) lassen sich gut kontrolliert und gerichtet aufwachsen, wenn beispielsweise ein CVD-Prozess verwendet wird (chemical va- pour deposition) . Die Richtung des Wachstums der Nanoröhrchen kann bei Verwenden eines plasma-unterstützten CVD- Prozesses darüber hinaus in weiten Grenzen beeinflusst wer- den.
Erfindungsgemäß werden also CNT' s als untere Kontaktelektrode genutzt, um die Stromzufuhr und den Kontakt beispielsweise zur GST-Schicht eines nicht-flüchtigen Phase-Change- Speichers herzustellen. Dabei dient eine einzelne, gezielt platzierte CNT der Speicherzelle der Stromzufuhr. Dies hat den Effekt, dass aufgrund der kleinen Kontaktfläche zwischen Elektrode und GST die lokale Stromdichte im GST in der Nähe des Kontaktes hoch und der notwenige Löschstrom somit klein wird. Ein CNT mit einem Durchmesser von 10 nm, der problemlos realisierbar ist, hat beispielsweise eine Kontaktfläche, die kleiner als 100 nm2 ist, somit ist ein Löschstrom von weit unter 100 μA realisierbar, wie anhand von Fig. 8 ersichtlich ist.
Darüber hinaus ist eine solche Zeile prinzipiell in allen CMOS-Prozessen herstellbar, auch in solchen mit größeren Strukturgrößen. Dadurch können insbesondere bereits beste- hende Herstellungsprozesse einfach modifiziert werden, um eine Verringerung von Kontaktflächen durch den Einsatz von Nanoröhrchen zu erzielen. Das Kontaktieren verschiedener, horizontal gestapelter Substratebenen kann dabei beispiels- weise auch mit Nanoröhrchen vorgenommen werden, die aus Einkristallinen Si bzw. InAs oder GaAs auf einem Katalysator aufgewachsen sind.
Nanoröhrchen können, abhängig von den Materialien und den Produktionsbedingungen, sowohl als Vollzylinder aufwachsen, also aus solidem Material bestehen, als auch in Form von Hohlyzlindern, welche eine oder mehrere zylindrische Außenwände besitzen. Da die genaue geometrische Form für den Erfindungsgedanken nicht wesentlich ist, werden nachfolgend alle auftretenden Formen bzw. Ausgestaltungen unter dem Begriff Nanoröhrchen zusammengefasst .
Nanoröhrchen und insbesondere Kohlenstoff-Nanoröhrchen können mittels industrieller Prozesse kostengünstig und gxrt kontrollierbar erzeugt bzw. aufgewachsen werden. Insbesondere ist es mittels CVD (chemical vapor deposition) möglich, CNTs sehr gezielt an festgelegten Orten senkrecht nach oben gerichtet wachsen zu lassen. Beim CVD-Prozess wird ein katalytisches Material verwendet, um das gleichmä- ßige Wachstum eines Nanoröhrchens hervorzurufen. Dabei wird zunächst ein Nanopartikel eines metallischen katalytischen Materials auf einem Substrat abgeschieden. Dieses Abscheiden kann dabei entweder aus metallischen Salzlösungen, Suspensionen, metallo-organischen Gasen oder durch Aufbringen eines dünnen metallischen Films mittels herkömmlicher Methoden wie beispielsweise Sputtern auf der Oberfläche des Substrats erfolgen. Beim CVD-Prozess wird das Prozessvolumen dann auf eine geeignete Wachstumstemperatur aufgeheizt, bei der das Metall sintert, das heißt, aufgrund von Cohäsi- onskräften der Metallatome einzelne Nanocluster von ge¬ schmolzenen Metallatomen gebildet werden. Wird in das Pro¬ zessvolumen zusätzlich ein kohlenstoffhaltiges Gas (beispielsweise C2H2) gegeben, welches durch den Katalysator katalytisch disoziiert wird, löst sich Kohlenstoff in dem Katalysatormaterial. Der Kohlenstoff fällt dann aus dem Katalysatormaterial aus und wächst als Nanoröhrchen mit einem Umfang, der dem Durchmesser des katalytischen Nanopartikels entspricht, auf der Oberfläche des Substrats.
Als Katalysator kommen dabei beispielsweise metallische Materialien wie Nickel, Eisen oder Kobalt in Frage, die alle CMOS-kompatibel sind, so dass das erfindungsgemäße Konzept leicht auf bestehende CMOS-Prozesse anwendbar ist. Koh- lenstoffnanoröhrchen sind mechanisch äußerst robust, chemisch inert und können hohe Stromdichten leiten. Dabei können sie aus einem oder mehreren Wänden bestehen und metallisch oder halbleitend sein, wobei erfindungsgemäß metal- lisch leitende Kohlenstoffnanoröhrchen bevorzugt sind.
Nanoröhrchen lassen sich auch aus anderen Materialien herstellen, beispielsweise aus Silizium. Dabei werden ähnliche Wachstumstechniken angewendet, die in Verbindung mit einem Katalysator das epiktaktische Aufwachsen von Nanoröhrchen ermöglichen, wobei als Katalysatormaterial beispielsweise Gold verwendet werden kann.
Dabei sind generell zwei Arten von Wachstum möglich. Bei der erstem Möglichkeit verbleibt das Katalysatormaterial auf der Oberfläche des Substrates und das Nanoröhrchen wächst aus einer Katalysatorinsel nach oben. Die zweite Möglichkeit besteht darin, dass das Wachstum an der Grenzfläche zwischen Substrat und Katalysator beginnt, der Kata- lysator also an der Oberseite des Röhrchens verbleibt und durch dessen Wachstum von der Oberfläche des Substrates gehoben wird.
Bevorzugte Ausführungsbeispiele der vorliegenden Erfindung werden nachfolgend, Bezug nehmend auf die beiliegenden Zeichnungen, näher erläutert. Es zeigen: Fig. 1 ein Ausführungsbeispiel einer erfindungsgemäßen nicht-flüchtigen Speicherzelle;
Fig. 2 ein weiteres Ausführungsbeispiel einer erfin- dungsgemäßen Speicherzelle;
Fig. 2a ein erweitertes Ausführungsbeispiel einer Spei¬ cherzelle;
Fig. 3 ein Flussdiagramm zur Beschreibung eines Beispiels eines Verfahrens zum Herstellen eines Kontaktbereichs;
Fig. 3a mehrere Ansichten einer Halbleiterstruktur wäh- bis 3f rend eines Beispiels eines erfindungsgemäßes Verfahrens zum Herstellen eines Kontaktbereichs;
Fig. 4a ein weiteres Ausführungsbeispiel eines erfin- bis 4d dungsgemäßen Verfahrens zum Herstellen eines Kon- taktbereichs;
Fig. 5 ein weiteres Ausführungsbeispiel für ein erfindungsgemäßes Verfahren zum Herstellen eines Kontaktbereichs;
Fig. 6 ein Beispiel für eine Strom- Spannungscharakteristik eines phasenveränderlichen Materials;
Fig. 7 das Programmieren und Löschen eines Phase-Change- Speichers;
Fig. 8 ein Beispiel für einen Zusammenhang zwischen Kontaktfläche und Löschstrom eines Phase-Change- Speichers;
Fig. 9 ein Beispiel für den prinzipiellen Aufbau eines Phase-Change-Speichers; Fig. 10 ein Beispiel für einen dem Stand der Technik entsprechenden elektrischen Kontakt; und
Fig. 11 ein weiteres Beispiel für einen dem Stand der Technik entsprechenden Kontakt.
Fig. 1 zeigt ein Ausführungsbeispiel eines erfindungsgemä- ßen phasenveränderbaren (Phase-Change) Speichers. Die Fig. 1 zeigt dabei eine Trägerschicht 100, eine erste Basisschicht 102a und eine zweite Basisschicht 102b, eine Isolationsschicht 103 sowie ein phasenveränderbares Medium 104 mit einer oberen KontaktSchicht 106. Ein oberer Kontaktbe- reich 107 des phasenveränderbaren Mediums 104 wird als durch die Grenzfläche, also die Ebene zwischen dem phasenverändernden Medium 104 und der oberen Kontaktschicht 106 gebildet. Dargestellt sind zwei prinzipiell getrennt ansprechbare Speicherzellen 108a und 108b, die über die Ba- sisschichtebenen 102a und 102b programmiert und ausgelesen werden können. Dabei ist das phasenverändernde Medium 104 mit den Basisschichtebenen 102a und 102b erfindungsgemäß mittels eines Kohlenstoffnanoröhrchens 110a und 110b verbunden, welches in der Isolationsschicht verläuft, so dass Kontaktbereiche 111 zwischen phasenveränderndem Medium 104 und den Nanoröhrchen 110a und 110b außerordentlich klein sind. Da, wie erwähnt, Nanoröhrchen beispielsweise mit Durchmessern kleiner als 50 nm und sogar mit Durchmessern bis unter 10 nm problemlos produziert werden können, kann eine Kontaktfläche also sogar weniger als 100 nm2 groß sein.
Durch den kleinen Durchmesser der unteren Elektrode (des Nanoröhrchens 110a und 110b) ist also die Kontaktfläche 111 zwischen Elektrode und phasenveränderbares Medium 104 (GST- Schicht) sehr klein. Dadurch kann erfindungsgemäß der Löschstrom sehr klein gewählt werden, wobei trotzdem eine Temperatur erzielt wird, die oberhalb der Schmelztemperatur Tm des GST von beispielsweise 6000C liegen kann. Dabei ist eine erfindungsgemäße Speicherzelle unabhängig von der Prozessgeneration des CMOS-Prozesses herstellbar, sie kann also auch in CMOS-Prozessen mit minimalen Abmessungen größer 100 nm eingesetzt werden, bei denen herkömmliche, dem Stand der Technik entsprechende Kontakte als untere Elektrode zu groß wären.
Dabei ist die Herstellung insbesondere unabhängig vom Ätz- verfahren, von besonderen Belichtungs- und Justagemethoden, von Oxidschichtdicken und der Gleichmäßigkeit eines CMP- Verfahrens (chemisches Abschleifen) . Sie hängt im Wesentlichen vielmehr nur von dem selbst organisierenden Herstellungsvorgang des Nanoröhrchens ab. Dadurch sind prinzipiell sehr kleine Zellen herstellbar, da ein CNT sehr geringe Durchmesser haben kann, das heißt, eine Skalierung auch zu kleinsten CMOS-Prozessen (32 nm oder kleiner) möglich ist.
Anstelle des im Vorhergehenden beschriebenen Kohlenstoffna- noröhrchens sind auch andere Nanoröhrchen, die mittels eines Wachstumsprozesses erzeugt werden können, geeignet, eine erfindungsgemäße Speicherzelle zu realisieren.
Aus* obiger Beschreibung ist ersichtlich, dass ein Kontakt- bereich geringer Fläche erforderlich ist, um eine erfindungsgemäße Speicherzelle zu erhalten. In einem weiteren, hier nicht dargestellten, Ausführungsbeispiel ist daher das Nanoröhrchen oberhalb des phasenveränderbaren Mediums angeordnet. Dieses wird also erst nach Aufbringen des phasen- veränderbaren Mediums erzeugt, um eine erfindungsgemäße Speicherzelle zu realisieren.
Die Fig. 2 zeigt eine Vergrößerung einer einzelnen Spei¬ cherzelle aus Fig. 1, wobei identische Komponenten mit den- selben Bezugszeichen versehen sind und daher die Beschrei¬ bung dieser Komponenten in den beiden Figuren wechselseitig aufeinander anwendbar ist. In Fig. 2 ist zusätzlich ein Kontaktbereich 120 bzw. eine Kontaktfläche hervorgehoben, die von dem Kohlenstoffnano- röhrchen 110a und dem phasenveränderlichen Medium 104 (GST- Schicht) begrenzt wird. Beim Speichern bzw. Schreiben der Speicherzelle 108a ändert sich der Phasenzustand des phasenverändernden Mediums 104 im Wesentlichen in unmittelbarer Nähe der Kontaktfläche, so dass die elektrischen Eigenschaften der Speicherzelle im Wesentlichen durch einen Bereich 122 definiert werden, der sich in der Nachbarschaft der Kontaktfläche 120 befindet. Dies eröffnet auch die Möglichkeit, die Integrationsdichten benachbarter Speicherzellen zu erhöhen, da eine gegenseitige Beeinflussung benachbarter Speicherzellen nur durch Wärmeübertrag stattfinden kann, so dass der geringe Durchmesser von Nanoröhrchen ne- ben dem Effekt der Stromreduzierung darüber hinaus dazu führt, dass die Fläche, die von einer einzelnen Speicherzelle benötigt wird, prinzipiell stark reduziert werden kann.
Die Fig. 2a zeigt ein erweitertes Ausführungsbeispiel der vorliegenden Erfindung, das im Wesentlichen auf dem in Fig. 1 gezeigten Ausführungsbeispiel basiert, so dass die Komponenten, die in den Fig. 1 und 2a identisch sind auch mit den selben Bezugszeichen versehen sind, wobei sich die Be- Schreibung der identischen Komponenten in den beiden Zeichnungen darüber hinaus wechselseitig aufeinander anwenden lässt.
In Fig. 2a ist ein zusätzlicher Basisbereich 140 sowie ein dazu gehöriges Nanoröhrchen 142 gezeigt, wobei das Nanoröhrchen 142 den Basisbereich 140 mit der oberen Kontaktschicht 106 direkt leitend verbindet. Das Nanoröhrchen 142 ist also erfindungsgemäß vorgesehen, um einen elektrischen Kontakt zwischen zwei in unterschiedlichen Ebenen einer Halbleiterstruktur angebrachten Strukturen herzustellen. Das Herstellen des Kontaktes zwischen der oberen Kontaktschicht 106 und der Basisschicht 140 mittels eines Nano- röhrchens hat dabei den Vorteil, dass das Herstellen dieses Kontaktes im selben Prozessschritt wie das Erzeugen der Na- noröhrchen 110a und 110b erfolgen kann und somit zur Kon- taktierung der oberen Kontaktschicht 106 keine weiteren Prozessschritte mehr notwendig sind. Dies hat den Vorteil, dass die zur Kontaktierung der gemeinsamen Elektrode bzw. der oberen Kontaktschichtebene 106 notwendigen Strukturen zusammen mit den Strukturen zu Ansteuerung der individuellen Speicherzellen erzeugt werden können. Dadurch wird ein weiteres, auf das Auftragen der oberen Kontaktschichtebene 106 folgende Prozessieren der Halbleiterstruktur überflüssig bzw. die Komplexität der im weiteren Prozess zu erzeugenden Strukturen kann verringert werden, was zur Erhöhung der Effizienz des Gesamtprozesses beiträgt.
Fig. 3 zeigt ein Flussdiagramm, welches das erfindungsgemäße Verfahren zum Herstellen eines Kontaktbereichs beschreibt. Dabei wird im Katalysatorschritt 200 zunächst auf einer Basisschichtebene, die elektrisch mit einer darüber liegenden Kontaktebene kontaktiert werden soll, eine Kata- lysatorinsel aus geeignetem Katalysatormaterial, wie beispielsweise Nickel, aufgebracht. Das Aufbringen kann mit einer Vielzahl von Methoden geschehen, beispielsweise durch Abscheiden von einer Schicht Katalysatormaterial und anschließender Lithographie und Ätzen des Katalysatormateri- als zu einer Insel. Entscheidend ist, dass mittels Ätzen der Durchmesser der Katalysatorinsel wesentlich geringer erzeugt werden kann, als dies für mittels der Lithographie direkt erzeugten Strukturen der Fall ist. Durch Verlängerung des Ätzvorgangs kann der Durchmesser der Katalysator- insel im Prinzip auf Null reduziert werden, so dass der Durchmesser eines auf der Katalysatorinsel aufwachsenden Nanoröhrchens im Wesentlichen beliebig einstellbar ist.
Ein weiteres Beispiel zum Erzeugen einer geeigneten Kataly- satorinsel ist das Lift-Off-Verfahren, bei dem zunächst mittels Lithographie eine Negativmaske erzeugt wird, auf der dann das Katalysatormaterial abgeschieden wird. Ein darauffolgendes Entfernen (Lift-Off) des Lacks ermöglicht ebenfalls das Erzeugen kleiner Katalysatorinseln. Die beiden genannten Verfahren dienen lediglich als Beispiel, da zur gezielten Abscheidung von Katalysator-Partikeln oder Nanoclustern beliebig andere denkbare Verfahren verwendet werden können. Vorteilhaft ist jedoch die kontrollierbare Größe der Katalysatorinsel, da diese im Wesentlichen den Durchmesser des Nanoröhrchens bzw. des Kohlenstoffnanoröhr- chens bestimmt. Dieser Durchmesser ist dabei beispielsweise bevorzugt kleiner als 50 nm.
Im Aufwachsschritt 202 wird ein Nanoröhrchen an der Katalysatorinsel aufgewachsen, um von der Basisschichtebene hervorzustehen. Das Aufwachsen geschieht dabei beispielsweise mit einem Plasma unterstützten CVD-Verfahren (PECVD) bei Temperaturen von 450 °C bis 6000C. Dabei kann das Kohlenstoffnanoröhrchen beispielsweise bis zu einer Höhe von 0,5 bis 1,5 μm aufgewachsen werden, wobei beim PEVCD- Verfahren ein elektrisches Feld dafür sorgt, dass das Wachstum senkrecht zur Oberfläche des Substrats bzw. der Basisschichtebene erfolgt. Im Beschichtungsschritt 204 wird auf die Basisschichtebene ein Schichtmaterial aufgebracht, wobei das Nanoröhrchen mit dem Schichtmaterial so umgeben ist, dass das Nanoröhrchen mit dem Schichtmaterial endet oder über dieses hinaussteht, sodass durch das Nanoröhrchen ein Kontaktbereich, der das Kontaktieren der Basisschichtebene ermöglicht, gebildet wird.
Erfindungsgeinäß kann somit nun durch eine Schicht von Schichtmaterial hindurch, die beispielsweise aus einem Iso- lator wie Siliziumdioxid bestehen kann, eine Kontaktierung zu einer unter dem Schichtmaterial befindlichen Basisschichtebene hergestellt werden, wobei durch den Einsatz der aufgewachsenen Nanoröhrchen die Kontaktfläche in weiten Grenzen voreinstellbar (gering) ist.
Die Fig. 3a bis 3f zeigen das Verfahren zum Herstellen ei¬ nes Kontaktbereichs in seiner Anwendung zur Herstellung eines erfindungsgemäßen phasenveränderbaren Speichers. Im gezeigten Beispiel wird zunächst auf einer CMOS- Schaltung, die hier nicht dargestellt ist und nachfolgend vereinfachend als CMOS-Substrat 250 bezeichnet wird, eine metallische Elektrode 252 erzeugt (beispielsweise aus Nb oder aus TiN), die diese CMOS-Schaltung kontaktiert. Das Erzeugen der metallischen Elektrode 252 kann dabei beispielsweise durch Abscheiden der metallischen Schicht und anschließender Lithographie und Ätzen der Schicht erfolgen.
Dann wird, wie es in Fig. 3b gezeigt ist, auf der metallischen Elektrode 252 eine Katalysatorinsel 254, beispielsweise aus Nickel, erzeugt. Dies kann durch eines der weiter oben beschriebenen Verfahren wie beispielsweise Abscheiden von Katalysatormaterial mit anschließender Lithographie und Ätzen oder auch beliebigen anderen Verfahren geschehen.
Daraufhin wird, wie es in Fig. 3c zu sehen ist, mit Plasma unterstütztem CVD-Verfahren ein Kohlenstoffnanoröhrchen 256 aufgewachsen, wobei das Aufwachsen beispielsweise bis zu einer Höhe von 0,5 bis 1,5 μm geschehen kann.
Fig. 3d zeigt, dass auf der Oberfläche des CMOS-Substrats 250 nun eine Isolatorschicht bzw. eine Schicht beliebigen Schichtmaterials 260 (beispielsweise Siliziumdioxid) abgeschieden wird, deren Schichtdicke größer ist als die Höhe des Kohlenstoffnanoröhrchens . Beispielsweise kann bei einer Höhe des Kohlenstoffnanoröhrchens von 0,7 μm eine Oxiddicke von 1 μm abgeschieden werden.
Danach wird die Oberfläche mittels CMP (also chemisch/mechanisch) soweit abgetragen, dass das Kohlenstoffnanoröhrchen 256 zumindest angeschnitten wird und damit an der Oberfläche kontaktierbar ist, wie es in Fig. 3e gezeigt ist. Durch das Abtragen entsteht eine Kontaktschichtebene 258, an deren Oberfläche durch das Kohlenstoffnanoröhrchen ein Kontaktbereich 259 gebildet wird. Das Abtragen kann da¬ bei selbstverständlich auf beliebige andere, eventuell auch mechanische Methoden erfolgen. Bei der oben genannten, beispielhaften Schichtdicke von 1 μm Oxid und einem 0,7 μm Kohlenstoffnanoröhrchen 256 wird beispielsweise bei Abtragen einer 0,5 μm dicken Schicht die Restoxiddicke etwa 0,5 μm betragen, so dass mit Sicherheit alle Kohlenstoffnanoröhrchen 256 auf einem Siliziumwafer angeschnitten werden, eine verbleibende Restoxiddicke von 0,5 μm jedoch noch für ausreichende Isolation sorgen kann.
Erfindungsgemäß ist nun ein Kontaktbereich fertig hergestellt, der im in Fig. 3f gezeigten Ausführungsbeispiel dazu verwendet wird, eine Phase-Change-Speicherzelle dadurch zu bilden, dass auf dem Kontakt zunächst eine Schicht 264 eines phasenveränderbaren Mediums und darauf eine obere Kontaktschicht 266 zum Kontaktieren abgeschieden wird. Die obere Kontaktschicht 266 kann dabei aus beliebigen leitenden Materialien, wie beispielsweise Wolfram bestehen. Nachdem in Fig. 3f gezeigten Schritte sind darüber hinaus weitere lithographische bzw. Ätz-Schritte durchführbar, um die Speicherzelle weiter zu strukturieren und den Herstellungsvorgang abzuschließen.
Wie es anhand der Fig. 3a bis 3f ersichtlich ist, ist es erfindungsgemäß äußerst effizient und mit nur wenigen Pro- zessschritten verbunden, ein phasenveränderliches Speichermedium herzustellen, das aufgrund seiner Eigenschaften äußerst stromsparend betrieben werden kann.
Die Abbildungen 4a bis 4c zeigen ein weiteres Ausführungs- beispiel eines erfindungsgemäßen Verfahrens zum Herstellen eines Kontaktbereichs, welches auf den Verfahren, das anhand der Fig. 3a bis 3f diskutiert wurde, basiert und von diesem Verfahren ab dem in Fig. 3c gezeigten Schritt abweicht, wobei für die anhand der Fig. 4a bis 4c folgende Diskussion vorausgesetzt wird, dass die Prozessschritte, die in den Fig. 3a bis 3c beschrieben wurden, bereits durchgeführt sind. Daher sind im Folgenden für die in den Fig. 4a bis 4c gezeigten Elemente dieselben Bezugszeichen wie in den Fig. 3a bis 3c vergeben, wobei sich die Beschreibung der einzelnen Komponenten in den Figuren wechselseitig aufeinander anwenden lässt.
Im in Fig. 4a gezeigten Prozessschritt wurde auf das Koh- lenstoffnanoröhrchen 256 zunächst eine dünne Metallschicht 280 (mittels CVD-Verfahren, Sputtern oder Schrägwinkelbedampfen) abgeschieden. Danach wurde eine dünne Oxidschicht (alternativ beispielsweise auch Siliziumnitridschicht) 282 abgeschieden. So dass die gesamte Struktur zusätzlich von einer doppellagigen Schicht aus der Metallschicht 280 und der Oxidschicht 282 bedeckt ist.
Im in Fig. 4b gezeigten Zustand wurde durch Ätzen die Schicht aus Metall und Oxid von dem waagrechten Oberflächen entfernt. Dies kann beispielsweise durch maskenloses anisotropes Plasmaätzen realisiert werden. Ein maskenloser Vorgang ist dabei besonders unkompliziert durchführbar. Durch das Ätzen wurde insbesondere auch der Kurzschluss be- nachbarter Kohlenstoffnanoröhrchen auf einem Wafer entfernt, der durch das Aufbringen der Metallschicht 280 hergestellt wurde. Eine Metallisierung verbleibt lediglich auf den Seitenwänden des Kohlenstoffnanoröhrchens 256.
Dies hat den großen Vorteil, dass die elektrischen Eigenschaften eines erfindungsgemäß hergestellten Kontaktes in weiten Grenzen variiert werden können, da diese nunmehr e- ventuell hauptsächlich durch die Metallisierung bestimmt werden. Beispielsweise kann ein elektrischer Widerstand der in Fig. 4b gezeigten Kontaktvorrichtung im Wesentlichen vollständig durch die Metallisierung bestimmt sein und somit niedriger ausfallen, als bei Einsatz eines unbeschichteten Nanoröhrchens aus Kohlenstoff.
Fig. 4c zeigt eine Phase-Change-Speicherzelle, die mittels das erfindungsgemäße Verfahrens, das anhand der Fig. 4a und 4b beschrieben wurde, hergestellt wird. Dabei besteht der Unterschied, wie bereits beschrieben, im Vergleich zu Fig. 3f darin, dass die Kontaktfläche zum phasenveränderlichen Medium 264 nun nicht mehr allein durch das Kohlenstoffnano- röhrchen 256, sondern zusätzlich auch durch die Metallisierung 280 gebildet wird.
Die Fig. 4d zeigt eine Abwandlung des Verfahrens, bei dem kein phasenveränderliches Medium abgeschieden wird. Stattdessen wird unmittelbar nach dem in Fig. 4b gezeigten Schritt die obere Kontaktschicht 266 abgeschieden, so dass sich eine Kontaktfläche 290 zwischen dem Kohlenstoffnano- röhrchen 256, der Metallisierung 280 und der oberen Kontaktschicht 266 bildet, die im Wesentlichen durch die Fläche des Kohlenstoffnanoröhrchens 256 selbst sowie durch die Fläche der ringförmigen Metallisierung 280 gebildet wird.
Das in Fig. 4d gezeigte Verfahren zur Kontaktierung zweier unterschiedlicher leitender Strukturen, die sich in unterschiedlichen Ebenen eines mehrschichtigen Halbleiters befinden, hat dabei insbesondere den Vorteil, dass die elekt- rischen Eigenschaften der Verbindung in weiten Grenzen frei wählbar sind, da das Material der Metallisierung 280 beliebig wählbar ist, so dass die stromleitenden Eigenschaften, beispielsweise der ohmsche Widerstand, beim erfindungsgemäßen Erzeugen einer Kontaktierung kontrolliert werden können und diese nicht ausschließlich von den inhärenten Eigenschaften des Kohlenstoffnanoröhrchens abhängig sein müssen.
Die Fig. 5 zeigt eine weitere Ausführungsform des erfindungsgemäßen Verfahrens, bei dem in dem auf den in Fig. 3d gezeigten Schritt ein Abtrag der Isolatorschicht 260 und des Kohlenstoffnanoröhrchens 256 nicht so erfolgt, dass am Ende des Prozessschritts die Oberflächen des Kohlenstoffnanoröhrchens 256 und des Oxids 260 plan sind, sondern dass beispielsweise durch Überätzen mittels verdünnter HF vom Oxid 260 eine Schicht abgetragen wird, die dicker ist als die vom Nanoröhrchen abgetragene Schicht. Alternativ dazu kann auch ein anderes Ätzmittel bzw. Verfahren verwendet werden, welche das Kohlenstoffnanoröhrchen 256 nicht an- greift. Durch das über die Oberfläche des Oxids 260 herausragende Kohlenstoffnanoröhrchen lässt sich die Form des e- lektrischen Kontakts bzw. die Injektion eines Stroms in den elektrischen Kontakt beeinflussen, wodurch das erfindungs- gemäße Verfahren weitere Möglichkeiten schafft, die mittels des Verfahrens hergestellten Kontakte an die Erfordernisse des entsprechenden Bauteils anzupassen.
Obwohl in den beschriebenen Kontaktierverfahren der vorher- gehenden Absätze das Aufwachsen eines Kohlenstoffnanoröhr- chens zugrunde gelegt wurde, ist es erfindungsgemäß auch möglich, mittels des erfindungsgemäßen Verfahrens Nanoröhr- chen aus anderen Materialien, wie beispielsweise Silizium,
InAs oder GaAs herzustellen, die epiktaktisch auf einem ge- eigneten Substrat aufwachsen.
Das Layout, also die geometrische Lage bzw. relative Ausrichtung der im Vorhergehenden beschriebenen Phase-Change- Speicherzellen sind hier nur exemplarisch zu verstehen. Die einzelnen Komponenten können beliebig anders zueinander o- rientiert sein, wesentlich ist dabei lediglich, dass derjenige Stromkontakt, der individuell ansteuerbar ist, mittels eines Nanoröhrchens in dem Phase-Change-Speicher hergestellt wird.
Die Verfahren, wie CVD, durch die, wie bisher beschrieben Nanoröhrchen aufgewachsen werden können, sind hier nur als beispielhafte Implementierungen anzusehen. Jedwede andere Art, ein Nanoröhrchen auf einem Substrat wachsen zu lassen bzw. zu erzeugen, ist darüber hinaus ebenfalls geeignet, das erfindungsgemäße Konzept zu implementieren.
Es versteht sich von selbst, dass das phasenveränderliche Material GST hier nur als Beispiel für eine mögliche Imple- mentierung anzusehen ist und dass erfindungsgemäße Speicherzellen auch mit jedweden anderen phasenveränderlichen Materialen realisiert werden können.

Claims

Patentansprüche
1. Nicht-flüchtige Speicherzelle (108a, 108b) mit einem zur Speicherung von Informationen dienenden phasen¬ veränderbaren Speichermedium (104; 264), das an einem ersten (111) und einem zweiten (107) Kontaktbereich elektrisch kontaktierbar ist, mit folgenden Merkmalen:
einem Nanoröhrchen (110a, 110b; 256) , das mit einem Ende mit dem ersten (111) oder zweiten (107) Kontaktbereich des phasenveränderbaren Speichermediums (104; 264) verbunden ist.
2. Nicht-flüchtige Speicherzelle gemäß Anspruch 1, bei der das Nanoröhrchen (110a, 110b; 256) ein Kohlen- stoff-Nanoröhrchen ist.
3. Nicht-flüchtige Speicherzelle gemäß einem der vorhergehenden Ansprüche, bei der das Nanoröhrchen (110a, 110b; 256) einen Durchmesser hat, der weniger als 50 nm beträgt.
4. Nicht-flüchtige Speicherzelle gemäß einem der vorhergehenden Ansprüche, bei der das Nanoröhrchen (110a, 110b; 256) eine elektrisch leitfähige Oberflächenbe- schichtung (280) aus einem Material einer Leitfähigkeit aufweist, die größer ist als die Leitfähigkeit des Nanoröhrchens (110a, 110b; 256) , so dass eine Gesamtleitfähigkeit des Leiters, der aus dem Nanoröhrchen (110a, 110b; 256) und der Oberflächenbeschich- tung (280) gebildet wird, im Wesentlichen von der Leitfähigkeit des Oberflächenmaterials gebildet wird.
5. Nicht-flüchtige Speicherzelle gemäß einem der vorhergehenden Ansprüche, in der das phasenveränderbare Speichermedium (104; 264) eines oder mehrere der Elemente Germanium, Antimon oder Tellur aufweist.
6. Nicht-flüchtige Speicherzelle gemäß Anspruch 5, in der das phasenveränderbare Speichermedium (104; 264) die Elemente Germanium, Antimon und Tellur in einem Mengenverhältnisbereich von [0,7...1,3] : [0,7...1,3] : [2,0...3.0] aufweist.
7. Nicht-flüchtige Speicherzelle gemäß Anspruch 5 oder 6, bei der das phasenveränderbare Speichermedium (104; 264) zusätzlich mit Sauerstoff dotiert ist.
8. Nicht-flüchtige Speicherzelle gemäß einem der vorher- gehenden Ansprüche, bei der der erste (111) oder der zweite (107) Kontaktbereich durch eine Wolfram- Beschichtung gebildet wird und bei der der andere Kontaktbereich durch das Nanoröhrchen (110a, 110b; 256) gebildet wird.
9. Nicht-flüchtige Speicherzelle gemäß einem der vorhergehenden Ansprüche, bei der das Nanoröhrchen (110a, 110b; 256) eine Länge hat, die 0,3 μm übersteigt.
10. Nicht-flüchtige Speicherzelle gemäß einem der vorhergehenden Ansprüche, die darüber hinaus einen Bereich (254) aus einem katalytischen Material aufweist, welches geeignet ist, Kohlenstoff katalytisch aus einer chemischen Verbindung zu trennen, wobei der Bereich (254) entweder zwischen dem Nanoröhrchen (110a, 110b; 256) und dem phasenveränderbaren Speichermedium (104; 264) oder zwischen dem Nanoröhrchen (110a, 110b; 256) und einem Basiskontakt (102a, 102b) angeordnet ist, mit dem das Nanoröhrchen (110a, 110b; 256) auf der dem phasenveränderbaren Speichermedium (104; 264) gegenüberliegenden Seite verbunden ist.
11. Nicht-flüchtige Speicherzelle gemäß Anspruch 10, bei der das katalytische Material Nickel ist.
12. Nicht-flüchtige Speicherzelle gemäß einem der Ansprü- che 10 oder 11, bei der der Basiskontakt (102a, 102b) aus Niob oder Titanium-Nitrid besteht.
13. Verfahren zum Herstellen einer nicht-flüchtigen Speicherzelle, mit folgenden Schritten:
Aufbringen einer Katalysatorinsel (254) auf einer Basisschichtebene (252);
Aufwachsen eines Nanoröhrchens (256) an der Katalysa- torinsel (254), um von der Basisschichtebene (252) hervorzustehen;
Aufbringen von Schichtmaterial (260) auf die Basisschichtebene (252), um das Nanoröhrchen (256) bis zu einer Kontaktschichtebene (258) mit dem Schichtmaterial zu umgeben, so dass das Nanoröhrchen (256) in der Kontaktschichtebene (258) in dem Kontaktbereich (259) endet; und
Aufbringen von phasenveränderbarem Material auf den Kontaktbereich (259) , um die nicht-flüchtige Speicherzelle zu bilden.
14. Verfahren zum Herstellen einer nicht-flüchtigen Spei- cherzelle, mit folgenden Schritten:
Aufbringen einer Katalysatorinsel auf einer Basisschichtebene aus phasenveränderlichem Material;
Aufwachsen eines Nanoröhrchens an der Katalysatorinsel, um von der Basisschichtebene hervorzustehen; Aufbringen von Schichtmaterial auf die Basisschichtebene, um das Nanoröhrchen bis zu einer Kontaktschichtebene mit dem Schichtmaterial zu umgeben, so dass das Nanoröhrchen in der Kontaktschichtebene in einem Kontaktbereich endet.
15. Verfahren gemäß Anspruch 13 oder 14, mit folgendem zusätzlichen Schritt:
Abtragen von Schichtmaterial (260) und von Teilen des Nanoröhrchens (256) bis zur Kontaktschichtebene (258), um eine vorbestimmte Dicke des Schichtmaterials (260) zu erzielen.
16. Verfahren gemäß einem der Ansprüche 13 bis 15, bei dem bei dem Aufbringen von Schichtmaterial (260) das
Schichtmaterial (260) mit einer Dicke mit mehr als 0,5 μm aufgebracht wird.
17. Verfahren gemäß einem der Ansprüche 13 bis 16, bei dem ein Nanoröhrchen (256) aufgewachsen wird, das eine Länge von mehr als 0,3 μm besitzt.
18. Verfahren gemäß einem der Ansprüche 13 bis 17, bei dem das Aufbringen einer Katalysatorinsel (254) auf einer Basisschichtebene (252) das Beschichten der Basisschichtebene (252) mit katalytischem Material beinhaltet.
19. Verfahren gemäß Anspruch 18, bei dem das Beschichten durch Sputtern durchgeführt wird.
20. Verfahren gemäß einem der Ansprüche 18 oder 19, das zusätzlich einen Lithographieschritt zum Einstellen einer lateralen Größe der Katalysatorinsel (254) um- fasst .
21. Verfahren gemäß einem der Ansprüche 13 bis 20, bei dem das Aufwachsen des Nanoröhrchens (256) die Anwendung von CVD-Techniken oder von Plasma-unterstützten CVD-Techniken umfasst.
22. Verfahren gemäß einem der Patentansprüche 13 bis 21, bei dem Aufwachsen eines Nanoröhrchens (256) bei Temperaturen zwischen 4500C bis 6000C stattfindet.
23. Verfahren gemäß Patentanspruch 15, bei dem bei dem Abtragen von Schichtmaterial (260) mehr Schichtmaterial (260) als Material des Nanoröhrchens (256) abgetragen wird, so dass das Nanoröhrchen (256) über die Oberfläche des Schichtmaterials (260) herausragt.
24. Verfahren gemäß einem der Ansprüche 13 bis 23, das weiterhin folgenden Schritt umfasst:
Erzeugen einer Beschichtung (280) des Nanoröhrchens (256) mit einem Beschichtungsmaterial einer vorbestimmten Leitfähigkeit, so dass eine gemeinsame Leitfähigkeit des Nanoröhrchens (256) und der Beschichtung (280) hauptsächlich durch die Leitfähigkeit der Beschichtung (280) bestimmt wird.
25. Verfahren zum Herstellen eines Kontaktbereichs in einer Kontaktschichtebene, mit folgenden Schritten:
Aufbringen einer Katalysatorinsel (254) auf einer Ba- sisschichtebene (252) ;
Aufwachsen eines Nanoröhrchens (256) an der Katalysatorinsel (254), um von der Basisschichtebene (252) hervorzustehen;
Aufbringen einer leitfähigen Beschichtung (280) auf der Oberfläche des Nanoröhrchens (256) ; und Aufbringen von Schichtmaterial (260) auf die Basisschichtebene (252), um das Nanoröhrchen (256) und die Beschichtung (280) bis zur Kontaktschichtebene mit dem Schichtmaterial (260) zu umgeben, so dass das Na¬ noröhrchen (256) in der Kontaktschichtebene in dem Kontaktbereich endet.
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