JP2013197461A - 半導体記憶装置 - Google Patents
半導体記憶装置 Download PDFInfo
- Publication number
- JP2013197461A JP2013197461A JP2012065335A JP2012065335A JP2013197461A JP 2013197461 A JP2013197461 A JP 2013197461A JP 2012065335 A JP2012065335 A JP 2012065335A JP 2012065335 A JP2012065335 A JP 2012065335A JP 2013197461 A JP2013197461 A JP 2013197461A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- liner
- stopper
- contact
- memory device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
- H10B63/20—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
- H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
- H10B63/84—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/011—Manufacture or treatment of multistable switching devices
- H10N70/021—Formation of the switching material, e.g. layer deposition
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/011—Manufacture or treatment of multistable switching devices
- H10N70/061—Patterning of the switching material
- H10N70/063—Patterning of the switching material by etching of pre-deposited switching material layers, e.g. lithography
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/20—Multistable switching devices, e.g. memristors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/821—Device geometry
- H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/841—Electrodes
Abstract
【解決手段】抵抗変化型メモリの半導体記憶装置は、第1導電層63、可変抵抗層64、電極層65、第1ライナ層66、ストッパ層67、及び第2導電層70を有する。可変抵抗層64は、第1導電層63上に設けられる。電極層65は、可変抵抗層64の上面に接する。第1ライナ層66は、電極層65の上面に接する。ストッパ層67は、第1ライナ層66の上面に接する。第2導電層70は、ストッパ層67上に設けられる。第1ライナ層66は、ストッパ層67と比較して、その下層の配向性の影響をキャンセルする特性が高い材料により構成される。
【選択図】図3
Description
[構成]
先ず、図1を参照して、第1の実施の形態に係る半導体記憶装置の回路構成について説明する。第1の実施の形態に係る半導体記憶装置は、図1に示すように、メモリセルアレイ10、ワード線選択回路20a、ワード線駆動回路20b、ビット線選択回路30a、及びビット線駆動回路30bを有する。
次に、図4を参照して第1の実施の形態と比較例とを比較して、第1の実施の形態の効果を説明する。比較例は、図4に示すように、第1の実施の形態のライナ層66を省略した構成を有する。すなわち、比較例において、ストッパ層67は、上部電極層65と一方の面で接し、第2配線層70と他方の面で接する。このような比較例では、図4に示すように、第2配線層70はストッパ層67を介して上部電極層65の配向性の影響を受けて形成されるため、第2配線層70は小さいグレインサイズを持ち、高い抵抗を持つこととなる。
次に、図5〜図11を参照して、第1の実施の形態に係る半導体記憶装置の製造方法について説明する。先ず、図5に示すように、基板40上に絶縁層91を介して第1配線層50、バリアメタル層61、ダイオード層62、下部電極層63、可変抵抗層64、上部電極層65、ライナ層66、及びストッパ層67が積層される。
次に、図12を参照して、第2の実施の形態について説明する。第2の実施の形態は、図12に示すように、第1の実施の形態の構成に加えて、ストッパ層67の上面に接するライナ層69を有する。ライナ層69は、ストッパ層67と比較して、その下層の配向性の影響をその上層の配向性に与えないように構成される。換言すれば、ライナ層69は、ストッパ層67と比較して、その下層の配向性の影響をキャンセルする特性が高い材料により構成される。例えば、ライナ層69は、アモルファスシリコン(amorphous-Si)、タングステンシリサイド(WSi)、タングステンナイトライド(WN)のいずれかにて構成される。
Claims (6)
- 第1導電層と、
前記第1導電層上に設けられた可変抵抗層と、
前記可変抵抗層の上面に接する電極層と、
前記電極層の上面に接する第1ライナ層と、
前記第1ライナ層の上面に接するストッパ層と、
前記可変抵抗層の側面、前記電極層の側面、前記第1ライナ層の側面、及び前記ストッパ層の側面に接する層間絶縁層と、
前記ストッパ層の上面及び前記層間絶縁層の上面に接する第2ライナ層と、
前記第2ライナ層上に設けられた第2導電層とを備え、
前記第1ライナ層は、前記ストッパ層と比較して、その下層の配向性の影響をキャンセルする特性が高いタングステンナイトライド、タングステンシリコン、及びアモルファスシリコンのいずれかにて構成され、
前記第2ライナ層は、前記ストッパ層と比較して、その下層の配向性の影響をキャンセルする特性が高いタングステンナイトライド、タングステンシリコン、及びアモルファスシリコンのいずれかにて構成され、
前記電極層は、チタンナイトライドにて構成される
ことを特徴とする半導体記憶装置。 - 第1導電層と、
前記第1導電層上に設けられた可変抵抗層と、
前記可変抵抗層の上面に接する電極層と、
前記電極層の上面に接する第1ライナ層と、
前記第1ライナ層の上面に接するストッパ層と、
前記ストッパ層上に設けられた第2導電層と
を備え、
前記第1ライナ層は、前記ストッパ層と比較して、その下層の配向性の影響をキャンセルする特性が高い材料により構成される
ことを特徴とする半導体記憶装置。 - 前記第1ライナ層は、タングステンナイトライド、タングステンシリコン、及びアモルファスシリコンのいずれかにて構成される
ことを特徴とする請求項2記載の半導体記憶装置。 - 前記可変抵抗層の側面、前記電極層の側面、前記第1ライナ層の側面、及び前記ストッパ層の側面に接する層間絶縁層と、
前記ストッパ層の上面及び前記層間絶縁層の上面に接する第2ライナ層を更に備え、
前記第2ライナ層は、前記ストッパ層と比較して、その下層の配向性の影響をキャンセルする特性が高い材料により構成される
ことを特徴とする請求項2又は請求項3記載の半導体記憶装置。 - 前記第2ライナ層は、タングステンナイトライド、タングステンシリコン、及びアモルファスシリコンのいずれかにて構成される
ことを特徴とする請求項4記載の半導体記憶装置。 - 前記電極層は、チタンナイトライドにて構成される
ことを特徴とする請求項2乃至請求項5記載の半導体記憶装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012065335A JP5606478B2 (ja) | 2012-03-22 | 2012-03-22 | 半導体記憶装置 |
US13/601,353 US9018611B2 (en) | 2012-03-22 | 2012-08-31 | Semiconductor storage device and manufacturing method the same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012065335A JP5606478B2 (ja) | 2012-03-22 | 2012-03-22 | 半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2013197461A true JP2013197461A (ja) | 2013-09-30 |
JP5606478B2 JP5606478B2 (ja) | 2014-10-15 |
Family
ID=49210914
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2012065335A Expired - Fee Related JP5606478B2 (ja) | 2012-03-22 | 2012-03-22 | 半導体記憶装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US9018611B2 (ja) |
JP (1) | JP5606478B2 (ja) |
Cited By (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8735861B2 (en) | 2012-08-31 | 2014-05-27 | Kabushiki Kaisha Toshiba | Semiconductor storage device and method of manufacturing same |
KR20170089633A (ko) * | 2016-01-27 | 2017-08-04 | 삼성전자주식회사 | 메모리 소자, 및 그 메모리 소자를 포함한 전자 장치 |
KR20170096722A (ko) * | 2016-02-17 | 2017-08-25 | 삼성전자주식회사 | 가변 저항 메모리 장치 및 그 제조 방법 |
KR20170098589A (ko) * | 2016-02-22 | 2017-08-30 | 삼성전자주식회사 | 메모리 소자 및 그 제조방법 |
KR20170100224A (ko) * | 2016-02-25 | 2017-09-04 | 삼성전자주식회사 | 가변 저항 메모리 장치 및 이의 제조 방법 |
KR20170111862A (ko) * | 2016-03-30 | 2017-10-12 | 삼성전자주식회사 | 가변 저항 메모리 장치 및 그 제조 방법 |
KR20180007078A (ko) * | 2016-07-12 | 2018-01-22 | 에스케이하이닉스 주식회사 | 전자 장치 및 그 제조 방법 |
KR20180010790A (ko) * | 2016-07-22 | 2018-01-31 | 삼성전자주식회사 | 메모리 소자 |
KR20190044197A (ko) * | 2017-10-20 | 2019-04-30 | 삼성전자주식회사 | 가변 저항 메모리 소자 및 이의 제조 방법 |
KR20210084630A (ko) * | 2019-06-10 | 2021-07-07 | 웨스턴 디지털 테크놀로지스, 인코포레이티드 | 피치-더블링된 금속 라인들을 사용하는 3차원 메모리 디바이스를 위한 다중-레벨 루프 절단 프로세스 |
KR20220137340A (ko) * | 2021-04-02 | 2022-10-12 | 한양대학교 산학협력단 | 친환경 나노복합체 기반 비휘발성 기억 소자 및 그의 제조 방법 |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9231205B2 (en) * | 2013-03-13 | 2016-01-05 | Taiwan Semiconductor Manufacturing Company, Ltd. | Low form voltage resistive random access memory (RRAM) |
KR20150119746A (ko) * | 2014-04-16 | 2015-10-26 | 에스케이하이닉스 주식회사 | 반도체 장치, 레지스터 및 그 제조 방법 |
KR20150145631A (ko) | 2014-06-20 | 2015-12-30 | 에스케이하이닉스 주식회사 | 크로스 포인트 어레이를 구비하는 반도체 장치의 제조 방법 |
US20170288140A1 (en) * | 2014-09-25 | 2017-10-05 | Intel Corporation | 1s1r memory cells incorporating a barrier layer |
WO2016099511A1 (en) | 2014-12-18 | 2016-06-23 | Intel Corporation | Resistive memory cells including localized filamentary channels, devices including the same, and methods of making the same |
US10516109B2 (en) | 2014-12-24 | 2019-12-24 | Intel Corporation | Resistive memory cells and precursors thereof, methods of making the same, and devices including the same |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20090001343A1 (en) * | 2007-06-29 | 2009-01-01 | April Schricker | Memory cell that employs a selectively deposited reversible resistance-switching element and methods of forming the same |
JP2009283486A (ja) * | 2008-05-19 | 2009-12-03 | Toshiba Corp | 不揮発性記憶装置及びその製造方法 |
JP2010532569A (ja) * | 2007-06-29 | 2010-10-07 | サンディスク スリーディー,エルエルシー | 選択付着による可逆的抵抗スイッチング素子を使用するメモリセルおよびその形成方法 |
JP2011014795A (ja) * | 2009-07-03 | 2011-01-20 | Toshiba Corp | 不揮発性記憶装置 |
US20110233507A1 (en) * | 2010-03-25 | 2011-09-29 | Sonehara Takeshi | Resistance change memory and method of manufacturing the same |
US20110310653A1 (en) * | 2010-06-18 | 2011-12-22 | Franz Kreupl | Memory Cell With Resistance-Switching Layers |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4660095B2 (ja) | 2002-04-04 | 2011-03-30 | 株式会社東芝 | 相変化メモリ装置 |
US20090283739A1 (en) | 2008-05-19 | 2009-11-19 | Masahiro Kiyotoshi | Nonvolatile storage device and method for manufacturing same |
JP5367400B2 (ja) * | 2009-02-12 | 2013-12-11 | 株式会社東芝 | 半導体記憶装置、及びその製造方法 |
JP2011014796A (ja) | 2009-07-03 | 2011-01-20 | Toshiba Corp | 不揮発性記憶装置 |
JP4913190B2 (ja) | 2009-09-24 | 2012-04-11 | 株式会社東芝 | 不揮発性記憶装置 |
JP2011071167A (ja) | 2009-09-24 | 2011-04-07 | Toshiba Corp | 半導体記憶装置 |
JP2011071302A (ja) | 2009-09-25 | 2011-04-07 | Toshiba Corp | 不揮発性記憶装置の製造方法および不揮発性記憶装置 |
JP2012174953A (ja) | 2011-02-23 | 2012-09-10 | Toshiba Corp | 半導体記憶装置及びその製造方法 |
-
2012
- 2012-03-22 JP JP2012065335A patent/JP5606478B2/ja not_active Expired - Fee Related
- 2012-08-31 US US13/601,353 patent/US9018611B2/en active Active
Patent Citations (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20090001343A1 (en) * | 2007-06-29 | 2009-01-01 | April Schricker | Memory cell that employs a selectively deposited reversible resistance-switching element and methods of forming the same |
JP2010532569A (ja) * | 2007-06-29 | 2010-10-07 | サンディスク スリーディー,エルエルシー | 選択付着による可逆的抵抗スイッチング素子を使用するメモリセルおよびその形成方法 |
JP2009283486A (ja) * | 2008-05-19 | 2009-12-03 | Toshiba Corp | 不揮発性記憶装置及びその製造方法 |
JP2011014795A (ja) * | 2009-07-03 | 2011-01-20 | Toshiba Corp | 不揮発性記憶装置 |
US20110233507A1 (en) * | 2010-03-25 | 2011-09-29 | Sonehara Takeshi | Resistance change memory and method of manufacturing the same |
JP2011204814A (ja) * | 2010-03-25 | 2011-10-13 | Toshiba Corp | 抵抗変化メモリ |
US20110310653A1 (en) * | 2010-06-18 | 2011-12-22 | Franz Kreupl | Memory Cell With Resistance-Switching Layers |
WO2011159584A1 (en) * | 2010-06-18 | 2011-12-22 | Sandisk 3D Llc | Memory cell with resistance-switching layers including breakdown layer |
JP2013534724A (ja) * | 2010-06-18 | 2013-09-05 | サンディスク スリーディー,エルエルシー | 破壊層を含む抵抗スイッチング層を備えるメモリセル |
Cited By (21)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8735861B2 (en) | 2012-08-31 | 2014-05-27 | Kabushiki Kaisha Toshiba | Semiconductor storage device and method of manufacturing same |
KR20170089633A (ko) * | 2016-01-27 | 2017-08-04 | 삼성전자주식회사 | 메모리 소자, 및 그 메모리 소자를 포함한 전자 장치 |
KR102465966B1 (ko) * | 2016-01-27 | 2022-11-10 | 삼성전자주식회사 | 메모리 소자, 및 그 메모리 소자를 포함한 전자 장치 |
KR20170096722A (ko) * | 2016-02-17 | 2017-08-25 | 삼성전자주식회사 | 가변 저항 메모리 장치 및 그 제조 방법 |
KR102539122B1 (ko) * | 2016-02-17 | 2023-06-01 | 삼성전자주식회사 | 가변 저항 메모리 장치 및 그 제조 방법 |
KR20170098589A (ko) * | 2016-02-22 | 2017-08-30 | 삼성전자주식회사 | 메모리 소자 및 그 제조방법 |
KR102465967B1 (ko) * | 2016-02-22 | 2022-11-10 | 삼성전자주식회사 | 메모리 소자 및 그 제조방법 |
KR102453349B1 (ko) * | 2016-02-25 | 2022-10-07 | 삼성전자주식회사 | 가변 저항 메모리 장치 및 이의 제조 방법 |
KR20170100224A (ko) * | 2016-02-25 | 2017-09-04 | 삼성전자주식회사 | 가변 저항 메모리 장치 및 이의 제조 방법 |
KR20170111862A (ko) * | 2016-03-30 | 2017-10-12 | 삼성전자주식회사 | 가변 저항 메모리 장치 및 그 제조 방법 |
KR102483704B1 (ko) * | 2016-03-30 | 2023-01-02 | 삼성전자주식회사 | 가변 저항 메모리 장치 및 그 제조 방법 |
KR102510707B1 (ko) * | 2016-07-12 | 2023-03-17 | 에스케이하이닉스 주식회사 | 전자 장치 및 그 제조 방법 |
KR20180007078A (ko) * | 2016-07-12 | 2018-01-22 | 에스케이하이닉스 주식회사 | 전자 장치 및 그 제조 방법 |
KR20180010790A (ko) * | 2016-07-22 | 2018-01-31 | 삼성전자주식회사 | 메모리 소자 |
KR102532201B1 (ko) * | 2016-07-22 | 2023-05-12 | 삼성전자 주식회사 | 메모리 소자 |
KR20190044197A (ko) * | 2017-10-20 | 2019-04-30 | 삼성전자주식회사 | 가변 저항 메모리 소자 및 이의 제조 방법 |
KR102638628B1 (ko) * | 2017-10-20 | 2024-02-22 | 삼성전자주식회사 | 가변 저항 메모리 소자 및 이의 제조 방법 |
KR20210084630A (ko) * | 2019-06-10 | 2021-07-07 | 웨스턴 디지털 테크놀로지스, 인코포레이티드 | 피치-더블링된 금속 라인들을 사용하는 3차원 메모리 디바이스를 위한 다중-레벨 루프 절단 프로세스 |
KR102531967B1 (ko) * | 2019-06-10 | 2023-05-12 | 웨스턴 디지털 테크놀로지스, 인코포레이티드 | 피치-더블링된 금속 라인들을 사용하는 3차원 메모리 디바이스를 위한 다중-레벨 루프 절단 프로세스 |
KR20220137340A (ko) * | 2021-04-02 | 2022-10-12 | 한양대학교 산학협력단 | 친환경 나노복합체 기반 비휘발성 기억 소자 및 그의 제조 방법 |
KR102575691B1 (ko) * | 2021-04-02 | 2023-09-06 | 한양대학교 산학협력단 | 친환경 나노복합체 기반 비휘발성 기억 소자 및 그의 제조 방법 |
Also Published As
Publication number | Publication date |
---|---|
US9018611B2 (en) | 2015-04-28 |
US20130248804A1 (en) | 2013-09-26 |
JP5606478B2 (ja) | 2014-10-15 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5606478B2 (ja) | 半導体記憶装置 | |
US9203023B2 (en) | Semiconductor memory device and a method of manufacturing the same | |
JP5244454B2 (ja) | 不揮発性記憶装置及びその製造方法 | |
US9368196B2 (en) | Semiconductor memory device | |
US8456891B2 (en) | Nonvolatile memory cells having oxygen diffusion barrier layers therein | |
JP5422231B2 (ja) | 不揮発性半導体記憶装置及びその製造方法 | |
US8766226B2 (en) | Non-volatile semiconductor storage device and manufacturing method of non-volatile semiconductor storage device | |
KR101128620B1 (ko) | 불휘발성 반도체 기억 장치 및 그 제조 방법 | |
JP6230229B2 (ja) | 集積トランジスタセレクタを有する積層rram | |
US9252097B2 (en) | Semiconductor memory device | |
US9893281B2 (en) | Semiconductor device and method of fabricating the same | |
JP5591676B2 (ja) | 半導体記憶装置 | |
JP2014056941A (ja) | 抵抗変化型メモリ | |
US9275729B2 (en) | Semiconductor memory device | |
JP5364407B2 (ja) | 不揮発性記憶装置及びその製造方法 | |
JP2014229896A (ja) | 不揮発性半導体記憶装置 | |
US9379165B2 (en) | Semiconductor memory device | |
US20130235646A1 (en) | Semiconductor memory device | |
JP5892964B2 (ja) | 半導体記憶装置及びその製造方法 | |
JP2009283514A (ja) | 不揮発性記憶装置及びその製造方法 | |
JP2015153974A (ja) | 半導体記憶装置 | |
JP2010226027A (ja) | 不揮発性記憶装置及びその製造方法 | |
JP4746683B2 (ja) | 半導体装置の製造方法 | |
JP2014220487A (ja) | 半導体記憶装置 | |
JP2011060956A (ja) | 半導体装置の製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20140203 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20140424 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20140513 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20140707 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20140729 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20140826 |
|
LAPS | Cancellation because of no payment of annual fees |