KR102531967B1 - 피치-더블링된 금속 라인들을 사용하는 3차원 메모리 디바이스를 위한 다중-레벨 루프 절단 프로세스 - Google Patents

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Abstract

제1 세장형 루프-형상 전도성 재료 부분들이 기판 위에 형성된다. 메모리 필라 구조체들의 2차원 어레이가 제1 세장형 루프-형상 전도성 재료 부분들 위에 형성된다. 제2 세장형 루프-형상 전도성 재료 부분들이 메모리 필라 구조체들의 2차원 어레이 위에. 세장형 루프-형상 전도성 재료 부분들 각각은 라인 세그먼트들의 각자의 쌍 및 라인 세그먼트들의 각자의 쌍의 단부들에 인접하는 단부 세그먼트들의 각자의 쌍을 포함한다. 메모리 필라 구조체들의 2차원 어레이를 적어도 부분적으로 측방향으로 둘러싸는 모트(moat) 트렌치가 제1 및 제2 세장형 루프-형상 전도성 재료 부분들의 부분들을 제거하는 이방성 에칭 프로세스를 수행함으로써 형성될 수 있고, 이에 의해 각각의 루프-형상 전도성 재료 부분을 2개의 분리된 라인 세그먼트들로 분리할 수 있다.

Description

피치-더블링된 금속 라인들을 사용하는 3차원 메모리 디바이스를 위한 다중-레벨 루프 절단 프로세스
관련 출원
본 출원은 2019년 6월 10일자로 출원된 미국 정규 특허 출원 제16/436,185호의 우선권의 이익을 주장하며, 그 전체 내용이 본 명세서에 참고로 포함된다.
기술분야
본 개시내용은 일반적으로 반도체 디바이스들의 분야에 관한 것이며, 구체적으로, 피치-더블링된(pitch-doubled) 금속 라인들을 사용하는 3차원 메모리 디바이스를 위한 다중-레벨 루프 절단 프로세스 및 이에 의해 형성된 구조체들에 관한 것이다.
상변화 재료(PCM) 메모리 디바이스(상변화 랜덤 액세스 메모리 "PCRAM" 또는 "PRAM"으로도 알려짐)는 재료의 상이한 상들에 대응하여 상이한 저항성 상태들에 있을 수 있는 재료의 저항성 상태로서 정보를 저장하는 비휘발성 메모리 디바이스의 유형이다. 상이한 상들은 높은 저항성을 갖는 비정질 상태 및 낮은 저항성(즉, 비정질 상태에서보다 낮은 저항성)을 갖는 결정질 상태를 포함할 수 있다. 비정질 상태와 결정질 상태 사이의 전이는 프로그래밍 프로세스의 제1 부분에서 상변화 재료가 비정질이 되게 하는 전기 펄스의 인가 후의 냉각 속도를 제어함으로써 유도될 수 있다. 프로그래밍 프로세스의 제2 부분은 상변화 재료의 냉각 속도의 제어를 포함한다. 급속 급랭이 일어나는 경우, 상변화 재료는 비정질 높은 저항성 상태로 냉각될 수 있다. 느린 냉각이 일어나는 경우, 상변화 재료는 결정질 낮은 저항성 상태로 냉각될 수 있다.
본 개시내용의 일 양태에 따르면, 디바이스 구조체를 형성하는 방법이 제공되며, 방법은, 제1 세장형 루프-형상 전도성 재료 부분들을 기판 위에 형성하는 단계 - 제1 세장형 루프-형상 전도성 재료 부분들 각각은 제1 라인 세그먼트들의 각자의 쌍 및 제1 라인 세그먼트들의 각자의 쌍의 단부들에 인접하는 제1 단부 세그먼트들의 각자의 쌍을 포함함 -; 제1 세장형 루프-형상 전도성 재료 부분들 위에 메모리 필라(pillar) 구조체들의 2차원 어레이를 형성하는 단계; 메모리 필라 구조체들의 2차원 어레이 위에 제2 세장형 루프-형상 전도성 재료 부분들을 형성하는 단계 - 제2 세장형 루프-형상 전도성 재료 부분들 각각은 제2 라인 세그먼트들의 각자의 쌍 및 제2 라인 세그먼트들의 각자의 쌍의 단부들에 인접하는 제2 단부 세그먼트들의 각자의 쌍을 포함함 -; 및 제1 세장형 루프-형상 전도성 재료 부분들의 부분들 및 제2 세장형 루프-형상 전도성 재료 부분들의 부분들을 제거하는 이방성 에칭 프로세스를 수행함으로써 메모리 필라 구조체들의 2차원 어레이를 적어도 부분적으로 측방향으로 둘러싸는 모트(moat) 트렌치를 형성하는 단계를 포함한다.
도 1a는 본 개시내용의 실시예에 따른, 제1 블랭킷(blanket) 전기 전도성 층, 제1 상변화 메모리 층, 제1 선택기 층, 및 선택적인 제1 배리어 층을 포함하는 제1 층 스택의 형성 후에 3차원 메모리 디바이스를 형성하기 위한 예시적인 구조체의 평면도이다.
도 1b는 도 1a의 수직 평면 B-B'를 따른 예시적인 구조체의 수직 단면도이다.
도 2a는 본 개시내용의 일 실시예에 따른, 제1 템플릿 라인 구조체들의 형성 후의 예시적인 구조체의 평면도이다.
도 2b는 도 2a의 수직 평면 B-B'를 따른 예시적인 구조체의 수직 단면도이다.
도 3a는 본 개시내용의 일 실시예에 따른, 제1 템플릿 라인 구조체들의 등방성 트리밍 후의 예시적인 구조체의 평면도이다.
도 3b는 도 3a의 수직 평면 B-B'를 따른 예시적인 구조체의 수직 단면도이다.
도 4a는 본 개시내용의 일 실시예에 따른, 제1 에칭 마스크 스페이서 구조체들 후의 예시적인 구조체의 평면도이다.
도 4b는 도 4a의 수직 평면 B-B'를 따른 예시적인 구조체의 수직 단면도이다.
도 5a는 본 개시내용의 일 실시예에 따른, 제1 층 스택을 통해 하부 제1-레벨 트렌치들에 의해 측방향으로 이격된 제1 적층된 세장형 루프-형상 구조체들의 형성 후의 예시적인 구조체의 평면도이다.
도 5b는 도 5a의 수직 평면 B-B'를 따른 예시적인 구조체의 수직 단면도이다.
도 5c는 도 5a 및 도 5b의 예시적인 구조체의 일부분의 평면도이다.
도 5d는 도 5c의 수직 평면 D - D'를 따른 예시적인 구조체의 수직 단면도이다.
도 5e는 도 5c의 수직 평면 E - E'를 따른 예시적인 구조체의 수직 단면도이다.
도 6a는 본 개시내용의 실시예에 따른, 하부 제1-레벨 유전체 격리 구조체들의 형성 후의 예시적인 구조체의 영역의 평면도이다.
도 6b는 도 6a의 수직 평면 B-B'를 따른 예시적인 구조체의 수직 단면도이다.
도 6c는 도 6a의 수직 평면 C - C'를 따른 예시적인 구조체의 수직 단면도이다.
도 7a는 본 개시내용의 일 실시예에 따른, 제2 하부 블랭킷 전기 전도성 층 및 제2 에칭 마스크 스페이서 구조체들의 형성 후의 예시적인 구조체의 영역의 평면도이다.
도 7b는 도 7a의 수직 평면 B-B'를 따른 예시적인 구조체의 수직 단면도이다.
도 7c는 도 7a의 수직 평면 C - C'를 따른 예시적인 구조체의 수직 단면도이다.
도 8a는 본 개시내용의 일 실시예에 따른, 제1 메모리 필라 구조체들의 2차원 어레이 및 제2 세장형 루프-형상 전도성 재료 부분들의 형성 후의 예시적인 구조체의 영역의 수직 단면도이다.
도 8b는 도 8a의 수직 평면 B-B'를 따른 예시적인 구조체의 수직 단면도이다.
도 8c는 도 8a의 수직 평면 C - C'를 따른 예시적인 구조체의 수직 단면도이다.
도 9a는 본 개시내용의 실시예에 따른, 제1-레벨 유전체 매트릭스의 형성 후의 예시적인 구조체의 영역의 평면도이다.
도 9b는 도 9a의 수직 평면 B-B'를 따른 예시적인 구조체의 수직 단면도이다.
도 9c는 도 9a의 수직 평면 C - C'를 따른 예시적인 구조체의 수직 단면도이다.
도 9d는 도 9a의 수직 평면 D - D'를 따른 예시적인 구조체의 수직 단면도이다.
도 9e는 도 9a의 수직 평면 E - E'를 따른 예시적인 구조체의 수직 단면도이다.
도 9f는 도 9a 내지 도 9e의 프로세싱 단계들에서의 예시적인 구조체의 부분 투시 평면도이다.
도 10a는 본 개시내용의 일 실시예에 따른, 제2 상부 블랭킷 전기 전도성 층의 형성 후의 예시적인 구조체의 영역의 평면도이다.
도 10b는 도 10a의 수직 평면 B - B'를 따른 예시적인 구조체의 영역의 수직 단면도이다.
도 10c는 도 10a의 수직 평면 C - C'를 따른 예시적인 구조체의 수직 단면도이다.
도 10d는 도 10a 내지 도 10c의 예시적인 구조체의 부분 투시 평면도이다.
도 11a 내지 도 11c는 본 개시내용의 일 실시예에 따른, 제1 모트 트렌치 및 제1 유전체 모트 트렌치 충전 구조체의 형성 동안의 예시적인 구조체의 절결 부분의 순차적 사시도들이다.
도 12a는 본 개시내용의 일 실시예에 따른, 제2 상부 블랭킷 전기 전도성 층 위에 패턴화된 에칭 마스크 층의 형성 후의 도 11a의 예시적인 구조체의 영역의 평면도이다.
도 12b는 도 12a의 수직 평면 B-B'를 따른 예시적인 구조체의 수직 단면도이다.
도 12c는 도 12a의 수직 평면 C - C'를 따른 예시적인 구조체의 수직 단면도이다.
도 12d는 도 11b의 예시적인 구조체의 부분 투시 평면도이다.
도 13a는 본 개시내용의 일 실시예에 따른, 유전체 모트 트렌치 충전 구조체의 형성 후의 도 11c의 예시적인 구조체의 영역의 평면도이다.
도 13b는 도 13a의 수직 평면 B - B'를 따른 예시적인 구조체의 영역의 수직 단면도이다.
도 13c는 도 13a의 수직 평면 C - C'를 따른 예시적인 구조체의 수직 단면도이다.
도 13d는 도 13a 내지 도 13c의 예시적인 구조체의 평면도이다.
도 13e는 도 13a 내지 도 13d의 예시적인 구조체의 사시도이다.
도 14a는 본 개시내용의 일 실시예에 따른, 제2 메모리 필라 구조체들의 2차원 어레이 및 제2-레벨 유전체 매트릭스의 형성 후의 예시적인 구조체의 영역의 수직 단면도이다.
도 14b는 도 14a의 수직 평면 B - B'를 따른 수직 단면도이다.
도 14c는 도 14a의 수직 평면 C - C'를 따른 수직 단면도이다.
도 14d는 도 14a의 수직 평면 D - D'를 따른 수직 단면도이다.
도 14e는 도 14a의 수직 평면 E - E'를 따른 수직 단면도이다.
도 15a는 본 개시내용의 일 실시예에 따른, 제3 메모리 필라 구조체들의 2차원 어레이 및 제3-레벨 유전체 매트릭스의 형성 후의 예시적인 구조체의 영역의 수직 단면도이다.
도 15b는 도 15a의 수직 평면 B - B'를 따른 수직 단면도이다.
도 15c는 도 15a의 수직 평면 C - C'를 따른 수직 단면도이다.
도 16a 내지 도 16c는 본 개시내용의 일 실시예에 따른, 제2 모트 트렌치 및 제2 유전체 모트 트렌치 충전 구조체의 형성 동안의 예시적인 구조체의 절결 부분의 순차적 사시도들이다.
도 17a 내지 도 17c는 본 개시내용의 일 실시예에 따른, 제8 라인 세그먼트들 및 유전체 격리 구조체 형성 동안의 예시적인 구조체의 절결 부분의 순차적인 사시도들이다.
도 18은 본 개시내용의 메모리 요소들의 2차원 또는 3차원 어레이를 포함하는 메모리 디바이스의 예시적인 회로 개략도이다.
피치-더블링 프로세스는 리소그래피 패턴화 및 스페이서 형성 프로세스의 조합을 채용하여 라인 및 스페이스 패턴의 피치를 50%만큼 감소시키며, 이에 의해 리소그래피적으로 인쇄된 라인 및 스페이스 패턴의 최소 인쇄가능한 피치 미만으로 라인 패턴의 밀도를 2배 증가시키는 프로세스이다. 일반적으로, 제1 리소그래피 패턴화 프로세스는 라인-형상 맨드릴 구조체들의 1차원 어레이를 형성한다. 각각의 라인-형상 맨드릴 구조체는 라인-형상 맨드릴 구조체들의 각각의 이웃하는 쌍 사이의 간격이 각각의 라인-형상 맨드릴 구조체의 폭의 수 배(예컨대, 약 3배)가 되도록 트리밍될 수 있다. 스페이서 구조체들이 스페이서 재료 층의 컨포멀 퇴적 및 이방성 에칭에 의해 각각의 라인-형상 맨드릴 구조체 주위에 형성된다. 스페이서 구조체들 각각은 라인-형상 맨드릴 구조체의 폭에 가까운 측방향 두께를 가질 수 있어서, 이에 의해 스페이서 구조체들의 선형 형상의 부분들의 선형 어레이를 제공할 수 있다. 라인-형상 맨드릴 구조체들은 스페이서 구조체들에 대해 선택적으로 제거될 수 있다. 각각의 스페이서 구조체는 라인-형상 부분들의 쌍 및 라인-형상 부분들의 쌍을 접속시키는 단부 세그먼트들(예컨대, 접속 세그먼트들)의 쌍을 가질 수 있다. 스페이서 구조체들의 단부 세그먼트들은 루프 절단 프로세스를 수행함으로써 제거되어 실제 라인 및 스페이스 패턴을 제공한다. 각각의 루프 절단 프로세스는 리소그래피 패턴화 프로세스 및 에칭 프로세스를 사용한다. 본 개시내용의 일 실시예에 따른 방법은 3차원 PCM 메모리 디바이스와 같은 3차원 메모리 디바이스에서 비트 라인들 및 워드 라인들의 형성 동안 워드 라인 및 비트 라인 둘 모두에서의 동시 루프 절단 단계를 포함한다. 위에서 논의된 바와 같이, 본 개시내용의 실시예들은 피치-더블링된 금속 라인들을 사용하는 3차원 메모리 디바이스를 위한 다중-레벨 루프 절단 프로세스 및 이에 의해 형성된 구조체들에 관한 것이며, 그 다양한 양태들이 본 명세서에서 상세히 논의된다.
도면은 축척대로 도시되지 않는다. 요소들의 중복의 부재가 명백히 기술되거나 명확하게 달리 지시되지 않는 한, 요소의 단일 인스턴스가 도시되는 경우 요소의 다수의 인스턴스들이 중복될 수 있다. 달리 나타내지 않는 한, 요소들 사이의 "접촉"은 요소들에 의해 공유되는 에지 또는 표면을 제공하는 요소들 사이의 직접 접촉을 지칭한다. "제1", "제2", 및 "제3" 과 같은 서수들은 단지 유사한 요소들을 식별하는 데에 채용되며, 상이한 서수들이 본 개시내용의 명세서 및 청구범위에 전반에 걸쳐 채용될 수 있다. 동일한 도면 부호는 동일한 요소 또는 유사한 요소를 지칭한다. 달리 지시되지 않는 한, 동일한 도면 부호를 갖는 요소들은 동일한 재료 조성을 갖는 것으로 추정된다.
본 명세서에 사용되는 바와 같이, "층"은 두께를 갖는 영역을 포함하는 재료 부분을 지칭한다. 층은 아래에 놓이는(underlying) 또는 위에 놓이는(overlying) 구조체의 전체에 걸쳐 연장될 수 있거나, 아래에 놓이는 또는 위에 놓이는 구조체의 범위보다 작은 범위를 가질 수 있다. 또한, 층은 연속적인 구조체의 두께보다 작은 두께를 갖는 균질한 또는 불균질한 연속적인 구조체의 영역일 수 있다. 예를 들어, 층은 연속적인 구조체의 상부 표면과 저부 표면에 있는 또는 그들 사이에 있는 임의의 쌍의 수평 평면들 사이에 위치될 수 있다. 층은 수평으로, 수직으로, 그리고/또는 테이퍼진 표면을 따라 연장될 수 있다. 기판은 하나의 층일 수 있거나, 그 내부에 하나 이상의 층들을 포함할 수 있고/있거나, 그 상에, 그 위에, 그리고/또는 그 아래에 하나 이상의 층을 가질 수 있다.
본 명세서에 사용되는 바와 같이, "층 스택"은 층들의 스택을 지칭한다. 본 명세서에 사용되는 바와 같이, "선" 또는 "선 구조체"는 우세한 연장 방향, 즉 층이 가장 많이 연장되는 방향을 갖는 층을 지칭한다.
본 명세서에 사용되는 바와 같이, "반도체성 재료"는 1.0 × 10-6 S/cm 내지 1.0 × 105 S/cm 범위의 전기 전도도를 갖는 재료를 지칭한다. 본 명세서에 사용되는 바와 같이, "반도체 재료"는 전기 도펀트가 내부에 존재하지 않을 시 1.0 × 10-6 S/cm 내지 1.0 × 105 S/cm 범위의 전기 전도도를 갖는 재료를 지칭하며, 전기 도펀트를 이용한 적합한 도핑 시 1.0 S/cm 내지 1.0 × 105 S/cm 범위의 전기 전도도를 갖는 도핑된 재료를 생성할 수 있다. 본 명세서에 사용되는 바와 같이, "전기 도펀트"는 밴드 구조(band structure) 내의 가전자대에 정공을 추가하는 p-형 도펀트, 또는 밴드 구조체 내의 전도대에 전자를 추가하는 n-형 도펀트를 지칭한다. 본 명세서에 사용되는 바와 같이, "전도성 재료"는 1.0 × 105 S/cm 초과인 전기 전도도를 갖는 재료를 지칭한다. 본 명세서에 사용되는 바와 같이, "절연체 재료" 또는 "유전체 재료"는 1.0 × 10-6 S/cm 미만인 전기 전도도를 갖는 재료를 지칭한다. 본 명세서에 사용되는 바와 같이, "고농도로 도핑된 반도체 재료"는, 전도성 재료가 되도록, 즉 1.0 × 105 S/cm 초과인 전기 전도도를 갖도록, 충분히 높은 원자 농도에서 전기 도펀트로 도핑된 반도체 재료를 지칭한다. "도핑된 반도체 재료"는 고농도로 도핑된 반도체 재료일 수 있거나, 또는 1.0 × 10-6 S/cm 내지 1.0 × 105 S/cm 범위의 전기 전도도를 제공하는 농도에서의 전기 도펀트(즉, p-형 도펀트 및/또는 n-형 도펀트)를 포함하는 반도체 재료일 수 있다. "진성 반도체 재료"는 전기 도펀트로 도핑되지 않는 반도체 재료를 지칭한다. 따라서, 반도체 재료는 반도체성 또는 전도성일 수 있고, 진성 반도체 재료 또는 도핑된 반도체 재료일 수 있다. 도핑된 반도체 재료는 그 내부의 전기 도펀트의 원자 농도에 따라 반도체성 또는 전도성일 수 있다. 본 명세서에 사용되는 바와 같이, "금속성 재료"는 적어도 하나의 금속성 원소를 내부에 포함하는 전도성 재료를 지칭한다. 전기 전도도에 대한 모든 측정은 표준 조건에서 이루어진다.
도 1a 및 도 1b를 참조하면, 3차원 상변화 메모리 디바이스를 형성하기 위한 예시적인 구조체가 도시되어 있으며, 이는 기판(8)을 포함한다. 기판(8)은 상부 부분 내에 절연 재료 층을 포함하고, 선택적으로 예를 들어, 반도체 재료 층 및 금속 상호접속부 구조체들을 내부에 매립하는 상호접속 레벨 유전체 층들을 포함할 수 있는 추가의 층들(도시되지 않음)을 아래에 포함할 수 있다. 일 실시예에서, 반도체 디바이스들, 예컨대 전계 효과 트랜지스터들이 반도체 재료 층 상에 제공될 수 있고, 금속 상호접속 구조체들은 반도체 디바이스들 사이에 전기 전도성 경로들을 제공할 수 있다. 예시적인 구조체는 본 명세서에 도시된 메모리 어레이 영역, 및 상호접속 구조체들 및/또는 주변 디바이스들을 포함하는 주변 영역(도시되지 않음)을 포함한다. 메모리 셀들은 후속적으로 메모리 어레이 영역에 형성된다.
제1 층 스택으로도 지칭되는 제1 수직 스택(12L, 16L, 14L, 17L)이 기판(8) 위에 형성된다. 기판(8)은 메모리 어레이들의 동작을 위해 요구되는 추가적인 구조체들 및 회로부를 포함할 수 있다. 제1 수직 스택(12L, 16L, 14L, 17L)은 제1 블랭킷 전기 전도성 층(12L), 제1 상변화 메모리 층(16L), 제1 선택기 층(14L), 및 선택적인 제1 배리어 층(17L)을 포함할 수 있다. 제1 수직 스택(12L, 16L, 14L, 17L) 내의 각각의 층은 블랭킷 재료 층, 즉 제1 수평 방향(hd1) 및 제1 수평 방향(hd1)에 수직인 제2 수평 방향(hd2)을 따라 측방향으로 연장되는 비패턴화된 재료 층으로서 형성될 수 있다.
제1 블랭킷 전기 전도성 층(12L)은 적어도 하나의 금속성 재료 층일 수 있는 적어도 하나의 전도성 재료 층을 포함한다. 예를 들어, 제1 블랭킷 전기 전도성 층(12L)은, 저부로부터 상부 방향으로, 제1 금속 층(122L)(예컨대, 텅스텐 층) 및 제1 전극 버퍼 층(124L)(예컨대, 텅스텐 질화물 층, 티타늄 질화물 층, 탄소 층, 탄소 층, 또는 이들의 조합)의 층 스택을 포함할 수 있다. 제1 금속 층(122L)의 두께는 20 nm 내지 100 nm, 예컨대 30 nm 내지 70 nm의 범위일 수 있지만, 더 작은 두께 및 더 큰 두께도 채용될 수 있다. 제1 전극 버퍼 층(124L)의 두께는 1 nm 내지 10 nm, 예컨대 1.5 nm 내지 5 nm의 범위일 수 있지만, 더 작은 두께 및 더 큰 두께도 채용될 수 있다.
제1 상변화 메모리 층(16L)은 제1 상변화 메모리 재료 층(164L)을 포함한다. 제1 상변화 메모리 재료 층(164L)은 상변화 메모리 재료를 포함한다. 본 명세서에 사용되는 바와 같이, "상변화 메모리 재료"는 상이한 저항성을 제공하는 적어도 2개의 상이한 상들을 갖는 재료를 지칭한다. 적어도 2개의 상이한 상들은, 예를 들어, 더 높은 저항성을 갖는 비정질 상태 및 더 낮은 저항성을 갖는 다결정 상태를 제공하기 위해 가열된 상태로부터의 냉각 속도를 제어함으로써 제공될 수 있다. 이 경우에, 상변화 메모리 재료의 더 높은 저항성 상태는 비정질 상태로의 가열 후 상변화 메모리 재료의 더 빠른 급랭에 의해 달성될 수 있고, 상변화 메모리 재료의 보다 낮은 저항성 상태는 비정질 상태로의 가열 후 상변화 메모리 재료의 더 느린 냉각에 의해 달성될 수 있다.
예시적인 상변화 메모리 재료들에는 게르마늄 안티몬 텔루라이드 화합물, 예컨대 Ge2Sb2Te5(GST), 게르마늄 안티몬 화합물, 인듐 게르마늄 텔루라이드 화합물, 알루미늄 셀레늄 텔루라이드 화합물, 인듐 셀레늄 텔루라이드 화합물, 및 알루미늄 인듐 셀레늄 텔루라이드 화합물이 포함되지만 이로 한정되지 않는다. 이들 화합물(예컨대, 화합물 반도체 재료)은 도핑되거나(예컨대, 질소 도핑된 GST) 도핑되지 않을 수 있다. 따라서, 상변화 메모리 재료 층은 게르마늄 안티몬 텔루라이드 화합물, 게르마늄 안티몬 화합물, 인듐 게르마늄 텔루라이드 화합물, 알루미늄 셀레늄 텔루라이드 화합물, 인듐 셀레늄 텔루라이드 화합물, 또는 알루미늄 인듐 셀레늄 텔루라이드 화합물로부터 선택된 재료를 포함할 수 있고/있거나 본질적으로 그것으로 구성될 수 있다. 제1 상변화 메모리 재료 층(164L)의 두께는 1 nm 내지 60 nm, 예컨대 10 nm 내지 50 nm 및/또는 20 nm 내지 40 nm의 범위일 수 있지만, 더 작은 두께 및 더 큰 두께도 채용될 수 있다.
제1 상변화 메모리 층(16L)은 선택적으로 제1 상변화 메모리 재료 층(164L) 아래에 놓이는 제1 하부 전도성 라이너 층(162L)을 포함할 수 있고, 선택적으로 제1 상변화 메모리 재료 층(164L) 위에 놓이는 제1 상부 전도성 라이너 층(166L)을 포함할 수 있다. 일 실시예에서, 제1 하부 전도성 라이너 층(162L)은 전도성 금속 질화물, 예컨대 티타늄 질화물, 텅스텐 또는 텅스텐 질화물, 및/또는 셀레늄, 텔루륨, 도핑된 규소, 게르마늄, 또는 합금 및/또는 금속, 예컨대 은, 구리, 및/또는 알루미늄을 포함할 수 있다. 일 실시예에서, 제1 상부 전도성 라이너 층(166L)은 예컨대, 티타늄 질화물, 탄탈륨 질화물, 또는 텅스텐 질화물과 같은 전도성 금속 질화물 및/또는 셀레늄, 텔루륨, 도핑된 규소, 게르마늄, 또는 합금 및/또는 백금, 몰리브덴, 텅스텐, 탄탈륨, 니켈, 또는 합금을 포함할 수 있다.
제1 선택기 층(14L)은 외부에서 그를 가로질러 인가되는 전압 바이어스의 크기 및/또는 극성에 따라 전기 격리의 전기적 접속을 제공하는 비-오믹(non-Ohmic) 재료를 포함한다. 일 실시예에서, 제1 선택기 층(14L)은 적어도 하나의 임계 스위치 재료 층을 포함한다. 적어도 하나의 임계 스위치 재료 층은 오보닉(ovonic) 임계 스위치 재료 또는 휘발성 전도성 브리지와 같은, 비선형 전기적 거동을 나타내는 임의의 적합한 임계 스위치 재료를 포함한다. 다른 실시예에서, 제1 선택기 층(14L)은 터널링 선택기 재료 또는 다이오드 재료들(예컨대, p-n 반도체 다이오드, p-i-n 반도체 다이오드, 쇼트키 다이오드 또는 금속-절연체-금속 다이오드를 위한 재료들)과 같은 적어도 하나의 비-임계 스위치 재료 층을 포함한다. 본 명세서에 사용되는 바와 같이, 오보닉 임계 스위치(OTS)는 임계 전압 초과의 전압 하에서 낮은 저항 상태에서 결정화되지 않고, OTS 재료 층을 가로질러 임계 전압 초과의 전압이 인가되지 않을 때 높은 저항 상태로 되돌아가는 디바이스이다. 본 명세서에 사용되는 바와 같이, "오보닉 임계 스위치 재료"는 인가된 외부 바이어스 전압 하에서 비-선형 저항성 곡선을 나타내어, 인가된 외부 바이어스 전압의 크기에 따라 재료의 저항성이 감소하게 하는 재료를 지칭한다. 다시 말하면, 오보닉 임계 스위치 재료는 비-오믹이고, 더 낮은 외부 바이어스 전압 하에서보다 더 높은 외부 바이어스 전압 하에서 더 전도성으로 된다.
오보닉 임계 스위치 재료(OTS 재료)는 높은 저항 상태에서 비결정질(예를 들어, 비정질)일 수 있고, OTS 재료를 가로지르는 그의 임계 전압 초과의 전압의 인가 동안 낮은 저항 상태에서 비결정질로 유지(예를 들어, 비정질로 유지)될 수 있다. OTS 재료는 그의 임계 전압 초과의 고전압이 임계 홀딩 전압 미만으로 낮아질 때 고 저항 상태로 다시 되돌아갈 수 있다. 저항성 상태 변화들 전체에 걸쳐, 오보닉 임계 스위치 재료는 비결정질(예컨대, 비정질)로 유지될 수 있다. 일 실시예에서, 오보닉 임계 스위치 재료는 기록 및 판독 전류 극성들 둘 모두에서 히스테리시스를 나타내는 칼코게나이드(chalcogenide) 재료를 포함할 수 있다. 칼코게나이드 재료는 Ge-Se-As 화합물 반도체 재료와 같은, As, N, 및 C로부터 선택된 도펀트로 도핑된 Ge-Se 화합물 또는 GeTe 화합물일 수도 있다. 오보닉 임계 스위치 재료 층은 임의의 오보닉 임계치 스위치 재료를 포함하는 제1 오보닉 임계 스위치 재료 층(14L)을 포함할 수 있다. 일 실시예에서, 제1 오보닉 임계 스위치 재료 층(14L)은 GeSeAs 합금(예컨대, Ge10As36Se54), GeTeAs, GeSeTeSe 합금, GeSe 합금, SeAs 합금, GeTe 합금, 또는 SiTe 합금(예컨대, Si20Te80)을 포함할 수 있고/있거나, 이들로 본질적으로 이루어질 수 있다.
일 실시예에서, 제1 오보닉 임계 스위치 재료 층(14L)의 재료는 임계 바이어스 전압 크기(임계 전압이라고도 지칭됨)를 초과하는 외부 바이어스 전압의 인가 시에 제1 오보닉 임계 스위치 재료 층(14L)의 저항성이 적어도 2차수 크기(즉, 100배 초과)만큼 감소하도록 선택될 수 있다. 일 실시예에서, 제1 오보닉 임계 스위치 재료 층(14L)의 조성 및 두께는 임계 바이어스 전압 크기가 1 V 내지 6 V의 범위 내에 있을 수 있도록 선택될 수 있지만, 임계 바이어스 전압 크기에 대해 더 작은 전압 및 더 큰 전압도 채용될 수 있다. 제1 오보닉 임계 스위치 재료 층(14L)의 두께는 예를 들어, 1 nm 내지 50 nm, 예컨대 5 nm 내지 25 nm의 범위일 수 있지만, 더 작은 두께 및 더 큰 두께도 채용될 수 있다.
선택적인 제1 배리어 층(17L)은, 존재하는 경우, 배리어 재료를 포함하고, 스위치 재료 층(14L)의 상부에 형성될 수 있다. 선택적으로, 배리어 재료를 포함하는 추가의 배리어 층(도시되지 않음)이 제1 상변화 메모리 층(16L)과 스위치 재료 층(14L) 사이에 제공될 수 있다. 2개의 배리어 층들이 채용되는 경우, 하부 층은 제1 하부 배리어 층으로 지칭되고, 상부 층은 제1 상부 배리어 층으로 지칭된다. 배리어 재료는 제1 상변화 메모리 재료의 확산을 방지하고 그의 효과적인 캡슐화(encapsulation)를 제공할 수 있는 재료이다. 일 실시예에서, 배리어 재료는 비정질 탄소 또는 탄소 질화물을 포함할 수 있고/있거나, 본질적으로 이로 이루어질 수 있다. 제1 배리어 층(17L)의 두께는 1 nm 내지 70 nm, 예컨대 5 nm 내지 30 nm의 범위일 수 있지만, 더 작은 두께 및 더 큰 두께도 채용될 수 있다.
도 2a 내지 도 2c를 참조하면, 제1 템플릿 재료 층이 제1 수직 스택(12L, 16L, 14L, 17L) 위에 적용될 수 있고, 라인 및 스페이스 패턴을 형성하도록 리소그래피적으로 패턴화될 수 있다. 제1 템플릿 재료 층의 각각의 패턴화된 부분은 본 명세서에서 제1 템플릿 라인 구조체(193)로 지칭된다. 제1 템플릿 재료 층(및 제1 템플릿 라인 구조체들(193))은 후속적으로 제1 배리어 층(17L)의 재료에 대해 선택적으로 제거될 수 있는 재료를 포함한다. 예를 들어, 제1 템플릿 재료 층은 폴리실리콘, 비정질 규소, 규소 산화물, 또는 규소 질화물을 포함할 수 있다. 포토레지스트 층이 제1 템플릿 재료 층 위에 적용될 수 있고, 라인 및 스페이스 패턴으로 리소그래피적으로 패턴화될 수 있다. 포토레지스트 층의 패턴은 템플릿 재료 층을 통해 전사되어 제1 템플릿 라인 구조체들(193)을 형성할 수 있다. 포토레지스트 층은 예를 들어, 애싱에 의해 후속적으로 제거될 수 있다.
제1 템플릿 라인 구조체들(193)은 제1 수평 방향(hd1)을 따라 측방향으로 연장될 수 있고 제2 수평 방향(hd2)을 따라 측방향으로 이격될 수 있다. 라인 트렌치들은 제1 수평 방향(hd1)을 따른 병진에 대해 불변인 균일한 폭을 가질 수 있다. 제1 템플릿 라인 구조체들(193)의 패턴은 제2 수평 방향(hd2)을 따라 반복되는 주기적 패턴일 수 있으며, 이때 피치는 제1 템플릿 라인 구조체들(193)의 폭과 제1 템플릿 라인 구조체들(193)의 이웃하는 쌍 사이의 간격의 합과 동일하다. 피치는 32 nm 내지 600 nm의 범위일 수 있지만, 더 작은 피치 및 더 큰 피치도 채용될 수 있다.
도 3a 및 도 3b를 참조하면, 제1 템플릿 라인 구조체들(193)은 리세스 에칭에 의해 등방성으로 리세스될 수 있다. 리세스 에칭은 습식 에칭 프로세스 또는 건식 에칭 프로세스일 수 있는 등방성 에칭 프로세스를 포함한다. 제1 템플릿 라인 구조체들(193)은 제1 템플릿 라인 구조체들(193)의 이웃하는 쌍 사이의 간격이 각각의 제1 템플릿 라인 구조체(193)의 폭보다 크도록 등방성으로 박화될(thinned) 수 있다. 제1 템플릿 라인 구조체들(193)의 등방성으로 리세스된 나머지 부분들은 1차원 주기적 어레이를 구성한다.
도 4a 및 도 4b를 참조하면, 컨포멀 에칭 마스크 재료 층이 제1 템플릿 라인 구조체들(193) 위에 퇴적될 수 있고, 이방성으로 에칭되어 그의 수평 부분들을 제거할 수 있다. 컨포멀 에칭 마스크 재료 층은 제1 템플릿 라인 구조체들(193) 및 제1 배리어 층(17L)의 재료들과는 상이한 재료를 포함한다. 예를 들어, 제1 템플릿 라인 구조체들(193)이 반도체 재료를 포함하는 경우, 컨포멀 에칭 마스크 재료 층은 규소 산화물, 규소 질화물, 포토레지스트 또는 다른 중합체 재료, 또는 유전체 금속 산화물을 포함할 수 있다. 제1 템플릿 라인 구조체들(193)이 규소 산화물을 포함하는 경우, 컨포멀 에칭 마스크 재료 층은 반도체 재료, 규소 질화물, 포토레지스트 또는 다른 중합체 재료, 또는 유전체 금속 산화물을 포함할 수 있다. 제1 템플릿 라인 구조체들(193)이 규소 질화물을 포함하는 경우, 컨포멀 에칭 마스크 재료 층은 반도체 재료, 규소 산화물, 포토레지스트 또는 다른 중합체 재료, 또는 유전체 금속 산화물을 포함할 수 있다. 이방성 에칭 프로세스 후의 컨포멀 에칭 마스크 재료 층의 나머지 부분들이 제1 에칭 마스크 스페이서들(197)을 구성한다. 일 실시예에서, 컨포멀 에칭 마스크 재료 층의 두께는, 제1 수평 방향(hd1)을 따라 연장되는 제1 에칭 마스크 스페이서들(197)의 길이방향 부분들이 전체에 걸쳐 동일한 중심간 거리를 갖도록 선택될 수 있으며, 이는 제1 템플릿 라인 구조체들(193)의 피치의 절반과 동일할 수 있다. 따라서, 피치 더블링(즉, 이전에 제공된 구조체의 피치의 절반을 갖는 구조체를 형성함)이 제1 템플릿 라인 구조체들(193)의 피치에 대한 제1 에칭 마스크 스페이서들(197)의 길이방향 부분들에 대해 달성될 수 있다.
도 5a 내지 도 5e를 참조하면, 제1 템플릿 라인 구조체들(193)은 제1 에칭 마스크 스페이서 구조체들(197) 및 제1 배리어 층(17L)에 대해 선택적으로 제거될 수 있다. 예를 들어, 제1 에칭 마스크 스페이서 구조체들(197) 및 제1 배리어 층(17L)의 재료들에 대해 선택적으로 제1 템플릿 라인 구조체들(193)의 재료를 제거하는 습식 에칭 프로세스 또는 건식 에칭 프로세스가 수행될 수 있다. 예를 들어, 제1 템플릿 라인 구조체들(193)이 비정질 규소 또는 폴리실리콘 재료를 포함하는 경우, 핫 트라이메틸-2 하이드록시에틸 암모늄 하이드록사이드("핫 TMY") 또는 테트라메틸 암모늄 하이드록사이드(TMAH)를 습식 에칭 프로세스가 수행되어 제1 템플릿 라인 구조체들(193)을 제거할 수 있다.
도 5a에 도시된 바와 같이, 제1 에칭 마스크 스페이서 구조체들(197)은 라인 세그먼트들(197A) 및 단부 세그먼트들(197B)을 포함한다. 라인 세그먼트들(197A) 및 단부 세그먼트들(197B)은 함께 루프 구조체를 형성한다. 실제 라인 및 스페이스 패턴을 제공하기 위해, 제1 에칭 마스크 스페이서들(197)의 단부 세그먼트들(197B) 및 단부 세그먼트들(197B) 아래에 놓이는 층들은 예컨대, 에칭에 의해 제거된다. 이러한 프로세스는 "루프 절단" 프로세스로 지칭된다. 본 개시내용의 실시예들은, 동시에 수행되는 워드 라인들 및 비트 라인들에 대한 루프 절단 프로세스와 같은, 다수의 패턴들에 대한 비용 효과적인 동시 루프 절단 프로세스를 제공하며, 이에 대해서는 아래에서 더 상세히 기술된다.
이방성 에칭 프로세스가 제1 에칭 마스크 스페이서 구조체들(197)을 에칭 마스크로서 채용하여 수행된다. 이방성 에칭 프로세스는 제1 에칭 마스크 스페이서 구조체들(197)에 의해 마스킹되지 않은 제1 수직 스택(12L, 16L, 14L, 17L)의 부분들을 통해 에칭한다. 이방성 에칭 프로세스의 화학적 특성은 제1 수직 스택(12L, 16L, 14L, 17L)의 다양한 재료 층들을 통해 에칭하도록 순차적으로 변경될 수 있다.
본 개시내용의 비제한적인 양태에 따르면, 이방성 에칭 프로세스의 화학적 특성은, 제1 배리어 층(17L), 제1 선택기 층(14L), 제1 상변화 메모리 층(16L), 제1 블랭킷 전기 전도성 층(12L)이 수직이거나 실질적으로 수직인, 즉 수직 방향으로부터 5도 미만의 테이퍼 각도를 갖는 측벽들을 제공하도록 에칭되도록 선택될 수 있다. 제1 수직 스택(12L, 16L, 14L, 17L) 내의 각각의 층은 수직이거나 실질적으로 수직인 측벽들을 제공하도록 패턴화될 수 있다.
이방성 에칭 프로세스는 기판(8)의 상부 표면에서 또는 그 아래에서 정지될 수 있다. 제1 수평 방향(hd1)을 따라 측방향으로 연장되는 하부 제1-레벨 트렌치들(11)이 이방성 에칭에 의해 형성된다. 하부 제1-레벨 트렌치들(11)은 제1 수평 방향(hd1)에 수직인 수직 평면들 내에서 균일한 수직 단면 형상을 갖는 라인 트렌치들일 수 있다. 각각의 하부 제1-레벨 트렌치(11)의 균일한 수직 단면 형상은 제1 수평 방향(hd1)을 따른 병진에 대해 불변일 수 있다. 각각의 하부 제1-레벨 트렌치(11)는 제1 에칭 마스크 스페이서 구조체들(197)의 저부 표면을 포함하는 수평 평면으로부터 기판(8)의 상부 표면을 포함하는 수평 평면까지 수직으로 연장될 수 있다. 각각의 하부 제1-레벨 트렌치(11)는 반전된 사다리꼴의 수직 단면 형상을 가질 수 있다.
제1 수직 스택(12L, 16L, 14L, 17L)의 나머지 부분들은 제1 적층된 세장형 루프-형상 구조체들(12', 16', 14', 17')을 포함하며, 이는 각자의 위에 놓이는 에칭 마스크 스페이서 구조체들(197)(즉, 에칭 마스크 스페이서 구조체(197)의 라인 세그먼트들(197A) 아래에 위치된 라인 세그먼트들을 포함하고 에칭 마스크 스페이서 구조체(197)의 단부 세그먼트들(197B) 아래의 단부 세그먼트들을 포함함)과 동일한 형상을 갖는다. 각각의 제1 적층된 세장형 루프-형상 구조체(12', 16', 14', 17')는 대체로 제1 수평 방향(hd1)을 따라 측방향으로 연장된다(즉, 제1 적층된 세장형 루프-형상 구조체들(12', 16', 14', 17')의 라인 세그먼트들이 제1 수평 방향으로 연장됨). 제1 적층된 세장형 루프-형상 구조체들(12', 16', 14', 17')은 제2 수평 방향(hd2)을 따라 하부 제1-레벨 트렌치들(11)에 의해 측방향으로 이격된다. 본 명세서에 사용되는 바와 같이, "세장형 루프-형상" 구조체는 길이 방향을 따라 연장되는 길이방향 라인 세그먼트들의 쌍 및 길이방향 라인 세그먼트들의 단부들을 루프 구성으로 접속시키는 c-형상(예컨대, 만곡된)의 단부 세그먼트들의 쌍을 포함하는 구조체를 지칭한다.
각각의 제1 적층된 세장형 루프-형상 구조체(12', 16', 14', 17')는, 저부로부터 상부 방향으로, 제1 블랭킷 전기 전도성 층(12L)의 패턴화된 부분인 제1 세장형 루프-형상 전도성 재료 부분(12'), 제1 상변화 메모리 층(16L)의 패턴화된 부분인 제1 세장형 루프-형상 상변화 메모리 재료 부분(16'), 제1 선택기 층(14L)의 패턴화된 부분인 제1 세장형 루프-형상 선택기 재료 부분(14'), 및 제1 배리어 층(17L)의 패턴화된 부분인 제1 세장형 루프-형상 배리어 재료 부분(17')을 포함한다. 따라서, 제1 적층된 세장형 루프-형상 구조체들(12', 16', 14', 17')은 제1 수평 방향(hd1)을 따라 측방향으로 연장되고, 하부 제1-레벨 트렌치들(11)에 의해 서로로부터 측방향으로 이격되고, 기판(8) 위에 위치된다.
일 실시예에서, 각각의 제1 세장형 루프-형상 상변화 메모리 재료 부분(16')은, 저부로부터 상부 방향으로, 제1 선택적 하부 스페이서 부분(162'), 제1 상변화 메모리 재료 부분(164'), 및 제1 선택적 상부 스페이서 부분(166')을 포함할 수 있다. 각각의 제1 하부 스페이서 부분(162')은 제1 하부 전도성 라이너 층(162L)의 패턴화된 부분이고, 각각의 제1 상변화 메모리 재료 부분(164')은 제1 상변화 메모리 재료 층(164L)의 패턴화된 부분이고, 각각의 제1 상부 스페이서 부분(166')은 제1 상부 스페이서 층(166L)의 패턴화된 부분이다. 일 실시예에서, 제1 세장형 루프-형상 전도성 재료 부분들(12) 각각은 제1 금속 층(122L)의 패턴화된 부분인 제1 금속 부분(122) 및 제1 전극 버퍼 층(124L)의 패턴화된 부분인 제1 전극 버퍼 부분(124)의 수직 스택을 포함할 수 있다. 제1 적층된 세장형 루프-형상 구조체들(12', 16', 14', 17')은 제1 수평 방향(hd1)을 따라 측방향으로 연장되고, 기판(8) 위의 하부 제1-레벨 트렌치들(11)에 의해 서로 측방향으로 이격된다. 제1 에칭 마스크 스페이서 구조체들(197)은, 예를 들어, 이들이 포토레지스트 또는 다른 중합체 재료를 포함하는 경우에 애싱에 의해, 또는 이들이 비-중합체 재료를 포함하는 경우에 선택적 에칭에 의해 후속적으로 제거될 수 있다.
제1 세장형 루프-형상 전도성 재료 부분들(12') 각각은 제1 라인 세그먼트들의 각자의 쌍, 및 제1 라인 세그먼트들의 각자의 쌍의 단부들에 인접하는 제1 c-형상 접속 단부 세그먼트들의 각자의 쌍을 포함한다. 제1 라인 세그먼트들 각각은, 서브-리소그래피 치수, 즉 단일 리소그래피 노출 및 현상 프로세스로 패턴화될 수 있는 최소 치수보다 작은 치수일 수 있는 제1 균일한 폭으로 제1 수평 방향(hd1)을 따라 측방향으로 연장된다. 일 실시예에서, 제1 세장형 루프-형상 전도성 재료 부분들(12')은 제2 수평 방향(hd2)을 따라 제1 템플릿 라인 구조체들(193)과 동일한 피치를 갖는 주기적 1차원 어레이로서 형성된다.
도 6a 내지 도 6c를 참조하면, 하부 제1-레벨 연속 유전체 라이너가 선택적으로 하부 제1-레벨 트렌치들(11)의 측벽들 및 저부 표면들 상에 그리고 제1 세장형 루프-형상 배리어 재료 부분들(17') 위에 퇴적될 수 있다. 하부 제1-레벨 연속 유전체 라이너는 규소 질화물, 유전체 금속 산화물(예컨대, 알루미늄 산화물), 또는 규소 산화물과 같은 유전체 재료를 포함한다. 하부 제1-레벨 연속 유전체 라이너는 화학 기상 증착(CVD) 또는 원자 층 증착(ALD)과 같은 컨포멀 퇴적 방법에 의해 퇴적될 수 있다. 하부 제1-레벨 연속 유전체 라이너의 두께는 1 nm 내지 10 nm, 예컨대 2 nm 내지 6 nm 범위에 있을 수 있지만, 더 작은 두께 및 더 큰 두께도 채용될 수 있다.
하부 제1-레벨 유전체 충전 재료 층이 하부 제1-레벨 연속 유전체 라이너 상에 퇴적될 수 있다. 하부 제1-레벨 유전체 충전 재료 층은 도핑되지 않은 실리케이트 유리(예컨대, 규소 산화물), 도핑된 실리케이트 유리, 또는 스핀-온 유리(spin-on glass, SOG)와 같은 평탄화 가능한 유전체 재료를 포함한다. 하부 제1-레벨 유전체 충전 재료 층은 컨포멀 퇴적 방법에 의해 또는 자가-평탄화 퇴적 방법(예컨대, 스핀 코팅)에 의해 퇴적될 수 있다. 일 실시예에서, 하부 제1-레벨 연속 유전체 라이너는 규소 질화물 및 유전체 금속 산화물로부터 선택되는 재료를 포함할 수 있고/있거나, 본질적으로 그로 구성될 수 있고, 하부 제1-레벨 유전체 충전 재료 층은 도핑된 실리케이트 유리 및 도핑되지 않은 실리케이트 유리로부터 선택되는 재료를 포함할 수 있고/있거나, 본질적으로 그로 구성될 수 있다.
하부 제1-레벨 연속 유전체 라이너 및 하부 제1-레벨 유전체 충전 재료 층의 부분들은 평탄화 프로세스에 의해 제1 세장형 루프-형상 배리어 재료 부분들(17')의 상부 표면들을 포함하는 수평 평면 위로부터 제거될 수 있다. 평탄화 프로세스는 화학적 기계적 평탄화(CMP) 및/또는 리세스 에칭 프로세스를 포함할 수 있다. 하부 제1-레벨 연속 유전체 라이너의 각각의 나머지 부분은 하부 제1-레벨 유전체 라이너(152)를 구성하고, 하부 제1-레벨 유전체 충전 재료 층의 각각의 나머지 부분은 하부 제1-레벨 유전체 충전 재료 부분(154)을 구성한다. 하부 제1-레벨 유전체 라이너(152) 및 하부 제1-레벨 유전체 충전 재료 부분(154)의 각각의 연접한(contiguous) 세트는 하부 제1-레벨 유전체 격리 구조체(152, 154)를 구성하며, 이는 직선 길이방향 측벽들을 갖는 유전체 격리 구조체이다. 하부 제1-레벨 유전체 격리 구조체(152, 154)는 하부 제1-레벨 트렌치들(11) 각각에 형성된다. 하부 제1-레벨 유전체 격리 구조체들(152, 154)은 제1 수평 방향(hd1)을 따라 측방향으로 연장되고, 제2 수평 방향(hd2)을 따라 서로 측방향으로 이격된다. 하부 제1-레벨 유전체 격리 구조체들(152, 154)의 상부 표면들은 제1 세장형 루프-형상 배리어 재료 부분들(17')의 상부 표면과 동일 평면 상에 있을 수 있다.
도 7a 내지 도 7c를 참조하면, 제2 하부 블랭킷 전기 전도성 층(18L)이 하부 제1-레벨 유전체 격리 구조체들(152, 154)에 의해 이격된 제1 적층된 세장형 루프-형상 구조체들(12', 16', 14', 17')의 1차원 어레이 위에 형성될 수 있다. 제2 하부 블랭킷 전기 전도성 층(18L)은 적어도 하나의 금속성 재료 층일 수 있는 적어도 하나의 전도성 재료 층을 포함한다. 예를 들어, 제2 하부 블랭킷 전기 전도성 층(18L)은 금속 층(예컨대, 텅스텐 층) 또는 금속 질화물 층(예컨대, TiN 또는 W) 또는 2개 이상의 별개의 전기 전도성 층들을 포함할 수 있다. 제2 하부 블랭킷 전기 전도성 층(18L)의 두께는 20 nm 내지 100 nm, 예컨대 30 nm 내지 70 nm의 범위일 수 있지만, 더 작은 두께 및 더 큰 두께도 채용될 수 있다. 제2 하부 블랭킷 전기 전도성 층(18L)의 폭은 1 nm 내지 10 nm, 예컨대 1.5 nm 내지 5 nm의 범위일 수 있지만, 더 작은 두께 및 더 큰 두께도 채용될 수 있다.
패턴의 90도 회전을 가지고 도 2a 및 도 2b의 프로세싱 단계들을 수행함으로써, 제2 방향을 따라 연장되는 제2 템플릿 라인 구조체들(도시되지 않음)이 제2 하부 블랭킷 전기 전도성 층(18L) 위에 형성될 수 있다. 이어서, 제2 수평 방향(hd2)을 따라 연장되는 제2 에칭 마스크 스페이서들(199)이 도 2a, 도 2b, 도 3a, 및 도 3b의 프로세싱 단계들을 수행함으로써 형성될 수 있다. 라인 및 스페이스 패턴을 갖는 제2 에칭 마스크 스페이서들(199)이 제2 하부 블랭킷 전기 전도성 층(18L) 위에 형성될 수 있다. 각각의 제2 에칭 마스크 스페이서(199)는 제2 템플릿 라인 구조체들 중 각자의 하나를 측방향으로 둘러싼다.
일 실시예에서, 제2 수평 방향(hd2)을 따라 연장되는 제2 에칭 마스크 스페이서들(199)의 길이방향 부분들은 전체에 걸쳐 동일한 중심간 거리를 가지며, 이는 제2 템플릿 라인 구조체들의 피치의 절반과 동일할 수 있다. 따라서, 피치 더블링이 제2 템플릿 라인 구조체들의 피치에 대한 제2 에칭 마스크 스페이서들(199)의 길이방향 부분들에 대해 달성될 수 있다. 후속적으로, 제2 템플릿 라인 구조체는 제1 에칭 마스크 스페이서들(197)의 루프 구조체들과 유사한 루프 구조체를 갖지만 제1 수평 방향(hd1) 대신에 제2 수평 방향(hd2)으로 연장되는 제2 에칭 마스크 스페이서들(199)에 대해 선택적으로 제거될 수 있다.
도 8a 내지 도 8c를 참조하면, 상부 제1-레벨 트렌치들(15)이 제2 하부 블랭킷 전기 전도성 층(18L), 제1 적층된 세장형 루프-형상 구조체들(12', 16', 14', 17'), 및 하부 제1-레벨 유전체 격리 구조체들(152, 154)을 통해 형성된다. 이방성 에칭 프로세스가 수행되어, 제2 에칭 마스크 스페이서들(199)에 의해 마스킹되지 않은 제2 하부 블랭킷 전기 전도성 층(18L)의 부분들, 제1 세장형 루프-형상 배리어 재료 부분들(17'), 제1 세장형 루프-형상 선택기 재료 부분들(14'), 제1 세장형 루프-형상 상변화 메모리 재료 부분들(16'), 및 하부 제1-레벨 유전체 격리 구조체들(152, 154)의 상부 영역들을 에칭할 수 있다. 제2 하부 블랭킷 전기 전도성 층(18L), 제1 세장형 루프-형상 배리어 재료 부분들(17'), 제1 세장형 루프-형상 선택기 재료 부분들(14'), 제1 세장형 루프-형상 상변화 메모리 재료 부분들(16'), 및 하부 제1-레벨 유전체 격리 구조체들(152, 154)의 재료들은 이방성 에칭 프로세스에 의해 제1 세장형 루프-형상 전도성 재료 부분들(12)의 상부 부분들의 재료에 대해 선택적으로 에칭될 수 있다. 제2 하부 블랭킷 전기 전도성 층(18L), 제1 세장형 루프-형상 배리어 재료 부분들(17'), 제1 세장형 루프-형상 선택기 재료 부분들(14'), 제1 세장형 루프-형상 상변화 메모리 재료 부분들(16'), 및 하부 제1-레벨 유전체 격리 구조체들(152, 154)의 상부 영역들의 재료들이 제거된 체적들이 상부 제1-레벨 트렌치들(15)을 구성한다. 상부 제1-레벨 트렌치들(15)은 제2 수평 방향(hd2)을 따라 측방향으로 연장된다.
이방성 에칭 프로세스의 화학적 특성은 제2 하부 블랭킷 전기 전도성 층(18L), 제1 세장형 루프-형상 배리어 재료 부분들(17'), 제1 세장형 루프-형상 선택기 재료 부분들(14'), 제1 세장형 루프-형상 상변화 메모리 재료 부분들(16'), 및 하부 제1-레벨 유전체 격리 구조체들(152, 154)의 다양한 재료들을 통해 에칭하도록 순차적으로 변경될 수 있다. 이방성 에칭 프로세스는 제1 세장형 루프-형상 전도성 재료 부분들(12)의 상부 표면에서 또는 그 내부에서 정지될 수 있다. 예를 들어, 이방성 에칭 프로세스는 제1 전극 버퍼 부분들(124) 상에서 정지될 수 있다. 상부 제1-레벨 트렌치들(15)은 제2 수평 방향(hd2)에 수직인 수직 평면들 내에서 균일한 수직 단면 형상을 갖는 라인 트렌치들일 수 있다. 각각의 상부 제1-레벨 트렌치(15)의 균일한 수직 단면 형상은 제2 수평 방향(hd2)을 따른 병진에 대해 불변일 수 있다. 각각의 상부 제1-레벨 트렌치(15)는 제2 에칭 마스크 스페이서들(199)의 저부 표면을 포함하는 수평 평면으로부터 제1 세장형 루프-형상 전도성 재료 부분들(12)(이들은 예를 들어 워드 라인들일 수 있음)의 상부 표면들을 포함하는 수평 평면까지 수직으로 연장될 수 있다.
제2 하부 블랭킷 전기 전도성 층(18L)은 본 명세서에서 제2 세장형 루프-형상 전도성 재료 부분들(18')(이들은 예를 들어 비트 라인들의 부분들일 수 있음)로 지칭되는 세장형 루프-형상 전도성 재료 부분들의 1차원 어레이로 분할된다. 후속적으로, 각각의 제2 세장형 루프-형상 전도성 재료 부분(18')은 그 위에 후속적으로 형성될 각자의 상부 제2 세장형 루프-형상 전도성 재료 부분을 포함하는 각자의 제2 세장형 루프-형상 전도성 재료 부분 내로 통합된다.
제1 세장형 루프-형상 배리어 재료 부분(17'), 제1 세장형 루프-형상 상변화 메모리 재료 부분들(16'), 및 제1 세장형 루프-형상 선택기 재료 부분들(14')의 각각의 수직 스택은 제1 수평 방향(hd1)을 따라 측방향으로 이격된 제1 메모리 필라 구조체들(16, 14, 17)의 2개의 행들로 분할된다. 제1 세장형 루프-형상 배리어 재료 부분들(17'), 제1 세장형 루프-형상 상변화 메모리 재료 부분들(16'), 및 제1 세장형 루프-형상 선택기 재료 부분들(14')의 조합은 주기적인 2차원 어레이일 수 있는 제1 메모리 필라 구조체들(16, 14, 17)의 2차원 어레이로 분할된다. 제1 메모리 필라 구조체들(16, 14, 17)의 2차원 어레이는 제1 수평 방향(hd1)을 따른 제1 피치 및 제2 수평 방향(hd2)을 따른 제2 피치를 갖는 직사각형의 주기적인 2차원 어레이를 형성할 수 있다.
본 명세서에 사용되는 바와 같이, "필라" 또는 "필라 구조체"는 수직 방향을 따라 연장되는 구조체를 지칭한다. 필라 구조체의 측벽들은 수직이거나 실질적으로 수직일 수 있다. 본 명세서에 사용되는 바와 같이, 측벽이 수직 방향에 대해 5도 미만의 경사각에 의해 테이퍼지는 경우, 즉, 기울어지는 경우, 측벽은 "실질적으로 수직"이다.
각각의 제1 메모리 필라 구조체(16, 14, 17)는, 저부로부터 상부 방향으로, 세장형 루프-형상 상변화 메모리 재료 부분(16')의 패턴화된 부분인 제1 상변화 메모리 필라 구조체(16), 제1 세장형 루프-형상 선택기 재료 부분(14')의 패턴화된 부분인 제1 선택기 필라(14), 및 제1 배리어 부분(17')의 패턴화된 부분인 선택적인 제1 배리어 플레이트(17)를 포함한다. 본 명세서에 사용되는 바와 같이, "플레이트"는 임의의 수평 방향으로의 구조체의 최대 측방향 치수보다 작은 (균일한 수직 두께와 같은) 수직 두께를 갖는 구조체를 지칭한다.
각각의 제1 상변화 메모리 필라 구조체(16)는 상변화 메모리 요소, 즉 그 안의 재료의 상에 따라 저항을 변화시키는 구조체이다. 일 실시예에서, 각각의 제1 상변화 메모리 필라 구조체(16)는 선택적인 제1 하부 스페이서 부분(162')의 패턴화된 부분인 선택적인 제1 하부 스페이서 플레이트(162), 제1 상변화 메모리 재료 부분(164')의 패턴화된 부분인 제1 상변화 메모리 재료 필라(164), 및 제1 상부 스페이서 부분(166')의 패턴화된 부분인 제1 선택적 상부 스페이서 플레이트(166)의 수직 스택을 포함할 수 있다. 일 실시예에서, 제1 상변화 메모리 재료 필라들(164)의 각각의 측벽은 수직이거나 실질적으로 수직일 수 있다.
각각의 제1 선택기 필라(14)는 선택기 요소, 즉, 요소가 제1 전압 바이어스 조건들 하에서 도체로서 기능하고 제2 전압 바이어스 조건 하에서 절연체로서 기능하는 비-선형 전압-전류 특성들을 제공하는 요소이다. 일 실시예에서, 각각의 제1 선택기 필라(14)는 제1 오보닉 임계 스위치 재료 부분(14')의 패턴화된 부분인 제1 오보닉 임계 스위치 재료 부분(14)을 포함할 수 있다.
각각의 하부 제1-레벨 유전체 격리 구조체(152, 154)는 이방성 에칭 프로세스 후에 측방향으로 파형인(undulating) 높이를 갖는다. 구체적으로, 각각의 하부 제1-레벨 유전체 격리 구조체(152, 154)의 높이는 도 4a 내지 도 4c의 프로세싱 단계들에서 제2 에칭 마스크 스페이서들(199)의 각각의 부분 아래에 제공되는 바와 같은 제1 적층된 세장형 루프-형상 구조체(12', 16', 14', 17')의 총 두께와 동일할 수 있고, 각각의 상부 제1-레벨 트렌치(15) 아래의 제1 세장형 루프-형상 전도성 재료 부분(12')의 높이(즉, 두께)와 대략 동일할 수 있다. 각각의 하부 제1-레벨 유전체 격리 구조체(152, 154)는 복수의 상부 제1-레벨 트렌치들(15) 아래에서 연속적으로 연장될 수 있다.
제1 배리어 플레이트들(17)은 배리어 요소들이며, 2차원 주기적 어레이로 배열될 수 있다. 도 5a 내지 도 5c는 제1 상변화 메모리 필라 구조체(16)가 각각의 제1 메모리 필라 구조체(16, 14, 17) 내의 제1 선택기 필라(14) 아래에 놓이는 실시예를 도시하며, 제1 상변화 메모리 필라 구조체(16)가 각각의 제1 메모리 필라 구조체(16, 14, 17) 내의 제1 선택기 필라(14) 위에 놓이는 실시예들이 본 명세서에서 명확히 고려된다. 각각의 경우에, 제1 배리어 플레이트(17)가 제1 메모리 필라 구조체(16, 14, 17) 내에 존재하는 경우, 배리어 요소들의 2차원 어레이(즉, 제1 배리어 플레이트(17))가 제1 상변화 메모리 요소들(즉, 제1 상변화 메모리 필라 구조체들(16))과 제1 세장형 루프-형상 전도성 재료 부분들(12)의 세트 및 제2 세장형 루프-형상 전도성 재료 부분들(18')의 세트 중 근접한 세트 사이에 배치될 수 있다.
도 9a 내지 도 9f를 참조하면, 제2 에칭 마스크 스페이서들(199)은 후속적으로 예를 들어, 애싱 또는 선택적 에칭에 의해 제거될 수 있다. 상부 제1-레벨 연속 유전체 라이너가 선택적으로 상부 제1-레벨 트렌치들(15)의 측벽들 및 저부 표면들 상에 그리고 제2 세장형 루프-형상 전도성 재료 부분들(18') 위에 퇴적될 수 있다. 상부 제1-레벨 연속 유전체 라이너는 규소 질화물, 유전체 금속 산화물(예컨대, 알루미늄 산화물), 또는 규소 산화물과 같은 유전체 재료를 포함한다. 상부 제1-레벨 연속 유전체 라이너는 화학 기상 증착(CVD) 또는 원자 층 증착(ALD)과 같은 컨포멀 퇴적 방법에 의해 퇴적될 수 있다. 상부 제1-레벨 연속 유전체 라이너의 두께는 1 nm 내지 10 nm, 예컨대 2 nm 내지 6 nm 범위에 있을 수 있지만, 더 작은 두께 및 더 큰 두께도 채용될 수 있다. 도 9f에 도시된 바와 같이, 제1 세장형 루프-형상 전도성 재료 부분들(12')은 라인 세그먼트들(12A) 및 c-형상(예컨대, 만곡된) 단부 세그먼트들(12B)을 포함한다. 제2 세장형 루프-형상 전도성 재료 부분들(18')은 라인 세그먼트들(18A) 및 c-형상(예컨대, 만곡된) 단부 세그먼트들(18B)을 포함한다.
상부 제1-레벨 유전체 충전 재료 층이 상부 제1-레벨 연속 유전체 라이너 상에 퇴적될 수 있다. 상부 제1-레벨 유전체 충전 재료 층은 도핑되지 않은 실리케이트 유리(예컨대, 규소 산화물), 도핑된 실리케이트 유리, 또는 스핀-온 유리(SOG)와 같은 평탄화 가능한 유전체 재료를 포함한다. 상부 제1-레벨 유전체 충전 재료 층은 컨포멀 퇴적 방법에 의해 또는 자가-평탄화 퇴적 방법(예컨대, 스핀 코팅)에 의해 퇴적될 수 있다. 일 실시예에서, 상부 제1-레벨 연속 유전체 라이너는 규소 질화물 및 유전체 금속 산화물로부터 선택되는 재료를 포함할 수 있고/있거나, 본질적으로 그로 구성될 수 있고, 상부 제1-레벨 유전체 충전 재료 층은 도핑된 실리케이트 유리 및 도핑되지 않은 실리케이트 유리로부터 선택되는 재료를 포함할 수 있고/있거나, 본질적으로 그것으로 구성될 수 있다.
상부 제1-레벨 연속 유전체 라이너 및 상부 제1-레벨 유전체 충전 재료 층의 부분들은 평탄화 프로세스에 의해 제2 세장형 루프-형상 전도성 재료 부분들(18')의 상부 표면들을 포함하는 수평 평면 위로부터 제거될 수 있다. 평탄화 프로세스는 화학적 기계적 평탄화(CMP) 및/또는 리세스 에칭 프로세스를 포함할 수 있다. 상부 제1-레벨 연속 유전체 라이너의 각각의 나머지 부분은 상부 제1-레벨 유전체 라이너(156)를 구성하고, 상부 제1-레벨 유전체 충전 재료 층의 각각의 나머지 부분은 상부 제1-레벨 유전체 충전 재료 부분(158)을 구성한다. 상부 제1-레벨 유전체 라이너(156) 및 상부 제1-레벨 유전체 충전 재료 부분(158)의 각각의 연접한 세트는 상부 제1-레벨 유전체 격리 구조체(156, 158)를 구성하며, 이는 직선 길이방향 측벽들을 갖는 유전체 격리 구조체이다. 상부 제1-레벨 유전체 격리 구조체(156, 158)는 상부 제1-레벨 트렌치들(15) 각각에 형성된다. 상부 제1-레벨 유전체 격리 구조체들(156, 158)은 제2 수평 방향(hd2)을 따라 측방향으로 연장되고, 제1 수평 방향(hd1)을 따라 서로 측방향으로 이격된다. 상부 제1-레벨 유전체 격리 구조체들(156, 158)의 상부 표면들은 제2 세장형 루프-형상 전도성 재료 부분들(18')의 상부 표면과 동일 평면 상에 있을 수 있다.
기판(8)의 상부 표면을 포함하는 수평 평면 위의 모든 구조체들의 세트는 제1 메모리 필라 구조체들(16, 14, 17)의 제1 2차원 어레이를 포함하는 제1-레벨 구조체를 구성한다. 하부 제1-레벨 유전체 격리 구조체들(152, 154) 및 상부 제1-레벨 유전체 격리 구조체들(156, 158)의 조합은 제1 메모리 필라 구조체들(16, 14, 17)의 제1 2차원 어레이 주위에 있는 제1 유전체 매트릭스(152, 154, 156, 158)를 구성한다. 제2 세장형 루프-형상 전도성 재료 부분들(18')은 제1 유전체 매트릭스(152, 154, 156, 158)의 상부 영역 내에 형성된다.
도 10a 내지 도 10d를 참조하면, 전기 전도성 재료 층이 제2 세장형 루프-형상 전도성 재료 부분들(18')의 상부 표면들 상에 형성된다. 전기 전도성 재료 층은 블랭킷 재료 층으로서 퇴적될 수 있고, 본 명세서에서 제2 상부 블랭킷 전기 전도성 층(22L)으로 지칭된다. 제2 상부 블랭킷 전기 전도성 층(22L)은 적어도 하나의 금속성 재료 층일 수 있는 적어도 하나의 전도성 재료 층을 포함한다. 예를 들어, 제2 상부 블랭킷 전기 전도성 층(22L)은, 저부로부터 상부 방향으로, 제2 금속 층(222L)(예컨대, 텅스텐 층) 및 제2 전극 버퍼 층(224L)(예컨대, 텅스텐 질화물 층, 티타늄 질화물 층, 탄소 층, 또는 이들의 조합)을 포함하는 층 스택을 포함할 수 있다. 제2 금속 층(222L)의 두께는 20 nm 내지 100 nm, 예컨대 30 nm 내지 70 nm의 범위일 수 있지만, 더 작은 두께 및 더 큰 두께도 채용될 수 있다. 제2 전극 버퍼 층(224L)의 두께는 1 nm 내지 10 nm, 예컨대 1.5 nm 내지 5 nm의 범위일 수 있지만, 더 작은 두께 및 더 큰 두께도 채용될 수 있다.
도 11a 내지 도 11c는 본 개시내용의 일 실시예에 따른, 동시적인 워드 라인 및 비트 라인 루프 절단 프로세스 동안의 제1 모트 트렌치 및 제1 유전체 모트 트렌치 충전 구조체(206)의 형성 동안의 예시적인 구조체의 절결 부분의 순차적 사시도들이다. 일 실시예에서, 제1 세장형 루프-형상 전도성 재료 부분들(12')은 제1 워드 라인들을 형성하기 위한 전구체 구조체들을 포함하고, 제2 세장형 루프-형상 전도성 재료 부분 부분들(18')은 제1 비트 라인들을 형성하기 위한 전구체 구조체들을 포함한다.
도 11a 및 도 12a 내지 도 12c를 참조하면, 패턴화된 에칭 마스크 층(207)이, 제1 메모리 필라 구조체들(16, 14, 17)의 제1 2차원 어레이의 전체를 덮는 영역 내에서 제2 상부 블랭킷 전기 전도성 층(22L) 위에 형성된다. 제1 세장형 루프-형상 전도성 재료 부분들(12')의 c-형상 단부 세그먼트들 및 제2 세장형 루프-형상 전도성 재료 부분 부분들(18')의 c-형상 단부 세그먼트들은 패턴화된 에칭 마스크 층(207)에 의해 덮이지 않는다. 일 실시예에서, 패턴화된 에칭 마스크 층(207)은 직사각형 수평 단면 형상을 갖는 리소그래피적으로 패턴화된 포토레지스트 층을 포함한다. 기판(8)은 예를 들어, 반도체 기판(8A)(예컨대, 규소 웨이퍼), 다양한 주변 장치(예컨대, 드라이버 회로) 반도체 디바이스들, 예컨대 전계 효과 트랜지스터들을 포함하는 디바이스 층(8B), 및 금속 상호접속 구조체들을 매립하는 유전체 재료 층들을 포함하는 상호접속 유전체 층(8C)을 포함할 수 있는 재료 층들의 스택을 포함할 수 있다.
도 11b 및 도 12d를 참조하면, 이방성 에칭 프로세스가 수행되어, 패턴화된 에칭 마스크 층(207)에 의해 마스킹되지 않은, 그리고 기판(8)의 상부 표면을 포함하는 수평 평면 위에 위치되는 재료 부분들을 통해 에칭한다. 이어서, 패턴화된 에칭 마스크 층(207)은 애싱 또는 다른 적합한 방법에 의해 제거된다. 이방성 에칭 프로세스는 패턴화된 에칭 마스크 층(207)에 의해 마스킹되지 않은 제2 상부 블랭킷 전기 전도성 층(22L)의 부분들, 제2 세장형 루프-형상 전도성 재료 부분들(18'), 및 제1 세장형 루프-형상 전도성 재료 부분들(12')을 제거한다. 제2 세장형 루프-형상 전도성 재료 부분들(18')의 c-형상 단부 세그먼트들(예컨대, 접속 세그먼트들)(18B) 및 제1 세장형 루프-형상 전도성 재료 부분들(12')의 c-형상 단부 세그먼트들(12B) 각각은 이방성 에칭 프로세스에 의해 제거될 수 있다. 각각의 제1 세장형 루프-형상 전도성 재료 부분(12')의 나머지 부분들(예컨대, 라인 세그먼트들(12A))은 제1 수평 방향(hd1)을 따라 연장되는 제1 전도성 라인들의 쌍(12)을 포함한다. 각각의 제2 세장형 루프-형상 전도성 재료 부분(18')의 나머지 부분들(예컨대, 라인 세그먼트들(18A))은 제2 수평 방향(hd2)을 따라 연장되는 제2 하부 전도성 라인들의 쌍(18)을 포함한다. 제2 상부 블랭킷 전기 전도성 층(22L)의 나머지 부분은 제1 수평 방향(hd1)을 따라 연장되는 제1 에지들의 쌍을 갖고 제2 수평 방향(hd2)을 따라 연장되는 제2 에지들의 쌍을 갖는 전도성 플레이트(22P)를 포함한다.
일 실시예에서, 제1 메모리 필라 구조체들(16, 14, 17)의 제1 2차원 어레이를 적어도 부분적으로 측방향으로 둘러싸는 공극(void)이 이방성 에칭 프로세스에 의해 형성될 수 있다. 일 실시예에서, 공극은 제1 메모리 필라 구조체들(16, 14, 17)의 제1 2차원 어레이를 완전히 측방향으로 둘러싸는 연속적인 공극이다. 다른 실시예에서, 공극은 제1 메모리 필라 구조체들(16, 14, 17)의 제1 2차원 어레이를 부분적으로 측방향으로 둘러싸는 불연속적인 공극이다. 공극은 본 명세서에서 제1 모트 트렌치(205)로 지칭된다. 일반적으로, 제1 모트 트렌치(205)는 제1 메모리 필라 구조체들(16, 14, 17)의 제1 2차원 어레이를 적어도 부분적으로 측방향으로 둘러싼다. 일 실시예에서, 제1 모트 트렌치(205)는 제1 메모리 필라 구조체들(16, 14, 17)의 제1 2차원 어레이를 완전히 측방향으로 둘러싼다. 다른 실시예에서, 제1 모트 트렌치(205)는 제1 메모리 필라 구조체들(16, 14, 17)의 제1 2차원 어레이를 부분적으로 측방향으로 둘러싼다. 제1 모트 트렌치(205)는 제2 상부 블랭킷 전기 전도성 층(22L)의 주변 영역, 및 제1 및 제2 세장형 루프-형상 전도성 재료 부분들(12', 18')의 부분들을 제거하는 이방성 에칭 프로세스를 수행함으로써 형성될 수 있다. 일 실시예에서, 이방성 에칭 프로세스는 제2 c-형상 단부 세그먼트들(18B) 각각, 및 각자의 부분들(18', 12')의 제1 c-형상 단부 세그먼트들(12B) 각각을 제거한다. 다른 실시예에서, 이방성 에칭 프로세스는 제2 c-형상 단부 세그먼트들(18B) 및/또는 제1 c-형상 단부 세그먼트들(12B)을 제거하는 대신에 또는 그에 더하여 제1 라인 세그먼트들(12A)의 부분들 및/또는 제2 라인 세그먼트들(18B)의 부분들을 제거한다.
일 실시예에서, 제1 전도성 라인들(12)은 제1 워드 라인 레벨(WL0)에서 제공되는 제1 워드 라인들로서 기능할 수 있고, 제2 하부 전도성 라인들(18)은 제1 하부 비트 라인 레벨(BL0)에서 제공되는 제1 비트 라인들의 하부 부분들로서 기능할 수 있고, 전도성 플레이트(22P)는 후속적으로 제2 하부 전도성 라인들(18)과 동일한 패턴으로 패턴화되어, 제1 상위 비트 라인 레벨(BL1)에 제공된 제1 비트 라인들의 상부 부분들을 제공할 수 있다. 제1 모트 트렌치(205)의 깊이(TD)는 제1 모트 트렌치(205 TD)가 기판(8)으로 또는 그 내로 연장하도록 선택될 수 있다. 따라서, 도 11b에 도시된 루프 절단 프로세스는 동일한 패턴화 및 에칭 단계 동안에 동시에 제1 워드 라인 및 제1 비트 라인의 단부 부분들을 절단한다. 이는 패턴화 및 에칭 단계들의 수를 감소시켜 프로세스 비용을 감소시키면서, 가능한 패턴 붕괴 및 단락 회로 발생을 감소시킨다.
도 11c 및 도 13a 내지 도 13e를 참조하면, 유전체 재료가 제1 모트 트렌치(205) 내에 퇴적된다. 유전체 재료의 잉여 부분은 전기 전도성 재료 층의 나머지 부분(즉, 전도성 플레이트(22P))의 상부 표면을 포함하는 수평 평면 위로부터 제거될 수 있다. 제1 모트 트렌치(205)를 충전하는 유전체 재료의 나머지 부분은 제1 유전체 모트 구조체(206)를 구성한다. 그 전도성 플레이트(22P) 아래에 놓이는 제1 세장형 루프-형상 전도성 재료 부분들(12')(즉, 제1 전도성 라인들(12))의 제1 라인 세그먼트들 각각 및 제2 세장형 루프-형상 전도성 재료 부분들(18')(즉, 제2 하부 전도성 라인들(18))의 제2 라인 세그먼트들 각각은 제1 유전체 모트 구조체(206)의 측벽들의 각자의 쌍과 접촉한다. 제1 유전체 모트 구조체(206)의 상부 표면은 전도성 플레이트(22P)의 상부 표면과 동일 평면 상에 있을 수 있다.
도 14a 내지 도 14e를 참조하면, 제2 상변화 메모리 재료 층, 제2 선택기 층, 및 선택적인 제2 배리어 층이 도 1a 및 도 1b의 프로세싱 단계들의 서브세트를 반복함으로써 형성될 수 있다. 제2 상변화 메모리 재료 층은 제1 상변화 메모리 층(16L)과 동일한 층 스택을 포함할 수 있다. 제2 선택기 층은 제1 선택기 층(14L)과 동일한 층 스택을 포함할 수 있다. 선택적인 제2 배리어 층은 선택적인 제1 배리어 층(17L)과 동일한 조성 및 동일한 두께를 가질 수 있다.
도 2a 및 도 2b, 도 3a 및 도 3b, 도 4a 및 도 4b, 도 5a 내지 도 5e, 및 도 6a 내지 도 6c의 프로세싱 단계들은 재료 층들의 패턴의 변경을 가지고 반복될 수 있다. 예를 들어, 패턴의 90도 회전을 가지고 도 2a 및 도 2b의 프로세싱 단계들을 수행함으로써, 제2 방향을 따라 연장되는 제3 템플릿 라인 구조체들(도시되지 않음)이 제2 선택기 층 및 선택적인 제2 배리어 층 위에 형성될 수 있다. 제3 템플릿 라인 구조체들의 패턴은 전술된 제2 템플릿 라인 구조체들의 패턴과 동일할 수 있다. 후속적으로, 도 2a, 도 2b, 도 3a, 및 도 3b의 프로세싱 단계들을 수행함으로써 제3 에칭 마스크 스페이서들(도시되지 않음)이 제3 템플릿 라인 구조체들 주위에 형성될 수 있다. 제3 에칭 마스크 스페이서들은 라인 및 스페이스 패턴을 가질 수 있고, 제2 하부 전도성 라인들(18)과 동일한 형상을 갖고 그와 중첩되는 영역을 갖는 길이방향 라인 세그먼트들을 포함할 수 있다. 각각의 제3 에칭 마스크 스페이서는 제3 템플릿 라인 구조체들 중 각자의 하나를 측방향으로 둘러싼다. 일 실시예에서, 제2 수평 방향(hd2)을 따라 연장되는 제3 에칭 마스크 스페이서들의 길이방향 부분들은 전체에 걸쳐 동일한 중심간 거리를 가지며, 이는 제3 템플릿 라인 구조체들의 피치의 절반과 동일할 수 있다. 따라서, 피치 더블링이 제3 템플릿 라인 구조체들의 피치에 대한 제3 에칭 마스크 스페이서들의 길이방향 부분들에 대해 달성될 수 있다. 제3 템플릿 라인 구조체들은 후속적으로 제3 에칭 마스크 스페이서들에 대해 선택적으로 제거될 수 있다.
제3 에칭 마스크 스페이서들의 패턴은 선택적인 제2 배리어 층, 제2 선택기 층, 제2 상변화 메모리 재료 층, 전도성 플레이트(22P)(이는 제2 상부 블랭킷 전기 전도성 층(22L)의 나머지 부분임) 및 제1 유전체 모트 구조체(206)의 상부 부분을 통해 이방성 에칭 프로세스와 같은 패턴 전사 프로세스에 의해 전사될 수 있다. 제2 수평 방향(hd2)을 따라 측방향으로 연장되는 제3 적층된 세장형 루프-형상 구조체들이 형성된다. 각각의 제3 적층된 세장형 루프-형상 구조체는, 저부로부터 상부 방향으로, 복합 세장형 루프-형상 구조체, 제2 상변화 메모리 층의 패턴화된 부분인 제2 세장형 루프-형상 상변화 메모리 재료 부분, 제2 선택기 층의 패턴화된 부분인 제2 세장형 루프-형상 선택기 재료 부분, 제2 배리어 층의 패턴화된 부분인 제2 세장형 루프-형상 배리어 재료 부분을 포함할 수 있다 제3 적층된 세장형 루프-형상 구조체들은 본 명세서에서 하부 제2-레벨 트렌치들로 지칭되는, 제2 수평 방향을 따라 측방향으로 연장되는 라인 트렌치들에 의해 측방향으로 이격된다.
복합 세장형 루프-형상 구조체는 제3 전도성 라인 구조체들의 쌍, 및 제1 유전체 모트 구조체(206)의 패턴화된 부분들을 포함하는 유전체 단부 세그먼트들일 수 있는 c-형상 단부 세그먼트들의 쌍을 포함한다. 제3 전도성 라인 구조체들은 본 명세서에서 제2 상부 전도성 라인들(22)로 지칭되는 전도성 플레이트(22P)의 패턴화된 부분들이다. 각각의 제2 상부 전도성 라인(22)은 제2 하부 전도성 라인(18)으로서 구현되는 각자의 제2 라인 세그먼트 상에 직접 형성되는 제3 라인 세그먼트이다. 제2 상부 전도성 라인들(22)(즉, 제3 라인 세그먼트들)은 제1 수평 방향(hd1)을 따라 균일한 제2 피치를 갖는 1차원 주기적 어레이로서 배열된다. 각각의 제2 상부 전도성 라인(22)은 금속 부분(222) 및 전극 버퍼 부분(224)의 수직 스택을 포함한다. 각각의 금속 부분(222)은 제2 금속 층(222L)의 패턴화된 부분이고, 각각의 전극 버퍼 부분(222)은 제2 전극 버퍼 층(224L)의 패턴화된 부분이다. 각각의 제2 상부 전도성 라인(22)(즉, 제3 라인 세그먼트)은 제2 하부 전도성 라인(18)(즉, 제2 라인 세그먼트) 중 각자의 하나의 상부 표면 상에 직접 형성될 수 있다. 각각의 제2 상부 전도성 라인들(22)(즉, 제3 라인 세그먼트들)은 제2 하부 전도성 라인들(18)(즉, 제2 라인 세그먼트들)과 동일한 패턴 및 그와 동일한 제1 수평 방향(hd1)을 따른 주기성을 가질 수 있다. 제2 하부 전도성 라인(18) 및 제2 상부 전도성 라인(22)의 각각의 수직 스택은 제2 전도성 라인(18, 22)을 구성하며, 이는 레벨들(BL0, BL1)에 위치된 제1 비트 라인일 수 있다.
제3 에칭 마스크 스페이서들에 의해 마스킹되지 않은 제1 유전체 모트 구조체(206)의 부분들은 제2 상부 전도성 라인들(22)의 상부 표면들을 포함하는 수평 평면 아래로 수직으로 리세스된다. 제1 유전체 모트 구조체(206)의 리세스되지 않은 부분들은 c-형상 유전체 단부 세그먼트들을 형성한다. 각각의 c-형상 유전체 단부 세그먼트는 2개의 제2 상부 전도성 라인들(22)의 측벽들과 접촉하고, 제1 유전체 모트 구조체(206)의 수직 돌출 부분이다. 제2 수평 방향(hd2)을 따라 측방향으로 연장되는 제3 적층된 세장형 루프-형상 구조체들은 하부 제2-레벨 트렌치들에 의해 서로 측방향으로 이격된다.
후속적으로, 도 6a 내지 도 6c의 프로세싱 단계들이 수행되어 하부 제2-레벨 트렌치들 내에 하부 제2-레벨 유전체 격리 구조체(252, 254)를 형성할 수 있으며, 이는 하부 제1-레벨 유전체 격리 구조체(152, 154)와 동일한 재료 스택을 포함할 수 있다. 각각의 제2-레벨 유전체 격리 구조체(252, 254)는 하부 제2-레벨 유전체 라이너(252) 및 하부 제2-레벨 유전체 충전 재료 부분(254)의 조합을 포함할 수 있다.
도 7a 내지 도 7c의 프로세싱 단계들은 패턴의 90도 회전을 가지고 수행되어 제3 하부 블랭킷 전기 전도성 층 및 제4 에칭 마스크 스페이서들을 형성할 수 있다. 제3 하부 블랭킷 전기 전도성 층은 제2 하부 블랭킷 전기 전도성 층(18L)과 동일한 재료 조성 및 그와 동일한 두께를 가질 수 있다. 제4 에칭 마스크 스페이서들은 제1 에칭 마스크 스페이서들(197)과 동일한 패턴을 가질 수 있고, 도 2a 및 도 2b, 도 3a 및 도 3b, 및 도 4a 및 도 4b의 프로세싱 단계들과 동일한 프로세싱 단계들을 수행함으로써 수행될 수 있다.
도 8a 내지 도 8c의 프로세싱 단계들이 후속적으로 수행되어 상부 제2-레벨 트렌치들을 형성할 수 있다. 상부 제2-레벨 트렌치들은 제2 하부 블랭킷 전기 전도성 층, 제2 세장형 루프-형상 배리어 재료 부분들, 제2 세장형 루프-형상 선택기 재료 부분들, 제2 세장형 루프-형상 상변화 메모리 재료 부분들, 및 하부 제2-레벨 유전체 격리 구조체들(252, 254)을 통해 형성될 수 있다. 제2 하부 블랭킷 전기 전도성 층, 제2 세장형 루프-형상 배리어 재료 부분들, 제2 세장형 루프-형상 선택기 재료 부분들, 제2 세장형 루프-형상 상변화 메모리 재료 부분들, 및 하부 제2-레벨 유전체 격리 구조체들(252, 254)의 재료들은 이방성 에칭 프로세스에 의해 제2 상부 전도성 라인들(22)의 상부 부분들의 재료에 대해 선택적으로 에칭될 수 있다. 제2 하부 블랭킷 전기 전도성 층, 제2 세장형 루프-형상 배리어 재료 부분들, 제2 세장형 루프-형상 선택기 재료 부분들, 제2 세장형 루프-형상 상변화 메모리 재료 부분들, 및 하부 제2-레벨 유전체 격리 구조체들(252, 254)의 상부 영역들의 재료들이 제거된 체적들이 상부 제2-레벨 트렌치들을 구성한다. 상부 제2-레벨 트렌치들은 제1 수평 방향(hd1)을 따라 측방향으로 연장된다.
제2 하부 블랭킷 전기 전도성 층은 본 명세서에서 제3 세장형 루프-형상 전도성 재료 부분들(28')(이들은 예를 들어, 워드 라인들의 부분들일 수 있음)로 지칭되는 세장형 루프-형상 전도성 재료 부분들의 1차원 어레이로 분할된다. 제2 세장형 루프-형상 배리어 재료 부분, 제2 세장형 루프-형상 상변화 메모리 재료 부분들, 및 제2 세장형 루프-형상 선택기 재료 부분들의 각각의 수직 스택은 제1 수평 방향(hd1)을 따라 측방향으로 이격된 제2 메모리 필라 구조체들(26, 24, 27)의 2개의 행들로 분할된다. 제2 세장형 루프-형상 배리어 재료 부분들, 제2 세장형 루프-형상 상변화 메모리 재료 부분들, 및 제2 세장형 루프-형상 선택기 재료 부분들의 조합은 주기적인 2차원 어레이일 수 있는 제2 메모리 필라 구조체들(26, 24, 27)의 2차원 어레이로 분할된다. 제2 메모리 필라 구조체들(26, 24, 27)의 2차원 어레이는 직사각형의 주기적인 2차원 어레이를 형성할 수 있다.
각각의 제2 메모리 필라 구조체(26, 24, 27)는, 저부로부터 상부 방향으로, 세장형 루프-형상 상변화 메모리 재료 부분의 패턴화된 부분인 제2 상변화 메모리 필라 구조체(26), 제2 세장형 루프-형상 선택기 재료 부분의 패턴화된 부분인 제2 선택기 필라(24), 및 제2 배리어 부분의 패턴화된 부분인 선택적인 제2 배리어 플레이트(27)를 포함한다.
각각의 제2 상변화 메모리 필라 구조체(26)는 상변화 메모리 요소, 즉 그 안의 재료의 상에 따라 저항을 변화시키는 구조체이다. 일 실시예에서, 각각의 제2 상변화 메모리 필라 구조체(26)는 선택적인 제2 하부 스페이서 부분의 패턴화된 부분인 선택적인 제2 하부 스페이서 플레이트(262), 제2 상변화 메모리 재료 부분의 패턴화된 부분인 제2 상변화 메모리 재료 필라(264), 및 제2 상부 스페이서 부분의 패턴화된 부분인 선택적인 제2 상부 스페이서 플레이트(266)의 수직 스택을 포함할 수 있다. 일 실시예에서, 제2 상변화 메모리 재료 필라들(264)의 각각의 측벽은 수직이거나 실질적으로 수직일 수 있다.
각각의 제2 선택기 필라(24)는 선택기 요소, 즉, 요소가 제2 전압 바이어스 조건들 하에서 도체로서 기능하고 제2 전압 바이어스 조건 하에서 절연체로서 기능하는 비-선형 전압-전류 특성들을 제공하는 요소이다. 일 실시예에서, 각각의 제2 선택기 필라(24)는 제2 오보닉 임계 스위치 재료 부분의 패턴화된 부분인 제2 오보닉 임계 스위치 재료 부분(24)을 포함할 수 있다.
각각의 하부 제2-레벨 유전체 격리 구조체(252, 254)는 이방성 에칭 프로세스 후에 측방향으로 파형인 높이를 갖는다. 각각의 하부 제2-레벨 유전체 격리 구조체(252, 254)는 복수의 상부 제2-레벨 트렌치들 아래에서 연속적으로 연장될 수 있다. 제2 배리어 플레이트들(27)은 배리어 요소들이며, 2차원 주기적 어레이로 배열될 수 있다.
도 9a 내지 도 9e의 프로세싱 단계들이 수행되어 상부 제2-레벨 유전체 격리 구조체들(256, 258)을 형성할 수 있다. 각각의 상부 제2-레벨 유전체 격리 구조체(256, 258)는 상부 제1-레벨 유전체 격리 구조체(156, 158)와 동일한 재료 스택을 가질 수 있다. 각각의 상부 제2-레벨 유전체 격리 구조체(256, 258)는 상부 제2-레벨 유전체 라이너(256) 및 상부 제2-레벨 유전체 충전 재료 부분(258)을 포함할 수 있다. 상부 제2-레벨 유전체 라이너(256) 및 상부 제2-레벨 유전체 충전 재료 부분(258)의 각각의 연접한 세트는 상부 제2-레벨 유전체 격리 구조체(256, 258)를 구성하며, 이는 직선 길이방향 측벽들을 갖는 유전체 격리 구조체이다. 상부 제2-레벨 유전체 격리 구조체(256, 258)는 상부 제2-레벨 트렌치들 각각에 형성된다. 상부 제2-레벨 유전체 격리 구조체들(256, 258)은 제1 수평 방향(hd1)을 따라 측방향으로 연장되고, 제2 수평 방향(hd2)을 따라 서로 측방향으로 이격된다. 상부 제2-레벨 유전체 격리 구조체들(256, 258)의 상부 표면들은 제2 세장형 루프-형상 전도성 재료 부분들(28')의 상부 표면과 동일 평면 상에 있을 수 있다.
도 15a 내지 도 15c를 참조하면, 도 1a 및 도 1b, 도 2a 및 도 2b, 도 3a 및 도 3b, 도 4a 및 도 4b, 도 5a 내지 도 5e, 도 6a 내지 도 6c, 도 7a 내지 도 7c, 도 8a 내지 도 8c, 및 도 9a 내지 도 9e의 프로세싱 단계들은 동일한 패턴으로 수행되어 제3 메모리 필라 구조체들(36, 34, 37)의 제3 2차원 어레이를 포함하는 제3 레벨 구조체를 형성할 수 있다. 제3 레벨 구조체는, 제4 세장형 루프-형상 전도성 재료 부분(32')(이는 제1 세장형 루프-형상 전도성 재료 부분(12')과 동일한 패턴 및 동일한 재료 조성을 가질 수 있음), 제3 상변화 메모리 필라 구조체들(36)(이는 제1 상변화 메모리 필라 구조체들(16)과 동일한 패턴 및 동일한 재료 조성을 가질 수 있음), 제3 선택기 필라들(34)(이는 제1 선택기 필라들(14)과 동일한 패턴 및 동일한 재료 조성을 가질 수 있음), 선택적인 제3 배리어 플레이트들(37)(이는 제1 배리어 플레이트(17)와 동일한 패턴 및 동일한 재료 조성을 가질 수 있음), 하부 제3-레벨 유전체 격리 구조체들(352, 354)(이는 하부 제1-레벨 유전체 격리 구조체들(152, 154)과 동일한 패턴 및 동일한 재료 조성을 가질 수 있음), 상부 제3-레벨 유전체 격리 구조체들(156, 158)(이는 상부 제1-레벨 유전체 격리 구조체들(156, 158)과 동일한 패턴 및 동일한 재료 조성을 가질 수 있음), 및 제5 세장형 루프-형상 전도성 재료 부분들(38')(이는 제2 세장형 루프-형상 전도성 재료 부분들(18')과 동일한 패턴 및 동일한 재료 조성을 가질 수 있음)을 포함할 수 있다. 각각의 제4 세장형 루프-형상 전도성 재료 부분(32')은 제3 금속 부분(222) 및 제3 전극 버퍼 부분(324)의 수직 스택을 포함할 수 있다. 각각의 제3 상변화 메모리 필라 구조체(36)는 선택적인 제3 하부 스페이서 플레이트(362), 제3 상변화 메모리 재료 필라(364), 및 제3 선택적 상부 스페이서 플레이트(366)의 수직 스택을 포함할 수 있다.
도 16a를 참조하면, 전기 전도성 재료 층이 제5 세장형 루프-형상 전도성 재료 부분들(38')의 상부에 형성된다. 전기 전도성 재료 층은 블랭킷 재료 층으로서 퇴적될 수 있고, 본 명세서에서 제4 상부 블랭킷 전기 전도성 층(42L)으로 지칭된다. 제4 상부 블랭킷 전기 전도성 층(42L)은 적어도 하나의 금속성 재료 층일 수 있는 적어도 하나의 전도성 재료 층을 포함한다. 예를 들어, 제4 상부 블랭킷 전기 전도성 층(42L)은, 저부로부터 상부 방향으로, 제4 금속 층(예컨대, 텅스텐 층) 및 제4 전극 버퍼 층(예컨대, 텅스텐 질화물 층, 티타늄 질화물 층, 탄소 층, 탄소 층, 또는 이들의 조합)을 포함하는 층 스택을 포함할 수 있다. 제4 금속 층의 두께는 20 nm 내지 100 nm, 예컨대 30 nm 내지 70 nm의 범위일 수 있지만, 더 작은 두께 및 더 큰 두께도 채용될 수 있다.
패턴화된 에칭 마스크 층(407)이, 제3 메모리 필라 구조체들(36, 34, 37)의 제3 2차원 어레이의 전체를 덮는 영역 내에서 제4 상부 블랭킷 전기 전도성 층(42L) 위에 형성된다. 제3 세장형 루프-형상 전도성 재료 부분들(28')의 c-형상 단부 세그먼트들, 제4 세장형 루프-형상 전도성 재료 부분들(32')의 c-형상 단부 세그먼트들 및 제5 세장형 루프-형상 전도성 재료 부분들(38')의 c-형상 단부 세그먼트들은 패턴화된 에칭 마스크 층(407)에 의해 덮이지 않는다. 일 실시예에서, 패턴화된 에칭 마스크 층(407)은 직사각형 수평 단면 형상을 갖는 리소그래피적으로 패턴화된 포토레지스트 층을 포함한다.
도 16b를 참조하면, 이방성 에칭 프로세스가 수행되어, 패턴화된 에칭 마스크 층(407)에 의해 마스킹되지 않은, 그리고 제3 세장형 루프-형상 전도성 재료 부분들(28')의 저부 표면들을 포함하는 수평 평면 위에 있는 재료 부분들을 통해 에칭한다. 이방성 에칭 프로세스는 패턴화된 에칭 마스크 층(407)에 의해 마스킹되지 않은 제4 상부 블랭킷 전기 전도성 층(42L)의 부분들, 제5 세장형 루프-형상 전도성 재료 부분들(38'), 제4 세장형 루프-형상 전도성 재료 부분들(32'), 및 제3 세장형 루프-형상 전도성 재료 부분들(28')을 제거한다. 제5, 제4 및 제3 세장형 루프-형상 전도성 재료 부분들(38', 32', 28')의 c-형상 단부 세그먼트들(예컨대, 접속 세그먼트들) 각각은 이방성 에칭 프로세스에 의해 제거될 수 있다.
일 실시예에서, 제3 메모리 필라 구조체들(36, 34, 37)의 제3 2차원 어레이를 적어도 부분적으로 측방향으로 둘러싸는 공극이 이방성 에칭 프로세스에 의해 형성될 수 있다. 일 실시예에서, 공극은 제3 메모리 필라 구조체들(36, 34, 37)의 제3 2차원 어레이를 완전히 측방향으로 둘러싸는 연속적인 공극이다. 다른 실시예에서, 공극은 제3 메모리 필라 구조체들(36, 34, 37)의 제3 2차원 어레이를 부분적으로 측방향으로 둘러싸는 불연속적인 공극이다. 공극은 본 명세서에서 제2 모트 트렌치(405)로 지칭된다. 제2 모트 트렌치(405)의 저부 영역(405B)은 레벨들(WL3 및 WL4)에 위치된 제2 워드 라인들일 수 있는 제3 전도성 라인들(28, 32)의 저부 표면들을 포함하는 수평 평면 아래에 형성될 수 있다. 일반적으로, 제2 모트 트렌치(405)는 제3 메모리 필라 구조체들(36, 34, 37)의 제3 2차원 어레이를 적어도 부분적으로 측방향으로 둘러싼다. 일 실시예에서, 제2 모트 트렌치(405)는 제3 메모리 필라 구조체들(36, 34, 37)의 제3 2차원 어레이를 완전히 측방향으로 둘러싼다. 다른 실시예에서, 제2 모트 트렌치(405)는 제3 메모리 필라 구조체들(36, 34, 37)의 제3 2차원 어레이를 부분적으로 측방향으로 둘러싼다.
제2 모트 트렌치(405)는 제4 상부 블랭킷 전기 전도성 층(42L)의 주변 영역, 및 제3, 제4 및 제5 세장형 루프-형상 전도성 재료 부분들의 부분들(28', 32', 38')을 제거하는 이방성 에칭 프로세스를 수행함으로써 형성될 수 있다. 일 실시예에서, 이방성 에칭 프로세스는 제5 세장형 루프-형상 전도성 재료 부분들(38')의 제5 c-형상 단부 세그먼트들 각각, 제4 세장형 루프-형상 전도성 재료 부분들(32')의 제4 c-형상 단부 세그먼트들 각각, 및 제3 세장형 루프-형상 전도성 재료 부분들(28')의 제3 c-형상 단부 세그먼트들 각각을 제거한다. 다른 실시예에서, 이방성 에칭 프로세스는 c-형상 단부 세그먼트들을 제거하는 대신에 또는 그에 더하여 라인 세그먼트들의 부분들을 제거한다.
각각의 제5 세장형 루프-형상 전도성 재료 부분(38')의 나머지 부분들은 제2 수평 방향(hd2)을 따라 연장되는 제4 하부 전도성 라인들(38)의 쌍을 포함한다. 각각의 제4 세장형 루프-형상 전도성 재료 부분(32')의 나머지 부분들은 제1 수평 방향(hd1)을 따라 연장되는 제3 상부 전도성 라인들(32)의 쌍을 포함한다. 각각의 제3 세장형 루프-형상 전도성 재료 부분(28')의 나머지 부분들은 제1 수평 방향(hd1)을 따라 연장되는 제3 하부 전도성 라인들(28)의 쌍을 포함한다. 제4 상부 블랭킷 전기 전도성 층(42L)의 나머지 부분은 제1 수평 방향(hd1)을 따라 연장되는 제1 에지들의 쌍을 갖고 제2 수평 방향(hd2)을 따라 연장되는 제2 에지들의 쌍을 갖는 전도성 플레이트(42P)를 포함한다.
각각의 제3 상부 전도성 라인(32)은 제3 하부 전도성 라인(28) 중 각자의 하나의 상부 표면 상에 직접 형성될 수 있다. 각각의 제3 상부 전도성 라인들(32)은 제3 하부 전도성 라인들(28)과 동일한 패턴 및 그와 동일한 제1 수평 방향(hd1)을 따른 주기성을 가질 수 있다. 제3 하부 전도성 라인(28) 및 제3 상부 전도성 라인(32)의 각각의 수직 스택은 제2 워드 라인일 수 있는 제3 전도성 라인(28, 32)을 구성한다.
도 16c를 참조하면, 유전체 재료가 제2 모트 트렌치(405) 내에 퇴적된다. 유전체 재료의 잉여 부분은 전기 전도성 재료 층의 나머지 부분(즉, 전도성 플레이트(42P))의 상부 표면을 포함하는 수평 평면 위로부터 제거될 수 있다. 제2 모트 트렌치(405)를 충전하는 유전체 재료의 나머지 부분은 제2 유전체 모트 구조체(406)를 구성한다. 그 전도성 플레이트(42P) 아래에 놓이는 제3 전도성 라인들(28, 32) 각각 및 제4 하부 전도성 라인들(38) 각각은 제2 유전체 모트 구조체(406)의 측벽들의 각자의 쌍과 접촉한다. 제2 유전체 모트 구조체(406)의 상부 표면은 전도성 플레이트(42P)의 상부 표면과 동일 평면 상에 있을 수 있다.
도 17a를 참조하면, 추가 메모리 필라 구조체들의 각자의 추가적인 2차원 어레이를 포함하는 적어도 하나의 추가 레벨이 형성될 수 있다. 예시적인 예에서, 제4 메모리 필라 구조체들(46, 44, 47)의 제4 2차원 어레이, 제4 상부 전도성 라인들(42), 제6 세장형 루프-형상 전도성 재료 부분들(48'), 하부 제4 레벨 유전체 격리 구조체들(452, 454), 및 상부 제4 레벨 유전체 격리 구조체들(456, 458)을 포함하는 제4 레벨 구조체는 제2 레벨 구조체를 형성하기 위한 프로세싱 단계들을 반복함으로써 형성될 수 있다. 제4 전도성 라인들(38, 42)은 레벨들(BL5, BL6)에 위치된 제2 비트 라인들을 포함할 수 있다. 구체적으로, 제4 메모리 필라 구조체들(46, 44, 47)의 제4 2차원 어레이, 제4 상부 전도성 라인들(42), 제6 세장형 루프-형상 전도성 재료 부분들(48'), 하부 제4 레벨 유전체 격리 구조체들(452, 454), 및 상부 제4 레벨 유전체 격리 구조체들(456, 458)은 제3 메모리 필라 구조체들(26, 24, 27)의 제2 2차원 어레이, 제2 상부 전도성 라인들(22), 제3 세장형 루프-형상 전도성 재료 부분들(28'), 하부 제2-레벨 유전체 격리 구조체들(252, 254), 및 상부 제2-레벨 유전체 격리 구조체들(256, 258)을 형성하기 위한 프로세싱 단계들을 반복함으로써 형성될 수 있다.
제6 세장형 루프-형상 전도성 재료 부분들(48')을 패턴화함으로써 형성될 전도성 라인들이, 형성될 3차원 메모리 어레이를 위한 최상위 레벨 전도성 라인들을 포함하는 경우에, 패턴화된 에칭 마스크 층(507)이, 제4 메모리 필라 구조체들(46, 44, 47)의 제4 2차원 어레이의 전체를 덮는 영역 내에서 제6 세장형 루프-형상 전도성 재료 부분들(48') 위에 형성될 수 있다. 제6 세장형 루프-형상 전도성 재료 부분들(48')의 c-형상 단부 세그먼트들은 패턴화된 에칭 마스크 층(507)에 의해 덮이지 않는다. 일 실시예에서, 패턴화된 에칭 마스크 층(507)은 직사각형 수평 단면 형상을 갖는 리소그래피적으로 패턴화된 포토레지스트 층을 포함한다.
도 17b를 참조하면, 이방성 에칭 프로세스가 수행되어, 패턴화된 에칭 마스크 층(507)에 의해 마스킹되지 않은, 그리고 절단될 필요가 있는 세장형 루프-형상 전도성 재료 부분들, 예컨대, 제6 세장형 루프-형상 전도성 재료 부분들(48')의 저부 표면들을 포함하는 수평 평면 위에 있는 재료 부분들을 통해 에칭한다. 이방성 에칭 프로세스는 패턴화된 에칭 마스크 층(507)에 의해 마스킹되지 않은 제6 세장형 루프-형상 전도성 재료 부분들(48')의 부분들을 제거한다. 제6 세장형 루프-형상 전도성 재료 부분들(48')의 c-형상 단부 세그먼트들(예컨대, 접속 세그먼트들) 각각은 이방성 에칭 프로세스에 의해 제거될 수 있다.
일 실시예에서, 적어도 하나의 트렌치(505)는 이방성 에칭 프로세스에 의해 형성될 수 있다. 각각의 트렌치(505)는 제6 세장형 루프-형상 전도성 재료 부분들(48')의 저부 표면들을 포함하는 수평 평면 아래로 수직으로 연장될 수 있다. 제6 세장형 루프-형상 전도성 재료 부분들(48')은 단부 부분들에서 절두되어, 레벨들(WL7 및 WL8)에 위치된 제3 워드 라인들일 수 있는 제5 전도성 라인들(48)을 제공할 수 있다.
도 17c를 참조하면, 각각의 트렌치(505)는 유전체 재료로 충전되어 내부에 유전체 트렌치 충전 재료 부분(506)을 형성할 수 있다. 각각의 유전체 트렌치 충전 재료 부분(506)은 규소 산화물과 같은 유전체 재료를 포함할 수 있다. 일 실시예에서, 적어도 하나의 유전체 트렌치 충전 재료 부분(506)은 유전체 모트 트렌치 충전 구조체로서 형성될 수 있다. 전술된 프로세싱 단계들은 임의의 적합한 횟수로 반복되어 추가적인 디바이스 레벨들을 형성할 수 있다.
도 18을 참조하면, 어레이 구성에서 메모리 필라 구조체들(180)을 포함하는 상변화 메모리 디바이스(500)에 대한 개략도가 도시된다. 메모리 필라 구조체들(180)은 제1 메모리 필라 구조체들(16, 14, 17), 제2 메모리 필라 구조체들(26, 24, 27), 제3 메모리 필라 구조체들(36, 34, 37), 제4 메모리 필라 구조체들(46, 44, 47), 또는 추가적인 프로세싱 단계들을 수행함으로써 전술된 제4 메모리 필라 구조체들(46, 44, 47) 위에 형성될 수 있는 임의의 추가적인 메모리 필라 구조체들 중 임의의 것일 수 있다. 본 명세서에 사용되는 바와 같이, 상변화 메모리 디바이스는 높은(즉, 더 높은) 저항성 비정질 상태 및 낮은(즉, 더 낮은) 저항성 결정(예컨대, 다결정) 상태의 조합과 같은 적어도 2개의 저항성 상태들을 제공하는 상변화 재료를 채용하는 임의의 메모리 디바이스를 지칭한다. 상변화 메모리 디바이스는 랜덤 액세스 메모리 디바이스로서 구성될 수 있다. 본 명세서에 사용되는 바와 같이, "랜덤 액세스 메모리 디바이스"는 선택된 메모리 셀의 콘텐츠들을 판독하기 위한 명령 시에 랜덤 액세스, 즉 임의의 선택된 메모리 셀에 대한 액세스를 허용하는 메모리 셀들을 포함하는 메모리 디바이스를 지칭한다.
본 개시내용의 일 실시예의 상변화 메모리 디바이스(500)는 각자의 워드 라인들(30) 및 비트 라인들(90)의 교차점에 위치된 메모리 필라 구조체들(180)의 어레이를 포함하는 메모리 어레이 영역(550)을 포함한다. 상변화 메모리 디바이스(500)는 또한 워드 라인들(30)에 접속된 로우 디코더(row decoder)(560), 비트 라인들(90)에 접속된 프로그래밍 및 감지 회로부(570)(예컨대, 감지 증폭기 및 다른 비트 라인 제어 회로부), 비트 라인들(90)에 접속된 컬럼 디코더(column decoder)(580) 및 감지 회로부에 접속된 데이터 버퍼(590)를 포함할 수 있다. 메모리 필라 구조체들(180)의 다수의 인스턴스들이 상변화 메모리 디바이스(500)에서 어레이 구성으로 제공된다.
일 실시예에서, 홀수 전도성 라인들(예컨대, 제1 전도성 라인들(12), 제3 전도성 라인들(28, 32), 및 제5 전도성 라인들(48))은 워드 라인들(30)을 포함할 수 있고, 짝수 전도성 라인들(예컨대, 제2 전도성 라인들(18, 22) 및 제4 전도성 라인들(38, 42))은 비트 라인들(90)을 포함할 수 있다. 다른 실시예에서, 홀수 전도성 라인들(예컨대, 제1 전도성 라인들(12), 제3 전도성 라인들(28, 32), 및 제5 전도성 라인들(48))은 비트 라인들(90)을 포함할 수 있고, 짝수 전도성 라인들(예를 들어, 제2 전도성 라인들(18, 22) 및 제4 전도성 라인들(38, 42))은 워드 라인들(30)을 포함할 수 있다.
일반적으로, 각각의 레벨에 위치된 메모리 필라 구조체들의 2차원 어레이 내의 각각의 메모리 필라 구조체는 각자의 워드 라인(30) 및 각자의 비트 라인(90)의 조합에 의해 개별적으로 액세스되도록 구성될 수 있다. 디바이스 구조체는, 비트 라인들(90)이 제1 세장형 루프-형상 전도성 재료 부분들의 절두에 의해 형성되는 제1 라인 세그먼트들을 포함하고, 워드 라인들(30)이 제2 세장형 루프-형상 전도성 재료 부분들의 절두에 의해 형성되는 제2 라인 세그먼트들을 포함하고 제1 라인 세그먼트들 위에 놓이는 제1 구성, 및 워드 라인들(30)이 제1 세장형 루프-형상 전도성 재료 부분들의 절두에 의해 형성되는 제1 라인 세그먼트들을 포함하고, 비트 라인들(90)은 제2 세장형 루프-형상 전도성 재료 부분들의 절두에 의해 형성되는 제2 라인 세그먼트들을 포함하고 제1 라인 세그먼트들 위에 놓이는 제2 구성으로부터 선택되는 구성을 가질 수 있다. 메모리 필라 구조체들의 2차원 어레이들은 전술된 바와 같이 수직으로 적층되어 메모리 필라 구조체들의 3차원 어레이를 제공할 수 있다.
본 개시내용의 다양한 실시예들은 다수의 레벨들에 위치된 세장형 루프-형상 전도성 재료 부분들의 c-형상 단부 세그먼트들을 제거하는 한편, 각각의 모트 트렌치의 최대 깊이를 전기 전도성 재료 층의 단일 레벨의 높이와 두께의 합으로 제어함으로써, 모트 트렌치를 형성하는 이방성 에칭 프로세스에 대한 에칭 거리를 제한한다. 따라서, 본 개시내용의 실시예들의 루프 절단 프로세스는 동일한 패턴화 및 에칭 단계 동안에 동시에 인접한 수직으로 분리된 디바이스 레벨들에서 워드 라인들 및 비트 라인들의 단부 부분들을 절단한다. 이는 루프 절단 에칭 마스크 층(예컨대, 층(197) 등) 아래에 놓이는 층들의 스택을 에칭하기 전 또는 후에 각각의 디바이스 레벨에서(예컨대, 워드 라인들 및 비트 라인들의 각각의 레벨 상에서) 개별 루프 절단 프로세스를 수행하는 것과 비교하여, 패턴화 및 에칭 단계들의 수를 감소시켜 프로세스 비용을 감소시킨다. 또한, 워드 라인들 및 비트 라인들의 패턴화 동안 루프 절단 프로세스를 수행하지 않음으로써(예컨대, 스택 에칭 동안 에칭 마스크 층의 단부 세그먼트들 또는 전체 루프-형상 스택의 단부 세그먼트들을 제거하지 않음으로써), 단락 회로 생성 및/또는 패턴 붕괴(예컨대, 에칭된 스택의 붕괴)가 감소된다.
유전체 모트 트렌치 충전 구조체들의 수직으로 이웃하는 쌍들(예컨대, 제1 유전체 모트 트렌치 충전 구조체(206) 및 제2 유전체 모트 트렌치 충전 구조체(406)의 쌍)은 적어도 그들 사이에 위치된 메모리 필라 구조체들의 2차원 어레이의 높이에 의해 서로 수직으로 이격될 수 있고, 그들 사이에 위치된 메모리 필라 구조체들의 2차원 어레이의 높이 및 라인 세그먼트들의 세트(예컨대, 제2 상부 전도성 라인(22))의 두께의 합만큼 서로 수직으로 이격될 수 있다. 따라서, 본 개시내용의 실시예들의 방법들은 공지된 에칭 프로세스들을 채용하여 모트 트렌치들을 형성하면서 다수의 레벨들에 위치된 세장형 루프-형상 전도성 재료 부분들의 c-형상 단부 세그먼트들을 위한 다중-레벨 루프 절단을 제공한다.
전술한 내용이 특정 바람직한 실시예들을 언급하지만, 본 개시내용이 그렇게 제한되지 않는다는 것이 이해될 것이다. 다양한 수정들이 개시된 실시예들에 대해 이루어질 수 있고 그러한 수정들은 본 개시내용의 범주 내에 있도록 의도된다는 것이 당업자에게 떠오를 것이다. 특정 구조체 및/또는 구성을 채용하는 실시예가 본 개시내용에 예시되어 있는 경우, 본 개시내용은, 그러한 치환이 명백히 금지되거나 달리 당업자에게 불가능하다고 알려져 있지 않다면, 기능적으로 등가인 임의의 다른 호환가능한 구조체들 및/또는 구성들로 실시될 수 있음이 이해된다. 본 명세서에 인용된 모든 간행물, 특허 출원 및 특허는 전체적으로 본 명세서에 참고로 포함된다.

Claims (21)

  1. 디바이스 구조체를 형성하는 방법으로서,
    제1 세장형 루프-형상 전도성 재료 부분들을 기판 위에 형성하는 단계 - 상기 제1 세장형 루프-형상 전도성 재료 부분들 각각은 제1 라인 세그먼트들의 각자의 쌍 및 상기 제1 라인 세그먼트들의 각자의 쌍의 단부들에 인접하는 제1 단부 세그먼트들의 각자의 쌍을 포함함 -;
    상기 제1 세장형 루프-형상 전도성 재료 부분들 위에 메모리 필라(pillar) 구조체들의 2차원 어레이를 형성하는 단계;
    상기 메모리 필라 구조체들의 2차원 어레이 위에 제2 세장형 루프-형상 전도성 재료 부분들을 형성하는 단계 - 상기 제2 세장형 루프-형상 전도성 재료 부분들 각각은 제2 라인 세그먼트들의 각자의 쌍 및 상기 제2 라인 세그먼트들의 각자의 쌍의 단부들에 인접하는 제2 단부 세그먼트들의 각자의 쌍을 포함함 -;
    상기 제2 세장형 루프-형상 전도성 재료 부분들의 상부 표면들 위에 전기 전도성 재료 층을 형성하는 단계; 및
    상기 전기 전도성 재료 층의 주변 영역, 상기 제2 세장형 루프-형상 전도성 재료 부분들의 부분들 및 상기 제1 세장형 루프-형상 전도성 재료 부분들의 부분들을 순차적으로 제거하는 이방성 에칭 프로세스를 수행함으로써 상기 메모리 필라 구조체들의 2차원 어레이를 적어도 부분적으로 측방향으로 둘러싸는 모트(moat) 트렌치를 형성하는 단계를 포함하는, 방법.
  2. 제1항에 있어서,
    상기 메모리 필라 구조체들의 2차원 어레이를 덮는 영역 내에서 상기 전기 전도성 재료 층 위에 패턴화된 에칭 마스크 층을 형성하는 단계를 더 포함하며,
    상기 이방성 에칭 프로세스에 의해 제거되는 상기 전기 전도성 재료 층의 주변 영역, 상기 제2 세장형 루프-형상 전도성 재료 부분들의 부분들, 및 상기 제1 세장형 루프-형상 전도성 재료 부분들의 부분들은 상기 패턴화된 에칭 마스크 층에 의해 마스킹되지 않은 영역들 내에 위치되는, 방법.
  3. 제2항에 있어서,
    상기 패턴화된 에칭 마스크 층은 직사각형 수평 단면 형상을 갖는 리소그래피적으로 패턴화된 포토레지스트 층을 포함하고;
    상기 이방성 에칭 프로세스는 상기 제2 단부 세그먼트들 각각 및 상기 제1 단부 세그먼트들 각각을 제거하는, 방법.
  4. 제1항에 있어서,
    상기 제1 라인 세그먼트들 각각은 제1 수평 방향을 따라 측방향으로 연장되고;
    제2 라인 세그먼트들 각각은 제2 수평 방향을 따라 측방향으로 연장되는, 방법.
  5. 삭제
  6. 제4항에 있어서,
    상기 이방성 에칭 프로세스 후의 상기 제1 세장형 루프-형상 전도성 재료 부분들의 나머지 부분들은, 상기 제1 수평 방향을 따라 연장되고 상기 제2 수평 방향을 따라 균일한 제1 피치를 갖는 제1 전도성 라인 구조체들을 포함하고;
    상기 이방성 에칭 프로세스 후의 상기 제2 세장형 루프-형상 전도성 재료 부분들의 나머지 부분들은 상기 제2 수평 방향을 따라 연장되고 상기 제1 수평 방향을 따라 균일한 제2 피치를 갖는 제2 전도성 라인 구조체들을 포함하는, 방법.
  7. 제6항에 있어서,
    상기 제1 세장형 루프-형상 전도성 재료 부분들은 상기 제2 수평 방향을 따라 상기 균일한 제1 피치의 2배인 주기성을 갖는 주기적 1차원 어레이로서 형성되고;
    상기 제2 세장형 루프-형상 전도성 재료 부분들은 상기 제1 수평 방향을 따라 상기 균일한 제2 피치의 2배인 주기성을 갖는 주기적 1차원 어레이로서 형성되는, 방법.
  8. 제4항에 있어서,
    상기 기판 위에 제1 블랭킷 전기 전도성 층을 형성하는 단계;
    상기 제1 블랭킷 전기 전도성 층 위에 상기 제1 수평 방향을 따라 연장되는 제1 템플릿 라인 구조체들을 형성하는 단계;
    상기 제1 템플릿 라인 구조체들 각각 주위에 제1 에칭 마스크 스페이서 구조체들을 형성하는 단계;
    상기 제1 에칭 마스크 스페이서 구조체들 및 상기 제1 블랭킷 전기 전도성 층에 선택적으로 상기 제1 템플릿 라인 구조체들을 제거하는 단계; 및
    상기 제1 에칭 마스크 스페이서 구조체들의 패턴들을 상기 제1 블랭킷 전기 전도성 층을 통해 전사하는 단계를 더 포함하며, 상기 제1 블랭킷 전기 전도성 층의 나머지 패턴화된 부분들은 상기 제1 세장형 루프-형상 전도성 재료 부분들을 구성하는, 방법.
  9. 제8항에 있어서, 상기 템플릿 라인 구조체들은,
    템플릿 재료 층을 상기 제1 블랭킷 전기 전도성 층 위에 적용하고 리소그래피적으로 패턴화하는 단계; 및
    상기 템플릿 재료 층의 나머지 리소그래피적으로 패턴화된 부분들을 이방성으로 리세스시켜 상기 템플릿 라인 구조체들을 제공하는 단계에 의해 형성되는, 방법.
  10. 제8항에 있어서,
    상기 제1 세장형 루프-형상 전도성 재료 부분들 사이에 하부 제1-레벨 유전체 격리 구조체들을 형성하는 단계;
    상기 제1 세장형 루프-형상 전도성 재료 부분들 사이에서 상기 하부 제1-레벨 유전체 격리 구조체들 위에 제2 하부 블랭킷 전기 전도성 층을 형성하는 단계;
    상기 제2 하부 블랭킷 전기 전도성 층 위에 상기 제2 수평 방향을 따라 연장되는 제2 템플릿 라인 구조체들을 형성하는 단계;
    상기 제2 템플릿 라인 구조체들 각각 주위에 제2 에칭 마스크 스페이서 구조체들을 형성하는 단계;
    상기 제2 에칭 마스크 스페이서 구조체들 및 상기 제2 하부 블랭킷 전기 전도성 층에 대해 선택적으로 상기 제2 템플릿 라인 구조체들을 제거하는 단계; 및
    상기 제2 에칭 마스크 스페이서 구조체들의 패턴들을 상기 제2 하부 블랭킷 전기 전도성 층을 통해 전사하는 단계를 더 포함하며, 상기 제2 하부 블랭킷 전기 전도성 층의 나머지 패턴화된 부분들은 상기 제2 세장형 루프-형상 전도성 재료 부분들을 구성하는, 방법.
  11. 제2항에 있어서, 추가적인 이방성 에칭 프로세스를 수행함으로써, 상기 제2 라인 세그먼트들 중 각자의 하나의 상부 표면과 접촉하는 제3 라인 세그먼트들 내로의 상기 이방성 에칭 프로세스 후에 남아있는 상기 전기 전도성 재료 층의 나머지 부분을 패턴화하는 단계를 더 포함하며, 상기 제3 라인 세그먼트들은 제1 수평 방향을 따라 균일한 제2 피치를 갖는 1차원 주기적 어레이로서 배열되는, 방법.
  12. 제11항에 있어서,
    상기 이방성 에칭 프로세스 후에 상기 전기 전도성 재료 층의 상기 나머지 부분 위에 그리고 상기 메모리 필라 구조체들의 2차원 어레이 위에 제2 수평 방향을 따라 연장되는 템플릿 라인 구조체들을 형성하는 단계;
    상기 템플릿 라인 구조체들 각각 주위에 에칭 마스크 스페이서 구조체들을 형성하는 단계;
    상기 에칭 마스크 스페이서 구조체들 및 상기 전기 전도성 재료 층에 대해 선택적으로 상기 템플릿 라인 구조체들을 제거하는 단계; 및
    패턴 전사 프로세스를 채용하여 상기 전기 전도성 재료 층의 상기 나머지 부분을 통해 상기 에칭 마스크 스페이서 구조체들에 패턴들을 전사하는 단계를 더 포함하며, 상기 전기 전도성 재료 층의 나머지 패턴화된 부분들은 제3 라인 세그먼트들을 구성하는, 방법.
  13. 제12항에 있어서,
    상기 제3 라인 세그먼트들 각각은 상기 제2 라인 세그먼트들 중 각자의 하나의 상부 표면과 접촉하고;
    상기 제3 라인 세그먼트들은 상기 제1 수평 방향을 따라 상기 제2 라인 세그먼트들과 동일한 주기성을 갖는, 방법.
  14. 제3항에 있어서, 유전체 재료를 모트 트렌치에 퇴적시키고 상기 이방성 에칭 프로세스 후의 상기 전기 전도성 재료 층의 나머지 부분의 상부 표면을 포함하는 수평 평면 위로부터 상기 유전체 재료의 잉여 부분을 제거함으로써 유전체 모트 구조체를 형성하는 단계를 더 포함하는, 방법.
  15. 제14항에 있어서,
    상기 모트 트렌치는 상기 메모리 필라 구조체들의 2차원 어레이를 완전히 측방향으로 둘러싸고;
    상기 제1 라인 세그먼트들 각각 및 상기 제2 라인 세그먼트들 각각은 상기 유전체 모트 구조체의 측벽들의 각자의 쌍과 접촉하는, 방법.
  16. 제1항에 있어서, 상기 메모리 필라 구조체들의 2차원 어레이 내의 각각의 메모리 필라 구조체는,
    각자의 비트를 나타내는 적어도 2개의 상이한 상태들을 제공하도록 구성된 메모리 재료를 포함하는 메모리 요소; 및
    선택기 요소를 포함하는, 방법.
  17. 제16항에 있어서,
    상기 메모리 재료는 상변화 메모리 재료를 포함하고;
    상기 선택기 요소는 오보닉(ovonic) 임계 전압 재료를 포함하는, 방법.
  18. 제17항에 있어서, 상기 메모리 필라 구조체들의 2차원 어레이 주위에 제1 유전체 매트릭스를 형성하는 단계를 더 포함하며, 상기 제2 세장형 루프-형상 전도성 재료 부분들은 상기 제1 유전체 매트릭스의 상부 영역 내에 형성되는, 방법.
  19. 제1항에 있어서,
    아래에 놓이는(underlying) 세장형 루프-형상 전도성 재료 부분들을 상기 기판 위에 형성하는 단계 - 상기 아래에 놓이는 세장형 루프-형상 전도성 재료 부분들 각각은 아래에 놓이는 라인 세그먼트들의 각자의 쌍 및 상기 아래에 놓이는 라인 세그먼트들의 각자의 쌍의 단부들에 인접하는 아래에 놓이는 단부 세그먼트들의 각자의 쌍을 포함하고, 상기 제1 세장형 루프-형상 전도성 재료 부분들 각각은 상기 아래에 놓이는 세장형 루프-형상 전도성 재료 부분들 중 각자의 하나 위에 형성됨 -;
    상기 이방성 에칭 프로세스를 채용하여 상기 아래에 놓이는 단부 세그먼트들을 제거하는 단계를 더 포함하는, 방법.
  20. 제1항에 있어서,
    상기 메모리 필라 구조체들의 2차원 어레이 내의 각각의 메모리 필라 구조체는 각자의 워드 라인 및 각자의 비트 라인의 조합에 의해 개별적으로 액세스되도록 구성되고;
    상기 디바이스 구조체는,
    상기 비트 라인들이 상기 제1 라인 세그먼트들을 포함하고 상기 워드 라인들이 상기 제2 라인 세그먼트들을 포함하는 제1 구성; 또는
    상기 워드 라인들이 상기 제1 라인 세그먼트들을 포함하고 상기 비트 라인들이 상기 제2 라인 세그먼트들을 포함하는 제2 구성으로부터 선택된 구성을 갖는, 방법.
  21. 제1항에 있어서,
    상기 제2 세장형 루프-형상 전도성 재료 부분들의 측벽들 사이 상에 유전체 격리 구조체들을 형성하는 단계
    를 더 포함하고,
    상기 유전체 격리 구조체들은 상기 제2 세장형 루프-형상 전도성 재료 부분들의 상부 표면들을 포함하는 수평 평면 내에 상부 표면들을 갖고,
    상기 전기 전도성 재료 층은 상기 유전체 격리 구조체들의 상부 표면들 상에 형성되고, 상기 전기 전도성 재료 층의 저부 표면은 제2 세장형 루프-형상 전도성 재료 부분들의 각각의 상부 표면 전체와 접촉하고,
    상기 이방성 에칭 프로세스를 수행한 후, 상기 전기 전도성 재료 층의 나머지 부분은 상기 제2 세장형 루프-형상 전도성 재료 부분들의 나머지 부분들의 상부 표면들과 접촉하는 단일한 전도성 플레이트를 포함하고,
    상기 이방성 에칭 프로세스를 수행한 후, 상기 단일한 전도성 플레이트는 상기 유전체 격리 구조체들의 나머지 부분들의 상부 표면들과 접촉하는, 방법.
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