JP5892964B2 - 半導体記憶装置及びその製造方法 - Google Patents
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Description
ここに記載された実施形態は、半導体記憶装置及びその製造方法に関する。
近年、半導体記憶装置として、電気的に書き換え可能なＲｅＲＡＭ、ＰＲＡＭ等の抵抗変化型メモリが注目されている。抵抗変化型メモリのメモリセルは抵抗値を変化可能に構成され、その抵抗値の変化によりデータを記憶する。このような抵抗変化型メモリは、ワード線とビット線の間に設けられる。
しかしながら、上記ＲｅＲＡＭの製造工程において、ラインアンドスペースのパターンに座屈現象が生じ、ワード線又はビット線がショートしてしまう場合がある。
しかしながら、上記ＲｅＲＡＭの製造工程において、ラインアンドスペースのパターンに座屈現象が生じ、ワード線又はビット線がショートしてしまう場合がある。
本明細書に記載された実施形態は、高い歩留まりで製造可能な半導体記憶装置及びその製造方法を提供する。
一実施形態に係る半導体記憶装置は、第１導電層と、第１導電層上に設けられた可変抵抗層と、可変抵抗層の上面に接する電極層と、電極層の上面に接する第１ライナ層と、第１ライナ層の上面に接するストッパ層と、ストッパ層上に設けられた第２導電層とを備える。第１ライナ層は、ストッパ層と比較して、その下層の配向性の影響をキャンセルする特性が高い材料により構成され、ストッパ層には、常温において収縮する方向に内部応力が働く。
以下、図面を参照して、半導体記憶装置の実施形態について説明する。
［第１の実施の形態］
［構成］
［全体構成］
先ず、図１を参照して、第１の実施の形態に係る半導体記憶装置の回路構成について説明する。第１の実施の形態に係る半導体記憶装置は、図１に示すように、メモリセルアレイ１０、ワード線選択回路２０ａ、ワード線駆動回路２０ｂ、ビット線選択回路３０ａ、及びビット線駆動回路３０ｂを有する。
［構成］
［全体構成］
先ず、図１を参照して、第１の実施の形態に係る半導体記憶装置の回路構成について説明する。第１の実施の形態に係る半導体記憶装置は、図１に示すように、メモリセルアレイ１０、ワード線選択回路２０ａ、ワード線駆動回路２０ｂ、ビット線選択回路３０ａ、及びビット線駆動回路３０ｂを有する。
メモリセルアレイ１０は、図１に示すように、互いに交差するワード線ＷＬ及びビット線ＢＬ、並びにワード線ＷＬ及びビット線ＢＬの交差部に配置されたメモリセルＭＣを有する。ワード線ＷＬは、Ｙ方向に所定ピッチをもって配列され、Ｘ方向に延びる。ビット線ＢＬは、Ｘ方向に所定ピッチをもって配列され、Ｙ方向に延びる。すなわち、メモリセルＭＣは、Ｘ方向及びＹ方向にて形成される面上にマトリクス状に配置される。
メモリセルＭＣは、図１に示すように、ダイオードＤＩ、及び可変抵抗素子Ｒを有する。ダイオードＤＩのアノードはワード線ＷＬに接続され、そのカソードは可変抵抗素子Ｒの一端に接続される。可変抵抗素子Ｒは電気的に書き換え可能であり、抵抗値に基づいてデータを不揮発に記憶する。可変抵抗素子Ｒの他端はビット線ＢＬに接続される。
ワード線選択回路２０ａは、図１に示すように、複数の選択トランジスタＴｒａを有する。選択トランジスタＴｒａの一端はワード線ＷＬの一端に接続され、その他端はワード線駆動回路２０ｂに接続される。選択トランジスタＴｒａのゲートには信号Ｓａが供給される。すなわち、ワード線選択回路２０ａは信号Ｓａを制御することにより、ワード線ＷＬを選択的にワード線駆動回路２０ｂに接続する。
ワード線駆動回路２０ｂは、図１に示すように、メモリセルＭＣのデータ消去、メモリセルＭＣへのデータ書き込み、及びメモリセルＭＣからのデータ読み出しに必要な電圧をワード線ＷＬへと印加する。
ビット線選択回路３０ａは、図１に示すように、複数の選択トランジスタＴｒｂを有する。選択トランジスタＴｒｂの一端はビット線ＢＬの一端に接続され、その他端はビット線駆動回路３０ｂに接続される。選択トランジスタＴｒｂのゲートには信号Ｓｂが供給される。すなわち、ビット線選択回路３０ａは信号Ｓｂを制御することにより、ビット線ＢＬを選択的にビット線駆動回路３０ｂに接続する。
ビット線駆動回路３０ｂは、図１に示すように、メモリセルＭＣのデータ消去、メモリセルＭＣへのデータ書き込み、及びメモリセルＭＣからのデータ読み出しに必要な電圧をビット線ＢＬへと印加する。また、ビット線駆動回路３０ｂはビット線ＢＬから読み出したデータを外部に出力する。
［メモリセルアレイ］
次に、図２を参照して、第１の実施の形態に係るメモリセルアレイ１０の積層構造について説明する。メモリセルアレイ１０は、図２に示すように、基板４０の上層に形成される。メモリセルアレイ１０は、下層から上層へと、第１導電層５０、メモリ層６０、第２導電層７０、メモリ層６０、及び第１導電層５０を有する。すなわち、１本の第２導電層７０は上下に位置する２つのメモリ層６０により共有される。第１導電層５０はワード線ＷＬとして機能する。メモリ層６０はメモリセルＭＣとして機能する。第２導電層７０はビット線ＢＬとして機能する。
次に、図２を参照して、第１の実施の形態に係るメモリセルアレイ１０の積層構造について説明する。メモリセルアレイ１０は、図２に示すように、基板４０の上層に形成される。メモリセルアレイ１０は、下層から上層へと、第１導電層５０、メモリ層６０、第２導電層７０、メモリ層６０、及び第１導電層５０を有する。すなわち、１本の第２導電層７０は上下に位置する２つのメモリ層６０により共有される。第１導電層５０はワード線ＷＬとして機能する。メモリ層６０はメモリセルＭＣとして機能する。第２導電層７０はビット線ＢＬとして機能する。
第１導電層５０は、図２に示すように、Ｙ方向に所定ピッチをもってＸ方向に延びるストライプ状に形成される。第１導電層５０は、熱に強く且つ抵抗値の低い材料が望ましく、例えば、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、及びこれらの窒化物、もしくはこれらの積層構造等にて構成される。
メモリ層６０は、図２に示すように、第１導電層５０と第２導電層７０の間に設けられ、Ｘ方向及びＹ方向にマトリクス状に配列される。
第２導電層７０は、図２に示すように、Ｘ方向に所定ピッチをもってＹ方向に延びるストライプ状に形成され、メモリ層６０の上面に接する。第２導電層７０は、熱に強く且つ抵抗値の低い材料が望ましく、例えばタングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、及びこれらの窒化物、もしくはこれらの積層構造等にて構成される。
次に、図３を参照して、メモリ層６０の詳細な積層構造について説明する。図３はメモリ層６０を示す断面図である。メモリ層６０は、図３に示すように、バリアメタル層６１、ダイオード層６２、下部電極層６３、可変抵抗層６４、上部電極層６５、ライナ層６６、ストッパ層６７、及び層間絶縁層６８を有する。
バリアメタル層６１は第１導電層５０の上面に接する。バリアメタル層６１はチタンナイトライド（ＴｉＮ）により構成される。
ダイオード層６２はバリアメタル層６１の上面に接する。ダイオード層６２はダイオードＤＩとして機能する。ダイオード層６２はポリシリコンにより構成され、ｐ型半導体層６２ａ、真性半導体層６２ｂ、及びｎ型半導体層６２ｃを有する。なお、第２配線層７０の上層と下層において、ｐ型半導体層６２ａ、真性半導体層６２ｂ、及びｎ型半導体層６２ｃの積層順は逆になる。
下部電極層６３はダイオード層６２の上面に接する。下部電極層６３はチタンナイトライド（ＴｉＮ）により構成される。また、下部電極層６３は、Ｐｔ、Ａｕ、Ａｇ、ＴｉＡｌＮ、ＳｒＲｕＯ、Ｒｕ、ＲｕＮ、ＩＲ、Ｃｏ、Ｔｉ、ＴａＮ、ＬａＮｉＯ、Ａｌ、ＰｔＩｒＯｘ、ＰｔＲｈＯｘ、Ｒｈ、ＴａＡｌＮのいずれかにより構成されてもよい。
可変抵抗層６４は下部電極層６３の上面に接する。可変抵抗層６４は可変抵抗素子Ｒとして機能する。可変抵抗層６４は、印加される電圧、通電される電流、もしくは注入される電荷の少なくともいずれかによって抵抗値を変化させる。例えば、可変抵抗層６４は金属酸化物により構成される。
上部電極層６５は可変抵抗層６４の上面に接する。上部電極層６５は下部電極層６３と同様の材料により構成される。
ライナ層６６は上部電極層６５の上面に接する。ライナ層６６は、ストッパ層６７と比較して、その下層の配向性の影響をその上層の配向性に与えないように構成される。換言すれば、ライナ層６６は、ストッパ層６７と比較して、その下層の配向性の影響をキャンセルする特性が高い材料により構成される。例えば、ライナ層６６は、アモルファスシリコン（amorphous-Ｓｉ）、タングステンシリサイド（ＷＳｉ）又はタングステン（Ｗ）によって構成される。
ストッパ層６７はライナ層６６の上面に接する。化学機械研磨（ＣＭＰ、Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）によるストッパ層６７のエッチングレートは、化学機械研磨による層間絶縁層６８のエッチングレートよりも小さい。ストッパ層６７は、例えば、タングステン（Ｗ）にて構成される。また、ストッパ層６７は後述の通り、上部電極層６５やライナ層６６よりも熱膨張係数が大きくなるように形成される。ライナ層６６は高温下において成膜されるため、常温においては収縮する方向に内部応力が働く。
層間絶縁層６８は、第１配線層５０、メモリ層６０の側面、及び第２配配線層７０に接する。層間絶縁層６８は、例えば、酸化シリコン（ＳｉＯ２）にて構成される。
［製造方法］
［概要］
可変抵抗素子を有するメモリセルアレイを製造する方法として、基板上にメモリセルアレイを構成する材料を順次積層し、ラインアンドスペースのパターンを形成する方法が知られている。ラインアンドスペース状に形成される積層体の各層は高温下において成膜され、また、積層体の各層はそれぞれ異なる材料からなるために異なる熱膨張係数を有し、また、各層の成膜は高温下において行われる。従って、常温下において上記積層体の各層には、収縮する方向や膨張する方向に内部応力が働く。以下、収縮する方向に内部応力が働く状態を“Ｔｅｎｓｉｌｅ”な状態、膨張する方向に内部応力が働く状態を“Ｃｏｍｐｒｅｓｓｉｖｅ”な状態と呼ぶ。
［概要］
可変抵抗素子を有するメモリセルアレイを製造する方法として、基板上にメモリセルアレイを構成する材料を順次積層し、ラインアンドスペースのパターンを形成する方法が知られている。ラインアンドスペース状に形成される積層体の各層は高温下において成膜され、また、積層体の各層はそれぞれ異なる材料からなるために異なる熱膨張係数を有し、また、各層の成膜は高温下において行われる。従って、常温下において上記積層体の各層には、収縮する方向や膨張する方向に内部応力が働く。以下、収縮する方向に内部応力が働く状態を“Ｔｅｎｓｉｌｅ”な状態、膨張する方向に内部応力が働く状態を“Ｃｏｍｐｒｅｓｓｉｖｅ”な状態と呼ぶ。
上記積層体の内部応力の大きさによっては、特に積層体最上層の内部応力の大きさによっては、上記積層体に座屈が生じることがある。即ち、積層体最上層が常温において“Ｃｏｍｐｒｒｅｓｉｖｅ”な状態であり、それ以外の層が“Ｔｅｎｓｉｌｅ”な状態である場合を想定すると、常温において、最上層が相対的に膨張しようとするのにも関わらずそれ以外の層が相対的に収縮しようとするため、結果としてラインアンドスペースのパターンがよれてしまうのである。これは、ラインアンドスペースを構成する積層体間のショートや、最上層の断線の原因となる。
これに対し、積層体最上層が常温において“Ｔｅｎｓｉｌｅ”な状態である場合には、最上層はそれ以外の層の収縮に伴って収縮する為、上記座屈を生じない。但し、最上層の熱膨張係数が大きくなりすぎると、ライン状に形成された最上層が断線する恐れはある。
本実施形態においては、上記積層体の最上層はストッパ層６７である。従って、積層体の座屈を防止する為にはストッパ層６７を常温下において“Ｔｅｎｓｉｌｅ”な状態にすれば、即ち、ストッパ層６７の熱膨張係数を、上部電極層６５等の熱膨張係数よりも大きくすれば良い。しかしながら、ストッパ層６７として用いるタングステンを直接上部電極層６５上に形成すると、上部電極層６５を構成する材料の配向性等の影響により、ストッパ層６７は“Ｃｏｍｐｒｅｓｓｉｖｅ”な状態となってしまう。そこで、本実施形態においては、ストッパ層６７と比較して上部電極層６５の配向性の影響をキャンセルする特性が高い材料から構成されるライナ層６６を上部電極層６５上に設け、ライナ層６６上にストッパ層６７を成膜することによってストッパ層６７の配向性を調整し、更にはストッパ層６７の熱膨張係数を調整する。
また、発明者らの検討により、ライナ層６６やストッパ層６７成膜時のスパッタのバイアス値が低くなるほどライナ層６６やストッパ層６７の常温における収縮方向の内部応力が大きくなることが分かった。図４は、積層体の内部応力（図中、“Ｓｔｒｅｓｓ”）及び積層体の座屈（図中、“Ｄｉｆｆ．Ｂｏｗ”）と、スパッタのバイアスとの関係を示すグラフである。
［各製造工程］
次に、図５〜図１１を参照して、第１の実施の形態に係る半導体記憶装置の製造方法について説明する。先ず、図５に示すように、基板４０上に絶縁層９１を介して第１配線層５０、バリアメタル層６１、ダイオード層６２、下部電極層６３、可変抵抗層６４、上部電極層６５、ライナ層６６、及びストッパ層６７が積層される。
次に、図５〜図１１を参照して、第１の実施の形態に係る半導体記憶装置の製造方法について説明する。先ず、図５に示すように、基板４０上に絶縁層９１を介して第１配線層５０、バリアメタル層６１、ダイオード層６２、下部電極層６３、可変抵抗層６４、上部電極層６５、ライナ層６６、及びストッパ層６７が積層される。
具体的に、第１配線層５０は、タングステン（Ｗ）をスパッタ法により５０ｎｍ成膜することによって形成される。第１配線層５０は、タングステン（Ｗ）と窒化タングステン（ＷＮ）との積層構造であってもよい。バリアメタル層６１は、窒化チタン（ＴｉＮ）をスパッタ法により５ｎｍ成膜することによって形成される。ダイオード層６２は、非結晶シリコンをＬＰＣＶＤ法により８５ｎｍ成膜することによって形成される。ダイオード層６２は、リンをドープしたｐ型半導体層、不純物をドープしていない真性半導体層、及びボロンをドープしたｎ型半導体層を順次積層して形成される。また、ダイオード層６２の表面に形成された自然酸化膜はウェット処理を用いて除去される。下部電極層６３は、チタンナイトライド（ＴｉＮ）をスパッタ法により成膜することによって形成される。可変抵抗層６４は、ＬＰＣＶＤ法またはスパッタ法により形成される。また、上部電極層６５は、スパッタ法又はＣＶＤ法により形成される。
ライナ層６６及びストッパ層６７は、スパッタ法により形成される。ここで、ストッパ層６７の配向性はライナ層６６を形成することによって調整可能であるが、ライナ層６６又はストッパ層６７形成の際のスパッタのバイアスを調整することによって、更にストッパ層６７の配向性を調整することが可能である。スパッタのバイアス値は、ストッパ層６７の常温における内部応力が収縮する方向に働くように調整することが考えられる。この様なバイアス値は、後述するエッチングの後の積層体のアスペクト比等に応じて適宜調整することが考えられる。尚、本実施形態においてはライナ層６６をスパッタ法によって形成しているが、例えばＣＶＤ法によってタングステンを堆積し、これをライナ層６６として用いることも可能である。ライナ層６６をこの様にして形成した場合にも、ストッパ層の配行性を好適に調整可能である。
次に、図６に示すように、ストッパ層６７の上面にハードマスク９２が形成される。ハードマスク９２は、ｄ−ＴＥＯＳをＣＶＤ法により２００ｎｍ成膜し、リソグラフィ法を用いてパターニングすることにより形成される。ハードマスク９２は、メモリセルアレイ１０を形成するメモリ領域ＡＲ１において、Ｙ方向に所定ピッチをもってＸ方向に延びるストライプ状に形成される。一方、ハードマスク９２は、メモリ領域ＡＲ１の周辺に位置する周辺領域ＡＲ２において、その周辺領域ＡＲ２の全体を覆うように形成される。
続いて、図７に示すように、ハードマスク９２を介して第１配線層５０までＲＩＥ法によるエッチングが行なわれる。これにより、第１配線層５０、バリアメタル層６１、ダイオード層６２、下部電極層６３、可変抵抗層６４、上部電極層６５、ライナ層６６、及びストッパ層６７は、Ｙ方向に所定ピッチをもってＸ方向に延びるストライプ状に加工される。
次に、図８に示すように、層間絶縁層６８ａは、ハードマスク９２、ストッパ層６７の上面を覆うように形成される。その後、ハードマスク９２、層間絶縁層６８ａは化学機械研磨（ＣＭＰ）によってストッパ層６７の上面まで平坦化される。
続いて、図９に示すように、最上層のストッパ層６７の上に第２配線層７０、バリアメタル層６１、ダイオード層６２、下部電極層６３、可変抵抗層６４、上部電極層６５、ライナ層６６、及びストッパ層６７が積層される。ここで、ダイオード層６２は、ｎ型半導体層、真性半導体層、及びｐ型半導体層を順次積層して形成される。
尚、上層のストッパ層６７も下層のストッパ層６７と同様に形成することが可能である。この場合において、各層が、上層となるにつれて下層に対して“Ｔｅｎｓｉｌｅ”な状態をとる様に形成することも可能である。この様な方法によれば、積層体の座屈の発生をより確実に低減することが可能であると考えられる。
続いて、図９に示すように、ストッパ層６７の上面にハードマスク９３が形成される。ハードマスク９３は、ｄ−ＴＥＯＳをＣＶＤ法により２００ｎｍ成膜して、リソグラフィ法を用いてパターニングすることによってされる。ハードマスク９３は、メモリ領域ＡＲ１において、Ｘ方向に所定ピッチをもってＹ方向に延びるストライプ状に形成される。一方、ハードマスク９３は、周辺領域ＡＲ２において、その周辺領域ＡＲ２の全体を覆うように形成される。
次に、図１０に示すように、ハードマスク９３を介して第１導電層５０の上面に接するバリアメタル層６１までエッチングが行なわれる。これにより、第２配線層７０の下層において、バリアメタル層６１、ダイオード層６２、下部電極層６３、可変抵抗層６４、上部電極層６５、ライナ層６６、及びストッパ層６７は、Ｙ方向及びＸ方向に所定ピッチをもってマトリクス状に配列するように加工される。また、第２配線層７０は、Ｘ方向に所定ピッチをもってＹ方向に延びるストライプ状に加工される。また、第２配線層７０の上層において、バリアメタル層６１、ダイオード層６２、下部電極層６３、可変抵抗層６４、上部電極層６５、ライナ層６６、及びストッパ層６７は、Ｘ方向に所定ピッチをもってＹ方向に延びるストライプ状に加工される。
次に、図１１に示すように、層間絶縁層６８ｂは、ハードマスク９３、最上層のストッパ層６７の上面を覆うように形成される。その後、ハードマスク９３、層間絶縁層６８ｂは、化学機械研磨（ＣＭＰ）によってストッパ層６７の上面まで平坦化される。そして、この後に図５〜図１１と同様の工程が繰り返し実行される。
［第２の実施の形態］
次に、第２の実施の形態に係る半導体記憶装置について説明する。図１２に示す通り、第２の実施の形態に係る半導体記憶装置は第１の実施の形態に係る半導体記憶装置とほぼ同様に形成されているが、メモリセルアレイ１０最上部のストッパ層６７とワード線ＷＬとの間に更にライナ層６９を有する点において異なる。
次に、第２の実施の形態に係る半導体記憶装置について説明する。図１２に示す通り、第２の実施の形態に係る半導体記憶装置は第１の実施の形態に係る半導体記憶装置とほぼ同様に形成されているが、メモリセルアレイ１０最上部のストッパ層６７とワード線ＷＬとの間に更にライナ層６９を有する点において異なる。
メモリセルアレイ最上部のビット線又はワード線を形成する際のエッチングを行う場合、積層体の最上層は上記ビット線又はワード線となる。従って、メモリセルアレイ最上層のビット線又はワード線を常温下において“Ｔｅｎｓｉｌｅ”な状態にすれば、メモリセルアレイ最上層における座屈を有効に抑制することが可能であると考えられる。
次に、第２の実施の形態に係る半導体記憶装置の製造方法について説明する。第２の実施の形態に係る半導体記憶装置の製造方法は、図１１に示す工程までは第１の実施の形態と同様である。図１１に示す積層構造の上面に、図１３に示す通りライナ層６９及び第１配線層５０が形成され、その上面にハードマスク９４が形成される。ライナ層６９の材料としてはライナ層６６と同じ材料が適用可能であり、ハードマスク９４はハードマスク９２と同様の方法によって形成することが可能である。
ライナ層６９及び第１配線層５０は、スパッタ法により形成される。ここで、第１配線層５０の配向性はライナ層６９を形成することによって調整可能であるが、ライナ層６９又は第１配線層５０形成の際のスパッタのバイアスを調整することによって、更に第１配線層５０の配向性を調整することが可能である。スパッタのバイアス値は、第１配線層５０の常温における内部応力が収縮する方向に働くように調整することが考えられる。この様なバイアス値は、後述するエッチングの後の積層体のアスペクト比等に応じて適宜調整することが考えられる。
次に、図１４に示す通り、ハードマスク９４を介してバリアメタル層６１までＲＩＥ法によるエッチングが行われる。これにより、ライナ層６９及び第１の配線層５０は、Ｙ方向に所定ピッチをもってＸ方向に延びるストライプ状に加工される。また、第１配線層５０の下層において、バリアメタル層６１、ダイオード層６２、下部電極層６３、可変抵抗層６４、上部電極層６５、ライナ層６６、及びストッパ層６７は、Ｙ方向及びＸ方向に所定ピッチをもってマトリクス状に配列するように加工される。その後、層間絶縁層６８ｂが埋め込まれ、第２の実施の形態に係る半導体記憶装置が形成される。
［その他の実施形態］
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０…メモリセルアレイ、 ２０ａ…ワード線選択回路、 ２０ｂ…ワード線駆動回路、 ３０ａ…ビット線選択回路、 ３０ｂ…ビット線駆動回路、 ４０…基板、 ５０…第１導電層、 ６０…メモリ層、 ７０…第２導電層。
Claims (1)
- 第１導電層と、
前記第１導電層上に設けられた可変抵抗層と、
前記可変抵抗層の上面に接する電極層と、
前記電極層の上面に接し、アモルファスシリコン又はタングステンシリサイドからなる第１の層と、
前記第１の層の上面に接し、タングステンからなる第２の層と、
前記第２の層上に設けられ、アモルファスシリコン又はタングステンシリサイドからなる第３の層と、
前記第３の層上に設けられ、タングステンからなる第２導電層と
を備え、
前記第２の層及び前記第２導電層には、常温において収縮する方向に内部応力が働く
ことを特徴とする半導体記憶装置。
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