JP2011103323A - 半導体記憶装置 - Google Patents

Abstract

【課題】相変化メモリの書き換え電流を低減する技術を提供する。
【解決手段】相変化メモリの抵抗素子Ｒは、下部電極１２１、圧電材料層１２２、バリア層１２３、記憶層１２４および上部電極１２５の積層構造で構成されている。メモリセルＭＣの動作時に、圧電材料層１２２の電歪効果を利用して相変化材料（記憶層１２４）に圧縮応力を印加することにより、相変化材料の最高到達温度（相からα相への相変化温度）を下げ、書き換え電流を低減する。
【選択図】図２

Description

本発明は、半導体記憶装置に関し、特に、相変化材料の抵抗変化を利用して情報を記憶する相変化メモリを有する半導体記憶装置に適用して有効な技術に関するものである。

近年、次世代不揮発性半導体記憶装置として、相変化メモリ(Phase-change Random Access Memory；ＰＲＡＭ)が提案されている。この相変化メモリは、不揮発性でありながら、書き込み・読出しの動作がＤＲＡＭ(Dynamic Random Access Memory)と同程度に高速であると予想され、かつセル面積がフラッシュメモリと同程度に縮小可能であることから、次世代不揮発性メモリとして最有力視されている。

相変化メモリは、相変化材料がアモルファス状態と結晶状態で電気抵抗が異なる特性を利用し、メモリ素子として動作させるものである。相変化材料としては、Ｓ（硫黄）、Ｓｅ（セレン）、Ｔｅ（テルル）のうち、少なくとも一つの元素を含むカルコゲナイド(chalcogenide)が使用される。特に、Ｇｅ（ゲルマニウム）、Ｓｂ（アンチモン）、Ｔｅからなる合金（Ｇｅ_２Ｓｂ_２Ｔｅ_５）は、相変化メモリ向けのカルコゲナイドとして最も有望視されている。このＧｅＳｂＴｅ合金は、既に書き換え可能な光ディスクであるＤＶＤ−ＲＡＭの情報記憶部に含まれる相変化材料として幅広く用いられている材料であるが、ＤＶＤ−ＲＡＭでは、アモルファス相と結晶相で反射率が違う特性を利用して情報を読み出している。

次に、上記のようなカルコゲナイドを用いた相変化メモリの動作原理と特徴について説明する。

相変化材料がアモルファス相（α相）のとき、その電気抵抗値は、結晶相（β相）のときに比べて２桁から３桁も高い。相変化メモリは、この抵抗値の違いを読み出し信号として用いるため、センス動作が容易であり、読み出し速度は高速である。さらに詳細に説明すると、相変化材料に低い電圧を印加したときに通過する電流を測定することによって相変化材料の抵抗値を読み取り、情報を識別する。このとき、相変化材料がセット状態（電気抵抗が低いβ相、すなわち結晶状態）であれば、通過電流によって発生したジュール熱で結晶化温度まで昇温したとしても、もともと結晶化していたため、セット状態が保たれる。他方、リセット状態の場合は、情報が破壊される。そこで、結晶化を生じさせないように、読み出し電圧を例えば０．３Ｖ程度の微小な電圧にしなければならない。

書き換え動作は、相変化材料もしくは近接するヒーターに電流を流してジュール熱を発生させることで行う。相変化部をアモルファス相にする場合、相変化材料を融点以上に熱してから急冷するようなパルスを印加する。融点は、例えば６００℃であり、急冷する時間は、例えば３ｎｓｅｃ（ナノ秒）である。他方、相変化部を結晶相にする場合、局所的に相変化部の温度を結晶化温度以上、融点以下の温度に保持する。このときの温度は、例えば４００℃であり、結晶化に要する時間は相変化材料の組成によって異なるが、例えば、５０ｎｓｅｃである。

以後、相変化材料を結晶化させることをセット動作と呼び、アモルファス化させることをリセット動作と呼ぶ。また、相変化材料がアモルファスであり、記憶部の抵抗が高い状態をリセット状態と呼び、相変化材料が結晶であり、記憶部の抵抗が低い状態をセット状態と呼ぶ。さらに、リセット動作を行う際にメモリセルに流す電流をリセット電流と呼ぶ。

相変化メモリについては、特許文献１、非特許文献１〜３などに記載がある。特許文献１には、相変化材料に引張応力を印加する手段を有するメモリセル構造が開示されている。また、非特許文献３には、相変化材料に圧縮応力を印加することにより、室温でも相変化材料が結晶からアモルファスに相変化することが記載されている。

特開２００７−１９４５８６号公報 2003 International Electron Devices Meeting, 2003、Technical Digest. 第２５５頁〜第２５８頁、ダイジェスト・オブ・テクニカル・ペーパーズ 2003 International Electron Devices Meeting, 2003、Technical Digest. 第６９９頁〜第７０２頁、ダイジェスト・オブ・テクニカル・ペーパーズ APPLIED PHYSICS LETTERS ９３巻，第０３１９１８頁

非特許文献１にも記載されているように、相変化メモリの重要な課題は、書き換え電流、特にリセット電流の低減である。書き換え電流が大きいと、電源供給回路の面積が増大するため、大容量のメモリを提供することが困難になる。

また、書き換えに熱を用いるため、隣接メモリセルに記憶したデータが熱拡散によって書き換わるディスターブも大容量の相変化メモリを提供する上での課題であることが非特許文献２に記されている。ディスターブが大きいと、メモリセルの高密度化が図れないため、大容量のメモリを提供することが困難となる。

また、動作時に相変化材料が高温になるため、書き換えの繰り返しによって相変化材料の組成の均一性が低下したり、相変化材料内に空隙が生じ、動作不良を引き起こすことが知られている。

本発明の目的は、相変化メモリの書き換え電流、特にリセット電流を低減することにある。

本発明の他の目的は、相変化メモリのディスターブを低減することにある。

本発明の他の目的は、相変化メモリの信頼性を向上させることにある。

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

本発明の好ましい一態様である半導体記憶装置は、相変化メモリの動作時に記憶層（相変化材料）に圧縮応力を印加することによって、相変化温度を低下させるようにしたものである。

記憶層（相変化材料）に圧縮応力を印加する第一の方法は、記憶層（相変化材料）に隣接もしくは近接して圧電材料層を配置し、メモリセルの動作時に圧電材料に電界を印加して圧電材料を膨張させることで、相変化材料に圧縮応力を印加することである。

記憶層（相変化材料）に圧縮応力を印加する第二の方法は、上記第一の方法に加え、記憶層（相変化材料）に隣接もしくは近接して、相変化材料よりも低い熱膨張率を有する界面層を配置し、メモリセルの動作時に相変化材料の膨張を阻害することである。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下の通りである。

例えばα相がアモルファスの場合、結晶であるβ相は空孔を多く含むため、圧縮応力が高くなると安定性を失い、融点が低下する。

これにより、書き換え動作に必要な電流が低減する。また、隣接メモリセルに記憶したデータが熱拡散によって書き換わるディスターブも低減する。さらに、書き換えの繰り返しによる相変化材料の組成の均一性の低下や、相変化材料内に空隙が生じる不具合が抑制されるので、信頼性も向上する。

本発明の実施の形態１による相変化メモリのメモリアレイを示す要部平面図である。 図１のＡ−Ａ線に沿ったメモリセルの断面図である。 本発明の実施の形態１による相変化メモリの動作を説明する相変化材料のＰ−Ｖ状態図である。 比較例のメモリセル構造を示す断面図である。 本発明の実施の形態１による相変化メモリの製造方法を示す半導体基板の要部断面図である。 図５に続く相変化メモリの製造方法を示す半導体基板の要部断面図である。 図６に続く相変化メモリの製造方法を示す半導体基板の要部断面図である。 図７に続く相変化メモリの製造方法を示す半導体基板の要部断面図である。 図８に続く相変化メモリの製造方法を示す半導体基板の要部断面図である。 図９に続く相変化メモリの製造方法を示す半導体基板の要部断面図である。 本発明の実施の形態１による相変化メモリの別例を示す半導体基板の要部断面図である。 本発明の実施の形態２による相変化メモリの動作を説明する相変化材料のＰ−Ｖ状態図である。 本発明の実施の形態３による相変化メモリのメモリセル構造を示す断面図である。 記憶層の一部に発生する剪断ずれの方向を示す断面図である。 記憶層の温度と圧縮応力との関係のシミュレーション結果を示すグラフである。 記憶層のＸ線回折測定の結果を示すグラフである。 本発明の実施の形態４による相変化メモリのメモリセル構造を示す断面図である。 本発明の実施の形態４による相変化メモリの製造方法を示す半導体基板の要部断面図である。 図１８に続く相変化メモリの製造方法を示す半導体基板の要部断面図である。 図１９に続く相変化メモリの製造方法を示す半導体基板の要部断面図である。 図２０に続く相変化メモリの製造方法を示す半導体基板の要部断面図である。 図２１に続く相変化メモリの製造方法を示す半導体基板の要部断面図である。 図２２に続く相変化メモリの製造方法を示す半導体基板の要部断面図である。 図２３に続く相変化メモリの製造方法を示す半導体基板の要部断面図である。 図２４に続く相変化メモリの製造方法を示す半導体基板の要部断面図である。 図２５に続く相変化メモリの製造方法を示す半導体基板の要部断面図である。 図２６に続く相変化メモリの製造方法を示す半導体基板の要部断面図である。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なときを除き、同一または同様な部分の説明を原則として繰り返さない。また、以下の実施の形態を説明する図面においては、構成を分かり易くするために、平面図であってもハッチングを付す場合がある。

（実施の形態１）
図１は、本発明の実施の形態１による半導体記憶装置（相変化メモリ）のメモリアレイを示す要部平面図、図２は、図１のＡ−Ａ線に沿ったメモリセルの断面図である。

図１に示すように、半導体基板１００のメモリアレイ領域には、Ｘ方向に延在する複数のワード線ＷＬとＹ方向に延在する複数のビット線ＢＬが形成されている。また、これらのワード線ＷＬとビット線ＢＬとの交点には、メモリセルＭＣが配置されている。

図２に示すように、メモリセルＭＣは、１個のダイオード素子Ｄと、このダイオード素子Ｄに直列に接続された１個の抵抗素子Ｒとで構成されている。

メモリセルＭＣの選択素子を構成するダイオード素子Ｄは、ワード線ＷＬと、ワード線ＷＬの上部に積層されたｐ型多結晶シリコン膜１１７、不純物を含まない多結晶シリコン膜１１８、ｎ型多結晶シリコン膜１１９およびＴｉＳｉ（チタンシリサイド）膜１２０とで構成されている。ワード線ＷＬはダイオード素子Ｄの下部電極を構成し、ＴｉＳｉ膜１２０は上部電極を構成している。

ダイオード素子Ｄの上部に配置された抵抗素子Ｒは、ＴｉＮ（窒化チタン）膜からなる下部電極１２１、圧電材料層１２２、バリア層１２３、記憶層１２４およびＷ（タングステン）膜からなる上部電極１２５の積層構造で構成されており、上部電極１２５にはビット線ＢＬが接続されている。

抵抗素子Ｒの圧電材料層１２２は、圧電性および導電性を有する材料、例えばＡｌＮ_Ｘ（窒化アルミニウム）、ＳＢＴ（タンタル酸ビスマスストロンチウム）、ＰＺＴ（チタン酸ジルコン酸鉛）、チタン酸鉛、チタン酸バリウム、硫化カドミウムなどに金属を添加して導電性を付与した材料で構成されている。

抵抗素子Ｒの記憶層１２４は、加熱もしくは応力印加によって電気抵抗が変化する相変化材料、例えばＧｅＳｂＴｅ合金や、ＧｅＳｂＴｅ合金に酸素、窒素、Ｉｎ（インジウム）、Ｚｎ（亜鉛）、Ａｇ（銀）などを添加したカルコゲナイドで構成されている。具体的には、Ｇｅ_２Ｓｂ_２Ｔｅ_５、ＧｅＳｂ_２Ｔｅ_４、Ｇｅ_６Ｓｂ_２Ｔｅ_９、ＺｎＳｂ_ＸＴｅ_Ｙ、ＺｎＧｅ_ＸＳｂ_ＹＴｅ_Ｚ、ＩｎＧｅ_ＸＳｂ_ＹＴｅ_Ｚなどのカルコゲナイドが使用される。

圧電材料層１２２と記憶層１２４との間に介在するバリア層１２３は、電気伝導率および融点の高い材料、例えばＷやＭｏ（モリブデン）で構成されている。バリア層１２３は、圧電材料層１２２と記憶層１２４との密着性を向上させ、製造過程における両者の剥離を防止したり、圧電材料層１２２と記憶層１２４との相互拡散を防止するために形成されている。なお、圧電材料層１２２と記憶層１２４との密着性が高い場合や、両者の相互拡散が生じ難い場合には、バリア層１２３を設けなくともよい。

上記のように構成されたメモリセルＭＣは、層間絶縁膜１２７によって隣接メモリセルＭＣと分離されている。また、ビット線ＢＬの上部には、ビット線ＢＬと上層の配線（図示せず）とを分離するための層間絶縁膜１２８が形成されている。

次に、図３（圧力を縦軸に、温度を横軸にした相変化材料のＰ−Ｖ状態図）を用いてメモリセルのリセット動作およびセット動作について説明する。なお、メモリセルＭＣを動作させる際には、通常の半導体メモリと同様に、周辺回路のビット線ドライバやワード線ドライバを駆動して所定のメモリセルＭＣを選択する。

図３には相変化材料の液相、気相、固相（α相）、固相（β相）の相状態が記されている。データ保持の時、相変化材料は室温に近い温度（−２０℃〜１００℃）に維持される。なお、本来の状態図は、熱力学的に安定な相状態を記すものであるが、図３の状態図は、準安定な相状態を説明するために記すこともある。

まず、比較例として、図４に示すような、圧電材料層１２２を有しないメモリセル、すなわち抵抗素子Ｒが下部電極１２１と記憶層１２４と上部電極１２５とで構成されたメモリセルのリセット動作について説明する。

この場合は、下部電極１２１とビット線ＢＬとの間に電圧を印加することによって生じるジュール熱で相変化材料（記憶層１２４）を状態（II）から状態（III）に移動させ、相変化材料を溶融させる。その後、急冷を行うことにより、相変化材料を状態（II）に戻し、相状態をアモルファス相にする。

一方、セット動作を行うには、まず、ジュール熱によって相変化材料を状態（II）から状態（IV）に移動させ、一定時間、この状態（IV）で保持することにより、相変化材料をβ相に変化させる。その後、冷却を行うことにより、相変化材料を状態（II）に戻す。

次に、圧電材料層１２２を有する本実施の形態のメモリセルＭＣのリセット動作について説明する。まず、下部電極１２１とビット線ＢＬとの間に電圧を印加することによって、圧電材料層１２２に電界を印加する。これにより、圧電材料層１２２が電歪効果によって膨張し、バリア層１２３が記憶層１２４の方向に押し上げられるので、記憶層１２４に圧縮応力が印加され、相変化材料が状態（II）から状態（Ｖ）に移動する。そして、一定時間、この状態（Ｖ）で保持することにより、相変化材料をα相に変化させる。その後、急冷を行うことにより、相変化材料をα相に維持する。

一方、セット動作を行うには、まず、相変化材料を状態（II）から状態（IV）に移動させ、一定時間、この状態（IV）で保持することにより、相変化材料をβ相に変化させる。その後、冷却を行うことにより、相変化材料を状態（II）に戻す。

図３から明らかなように、圧電材料層１２２の電歪効果を利用して相変化材料（記憶層１２４）に圧縮応力を印加することにより、相変化材料の最高到達温度を下げることができるので、リセット電流を低減することができる。また、最高到達温度を下げることによって、隣接メモリセルＭＣへの熱伝導が低減されるため、ディスターブを軽減することができる。さらに、相変化材料の組成の均一性が低下することを防ぐこともできる。

次に、本実施の形態の相変化メモリの製造方法を図５〜図１０を参照しながら工程順に説明する。なお、説明の都合上、周辺回路とメモリ部を分離して図示するが、これらを積層することができるのは言うまでもない。

まず、図５に示すように、常法に従って、単結晶シリコンからなる半導体基板１００に素子分離溝１０１、ｐ型ウエル１０２、ｎ型ウエル１０３を形成した後、周辺回路を構成するｎチャネル型ＭＩＳＦＥＴ（Ｑｎ）およびｐチャネル型ＭＩＳＦＥＴ（Ｑｐ）を形成する。相変化メモリの周辺回路は、読み出し動作用のセンスアンプ、書き込み動作用のカレントミラー回路、ビット線ドライバ、ワード線ドライバ、昇圧回路などを含んでいる。

上記ｎチャネル型ＭＩＳＦＥＴ（Ｑｎ）は、酸化シリコン膜からなるゲート絶縁膜１０４、ｎ型多結晶シリコン膜とＣｏＳｉ（コバルトシリサイド）膜の積層膜からなるゲート電極１０５、酸化シリコン膜からなるサイドウォールスペーサ１０６、ｎ^＋型半導体領域（ソース、ドレイン）１０７などで構成される。また、ｐチャネル型ＭＩＳＦＥＴ（Ｑｐ）は、ゲート絶縁膜１０４、ｐ型多結晶シリコン膜とＣｏＳｉ膜の積層膜からなるゲート電極１０８、サイドウォールスペーサ１０６、ｐ^＋型半導体領域（ソース、ドレイン）１０９などで構成される。

次に、図６に示すように、半導体基板１００上に酸化シリコン膜などからなる層間絶縁膜１１１、１１２を形成した後、ｎチャネル型ＭＩＳＦＥＴ（Ｑｎ）またはｐチャネル型ＭＩＳＦＥＴ（Ｑｐ）に接続されるプラグ電極１１３および配線１１４を形成する。プラグ電極１１３は、層間絶縁膜１１１に形成した接続孔内にＷ（タングステン）膜などを埋め込んで形成し、配線１１４は、層間絶縁膜１１２に形成した配線溝内にＣｕ（銅）膜などを埋め込んで形成する。

次に、図７に示すように、層間絶縁膜１１２上に酸化シリコン膜などからなる層間絶縁膜１１５を形成し、続いて層間絶縁膜１１５上にワード線ＷＬを形成した後、ワード線ＷＬの上部を含む層間絶縁膜１１５上に３層の多結晶シリコン膜（ｐ型多結晶シリコン膜１１７、不純物を含まない多結晶シリコン膜１１８、ｎ型多結晶シリコン膜１１９）、ＴｉＳｉ膜１２０、ＴｉＮ膜１２１Ａ、圧電材料層１２２、バリア層１２３、記憶層１２４およびＷ膜１２５Ａを順次堆積する。

上記ワード線ＷＬは、Ｗ膜、ＴｉＮ膜、ＣｕとＴｉＮからなる積層膜、ＷとＴｉＮからなる積層膜などで構成する。３層の多結晶シリコン膜は、それぞれＣＶＤ法で堆積し、不純物をイオン注入することによって低抵抗化する。ＴｉＳｉ膜１２０は、ｎ型多結晶シリコン膜１１９上にスパッタリング法でＴｉ膜を堆積した後、熱処理を行い、ｎ型多結晶シリコン膜１１９とＴｉ膜とを反応させることによって形成する。

圧電材料層１２２をＡｌＮ_Ｘ膜で構成する場合、化学量論比（Ｘ＝１）の化合物は導電性が低いため、平均組成が一般式ＡｌＮ_ＸＭ_Ｙ（式中、０＜Ｘ≦１、０≦Ｙ＜０．２、Ｍは不純物元素を表す）になる成膜条件を選択することによって適切な導電率にすることが好ましい。例えば、Ａｒ（アルゴン）と窒素の混合雰囲気中でＲＦスパッタリングを行うことによりＡｌＮ_Ｘ膜を堆積する際、Ａｒと窒素の流量比を最適化することでＡｌＮ_Ｘの組成を制御することができる。さらに、Ｓｃ（スカンジウム）などの不純物を添加することによって圧電性を増すこともできる。

圧電材料層１２２の適切な導電率の一例を比抵抗で表すと、０．０１〜１Ω・ｃｍである。圧電材料層１２２の導電率が低い場合は、読み出し速度が低下する。他方、圧電材料層１２２の導電率が高すぎると、圧電材料層１２２に印加される電界強度が低下する。

また、圧電材料層１２２の膜厚の下限は、圧電材料の歪み量と、相変化材料（記憶層１２４）に加えるべき応力との関係により求めることができる。例えば相変化材料のβ相を利用する場合には、材料にもよるが約５ＧＰａの応力を加えるのがよい。相変化材料のヤング率の例として約１００ＧＰａが報告されていることから、５％の歪みをもたらす応力を相変化材料に印加することになる。圧電材料の歪み量を０．２５％〜５％とする場合、圧電材料の膜厚を相変化材料の膜厚の１〜２０倍にするのがよい。ただし、相変化材料や圧電材料、メモリセルの構造により、適切な膜厚が変わることはいうまでもない。

また、圧電材料層１２２を堆積するときは、電界を印加したときに膨張する方向が半導体基板１００の主面に対して垂直な方向になるように、結晶の配向性を制御する。圧電材料にもよるが、例えば結晶のｃ軸が半導体基板１００の主面に対して垂直な方向を向く（ｃ軸配向性）ような成膜条件を選択する。

バリア層１２３は、Ｗ膜またはＭｏ膜をスパッタリング法で堆積し、記憶層１２４は、前述したカルコゲナイド膜をスパッタリング法で堆積する。また、上部電極用のＷ膜１２５Ａもスパッタリング法で堆積する。

次に、図８に示すように、Ｗ膜１２５上に形成したフォトレジスト膜１２６をマスクにしてＷ膜１２５Ａからｐ型多結晶シリコン膜１１７までを順次ドライエッチングすることにより、ワード線ＷＬの上部にダイオード素子Ｄと抵抗素子Ｒとからなる柱状のメモリセルＭＣを形成する。

次に、フォトレジスト膜１２６を除去した後、図９に示すように、メモリセルＭＣの隙間を層間絶縁膜１２７で埋め込む。層間絶縁膜１２７は、例えば半導体基板１００上に酸化シリコン系の絶縁膜を堆積した後、この絶縁膜の表面をＣＭＰ（化学的機械研磨）法で平坦化することによって形成する。層間絶縁膜１２７は、埋め込み性が高い絶縁材料が好ましく、例えばプラズマＣＶＤ法で堆積したＴＥＯＳ（テトラエチルオルソシリケート）膜や、塗布法で堆積したＳＯＧ（スピンオングラス）膜で構成する。

次に、図１０に示すように、抵抗素子Ｒの上部電極１２５に接続されるビット線ＢＬを形成する。ビット線ＢＬは、前記ワード線ＷＬと同じ導電材料で構成する。その後、ビット線ＢＬの上部に酸化シリコンなどからなる層間絶縁膜１２８を堆積することにより、図１、図２に示した相変化メモリがほぼ完成する。

なお、相変化メモリを高集積化する方法として、図１１に示すように、上記したワード線ＷＬから層間絶縁膜１２８までの形成工程を複数回繰り返すことによって、半導体基板１００上に複数層のメモリアレイを形成してもよい。図１１には、２層のメモリアレイを形成した例を示したが、３層以上のメモリアレイを形成することもできる。

本実施の形態では、記憶層１２４の下層に圧電材料層１２２を配置したが、記憶層１２４の上層に圧電材料層１２２を配置してもよい。すなわち、下部電極１２１上に記憶層１２４を配置し、記憶層１２４上にバリア層１２３、圧電材料層１２２および上部電極１２５を順次配置した構成であってもよい。また、記憶層１２４の下層および上層に圧電材料層１２２を配置し、上下両方向から記憶層１２４に圧縮応力を印加する構成にしてもよい。

また、本実施の形態では、メモリセルＭＣの選択素子をダイオード素子で構成したが、選択素子をＭＯＳトランジスタで構成してもよい。ただし、選択素子をダイオード素子で構成した場合は、選択素子をＭＯＳトランジスタで構成した場合に比べてメモリセルＭＣの微細化が容易である。

（実施の形態２）
本実施の形態のメモリセルＭＣは、前記図１、図２に示した実施の形態１のメモリセルＭＣと同一の構造を有しているが、その動作方法が異なっている。

以下、図１２を用いてメモリセルＭＣのリセット動作およびセット動作について説明する。

まず、比較例として、圧電材料層１２２を有しないメモリセル（図４参照）のリセット動作について説明する。この場合は、下部電極１２１とビット線ＢＬとの間に電圧を印加することによって生じるジュール熱で相変化材料を状態（Ａ）から状態（Ｄ）に移動させ、相変化材料を溶融させる。その後、急冷を行うことにより、相変化材料を状態（Ａ）に戻し、相状態をアモルファス相にする。

一方、セット動作を行うには、まず、ジュール熱によって相変化材料を状態（Ａ）から状態（Ｅ）に移動させ、一定時間、この状態（Ｅ）で保持することにより、相変化材料を結晶化させる。その後、冷却を行うことにより相変化材料を状態（Ａ）へ戻す。

このように、圧電材料層１２２を有しないメモリセルの場合は、書き換え動作時に相変化材料を高温に加熱する必要がある。そのため、書き換え動作を繰り返すと、相変化材料の熱膨張と熱収縮が繰り返され、熱収縮の際に記憶層１２４の一部に空隙が生じることがある。

本実施の形態のメモリセルＭＣのリセット動作は、次の通りである。まず、下部電極１２１とビット線ＢＬとの間に電圧を印加して圧電材料層１２２に電界を印加する。これにより、圧電材料層１２２が電歪効果によって膨張し、バリア層１２３が記憶層１２４の方向に押し上げられるので、記憶層１２４に圧縮応力が印加され、相変化材料が状態（Ａ）から状態（Ｂ）に移動して溶融する。その後、急冷を行うことにより、相変化材料をアモルファス状態に維持する。

一方、セット動作を行うには、まず、相変化材料を状態（Ａ）から状態（Ｃ）に移動させ、一定時間、この状態（Ｃ）で保持することにより、相変化材料を結晶化させる。その後、冷却を行うことにより、相変化材料を状態（Ａ）に戻す。この状態（Ａ）は、低温であることから、相変化材料の原子移動が少なく、結晶相もしくはアモルファス相の状態が維持される。

このように、本実施の形態のメモリセルＭＣは、書き換え動作時における相変化材料の最高到達温度が低く、さらに相変化材料に圧縮応力が印加されるため、書き換え動作を繰り返しても、記憶層１２４の一部に空隙が生じ難い。また、最高到達温度が下がることによって、隣接メモリセルＭＣへの熱伝導が低減されるため、ディスターブを軽減することができる。さらに、相変化材料の組成の均一性が低下することを防ぐこともできる。

なお、書き換え動作時における相変化材料の温度が低い場合には、結晶化の速度が遅くなることがあるので、書き換え動作速度が低下することがある。その対策として、書き換えを行わない時にバックグラウンドでブロック毎に一括して結晶化を行うようにしてもよい。その際、バックグラウンド消去のタイミングの指示は、ＯＳ（オペレーティングシステム）が行う。

また、相変化材料はセット状態で主に結晶状態であり、リセット状態で主にアモルファス状態である。両方の状態、またはいずれか一方の状態が結晶とアモルファスとの混在状態であっても、リセット状態とセット状態とで抵抗値が異なり、‘０’と‘１’の判別が可能であれば動作に問題はない。

（実施の形態３）
図１３は、本発明の実施の形態３による相変化メモリのメモリセル構造を示す断面図である。

本実施の形態のメモリセルＭＣは、１個のダイオード素子Ｄと、このダイオード素子Ｄに直列に接続された１個の抵抗素子Ｒとで構成されている。ダイオード素子Ｄの構成は、前記実施の形態１と同じであるが、抵抗素子Ｒは、下層から順に下部電極１２１、圧電材料層１２２、界面層１３０、記憶層１２４および上部電極１２５の積層構造で構成されており、上部電極１２５にはビット線ＢＬが接続されている。

界面層１３０は、記憶層１２４よりも低い熱膨張率を有する金属、金属酸化物、グラファイトなどの導電性材料で構成されている。相変化材料の熱膨張率は、その組成や相状態などによって異なるが、一般に７〜２０×１０^−６（１／Ｋ）ある。これに対し、界面層１３０の熱膨張率は、例えば−１〜４×１０^−６（１／Ｋ）である。界面層１３０として好ましい材料は、Ｃｒ（クロム）酸化物や、Ｔａ（タンタル）酸化物である。

上記のような材料からなる界面層１３０は、記憶層１２４を構成する相変化材料との接着力が高いので、記憶層１２４の一部に剪断ずれが発生し難い。従って、界面層１３０と記憶層１２４との間には、前述したバリア層１２３を設けなくともよい。ここで、剪断ずれとは、記憶層１２４の一部に、図１４の矢印で示す方向に沿った応力が印加された時、この応力を緩和するために、記憶層１２４が矢印で示す方向に移動する現象をいう。

相変化メモリは、リセット動作の際、ジュール熱によって相変化材料（記憶層１２４）が熱膨張する。本実施の形態のメモリセルＭＣの場合、記憶層１２４に接している界面層１３０の熱膨張が少ないので、記憶層１２４が熱膨張するとその内部に圧縮応力が生じる。また、界面層１３０と記憶層１２４との接着力が強いことから、上記した剪断ずれによる圧縮応力の緩和は生じ難い。その結果、記憶層１２４の内部に大きな圧縮応力が生じる。この圧縮応力は、特に界面層１３０との近傍で大きくなることが本発明者のシミュレーションによって判明している。ただし、記憶層１２４の内部における圧縮応力の分布は温度分布に依存するので、メモリセル構造によって異なることは言うまでもない。

図１５は、上記した記憶層１２４の温度と圧縮応力との関係のシミュレーション結果を示すグラフである。図１５に示すように、記憶層１２４の温度が上昇するにつれ、記憶層１２４と界面層１３０との熱膨張係数差に起因する圧縮応力が増加することが分かる。

図１６は、記憶層１２４のＸ線回折測定の結果を示すグラフであり、界面層１３０を設けることによって、記憶層１２４の内部に圧縮応力が発生することが示されている。この測定実験では、記憶層１２４としてＧｅ_２Ｓｂ_２Ｔｅ_５膜を用い、界面層１３０として厚さ２ｎｍの酸化クロム膜を用いた。Ｇｅ_２Ｓｂ_２Ｔｅ_５膜はアモルファス状態で成膜し、その後、結晶化させることによって内部応力を導入した。

図１６に示すように、ａｓ−ｆａｂ．（ウェハ試作直後）の回折ピークに比べ、ａｓ−ｆａｂ．後にさらに６２０℃の熱処理を行って内部応力を導入した回折ピークでは、Ｇｅ_２Ｓｂ_２Ｔｅ_５膜の回折ピークにズレ（Ｆ）が生じている。このズレ（Ｆ）から計算したＧｅ_２Ｓｂ_２Ｔｅ_５結晶の格子定数の差は１％であった。Ｇｅ_２Ｓｂ_２Ｔｅ_５のヤング率は一般に１００ＧＰａと報告されているため、ａｓ−ｆａｂ．の内部応力は１ＧＰａであることが分かる。

さらに説明すると、Ｇｅ_２Ｓｂ_２Ｔｅ_５膜をアモルファス状態で成膜した場合に比べ、アモルファス状態で成膜した後に結晶化させた場合には、その密度が６〜７％高くなる。しかし、界面層１３０によって膜の収縮が阻害されているため、膜の内部に圧縮応力が生じる。以上のことから、界面層１３０を設けることにより、少なくとも１ＧＰａの応力を保持できることが実験的に確認された。

このように、本実施の形態では、圧電材料層１２２の膨張によって記憶層１２４に圧縮応力を印加するだけでなく、界面層１３０との熱膨張係数差を利用して記憶層１２４に圧縮応力を印加する。これにより、前記実施の形態１、２よりもさらに大きい圧縮応力を記憶層１２４に印加することができるので、相変化材料の融点をさらに下げることができ、より少ない電流で書き換えを行うことができる。

本実施の形態のメモリセルＭＣにおいて、セット動作を行う場合は、まず、下部電極１２１とビット線ＢＬとの間に電圧を印加することによって相変化材料に電流を流し、ジュール熱を発生させる。そして、結晶化温度以上で一定時間、保持することで、相変化材料を結晶化させる。保持する温度は、例えば４００℃であり、保持時間は、例えば３マイクロ秒である。なお、結晶とアモルファスとの間で相変化を生じる領域は、界面層１３０に近接する相変化材料の一部でよいことは言うまでもない。

本実施の形態では、記憶層１２４の下層に界面層１３０を配置したが、記憶層１２４の上層に界面層１３０を配置してもよい。また、記憶層１２４の下層および上層に界面層１３０を配置し、上下両方向から記憶層１２４に圧縮応力を印加する構成にしてもよい。

（実施の形態４）
図１７は、本発明の実施の形態４による相変化メモリのメモリセル構造を示す断面図である。

本実施の形態のメモリセルＭＣは、１個のダイオード素子Ｄと、このダイオード素子Ｄに直列に接続された１個の抵抗素子Ｒとで構成されており、ダイオード素子Ｄの構造は、前記実施の形態１と同じである。

一方、抵抗素子Ｒは、下部電極１４０の上部に形成された記憶層１４１の側壁に圧電材料層１４２が形成され、記憶層１４１の上部に上部電極１４４が形成された構造になっている。また、圧電材料層１４２の周囲には２層の層間絶縁膜１３１、１３２の間に形成されたメモリゲート電極１４３の一端が接触している。さらに、上部電極１４４にはビット線ＢＬが接続されており、ビット線ＢＬの上部には、ビット線ＢＬと上層の配線（図示せず）とを分離するための層間絶縁膜１３３が形成されている。

下部電極１４０、記憶層１４１および上部電極１４４は、前記実施の形態１で例示した材料と同じ材料で構成することができる。これに対し、記憶層１４１の側壁を囲むように配置された圧電材料層１４２は、記憶層１４１が下部電極１４０および上部電極１４４と直接接続されているので、導電体あるいは絶縁体のいずれでもよく、特に、高誘電体であることが望ましい。

上記メモリゲート電極１４３は、メモリセルＭＣ毎に分離して形成することもできる。また、ワード線ＷＬの延在方向またはビット線ＢＬの延在方向に沿った複数のメモリセルＭＣで共用することもできる。メモリゲート電極１４３をメモリセルＭＣ毎に分離した場合は、メモリゲート電極１４３の寄生容量が少なくなり、高速に電圧を変化させることができるので、動作速度が高速になる効果がある。他方、メモリゲート電極１４３を複数のメモリセルＭＣで共用する場合は、メモリゲート電極１４３の加工ばらつきによるメモリセル特性の変動を低減することができるので、相変化メモリの大容量化を促進できる効果がある。

次に、本実施の形態のメモリセルＭＣの動作について説明する。なお、メモリセルＭＣを動作させる際には、通常の半導体メモリと同様に、周辺回路のビット線ドライバやワード線ドライバを駆動して所定のメモリセルＭＣを選択する。

まず、リセット動作を行う場合は、メモリゲート電極１４３に電圧を印加することによって、圧電材料層１４２に電界を印加する。これにより、圧電材料層１４２が電歪効果によって膨張し、記憶層１４１に圧縮応力が印加される。なお、メモリゲート電極１４３に印加する電圧は、例えば１０Ｖである。また、圧電材料層１４２と記憶層１４１は直接接触している必要はなく、圧電材料層１４２から記憶層１４１に応力が伝達される距離であれば、両者が離れていても同様の効果が得られる。

記憶層１４１に圧縮応力が印加されると、相変化材料の融点が低下する。この時の融点は、例えば５００℃である。次に、下部電極１４０とビット線ＢＬとの間に電圧を印加することによって生じるジュール熱で相変化材料を溶融させた後、電流を急激に切って相変化材料を急冷させることにより、相変化材料をアモルファス相にする。リセットパルス幅は、例えば５０ナノ秒である。この時、アモルファス相になる領域は、圧縮応力が特に高く、且つ、熱伝導率が高い下部電極１４０や上部電極１４４から離れているために温度が上昇し易い領域（図１７の破線で囲んだ領域）である。

次に、セット動作を行うには、メモリゲート電極１４３に電圧を印加しない状態で下部電極１４０とビット線ＢＬとの間に電圧を印加し、相変化材料にジュール熱を発生させる。そして、一定時間、相変化材料を結晶化温度以上の温度に保持することによって結晶化させる。保持温度は例えば４５０℃であり、保持時間は例えば１マイクロ秒である。

メモリゲート電極１４３に電圧を印加しない状態では、相変化材料に圧縮応力が印加されないので、上記保持温度が比較的高くなっても、相変化材料の融点は高い（例えば６３０℃）。従って、相変化材料が誤って溶融する不具合を回避することができる。これにより、下部電極１４０とビット線ＢＬとの間に比較的大きな電流を供給し、保持温度を高くすることで高速なセット動作が可能になる。

読み出し動作を行う場合は、メモリゲート電極１４３に電圧を印加しない状態で下部電極１４０とビット線ＢＬとの間に０．４Ｖ程度の低電圧を印加し、そのときに流れる電流値をセンスアンプなどで測定することによって、相変化材料の抵抗値を読み出す。

本実施の形態のメモリセルＭＣは、圧電材料層１４２に導電性を必要としないので、圧電材料の選択の幅が広くなる。従って、優れた圧電特性やプロセス安定性（熱的に安定であること、半導体デバイスで実績のある材料であること）を持つ材料を用いることができる。これにより、相変化材料に印加できる応力が大きくなり、動作電流をさらに低減できる効果がある。

また、巨大電歪材料、例えばＦｅ−ＢａＴｉＯ_３（微量の鉄を含むチタン酸バリウム）を圧電材料として用いることができるので、圧電材料に印加する電界強度を弱くしても動作が可能になる。これにより、メモリセルＭＣの低電圧動作が可能になるので、消費電力の少ない相変化メモリを提供することができる。

次に、本実施の形態の相変化メモリの製造方法を図１８〜図２７を参照しながら工程順に説明する。なお、半導体基板上にワード線ＷＬを形成するまでの工程は前記実施の形態１で説明した工程と同じであるため、その説明は省略する。

まず、図１８に示すように、層間絶縁膜１１５上に堆積したＷ膜またはＭｏ膜をパターニングしてワード線ＷＬを形成した後、図１９に示すように、ワード線ＷＬの上部を含む層間絶縁膜１１５上に３層の多結晶シリコン膜（ｐ型多結晶シリコン膜１１７、不純物を含まない多結晶シリコン膜１１８、ｎ型多結晶シリコン膜１１９）、ＴｉＳｉ膜１２０、ＴｉＮ膜１４０Ａを順次堆積する。ＴｉＳｉ膜１２０は、ｎ型多結晶シリコン膜１１９上にスパッタリング法でＴｉ膜を堆積した後、熱処理を行い、ｎ型多結晶シリコン膜１１９とＴｉ膜とを反応させることによって形成する。

次に、図２０に示すように、ＴｉＮ膜１４０Ａ上に形成したフォトレジスト膜１３４をマスクにしてＴｉＮ膜１４０Ａからｐ型多結晶シリコン膜１１７までを順次ドライエッチングすることにより、ワード線ＷＬの上部にダイオード素子Ｄを形成し、ダイオード素子Ｄの上部にＴｉＮ膜１４０Ａからなる下部電極１４０を形成する。

次に、フォトレジスト膜１３４を除去した後、図２１に示すように、ダイオード素子Ｄおよび下部電極１４０の隙間を層間絶縁膜１２７で埋め込む。続いて、図２２に示すように、下部電極１４０および層間絶縁膜１２７の上部に層間絶縁膜１３１を形成した後、層間絶縁膜１３１の上部にメモリゲート電極１４３および層間絶縁膜１３２を形成する。層間絶縁膜１３１、１３２は、酸化シリコン系の絶縁膜をＣＶＤ法で堆積して形成する。また、メモリゲート電極１４３は、層間絶縁膜１３１上にスパッタリング法で堆積したＷ膜またはＭｏ膜をパターニングして形成する。

次に、図２３に示すように、層間絶縁膜１３２上に形成したフォトレジスト膜１３５をマスクにして層間絶縁膜１３２、メモリゲート電極１４３および層間絶縁膜１３１を順次ドライエッチングすることにより、下部電極１４０の上部に開口１３６を形成する。

次に、フォトレジスト膜１３５を除去した後、図２４に示すように、開口１３６の内部を含む層間絶縁膜１３２上に圧電材料層１４２を堆積し、圧電材料層１４２の上部に保護膜１３７を堆積する。圧電材料層１４２の構成および堆積方法は、前記実施の形態１と同じでよい。保護膜１３７は、次のエッチング工程で開口１３６の側壁に残す圧電材料層１４２の表面を保護するための膜であり、例えばＣＶＤ法で堆積した窒化シリコン膜で構成する。

次に、図２５に示すように、保護膜１３７および圧電材料層１４２を異方性ドライエッチングで加工することによって開口１３６の側壁に残し、さらに、保護膜１３７をウェットエッチングで除去する。

次に、図２６に示すように、開口１３６の内部を含む層間絶縁膜１３２上に記憶層１４１を堆積した後、ＣＭＰ法を用いて層間絶縁膜１３２上の記憶層１４１を除去することにより、開口１３６の内部に記憶層１４１を形成する。

次に、図２７に示すように、記憶層１４１の上部に上部電極１４４を形成し、続いて上部電極１４４の上部にビット線ＢＬを形成する。その後、ビット線ＢＬの上部に酸化シリコンなどからなる層間絶縁膜１３３を堆積することにより、図１７に示した相変化メモリがほぼ完成する。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

本発明は、ＵＨＦ帯の電波を使用するＲＦＩＤタグのうち、特に、貨物機などの物流管理用途に向けたＲＦＩＤタグに適用することができる。

１００ 半導体基板
１０１ 素子分離溝
１０２ ｐ型ウエル
１０３ ｎ型ウエル
１０４ ゲート絶縁膜
１０５ ゲート電極
１０６ サイドウォールスペーサ
１０７ ｎ^＋型半導体領域
１０８ ゲート電極
１０９ ｐ^＋型半導体領域
１１１、１１２ 層間絶縁膜
１１３ プラグ電極
１１４ 配線
１１５ 層間絶縁膜
１１７ ｐ型多結晶シリコン膜
１１８ 不純物を含まない多結晶シリコン膜
１１９ ｎ型多結晶シリコン膜
１２０ ＴｉＳｉ膜
１２１Ａ ＴｉＮ膜
１２１ 下部電極
１２２ 圧電材料層
１２３ バリア層
１２４ 記憶層
１２５Ａ Ｗ膜
１２５ 上部電極
１２６ フォトレジスト膜
１２７、１２８ 層間絶縁膜
１３０ 界面層
１３１、１３２、１３３ 層間絶縁膜
１３４、１３５ フォトレジスト膜
１３６ 開口
１３７ 保護膜
１４０ 下部電極
１４０Ａ ＴｉＮ膜
１４１ 記憶層
１４２ 圧電材料層
１４３ メモリゲート電極
１４４ 上部電極
Ｄ ダイオード素子
Ｒ 抵抗素子
Ｑｎ ｎチャネル型ＭＩＳＦＥＴ
Ｑｐ ｐチャネル型ＭＩＳＦＥＴ

Claims (12)

1. 半導体基板の主面の第１方向に延在する複数のワード線と、前記第１方向に直交する第２方向に延在する複数のビット線との交点に配置された複数のメモリセルを有し、
   前記複数のメモリセルのそれぞれは、選択素子と、前記選択素子に直列に接続された抵抗素子とで構成され、
   前記抵抗素子は、第１電極と、第２電極と、前記第１電極および前記第２電極の間に配置された記憶層とを含んで構成され、
   前記第１電極と前記記憶層との間、または前記第２電極と前記記憶層との間には、前記メモリセルの動作時に、前記記憶層に圧縮応力を印加する圧電材料層が設けられていることを特徴とする半導体記憶装置。
2. 前記圧電材料層の比抵抗は、０．０１〜１Ω・ｃｍであることを特徴とする請求項１記載の半導体記憶装置。
3. 前記圧電材料層は、平均組成が一般式ＡｌＮ_ＸＭ_Ｙ（式中、０＜Ｘ≦１、０≦Ｙ＜０．２、Ｍは不純物元素を表す）で示される窒化アルミニウムからなることを特徴とする請求項１記載の半導体記憶装置。
4. 前記記憶層は、Ｇｅ、ＳｂおよびＴｅを含むカルコゲナイドからなることを特徴とする請求項１記載の半導体記憶装置。
5. 前記選択素子は、ダイオード素子からなることを特徴とする請求項１記載の半導体記憶装置。
6. 前記記憶層と前記圧電材料層との間には、前記記憶層よりも低い熱膨張率を有する導電性材料からなる界面層がさらに設けられていることを特徴とする請求項１記載の半導体記憶装置。
7. 前記界面層の熱膨張率は、４×１０^−６（１／Ｋ）以下であることを特徴とする請求項６記載の半導体記憶装置。
8. 前記界面層は、酸化クロムまたは酸化タンタルからなることを特徴とする請求項６記載の半導体記憶装置。
9. 半導体基板の主面の第１方向に延在する複数のワード線と、前記第１方向に直交する第２方向に延在する複数のビット線との交点に配置された複数のメモリセルを有し、
   前記複数のメモリセルのそれぞれは、選択素子と、前記選択素子に直列に接続された抵抗素子とで構成され、
   前記抵抗素子は、第１電極と、前記第１電極の上部に配置された記憶層と、前記記憶層の上部に配置された第２電極とを含んで構成され、
   前記記憶層の側壁には、前記メモリセルの動作時に、前記記憶層に圧縮応力を印加する圧電材料層が設けられ、
   前記圧電材料層には、前記メモリセルの動作時に、前記圧電材料層に電界を印加するメモリゲート電極が接していることを特徴とする半導体記憶装置。
10. 前記圧電材料層は、強誘電体からなることを特徴とする請求項９記載の半導体記憶装置。
11. 前記記憶層は、Ｇｅ、ＳｂおよびＴｅを含むカルコゲナイドからなることを特徴とする請求項９記載の半導体記憶装置。
12. 前記選択素子は、ダイオード素子からなることを特徴とする請求項９記載の半導体記憶装置。

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