KR950009939B1 - 박막 형성 방법 및 그에 의해 형성된 반도체 장치 - Google Patents

박막 형성 방법 및 그에 의해 형성된 반도체 장치 Download PDF

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Abstract

내용 없음.

Description

박막 형성 방법 및 그에 의해 형성된 반도체 장치
제1도는 본 발명을 실현하기 위한 박막 형성장치의 제1의 성막실의 한 실시예를 나타내는 세로단면도.
제2도는 본 발명을 실현하기 위한 박막 형성 장치의 제2의 성막실의 한 실시예를 나타내는 세로 단면도.
제3도는 W를 스퍼터 성막한 때의 바이어스 전압과 막응력과의 관계의 일례를 나타낸 것으로
제3a도는 TS가 80mm인 경우의 예를 나타내고,
제3b도는 TS가 40mm인 경우의 예를 나타낸 도면,
제4도는 W를 바이어스 스퍼터 성막한 때의 바이어스 전압과 비저항과의 관계의 일례를 나타낸 것으로,
제4a도는 TS가 80mm인 경우의 예를 나타내고,
제4b도는 TS가 40mm인 경우의 예를 나타낸 도면.
제5도는 본 발명에 의하여 형성된 W박막을 사용한 반도체 장치의 한 실시예를 나타낸 단면도.
제6도는 제5도의 103의 확대도.
제7도는 W와 Ti(10wt%)와의 합금 타겟과 스퍼터 성막 한때의 기판 바이어스 전압과 막응력과의 관계의 일례를 나타낸 도면.
제8도는 W와 Ti(10wt%)와의 합금 타겟을 스퍼터 성막한때의 기판 바이어스 전압과 막 비저항과의 관계의 일례를 나타낸 도면.
제9도는 기판 바이어스 전압과 Al합금막의 결정입경과의 관계의 일례를 나타낸 도면.
제10도는 Al합금막 형성시의 기판 바이어스 전압과 적층배선막의 막응력과의 관계를 나타낸 도면.
제11도는 Al합금막 형성시의 기판 바이어스 전압과 적층 배선막의 비저항치와의 관계를 나타낸 도면.
제12도는 본 발명의 박막 형성방법에 의거하여 형성된 적층박막을 배선막으로서 사용한 반도체장치의 한 실시예를 나타낸 단면도.
제13도는 제12도의 203의 확대도.
* 도면의 주요부분에 대한 부호의 설명
1 : 전공용기 2,9 : 개구부
3 : 절연물 4 : 스퍼터전극
5 : 타겟 6,16 : 전자석
7,18 : 전원 8 : 애노드전극
10 : 기판전극 11 : 어스 실스(earth shield)
12 : 기판을 누르는 장치 13,14 : 절연물
15 : 기판 17 : 커버
20,21 : 직류전원 22 : 가스도입수단
23 : 진공배기수단 31 : 진공용기
32,39 : 개구부 33,43,44 : 절연물
34 : 스퍼터 전극 35 : 타겟
36,46 : 전자석 37 : 전원
38 : 애노드 40 : 기판전극
41 : 어스실드 42 : 기판누르는 장치
47 : 커버 48 : 전원
51,51 : 직류전원 52 : 가스도입수단
53 : 진공배기수단 60 : 진공용기
본 발명은 박막의 형성 방법 및 박막소자에 관계되고, 특히 반도체 장치의 배선막을 소퍼터링에 의하여 형성하는데에 적당한 박막 형성 방법에 관한다.
고융점 금속의 박막 형성에 관해서는 예를 들면, 저널·오브·어플라이드·피직스 36(1965년) 제237면에서 제242면(J. Appl. Phys. 36(1965), pp237-242)에 있어서, 탄탈(이하 Ta로 표기함)의 스퍼터링이 소개되어 있고, 막의 저항치를 저감하기 위해서는 바이어스 스퍼터가 유효하다는 것이 제시되어 있다. 또, 어플라이드·서페이스·사이언스 38(1989년) 제295면에서 제303면(Appl. Surf. Sci. 38(1989), pp295-303)에는 텅스텐(이하 W라 표기함)의 스퍼터링이 소개되어 있고 타겟 전력을 작게 잡고, 마이너스의 바이어스 전압을 인가하여 성막하면, 막의 응력을 작게 억제할 수 있음이 보고되었다.
한편, 반도체 장치의 배선막의 배선 수명은, 배선에 전류가 흐르므로서 원자가 이동하는 현상(엘렉트로 마이그레이션) 및 배선에 응력이 걸리므로서 원자가 이동하는 현상(스트레스 마이그레이션)에 의한 배선의 단선에 지배되어 있다고 생각되고 있다. 종래, 반도체 장치의 배선막 형성에 관해서는, 예를 들면 특공소55-31619에 있어서 배선수명의 향상을 목적으로 한 적층배선 구조가 제안되어 있고, 이 구조에 의하여 배선을 구성하는 원자의 이동이 억제되어 배선수명의 향상이 실현된다고 한다. 또한 특개소 60-206045에 있어서는 배선막의 결정입을 제어하므로서 엘렉트로 마이그레이션 내성이 향상하고, 배선 수명 향상에 기여한다고 설명되어 있다.
그러나, 상기저널·오브·어플라이드·피직스 36(1965년) 제237에서 242면(J. Appl. Phys. 36(1965), PP 237-242)에서는 Ta에 있어서 바이어스 스퍼터링이 막의 저항치를 저감하기 위하여 유효하다는 것이 제시되어 있지만, 다만 바이어스를 인가하는 것만으로는 막의 응력이 커져버리고, 저응력이며, 또한 저저항의 박막을 얻기가 어렵다.
또, 어플라이드·서페이스·사이언스 38(1989년) 제295면에서 제303면(Appl. Surf. Sci. 38(1989) pp295-303)에서는 W의 바이어스 스퍼터링에 있어서, 타겟 전력을 작게하여 성막하면, 막의 응력을 작게 억제할 수 있다고 설명되고 있지만, 타겟 전력을 작게하면 성막 속도가 저하한다고 하는 문제가 발생하는 동시에, 이것도 상기와 같이, 다만 바이어스를 인가하는 것만으로는 저응력이고, 또한, 저저항의 박막을 얻기가 어렵다.
또한, 상기 특공소 55-31619에 있어서는, 일루미늄(이하 Al라 표기함)과 천이금속과의 화합물층과 Al의 적층배선을 사용하여 엘렉트로 마이그레이션 내성을 갖는 배선을 제공할 수 있다고 설명하고 있고, Al와 천이금속과의 화합물층을 신속히 형성하기 위하여 Al입자의 미세화가 필요하다고 한다. 그러나, 현재에는 결정입경이 미세하면 엘렉트로 마이그레이션 내성이 낮다고 생각되고 있고, 이 방법에서는 전극배선의 너비가 1㎛보다 작은 소위 서브미크론 배선에 있어서 실용적인 신뢰성을 얻기가 어렵다.
또, 특개소 60-206045에 있어서는 반도체 장치의 전극배선에 관하여, 이것을 구성하는 Al합금의 결정입을 제어함으로서 단선 불량을 저감할 수 있다고 설명하고 있지만, 전극 배선의 너비가 1㎛보다 작은 소위 서브 미크론 배선에 있어서는 Al합금을 단층으로 사용하는 한, 결정입경을 제어하는 것만으로서 실용적인 배선의 신뢰성을 얻기는 어렵다.
본 발명의 제1의 목적은, 상기 종래 기술의 문제점을 감안하여, 고융점재료의 저저항 및 저응력의 박막을 형성하는 스퍼터링 방법을 제공함에 있다.
즉 텅스텐(이하 W라 표기함)을 주성분으로 하는 고융점 금속의 타겟을 사용한 바이어스 스퍼터링 방법이고, 기판에 소망하는 바이어스 전압을 인가한 상태에서, 기판에 입사하는 고에너지 입자를 감소시킴으로서, 비저항 및 응력이 작은 W를 주성분으로 하는 고융점 금속 박막을 형성하는 것을 특징으로 하는 고융점 금속의 박막 형성방법이다.
본 발명에 있어서의 제1의 목적을 달성하기 위하여, 본 발명의 제1의 수단에 있어서는, 성막압력 P가 3Pa이상, 타겟과 기판간의 거리 TS가 60mm이상 및 기판 바이어스 전압 V가 -75V에서 -150V의 사이이고, 또, 성막 압력 P, 타겟과 기판간의 거리 TS 및 바이어스 전압 V와의 사이에
11.3×105·P·TS/V2 5[Pa·m·V+2]
의 관계가 성립하도록 상기 P,TS,V의 값을 설정한다.
즉 이와 같은 조건으로 설정하므로서 타겟과 기판과의 간격을 넓히므로서 타겟 근방의 비교적 큰 전계에서 가속되어 타겟에 충돌하고 그 일부가 탄성 충돌로 타겟 표면에서 반사되는, 큰 운동에너지를 갖는 소위 반발 원자의 기판에의 입사량을 감소시키고, 다시 성막시의 동작 가스 압력을 높게 하므로서, 가스분자의 충돌 빈도를 증가시켜서 상기 반발 원자 및 플라즈마 중의 고에너지 이온의 운동에너지를 감소시킨다.
이 결과, 기판상에 형성되는 박막은 고에너지 입자에 의한 손상을 받는 일이 없어지고 또한 기판에 비교적 약한 바이어스를 인가하므로서, 기판상에 성장하는 박막의 표면은 비교적 작은 운동에너지의 이온으로 충돌되어 표면의 원자의 확산이 조장되면서 막이 성장하기 때문에, 막의 비저항은 용적(bulk) 치에 접근하여 작아지고, 또한, 응력의 극단적인 상승도 억제할 수 있다.
이에 의하여, 비저항이 작고, 또 응력도 작은 고융점 금속의 박막이 얻어지게 된다.
본 발명의 제2의 목적은 반도체 장치에 있어서, 엘렉트로 마이그레이션 및 스트레스 마이그레이션 내성의 뛰어난 신뢰성이 높은 배선막을 얻기 위하여 고융점 금속의 박막과 저융점 금속의 박막을 중첩한 적층배선막을 형성하는 방법을 제공함에 있다.
즉, 제1의 W를 주성분으로 하는 고융점 금속 타겟과 제2의 저융점 금속을 주성분으로 하는 도전성 재료의 타겟을 사용한 바이어스 스퍼터법이고, 상기 제1의 W를 주성분으로 하는 고융점 금속 타겟의 스퍼터에 있어서, 기판에 소망하는 바이어스 전압을 인가한 상태에서 기판에 입사하는 고에너지 입자를 감소시킴으로써 비저항 및 응력이 작은 W를 주성분으로 하는 고융점 금속의 박막을 형성하고, 다음에 상기 제2의 저융점 금속을 주성분으로 하는 도전성 재료의 타겟의 스퍼터에 있어서, 기판에 소망하는 바이어스 전압을 인가한 상태에서 결정의 성장을 촉진시킴으로서, 상기 W를 주성분으로 하는 고융점 금속의 박막상에 결정입경이 큰 저융점 금속을 주성분으로 하는 도전성재료의 박막을 적층 형성하는 것을 특징으로 하는 박막 형성 방법이다.
본 발명의 제2의 목적을 달성하기 위하여, 본 발명의 제2의 수단에 있어서, W를 주성분으로한 고융점 금속의 제1의 박막의 형성에 있어서는 성막 압력이 3Pa이상, 타겟과 기판간의 거리가 60mm이상, 또, 기판 바이어스 전압이 -75V에서 -150V사이인 제1의 성막조건을 설정하는 것이고, 고에너지 입자가 기판에 입사하는 것을 방지하고, 저 융점금속을 주성분으로 하는 도전성 재료의 제2의 박막의 형성에 있어서는, 기판 바이어스 전압을 -40V부터 -100V사이에 설정하는 것으로 상기 제2의 박막의 결정성장을 촉진하는 성막 방법이고 또, 상기 제1은 박막의 형성과 상기 제2의 박막 형성과의 사이는 상기 제1의 박막을 형성한 기판을 10+4Pa이하의 고진공중에 유지하는 것으로, 상기 제1의 박막의 표면을 청정한 상태로 유지하면서 상기 제2의 박막을 형성한다.
이와 같은 조건으로 설정하므로서, 우선, 제1의 W를 주성분으로 하는 고융점 금속의 타겟의 스퍼터에 있어서는, 상기한 본 발명의 제2의 수단에 있어서의 제1의 성막 조건을 설정함으로서, 상술한 본 발명의 제1의 수단에 의한 고융점 금속 박막의 형성의 경우와 동일하게, 기판에 입사하는 고에너지 입자를 감소시킬 수 있으므로, 비저항이 작고, 또한 응력도 작은 고융점 금속의 박막이 얻어진다.
다음에, 제2의 저융점 금속을 주성분으로 하는 도전성 재료의 타겟의 스퍼터를 개시하기 전에, 상기의 스퍼터를 이 W를 주성분으로 하는 고융점 금속 박막을 형성한 기판 1.0×10+4Pa이하의 고진공중에 유지함으로서, 상기 W를 주성분으로 하는 고융점 금속 박막의 표면이 산화막으로 덮힘이 없이 청정한 면을 유지한 상태로 상기 제2의 저융점 금속을 주성분으로 하는 도전성 재료의 타겟의 스퍼터를 실시할 수 있다. 이 스퍼터에 있어서는 상기 기판에 비교적 약한 바이어스 전압을 인가하여 비교적 약한 에너지의 이온으로 상기 기판의 표면을 충격하므로서, 박막 표면의 원자의 확산을 조장하면서 박막을 성장시켜 결정의 성장을 촉진시킴으로서, 상기 W를 주성분으로 하는 고융점 금속 박막의 위에 비교적 결정입경이 큰 저융점 금속을 주성분으로 하는 도전성 재료의 박막을 적층 형성하였다.
이와 같은 적층 구조의 배선막에 있어서 엘렉트로 마이그레이션 및 스트레스마이그레이션 등에 대한 내성은 재료(下地)층인 고융점 금속막이 갖고, 저항치는 주로 상층의 도전성 재료인 박막이 갖는데, 이와같은 저항치에 대해서는 저저항화된 재료층의 고융점 금속의 박막도 기여한다.
이에 따라, 저항치가 작고, 또 엘렉트로 마이그레이션 및 스트레스 마이그레이션에 대한 내성이 강한, 배선 수명이 긴 반도체 적층 배선막이 얻어진다.
본 발명에 있어서의 제1의 수단의 한 실시예를 제1도 및 제3도 내지 제6도를 사용하여 설명한다.
제1도는, 본 발명의 박막 형성 방법을 실현하기 위한 전형적인 마그네트론 스퍼터링 장치의 한 실시예를 나타내는 세로 단면도이다.
제1도에 있어서, 1은 진공용기, 2는 진공용기(1)에 설치된 개구부이고, 절연물(3)을 통하여 장착된 스퍼터 전극(4)의 타겟(5)이 진공 용기(1)의 내부에 면하고 있다. 6은 전자석, 7은 전자석(6)의 전원, 8은 애노드 전극, 9는 진공용기(1)에 설치된 개구부로, 여기에 기판 전극(10)을 장착한다. 11은 어스실드(earth shield), 12는 기판을 누르는 장치로써, 절연물(13 및 14)을 통해서 어스실드(11) 및 기판전극(10)에 지지되어 있다. 15는 기판, 16은 전자석, 17은 전자석(16)의 커버, 18은 전자석(16)의 전원, 20은 직류전원, 21은 직류전원, 22는 가스도입수단, 23은 진공배기수단이다.
이상의 구성에 있어서, 기판(15)을 세트한 상태에서 진공용기(1)를 진공 배기수단(23)에 의하여 고진공으로 배기한 후, 가스도입 수단(22)에서 가스(예를 들면 아르론 : Ar)를 도입하여 진공용기(1)의 내부를 소정의 압력으로 유지한다. 여기에서, 전원(7,18)으로 전자석(6 및 16)을 각각 여자한다. 다음에, 직류전원(20)으로 스퍼터 전극(4)에 전력을 인가하여 타겟(5)의 표면 근방에서 마그네트론 방전을 발생시키고, 타겟(5)을 스퍼터한다. 이때 타겟의 표면 근방에는 전자석(6,16)에 의하여 마그네트론 방전에 적합한 자계가 형성되어 있다.
상기 마그네트론 스퍼터를 실시할때, 동시에 기판(15)에도 기판을 누르는 장치(12)를 통해서 직류전원(21)에 의하여 전력을 인가하여 소위 바이어스 스퍼터를 실시한다.
이와 같은, 바이어스 스퍼터 성막에 있어서, 텅스텐(W)으로 구성된 타겟을 사용한 경우의, 타겟과 기판간의 거리(TS) 및 성막 압력(P)과 기판(15)에 형성된 막의 응력과의 관계는, 제3도의 도시되어진 바와같다. 제3도에 있어서, (a)는 TS가 80mm의 경우를 나타내고, (b)는, TS가 40mm인 경우를 나타낸다. 상기 도면에서 알 수 있는 바와 같이, TS가 넓어지고 P가 높아짐으로써, 막의 인장 또는 압축 응력이 1GPa이하로 되는 바이어스 인가조건의 범위가 넓어진다. 즉, TS를 80mm, P를 3.5Pa로 설정하면, 막의 인장 또는 압축응력을 1GPa이하로 하기 위한 바이어스 전압 V의 설정범위는 대략 -75V에서 -150V까지로 비교적으로 넓게 할 수 있다. TS 및 P의 값을 각각 더욱 크게하면, 상기 V의 설정 범위는 더욱 확대된다.
다음 성막 압력(P)과 기판(15)에 형성된 막의 비저항과의 관계는 제4도에 도시된다. 제4도에 있어서 (a)는 TS가 80mm의 경우, (b)는 TS가 40mm의 경우를 표시한다. 이 도면에서 알 수 있는 바와 같이, TS가 넓어지고 P가 높아짐으로써 박막의 비저항치가 작아진다. 또한 TS가 80mm일때, 바이어스 전압이 플로팅 포텐션에서 -150V까지의 사이인 경우에는 비저항이 거의 변화하지 않는다. 즉, TS를 80mm, P를 3.5Pa로 설정하면, 비저항이 약 1×10+7Ω·m의 박막이 얻어진다. TS 및 P를 더욱 크게하면, 보다 작은 비저항치의 박막이 얻어진다.
상기의 실험 데이터로부터 성막 압력 P와 타겟과 기판간의 거리 TS, 및 바이어스 전압 V와의 사이에는,
1＜1.3×105·P·TS/V2＜5[Pa·m·V+2]
로 나타내지는 관계가 성립한다.
즉, P,TS,V의 사이에 상기 식의 관계가 성립하도록 각각의 값을 설정하면, 응력과 비저항이 모두 작은 박막이 얻어진다.
이상에서 설명한 바와 같이 타겟과 기판과의 사이의 거리 TS를 넓히고, 성막 압력 P를 높게함으로서, 타겟 근방의 비교적 큰 전계로 가속되어 타겟에 충돌하고 그일부가 탄성 충돌적으로 타겟 표면에서 반사되는, 큰 운동에너지를 갖는 소위 반발원자와, 플라즈마 및 그 주변의 비교적 강한 전계로 가속된 하전입자와 가스분자와의 충돌빈도가 증가하고, 상기 반발원자 및 하전입자 등의 소위 고에너지 입자의 운동 에너지는 감소되며, 성막중에 기판에 입사하는 고에너지 입자는 감소한다.
이 결과, 기판상에 형성되는 박막은, 고에너지 입자에 의한 손상을 받는 적이 없고, 또한, 기판에 비교적 약한 바이어스를 인가하므로서 기판상에 성장하는 박막의 표면은 비교적 작은 운동에너지의 이온으로 충격되어 표면의 원자가 확산하면서 막이 성장하도록 막의 비저항은 용적치에 접근하여 작아지고, 또한, 응력의 극단적인 상승도 억제할 수 있다.
이에 의하여 비저항이 작고, 또 응력도 작은 고융점 금속의 박막이 얻어진다.
또한, 상기의 실시예는 직류전원(20 및 21)을 사용한 경우를 나타냈지만, 직류전원(20 및21)은 한쪽 또는 쌍방 모두 고주파 전원 또는 펄스전원으로 치환해도 좋다.
제5도는 상기와 같은 방법으로 형성된 고융점 금속의 박막을 갖는 반도체 장치의 한 실시예를 나타내는 단면도이다. 101은 기판, 102는 제1의 절연막, 103은 제1층의 배선막, 104는 제2의 절연막, 105는 제2층의 배선막이다.
상기 제1층(103) 및 제2층(105)의 배선의 단면 확대도를 제6도에 도시한다. 111은 배선의 재료 막이다. 이 배선의 재료막으로서는, 비저항이 작고, 또한 응력도 작은 상기 고융점 금속의 박막을 사용하므로서, 상부 배선막(112)의 신뢰성이 확보된다.
또한 상기 반도체 장치의 한 실시예에서는 적층 배선 구조에 관하여 설명했지만 상부 배선막(112)이 없고 고융점 금속의 박막(111)만으로 이루는 단층 구조로 사용해도 좋다.
이상 설명과 같이, 본 발명에 있어서의 제1의 발명에 의하면, 비저항치 및 응력 모두 작은 양질의 고융점 금속의 박막을 안정하게 얻을 수 있다고 하는 효과가 있다.
또, 제1의 발명에 의한 고융점 금속의 박막을 반도체 장치에 사용하면 신뢰성이 높은 배선막이 얻어진다고 하는 효과도 있다.
다음에, 본 발명에 있어서의 제2의 수단에 의한 적층막의 형성방법에 관하여, 그 한 실시예를 제1도와 제2도 및 제7도 내지 제14도를 사용하여 설명한다.
제1도의 구성은 상기 본 발명에 있어서의 제1의 수단의 실시예에서 설명한 바와같다. 제2도에 있어서는 31은 전공용기, 32는 진공용기(31)에 설치된 개구부이고 절연물(33)을 통해서 장착된 스퍼터 전극(34)의 타겟(35)이 진공용기(31)의 내부에 면하고 있다. 36은 전자석, 37은 전자석(36)의 전원, 38은 에노드 전극, 39는 진공용기(31)에 설치된 개구부로 기판 전극(40)을 장착한다. 41은 어스실드, 42는 기판 누르는 장치로써 절연물(43,44)을 통해서 어스실드(41) 및 기판 전극(40)에 지지되어 있다. 15는 기판, 46은 전자석, 47은 전자석(46)의 커버, 48은 전자석(46)의 전원, 50,51은 직류전원, 52는 가스도입수단, 53은 진공배기 수단이다.
60은 진공용기이고, 제1도에 나타내는 진공용기(1)와 제2도에 나타내는 진공용기(31)를 접속하고 있다.
이상의 구성에 의한 적층 박막의 형성 순서를 설명한다. 우선 진공용기(1)의 속에 있어서의 제1층째 고융점 금속의 박막 형성의 순서는, 상기 본 발명의 제1수단의 한 실시예에 있어서의 설명과 동일하다.
다음에, 제2층째의 도전성 박막의 형성에 관하여 제2도에 의하여 설명한다.
고융점 금속의 박막을 형성한 기판을 반송수단(도시 않음)에 의하여 진공용기(60)을 지나서 진공 용기(31)로 반송하여 기판 전극(40)의 위에 얹어 놓고, 기판 누르는 장치(42)로 누른다. 여기에서, 기판(15)을 반송할때, 진공용기(1,31,60)의 내부는 1.0×10+4Pa보다 낮은 압력으로 유지되어 있고, 반송중의 기판의 표면에 산화막이 성장하지 않도록 하고 있다. 이 상태에서 진공 용기(31)를 진공 배기수단(53)에 의하여 고진공으로 배기한 후, 가스 도입 수단(52)으로부터 가스(예를 들면 아르곤 : Ar)를 도입하여 진공용기(31)의 내부를 소정 압력으로 유지한다. 여기에서, 전원(37 및 48)으로 전자석(36 및 46)을 각각 여자한다. 다음에, 직류전원(50)으로 스퍼터 전극(34)에 전력을 인가하고 타겟(35)의 표면근방에서 마그네트론 방전을 발생시키고, 타겟(35)를 스퍼터한다. 이때 타겟의 표면 근방에는 전자석(36 및 46)에 의하여 마그네트론 방전에 적합한 자계가 형성되어 있다.
상기 마그네트론 스퍼터에 의한 성막을 실시할때, 동시에 기판(15)에도 기판 누르는 장치(42)를 통해서 직류전원(51)에 의하여 전력을 인가하여 소위 바이어스 스퍼터 성막을 실시하고, 기판(15)상에 저융점 금속으로 이루는 도전성 재료의 박막을 형성한다.
이와 같은 고융점 금속과 저융점 금속과의 적층막의 형성에 있어서, 타겟(5)은 고융점 금속의 재료로서 Ti와 W와의 합금으로 이루고, 타겟(35)은 저융점 금속을 이루는 도전성 재료로서 Al과 Cu와 Si와의 합금으로 이루는 경우에 대하여 설명한다.
상기 바이어스 스퍼터 성막에 있어서, 제1층째의 고융점 금속의 박막을 형성하는 W와 Ti(10wt%)와의 합금으로 이루는 타겟(5)을 사용한 경우의 성막 압력 P를 파라 미터로 한때의 기판 바이어스 전압과 기판(15)에 형성된 막의 응력과의 관계는, 제7도에 표시와 같이 된다. 이 도면에서 알 수 있는 바와 같이, P가 높은 편이, 막의 인장 또는 압축 반응이 1GPa 이하가 되는 바이어스 인가 조건의 범위가 넓어진다. 즉, P를 3.5Pa로 설정하면 막의 인장 또는 압축응력을 1GPa이하로 하기 위한 바이어스 전압 V의 설정 범위는 기판을 어스에서 절연한 상태, 즉 플로팅 포텐셜(대략-30V)에서 -100V까지로 비교적 넓게 할 수 있다. P값을 더욱 크게하면, 상기 V의 설정범위는 더욱 확대된다. 또한, 이때의 타겟과 기판과의 사이의 거리 TS는 60mm이다.
다음에 성막 압력 P를 피라 미터로 한때의 기판 바이어스 전력과 기판(15)에 형성된 막의 비저항과의 관계는, 제8도의 표시와 같아진다. 이 도면에서 알 수 있는 바와 같이, P가 높은 편이 박막의 비저항이 작고, 또, P가 2Pa와 3.5Pa인 경우, 모두 바이어스 전압 V가 -150V이고 비저항 치가 최소로 된다. 즉, 바이어스 전압을 플로팅 전압(FL)과 비교하면, V가 FL에서 -150V까지는 바이어스 전압 인가의 효과가 나타나서 비저항치가 단조롭게 감소하고, V가 -150V를 초과하면 막은 손상을 받아서, 비저항치가 증가한다. 실험의 결과에서는, 비저항에 대한 바이어스 전압 인가의 효과는 -50V에서 이미 분명하게 나타나고 있으며, -50V에서 비저항은 4×10+7Ωm로 나타나 있다.
상기 설명과 같이, W와 Ti(10wt%)와의 합금으로 이루는 고융점 금속 타겟을 사용한 바이어스 스퍼터에 있어서는, 성막 압력 P를 3Pa이상, 타겟과 기판간의 거리 TS를 60mm이상, 기판 바이어스 전압을 -40V에서 -100V 사이로 설정하므로서, 막응력, 비저항이 모두 작은 고융점 금속의 박막이 얻어진다.
즉, 성막 압력 P를 높게하므로서, 타겟근방의 비교적 큰 전계로 가속되어 타겟에 충돌하고 그 일부가 탄성 충돌적으로 타겟 표면에서 반사되는 큰 운동 에너지를 갖는 소위 발발 원자와 플라즈마 중 그 주변의 비교적 강한 전계로 가속된 하전입자 등으로 가스분자와의 충돌빈도가 증가하고 상기 반발원자 및 하전입자등의 소위 고에너지 입자의 운동에너지가 저하하므로 성막중에 기판에 입사하는 고에너지 입자의 양이 감소한다. 이 결과, 기판상에 형성되는 박막은 고에너지 입자에 의한 손상을 받는 일이 적어지고, 또한, 기판에 비교적 약한 바이어스 전압을 인가하는 것으로, 기판상에 성장하는 박막의 표면은 비교적 작은 운동에너지의 이온으로 충격되어 원자의 확산이 촉진되면서 막이 성장하므로, 막이 비저항의 용적 치에 접근하여 작아지고, 또 응력의 극단적인 상승도 억제될 수 있다.
이에 의하여, 비저항이 작고, 또 응력도 작은 고융점 금속의 박막이 얻어지게 된다.
다음에, 제2층째의 도전성 박막을 형성하는 Al과 Cu(0.5wt%)와 Si(1,5wt%)와의 합금(이하 Al합금이라 함)으로 이루는 타겟을 스퍼터한 때의 바이어스 전압과 Al합금막의 결정입경과의 관계는, 제9도에 표시된 바와 같다.
즉 기판에 바이어스 전압을 인가하지 않은 플로팅 포텐셜인 때의 Al합금막의 결정입경은 0.5㎛정도인데 대해서, 바이어스 전압을 -50V에서 -100V의 범위로 설정하여 바이어스 스퍼터 성막을 하면, 3배의 1.5㎛이상의 결정 입경이 얻어지고, -40V정도에서도 2배 이상의 입경으로 성장한다. 또, 특히 바이어스 전압이 -75V인때, 결정입경은 3배 이상인 1.7㎛으로 성장한다.
한편, 바이어스 전압을 -100V보다 크게하면, Al합금막은 손상을 받는 것으로 알려졌다.
따라서, 플로팅 포텐셜 인때에 비해서 2배 이상의 큰 결정입경을 가지며, 또, 손상이 없는 Al합금막을 형성하는데에는, 바이어스 전압을 -40V에서 -100V의 사이에 설정하면 좋다.
이상과 같은 조건으로 형성된 2층 구조의 적층 배선층의 Al합금 형성시의 기판 바이어스 전압과 막응력과의 관계를 제10도에 그리고 기판 바이어스 전압과 비저항치와의 관계를 제11도에 나타낸다.
각 층의 박막을 상기한 각각의 조건의 범위로 형성하면, 적층막의 응력, 비저항은 충분히 작고, 또, Al합금막은 상기와 같이, 충분히 큰 결정 입력을 얻을 수 있다.
또한, 상기 실시예는 스퍼터용 및 바이어스 인가용 전원으로서, 직류전원(20과 21) 및 직류전원(50 과 51)을 사용한 경우를 나타냈지만, 직류전원(20 과 21) 및 직류전원(50과 51)은 각각 고주파 전원 또는 펄스 전원으로 치환해도 좋다.
제12도는 상기한 방법에 의하여 형성된 반도체 장치의 한 실시예를 나타내는 단면도이다. 201은 기판, 202는 제1의 절연막, 203은 제1층째의 배선막, 204는 제2의 절연막, 205는 제2층째의 배선막이다.
상기 제1층째(203) 및 제2층째(205)의 배선의 단면 확대도를 제13도에 나타낸다. 211은 배선의 재료막이고 212는 주 배선막이다. 이 배선의 재료막(211)에는, 비저항이 작고, 또한 응력도 작은 상술한 방법으로 형성된 상기 W와 Ti와의 합금으로 이루는 고융점 금속의 박막을 사용하고, 주배선막(212)에는 상술한 방법으로 형성된 결정입경이 큰 상기 Al합금으로 이루는 저융점 금속막을 사용함으로서, 수명이 길고, 또 신뢰성이 높은 배선막이 얻어진다.
상기 실시예에서는 제1의 W를 주성분으로한 고융점 금속 타겟의 재료로서, W와 Ti(10wt%)와의 합금의 경우에 대하여 설명했지만, W자체만으로 구성해도 좋다. 또, 제2의 저융점 금속을 주성분으로 하는 도전체 재료의 타겟으로서, Al와 Cu(0.5wt%)와 Si(15wt%)와의 합금을 사용한 경우에 대하여 설명했지만, Al과 Si의 합금 또는 Al과 Cu의 합금이라도 좋고, 또한 Al,Cu,Au,Ag,Pt등의 금속 또는 이들 중 하나의 주된 합금 원소로 하는 합금이라도 좋다.
제13도에 있어서, 본 발명의 반도체 장치의 실시예로서, 고융점 금속으로 구성된 배선의 재료막(211)과 저융점 금속으로 구성된 주배선막(212)으로 이루는 2층 구조의 배선막을 표시했지만, 주배선막(212)의 위에 다시 고융점 금속막을 형성하여 3층 구조로 하면 보다 신뢰성이 높은 배선막이 얻어진다.
또한, 본 발명에 있어서의 제2발명에 의하면, 비저항 및 응력이 모두 작은 고융점 금속의 박막과 결정입경이 큰 저 융점 금속으로 이루는 도전성 박막을 적층하여 형성하므로서, 비저항 및 응력이 모두 작은 적층막을 형성할 수 있게 된다.
또 제2의 발명에 의한 적층막을 반도체 장치에 사용하면, 수명이 길고, 또 신뢰성이 높은 배선막이 얻어진다고 하는 효과도 있다.

Claims (14)

  1. 텅스텐(이하 W라 표기함)을 주성분으로 하는 고융점 금속의 타겟을 사용한 바이어스 스퍼터 방법으로 기판에 소망하는 바이어스 전압을 인가한 상태에서, 상기 타겟과 상기 기판과의 간격을 넓히고 또한 성막 가스 압력을 비교적 높게 하여 기판에 입사하는 고에너지입자와 상기 성막 가스분자와의 충돌빈도를 증가시켜, 상기 기판에 입사하는 고에너지 입자를 감소시킴으로써, 비저항 및 응력이 작은 W를 주성분으로하는 고 융점 금속 박막을 형성하는 것을 특징으로 하는 고융점 금속의 박막 형성 방법.
  2. 제1항에 있어서, 상기 W를 주성분으로 하는 고융점 금속의 타겟이 순 W로 이루고, 성막시의 동작가스 압력(P)과, 타겟과 기판간의 거리(TS) 및 기판 바이어스 전압(V)과의 관계가,
    1≤1.3×105·P·TS/V2≤5[Pa·m·V+2]
    인 것을 특징으로 하는 박막 형성 방법.
  3. 제1항 또는 제2항에 있어서 성막 압력(P)이 3Pa 이상 이고, 타겟과 기판간의 거리(TS)가 60mm이상, 그리고 기판 바이어스 전압(V)이 -75V에서 -150V 사이인 것을 특징으로 하는 박막 형성 방법.
  4. 제3항에 있어서, 기판상에 형성하는 고융점 금속 박막의 비저항치가 1.1×10+7Ω·m이하이고, 인장또는 압축 응력이 1GPa이하인 것을 특징으로 하는 박막형성방법.
  5. 제1의 W를 주성분으로 하는 고융점 금속 타겟과 제2의 저융점 금속을 주성분으로 하는 도전성 재료의 타겟을 사용한 바이어스 스퍼터법에서 먼저, 상기 제1의 W를 주성분으로 하는 고 융점 금속 타겟의 스퍼터에 있어서, 기판에 소망하는 바이어스 전압을 인가한 상태에서 기판에 입사하는 고 에너지 입자를 감소시킴으로서 비저항 및 응력이 작은 W를 주성분으로 하는 고융점 박막을 형성하고, 다음에, 상기 제2의 저융점 금속을 주성분으로 하는 도전성 재료의 타겟의 스퍼터에 있어서, 기판에 소망하는 바이어스 전압을 인가한 상태에서 결정의 성장을 촉진시킴으로서 상기 W를 주성분으로 고융점 금속의 박막상에 결정 입경이 큰 저 융점 금속을 주성분으로 하는 도전성 재료의 박막을 적층 형성하는 것을 특징으로 하는 박막 형성 방법.
  6. 제5항에 있어서, 상기 제1의 W를 주성분으로 하는 고융점 금속의 타겟의 스퍼터에 있어서의 상기 기판에 입사하는 고에너지 입자를 감소시키는 것은, 상기 타겟과 상기 기판과의 간격을 넓히는 것과 성막가스 압력을 비교적 높게 함으로서 상기 고에너지 입자와 상기 성막 가스 분자와의 충돌 빈도를 증가시켜 비저항 및 응력이 작은 W를 주성분으로 하는 고 융점 금속 박막을 형성하고, 상기 제2의 저융점 금속을 주성분으로 하는 도전성 재료의 타겟의 스퍼터에 있어서의 결정성장의 촉진은, 상기 W를 주성분으로 하는 고융점 금속 박막을 형성한 기판에 비교적 약한 바이어스 전압을 인가하여 비교적 약한 에너지의 이온으로 상기 기판의 표면을 충격함으로서, 박막의 원자 확산을 촉진시켜 박막을 성장시키므로써, 상기 W를 주성분으로 하는 고융점 금속 박막상에 저융점 금속을 주성분으로 하는 도전성 재료의 박막을 적층 형성하는 것을 특징으로 하는 박막 형성 방법.
  7. 제5항에 있어서, 상기 제2의 저융점 금속을 주성분으로 하는 도전성 재료의 타겟의 재료가 Al,Cu,Au,Ag,Pt등의 금속 또는 이들중 하나의 주된 합금 원소로 하는 합금인 것을 특징으로 하는 박막 형성 방법,
  8. 제5항에 있어서, 상기 제1의 W를 주성분으로 한 고융점 금속 타겟의 재료가 Ti와 W와의 합금으로 이루고, 상기 제2의 저융점 금속을 주성분으로 하는 도전성 재료의 타겟의 재료가 Al과 Cu와 Si의 합금, 또는 Al과 Si와의 합금, 또는 Al과 Cu와의 합금으로 이루는 것을 특징으로 하는 박막 형성 방법.
  9. 제5항 또는 제7항에 있어서, 상기 W를 주성분으로한 고융점 금속의 박막의 형성에 있어서는, 성막 압력(P)이 3Pa이상, 타겟과 기판과의 거리(TS)가 60mm이상, 및 기판 바이어스 전압(V)이 -75V에서 -150V의 사이 이고, 상기 저융점 금속을 주성분으로 하는 도전성 재료의 박막의 형성에 있어서는, 기판 바이어스 전압(V)이 -40V에서 -100V사이인 것을 특징으로 하는 박막 형성 방법.
  10. 제5항에 있어서, 상기 W를 주성분으로 한 고융점 금속의 박막을 형성한 후에, 다음 상기 저융점 금속을 주성분으로 한 도전성 재료의 박막을 적층 형성하기 위전에, 상기 W를 주성분으로 한 고 융점 금속의 박막을 형성한 상기 기판을 1.0×10+4Pa이하의 고진공중에 유지하는 것을 특징으로 하는 박막 형성 방법.
  11. 제9항에 있어서, W를 주성분으로 한 고융점 금속의 박막의 비저항이 4×10+7Ω·m이하이고, 또 인장 또는 압축 응력이 1GPa이하인 것을 특징으로 하는 박막 형성 방법.
  12. 제1의 W를 주성분으로 한 고융점 금속 타겟의 재료가 Ti와 W와의 합금으로 이루고, 상기 제2의 저융점 금속을 주성분으로 하는 도전성 재료의 타겟의 재료가 Al과 Cu와 Si와의 합금 또는 Al과 Si와으 합금 또는 Al과 Cu와의 합금으로 형성된 박막을 배선막으로서 갖는 것을 특징으로 하는 제6항에 따른 박막 형성 방법에 의해 형성된 반도체 장치
  13. 제1의 W를 주성분으로 한 고융점 금속 타겟의 재료가 Ti와 W와의 합금으로 이루고, 상기 제2의 저융점 금속을 주성분으로 하는 도전성 재료의 타겟의 재료가 Al과 Cu와 Si와의 합금 또는 Al과 Si와의 합금 또는 Al과 Cu와의 합금으로 형성된 박막을 배선막으로서 갖는 것을 특징으로 하는 제11항에 따른 박막 형성 방법에 의해 형성된 반도체 장치.
  14. 제1의 W를 주성분으로 한 고융점 금속 타겟의 재료가 Ti와 W와의 합금으로 이루고, 상기 제2의 저융점 금속을 주성분으로 하는 도전성 재료의 타겟의 재료가 Al과 Cu와 Si와의 합금 또는 Al과 Si와의 합금 또는 Al과 Cu와의 합금으로 형성된 박막을 배선막으로서 갖는 것을 특징으로 하는 제12항에 따른 박막 형성 방법에 의해 형성된 반도체 장치.
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