TWI501234B - 具二氧化矽絕緣層之電阻式隨機存取記憶體構造 - Google Patents

Description

具二氧化矽絕緣層之電阻式隨機存取記憶體構造

本發明係關於一種電阻式隨機存取記憶體構造；特別是關於一種具二氧化矽絕緣層之電阻式隨機存取記憶體構造。

目前隨著可攜式電子產品的需求提升，全球記憶體市場的需求亦不斷提升，且其需求成長速度以非揮發性記憶體[non-volatile memory]為最大成長。在非揮發性記憶體中以電阻式非揮發性記憶體或電阻式隨機存取記憶體[resistance random access memory，RRAM]最受注目。

一般而言，電阻式隨機存取記憶體相對於其它記憶體，其同時兼具動態隨機存取記憶體[SRAM]的高速特性、動態隨機存取記憶體[DRAM]的高密度特性及快閃記憶體[flash]的非揮發性。簡言之，電阻式隨機存取記憶體的優點在於其同時具備操作電壓低、快速操作時間、結構簡單化、可多位元記憶、耐久性佳、記憶元件面積縮小、非破壞性讀取等特性。

另外，相對於一般隨機存取記憶體，電阻式隨機存取記憶體更具有低製造成本的特性。特別是，相對於NAND型快閃記憶體[NAND flash]，電阻式隨機存取記憶體更相對具有低製造成本特性。

關於習用電阻式隨機存取記憶體已揭示於許多國內、外專利，舉例而言，中華民國專利公告第I286837號之〝三維電阻式隨機存取記憶體〞發明專利，其揭示使用在一3D RRAM中之記憶體陣列層，其在一具有周邊電路之矽基板上形成有：氧化矽層、下方電極材料、氧化矽、電阻器材料、氧化矽、氮化矽、氧化矽、上方電極及覆蓋氧化物沉積於其上。多個記憶體陣列層可以彼此層疊形成在頂部。

另一習用電阻式隨機存取記憶體，如中華民國專利公告第I342066號之〝電阻式隨機存取記憶體〞發明專利，其揭示一種記憶體，其包括第一方向上的多條字元線[word line]；第二方向上的多條位元線[bit line]，每條位元線耦接到至少一條字元線；以及多個記憶元件[memory element]，每個記憶元件耦接到一條字元線及一條位元線。每個記憶元件包括：頂電極[top electrode]連接到對應的字元線；底電極[bottom electrode]連接到對應的位元線；電阻層[resistive layer]在底電極上；以及至少兩個獨立的襯墊[liner]，每個襯墊的兩端具有電阻材料，且每個襯墊耦接於頂電極與電阻層之間。

另一習用電阻式隨機存取記憶體，如美國專利第7,498,600號之〝Variable resistance random access memory device and a method of fabricating the same〞發明專利，其揭示一種電阻式隨機存取記憶體包含一底電極層[lower electrode]、一n+界面層[n+ interfacial layer]、一緩衝層[buffer layer]、一氧化層[oxide layer]及一頂電極層[upper electrode]。該緩衝層具有可變電阻特性[variable resistance characteristic]。

另一習用電阻式隨機存取記憶體，如美國專利第7,833,898號之〝Method for manufacturing resistance RAM device〞發明專利，其揭示一種電阻式隨機存取記憶體製造方法，其包含：形成一絕緣層於一半導體基板[semiconductor substrate]，該半導體基板具有一底電極接點[bottom electrode contact]；蝕刻該絕緣層形成一通孔[hole]，以曝露該底電極接點；沉積一底電極材料層及一過渡金屬材料層[TMO material]於該通孔內；沉積一頂電極材料層於該通孔內；除去該頂電極材料層及該絕緣層之一部分，以形成一堆疊結構[stack pattern]。

然而，前述中華民國專利公告第I286837號、第I342066號、美國專利第7,498,600號及第7,833,898號之絕緣層具有複雜構造。因此，習用電阻式隨機存取記憶體之絕緣層存在有必要進一步提供更具絕緣效率的需求。前述諸中華民國及美國專利僅為本發明技術背景之參考及說明目前技術發展狀態而已，其並非用以限制本發明。

有鑑於此，本發明為了滿足上述需求，其提供一種具二氧化矽絕緣層之電阻式隨機存取記憶體構造，其利用至少一二氧化矽絕緣層設置於一下電極層及一上電極層之間，且該二氧化矽絕緣層提供可變電阻特性，以改善習用電阻式隨機存取記憶體的絕緣層。

本發明之主要目的係提供一種具二氧化矽絕緣層之電阻式隨機存取記憶體構造，其利用至少一二氧化矽絕緣層設置於一下電極層及一上電極層之間，且該二氧化矽絕緣層提供可變電阻特性，以達成提升絕緣效果之目的。

為了達成上述目的，本發明之具二氧化矽絕緣層之電阻式隨機存取記憶體構造包含：一基板；及一金屬-絕緣-金屬結構層，其形成於該基板上，該金屬-絕緣層-金屬結構層包含：一下金屬層，其形成於該基板上；一二氧化矽絕緣層，其形成於該下金屬層上，且該二氧化矽絕緣層提供可變電阻特性；及一上金屬層，其形成於該二氧化矽絕緣層上。

本發明另一較佳實施例之具二氧化矽絕緣層之電阻式隨機存取記憶體構造包含：一基板；一第一金屬層，其形成於該基板上；一二氧化矽絕緣層，其形成於該第一金屬層上，且該二氧化矽絕緣層提供可變電阻特性；及一第二金屬層，其形成於該二氧化矽絕緣層上；其中該第一金屬層、二氧化矽絕緣層及第二金屬層形成一金屬-絕緣-金屬結構於該基板上。

本發明較佳實施例之該基板選自一矽基板。

本發明較佳實施例之該基板具有一二氧化矽層。

本發明較佳實施例之該第一金屬層或下金屬層選自一氮化鈦[TiN]金屬層，而該第二金屬層或上金屬層選自一鉑金屬層。

本發明較佳實施例之該二氧化矽絕緣層具有一掺質。

本發明較佳實施例之該掺質選自鋅[Zn]元素，以形成一掺鋅二氧化矽層[Zn：SiO₂ ]。

本發明較佳實施例之該掺質選自錫[Sn]元素，以形成一掺錫二氧化矽層[Sn：SiO₂ ]。

為了充分瞭解本發明，於下文將例舉較佳實施例並配合所附圖式作詳細說明，且其並非用以限定本發明。

本發明較佳實施例之具二氧化矽絕緣層之電阻式隨機存取記憶體構造可製成非揮發性記憶體[non-violate memory]或其它半導體元件，但其並非用以限定本發明之範圍。本發明較佳實施例之電阻式隨機存取記憶體構造採用二氧化矽材料製成一可變電阻絕緣層[resistance-variable insulation layer]，但其並非用以限定本發明之範圍。

第1圖揭示本發明較佳實施例之具二氧化矽絕緣層之電阻式隨機存取記憶體單元之側剖視示意圖。第2圖揭示本發明較佳實施例製造具二氧化矽絕緣層之電阻式隨機存取記憶體構造之流程方塊圖。請參照第1及2圖所示，本發明較佳實施例之電阻式隨機存取記憶體[RRAM]單元1包含一基板11、一二氧化矽層110、一第一金屬層12、一二氧化矽絕緣層13及一第二金屬層14。該第一金屬層12、二氧化矽絕緣層13及第二金屬層14組成一金屬-絕緣-金屬結構層於該基板11上，以形成一RRAM單元1，如第1圖所示。

請再參照第1及2圖所示，該基板11係屬一半導體基板，其由適當加工製程製成。該半導體基板較佳選自一矽基板[silicon substrate]，例如：各種矽晶圓[silicon wafer]，但其並非用以限定本發明之範圍。

請再參照第1及2圖所示，本發明較佳實施例製造電阻式隨機存取記憶體方法之第一步驟S1：將該二氧化矽層110以化學氣相沉積[CVD]或熱氧化方式形成一預定厚度[例如：200nm]於該基板11之表面上。另外，本發明較佳實施例之該二氧化矽層110以其它適當製程進行加工，例如：平坦化[planarization]製程。

請再參照第1及2圖所示，本發明較佳實施例製造電阻式隨機存取記憶體方法之第二步驟S2：將該第一金屬層12形成於該基板11上。舉例而言，將該第一金屬層12以濺鍍[sputtering]方式或其它物理氣相沉積[PVD]方式形成一預定厚度[例如：50nm]於該基板11之二氧化矽層110上。在結構單元上，該第一金屬層12為該電阻式隨機存取記憶體單元1之下金屬層，如第1圖之下方位置。該第一金屬層12選自一氮化鈦[TiN]金屬層。

請再參照第2圖所示，另外，本發明較佳實施例之該第一金屬層12進一步需要以其它適當製程進行加工，例如：黃光微影製程[photolithography process]，以形成適當佈局圖案[pattern]。經由黃光微影製程加工後，在該基板11之二氧化矽層110上，該第一金屬層12依佈局形成於該電阻式隨機存取記憶體單元1內。

請再參照第1及2圖所示，本發明較佳實施例製造電阻式隨機存取記憶體方法之第三步驟S3：將該二氧化矽絕緣層13以物理氣相沉積[PVD]方式形成一預定厚度[例如：35nm]形成於該第一金屬層12上，且該二氧化矽絕緣層提供可變電阻特性。該二氧化矽絕緣層13由一二氧化矽[SiO₂ ]材料製成。

請再參照第1及2圖所示，本發明較佳實施例之該二氧化矽絕緣層13具有一掺質[doped material]，以改善該二氧化矽絕緣層13之絕緣特性。本發明較佳實施例之該掺質選自鋅[Zn]或錫[Sn]元素，以提供鋅掺質二氧化矽材料或錫掺質二氧化矽材料[Zn-doped or Sn-doped silicon oxide material]，以便形成一掺鋅二氧化矽層[Zn：SiO₂ ]或一掺錫二氧化矽層[Sn：SiO₂ ]。

請再參照第2圖所示，另外，本發明較佳實施例之該二氧化矽絕緣層13進一步需要以其它適當製程進行加工，例如：黃光微影製程，以形成適當佈局圖案。再經由黃光微影製程加工後，在該第一金屬層12上，該二氧化矽絕緣層13依佈局形成於該電阻式隨機存取記憶體單元1內。該二氧化矽絕緣層13進一步改善記憶體絕緣層之絕緣可靠度及降低消耗電量。

請再參照第1及2圖所示，本發明較佳實施例製造電阻式隨機存取記憶體方法之第四步驟S4：將該第二金屬層14以物理氣相沉積[PVD]方式形成一預定厚度[例如：200nm]形成於該二氧化矽絕緣層13上。在結構單元上，該第二金屬層14為該電阻式隨機存取記憶體單元1之上金屬層，如第1圖之上方位置。該第二金屬層14選自一鉑金屬層[Pt metal layer〕。

請再參照第2圖所示，另外，本發明較佳實施例之該第二金屬層14進一步需要以其它適當製程進行加工，例如：黃光微影製程，以形成適當佈局圖案。再經由黃光微影製程加工後，在該二氧化矽絕緣層13上，該第二金屬層14依佈局形成於該電阻式隨機存取記憶體單元1內。

此時，該第一金屬層12、二氧化矽絕緣層13及第二金屬層14形成一金屬-絕緣-金屬結構層〔MIM layer〕單元於該基板11上。

請再參照第1圖所示，在該金屬-絕緣-金屬結構層單元中，將該二氧化矽絕緣層13以三明治〔sandwiched〕方式夾設於該第一金屬層12及第二金屬層14之間，以便利用該金屬-絕緣-金屬結構層形成該RRAM單元1。此時，在該基板11上由數個該電阻式隨機存取記憶體單元1之形成佈局陣列〔array〕。

第3圖揭示本發明較佳實施例之之掃瞄式電子顯微鏡〔SEM〕照片，其對照於第1圖之二氧化矽絕緣層。請參照第1圖及第3圖所示，該二氧化矽絕緣層13〔如第3圖之SiO₂ 〕夾設於該第一金屬層12〔如第3圖之TiN〕及第二金屬層14〔如第3圖之Pt〕之間。

前述較佳實施例僅舉例說明本發明及其技術特徵，該實施例之技術仍可適當進行各種實質等效修飾及/或替換方式予以實施；因此，本發明之權利範圍須視後附申請專利範圍所界定之範圍為準。

1‧‧‧電阻式隨機存取記憶體單元

11‧‧‧基板

110‧‧‧二氧化矽層

12‧‧‧第一金屬層

13‧‧‧二氧化矽絕緣層

14‧‧‧第二金屬層

S1‧‧‧第一步驟

S2‧‧‧第二步驟

S3‧‧‧第三步驟

S4‧‧‧第四步驟

第1圖：本發明較佳實施例之具二氧化矽絕緣層之電阻式隨機存取記憶體單元之側剖視示意圖。

第2圖：本發明較佳實施例製造具二氧化矽絕緣層之電阻式隨機存取記憶體構造之流程方塊圖。

第3圖：本發明較佳實施例之具二氧化矽絕緣層之電阻式隨機存取記憶體構造之掃瞄式電子顯微鏡〔SEM〕照片。

1．．．電阻式隨機存取記憶體單元

11．．．基板

110．．．二氧化矽層

12．．．第一金屬層

13．．．二氧化矽絕緣層

14．．．第二金屬層

Claims (10)

1. 一種具二氧化矽絕緣層之電阻式隨機存取記憶體構造之製造方法，其包含：提供一基板；將一金屬-絕緣-金屬結構層直接形成於該基板上；將一下金屬層直接形成於該基板上；將一二氧化矽絕緣層直接形成於該下金屬層上，且該二氧化矽絕緣層提供可變電阻特性，其中該二氧化矽絕緣層具有一掺質，且該掺質選自鋅或錫元素，以形成一掺鋅二氧化矽層或一掺錫二氧化矽層；及將一上金屬層直接形成於該二氧化矽絕緣層上，如此形成該金屬-絕緣-金屬結構層於該基板上。
2. 依申請專利範圍第1項所述之具二氧化矽絕緣層之電阻式隨機存取記憶體構造之製造方法，其中將該上金屬層、二氧化矽絕緣層及下金屬層以物理氣相沉積方式形成。
3. 依申請專利範圍第1項所述之具二氧化矽絕緣層之電阻式隨機存取記憶體構造之製造方法，其中將該上金屬層、二氧化矽絕緣層及下金屬層以黃光微影製程進行加工，以形成適當佈局圖案。
4. 一種具二氧化矽絕緣層之電阻式隨機存取記憶體構造，其包含：一基板；一第一金屬層，其直接形成於該基板上；一二氧化矽絕緣層，其直接形成於該第一金屬層上，且該二氧化矽絕緣層提供可變電阻特性，其中該二氧化矽絕緣層具有一掺質，且該掺質選自鋅或錫元素，以形成一掺鋅二氧化矽層或一掺錫二氧化矽層；及一第二金屬層，其直接形成於該二氧化矽絕緣層上；其中該第一金屬層、二氧化矽絕緣層及第二金屬層形成一金屬-絕緣-金屬結構於該基板上。
5. 依申請專利範圍第4項所述之具二氧化矽絕緣層之電阻式隨機存取記憶體構造，其中該基板選自一矽基板。
6. 依申請專利範圍第4項所述之具二氧化矽絕緣層之電阻式隨機存取記憶體構造，其中該基板具有一二氧化矽層。
7. 依申請專利範圍第4項所述之具二氧化矽絕緣層之電阻式隨機存取記憶體構造，其中該第一金屬層之厚度為50nm、該二氧化矽絕緣層之厚度為35nm或該第二金屬層14之厚度為200nm。
8. 依申請專利範圍第4項所述之具二氧化矽絕緣層之電阻式隨機存取記憶體構造，其中該第一金屬層選自一氮化鈦金屬層，而該第二金屬層選自一鉑金屬層。
9. 依申請專利範圍第4項所述之具二氧化矽絕緣層之電阻式隨機存取記憶體構造，其中將該第一金屬層、二氧化矽絕緣層及第二金屬層以物理氣相沉積方式形成。
10. 依申請專利範圍第4項所述之具二氧化矽絕緣層之電阻式隨機存取記憶體構造，其中將該第一金屬層、二氧化矽絕緣層及第二金屬層以黃光微影製程進行加工，以形成適當佈局圖案。