KR20150054518A - 전자 장치 - Google Patents
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Abstract
전자 장치가 제공된다. 반도체 메모리를 포함하는 전자 장치로서, 본 발명의 일 실시예에 따른 반도체 메모리는, 기판 상에 형성되고 자신의 일단에서 전압을 인가받는 수직전극; 상기 수직전극의 측면을 따라 형성되고, 상기 수직전극의 일단에서 타단으로 갈수록 점자 두께가 얇아지는 가변저항층; 및 상기 가변저항층을 사이에 두고 상기 수직전극과 인접하여 배치되고, 상기 기판 상에 상호 이격되어 적층된 복수의 수평전극을 포함한다.
Description
본 특허 문헌은 반도체 메모리 장치와, 전자 장치에서의 이의 응용에 관한 것이다.
최근 전자기기의 소형화, 저전력화, 고성능화, 다양화 등에 따라, 컴퓨터, 휴대용 통신기기 등 다양한 전자기기에서 정보를 저장할 수 있는 반도체 장치가 요구되고 있으며, 이에 대한 연구가 진행되고 있다. 이러한 반도체 장치로는 인가되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭하는 특성을 이용하여 데이터를 저장할 수 있는 반도체 장치 예컨대, RRAM(Resistive Random Access Memory), PRAM(Phase-change Random Access Memory), FRAM(Ferroelectric Random Access Memory), MRAM(Magnetic Random Access Memory), 이-퓨즈(E-fuse) 등이 있다.
본 발명의 실시예들이 해결하려는 과제는, 복수의 메모리 셀들이 수직(vertical) 적층된 구조의 반도체 메모리에서, 각 메모리 셀들과 동작전압 인가단의 거리 차이가 존재하더라도 각 메모리 셀들을 균일한 동작전압으로 구동할 수 있는 전자 장치를 제공하는 것이다.
상기 과제를 해결하기 위한 본 발명의 제 1 실시예에 따른 전자 장치는, 반도체 메모리를 포함하는 전자 장치로서, 상기 반도체 메모리는, 기판 상에 형성되고 자신의 일단에서 전압을 인가받는 수직전극; 상기 수직전극의 측면을 따라 형성되고, 상기 수직전극의 일단에서 타단으로 갈수록 점자 두께가 얇아지는 가변저항층; 및상기 가변저항층을 사이에 두고 상기 수직전극과 인접하여 배치되고, 상기 기판 상에 상호 이격되어 적층된 복수의 수평전극을 포함할 수 있다.
상기 가변저항층은 페로브스카이트(perovskite)계 산화물, 전이금속 산화물, 칼코게나이드(chalcogenide)계 화합물 중 어느 하나를 포함하는 단일막 또는 다중막으로 형성될 수 있다.
상기 수직전극의 일단에 접속되어 전압을 인가하기 위한 도전층을 더 포함할 수 있다.
상기 이격된 복수의 수평전극 사이에 형성되는 절연층을 더 포함할 수 있다.
반도체 메모리를 포함하는 전자 장치로서, 상기 반도체 메모리는, 기판 상에 형성되고 일단에서 전압을 인가받는 수직전극; 상기 수직전극의 상기 일단에 인접하여 배치된 제 1 수평전극; 상기 수직전극의 타단에 인접하여 배치된 제 2 수평전극; 상기 수직전극과 상기 제 1 수평전극 사이에 개재되어 형성되고 제 1 두께를 갖는 제 1 가변저항층; 및 상기 수직전극과 상기 제 2 수평전극 사이에 개재되어 형성되고, 상기 제 1 두께보다 얇은 제 2 두께를 갖는 제 2 가변저항층을 포함할 수 있다.
상기 가변저항층은 페로브스카이트(perovskite)계 산화물, 전이금속 산화물, 칼코게나이드(chalcogenide)계 화합물 중 어느 하나를 포함하는 단일막 또는 다중막으로 형성될 수 있다.
상기 수직전극의 일단에 접속되어 전압을 인가하기 위한 도전층을 더 포함할 수 있다.
상기 전자 장치는, 마이크로프로세서를 더 포함하고, 상기 마이크로프로세서는, 상기 마이크로프로세서 외부로부터의 명령을 포함하는 신호를 수신하고, 상기 명령의 추출이나 해독 또는 상기 마이크로프로세서의 신호의 입출력 제어를 수행하는 제어부; 상기 제어부가 명령을 해독한 결과에 따라서 연산을 수행하는 연산부; 및 상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 기억부를 포함하고, 상기 반도체 메모리는, 상기 마이크로프로세서 내에서 상기 기억부의 일부일 수 있다.
상기 전자 장치는, 프로세서를 더 포함하고, 상기 프로세서는, 상기 프로세서의 외부로부터 입력된 명령에 따라 데이터를 이용하여 상기 명령에 대응하는 연산을 수행하는 코어부; 상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 캐시 메모리부; 및 상기 코어부와 상기 캐시 메모리부 사이에 연결되고, 상기 코어부와 상기 캐시 메모리부 사이에 데이터를 전송하는 버스 인터페이스를 포함하고, 상기 반도체 메모리는, 상기 프로세서 내에서 상기 캐시 메모리부의 일부일 수 있다.
상기 전자 장치는, 프로세싱 시스템을 더 포함하고, 상기 프로세싱 시스템은, 수신된 명령을 해석하고 상기 명령을 해석한 결과에 따라 정보의 연산을 제어하는 프로세서; 상기 명령을 해석하기 위한 프로그램 및 상기 정보를 저장하기 위한 보조기억장치; 상기 프로그램을 실행할 때 상기 프로세서가 상기 프로그램 및 상기 정보를 이용해 상기 연산을 수행할 수 있도록 상기 보조기억장치로부터 상기 프로그램 및 상기 정보를 이동시켜 저장하는 주기억장치; 및 상기 프로세서, 상기 보조기억장치 및 상기 주기억장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스 장치를 포함하고, 상기 반도체 메모리는, 상기 프로세싱 시스템 내에서 상기 보조기억장치 또는 상기 주기억장치의 일부일 수 있다.
상기 전자 장치는, 데이터 저장 시스템을 더 포함하고, 상기 데이터 저장 시스템은, 데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 저장 장치; 외부로부터 입력된 명령에 따라 상기 저장 장치의 데이터 입출력을 제어하는 컨트롤러; 상기 저장 장치와 외부 사이에 교환되는 데이터를 임시로 저장하는 임시 저장 장치; 및 상기 저장 장치, 상기 컨트롤러 및 상기 임시 저장 장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고, 상기 반도체 메모리는, 상기 데이터 저장 시스템 내에서 상기 저장 장치 또는 상기 임시 저장 장치의 일부일 수 있다.
상기 전자 장치는, 메모리 시스템을 더 포함하고, 상기 메모리 시스템은, 데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 메모리; 외부로부터 입력된 명령에 따라 상기 메모리의 데이터 입출력을 제어하는 메모리 컨트롤러; 상기 메모리와 외부 사이에 교환되는 데이터를 버퍼링하기 위한 버퍼 메모리; 및 상기 메모리, 상기 메모리 컨트롤러 및 상기 버퍼 메모리 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고,상기 반도체 메모리는, 상기 메모리 시스템 내에서 상기 메모리 또는 상기 버퍼 메모리의 일부일 수 있다.
상술한 실시예에 의한 전자 장치에 의하면, 전압 인가단 위치에 대응하여 가변저항층의 두께를 다르게 형성함으로써, 각 메모리 셀들을 균일한 동작전압으로 구동할 수 있고, 이에 의해 신뢰성 있는 전자 장치를 제공할 수 있다.
도 1은 반도체 메모리의 블럭 구성도이다.
도 2는 본 발명의 제 1 실시예에 따른 반도체 메모리의 사시도이다.
도 3은 도 2의 점선 "A" 부분을 보다 상세히 도시한 단면도이다.
도 4는 도 3에 도시된 제 1 실시예의 변형 실시예이다.
도 5는 본 발명의 제 2 실시예에 따른 반도체 메모리의 단면도이다.
도 6은 본 발명의 일 실시예에 따른 마이크로프로세서(1000)의 구성도이다.
도 7은 본 발명의 일 실시예에 따른 프로세서(1100)의 구성도이다.
도 8은 본 발명의 일 실시예에 따른 시스템(1200)의 구성도이다.
도 9는 본 발명의 일 실시예에 따른 데이터 저장 시스템(1300)의 구성도이다.
도 10은 본 발명의 일 실시예에 따른 메모리 시스템(1400)의 구성도이다.
도 2는 본 발명의 제 1 실시예에 따른 반도체 메모리의 사시도이다.
도 3은 도 2의 점선 "A" 부분을 보다 상세히 도시한 단면도이다.
도 4는 도 3에 도시된 제 1 실시예의 변형 실시예이다.
도 5는 본 발명의 제 2 실시예에 따른 반도체 메모리의 단면도이다.
도 6은 본 발명의 일 실시예에 따른 마이크로프로세서(1000)의 구성도이다.
도 7은 본 발명의 일 실시예에 따른 프로세서(1100)의 구성도이다.
도 8은 본 발명의 일 실시예에 따른 시스템(1200)의 구성도이다.
도 9는 본 발명의 일 실시예에 따른 데이터 저장 시스템(1300)의 구성도이다.
도 10은 본 발명의 일 실시예에 따른 메모리 시스템(1400)의 구성도이다.
이하에서는, 첨부된 도면을 참조하여 다양한 실시예들이 상세히 설명된다.
도면은 반드시 일정한 비율로 도시된 것이라 할 수 없으며, 몇몇 예시들에서, 실시예들의 특징을 명확히 보여주기 위하여 도면에 도시된 구조물 중 적어도 일부의 비례는 과장될 수도 있다. 도면 또는 상세한 설명에 둘 이상의 층을 갖는 다층 구조물이 개시된 경우, 도시된 것과 같은 층들의 상대적인 위치 관계나 배열 순서는 특정 실시예를 반영할 뿐이어서 본 발명이 이에 한정되는 것은 아니며, 층들의 상대적인 위치 관계나 배열 순서는 달라질 수도 있다. 또한, 다층 구조물의 도면 또는 상세한 설명은 특정 다층 구조물에 존재하는 모든 층들을 반영하지 않을 수도 있다(예를 들어, 도시된 두 개의 층 사이에 하나 이상의 추가 층이 존재할 수도 있다). 예컨대, 도면 또는 상세한 설명의 다층 구조물에서 제1 층이 제2 층 상에 있거나 또는 기판상에 있는 경우, 제1 층이 제2 층 상에 직접 형성되거나 또는 기판상에 직접 형성될 수 있음을 나타낼 뿐만 아니라, 하나 이상의 다른 층이 제1 층과 제2 층 사이 또는 제1 층과 기판 사이에 존재하는 경우도 나타낼 수 있다.
도 1은 반도체 메모리의 블럭 구성도이다.
도 1을 참조하면, 반도체 메모리는 복수의 메모리 블록들(BLK0~BLKn, memory blocks), 복수의 로컬 워드라인 선택부들(10; LWL SEL), 복수의 로컬 비트라인 선택부들(20; LBL SEL), 워드라인 디코더(30; WL DEC), 센스 앰프(40; SA), 및 블록 선택 회로(50; BLK SEL)를 포함할 수 있다.
복수의 메모리 블록들(BLK0~BLKn) 각각은 복수의 로컬 워드라인들(LWL), 복수의 로컬 비트라인들(LBL), 및 복수의 메모리 셀들을 포함한다. 복수의 메모리 블록들(BLK0~BLKn) 각각은 로컬 워드라인 선택부(10) 및 로컬 비트라인 선택부(20)와 연결될 수 있다.
로컬 워드라인 선택부(10)는 블록 선택 신호에 따라, 선택된 메모리 블록의 로컬 워드라인들(LWL)과, 워드라인 디코더(30)로부터 제공된 글로벌 워드라인들(GWL)을 연결한다. 로컬 워드라인 선택부(10)는 선택된 메모리 블록의 로컬 비트라인 선택부(20)를 구동시키기 위한 바이어스 신호(bias)를 로컬 비트라인 선택부(20)에 전달할 수 있다.
로컬 비트라인 선택부(20)는 바이어스 신호(bias)에 따라 선택된 메모리 블록의 로컬 비트라인들(LBL)과 센스 앰프(40)로부터 제공된 글로벌 비트라인(GBL)을 연결한다.
로컬 비트라인 선택부(20)는 비트라인 선택 트랜지스터들을 포함할 수 있다. 각각의 상기 비트라인 선택 트랜지스터는 게이트 전극 및 소오스/드레인 전극들을 포함할 수 있으며, 소오스/드레인 전극들 각각은 로컬 비트라인(LBL)과 글로벌 비트라인(GBL)에 연결될 수 있다. 게이트 전극들은 비트라인 선택 라인(BL SEL)에 공통으로 연결될 수 있다.
로컬 워드라인 선택부들(10)은 워드라인 디코더(30)를 공유하며, 로컬 비트라인 선택부(20)들은 센스 앰프(40)를 공유할 수 있다.
워드라인 디코더(30)는 외부에서 입력된 어드레스를 디코딩하여 글로벌 워드라인들(GWL) 중 어느 하나를 선택한다. 글로벌 워드라인들(GWL)은 하나의 메모리 블록에 구비된 로컬 워드라인들(LWL)의 개수만큼 구비될 수 있다. 워드라인 디코더(30)는 복수 개의 메모리 블록들(BLK0~BLKn)에 공통으로 연결되며, 블록 선택 회로(50)의 블록 선택 신호에 따라 선택된 메모리 블록과 연결된 로컬 워드라인들(LWL)에 데이터 정보를 제공한다. 이에 따라, 각각의 메모리 블록들(BLK0~BLKn)의 로컬 워드라인들(LWL)은 동일한 어드레스 정보에 의해 선택될 수 있다.
센스 앰프(40)는 읽기 동작시 메모리 셀들에 저장된 데이터를 감지할 수 있으며, 동작 모드에 따라 메모리 셀들에 저장될 데이터를 임시로 저장할 수도 있다. 센스 앰프(40)는 복수 개의 메모리 블록들(BLK0~BLKn)에 공통으로 연결될 수 있으며, 블록 선택 회로(50)에 의해 선택된 메모리 블록의 메모리 셀들에 저장된 데이터를 감지할 수 있다.
블록 선택 회로(50)는 어드레스 정보에 따라 메모리 블록들(BLK0~BLKn) 중 하나의 메모리 블록을 선택하기 위한 블록 선택 신호를 발생시킨다. 블록 선택 신호에 의해 선택된 메모리 블록의 로컬 워드라인들(LWL) 및 로컬 비트라인들(LBL)이 글로벌 워드라인들(GWL) 및 글로벌 비트라인들(GBL)에 대응되어 연결된다.
복수의 메모리 블록들(도 1의 BLK0~BLKn)은 글로벌 비트라인들(GBL)을 공유할 수 있다. 글로벌 비트라인들(GBL)은 센스앰프(40)에 연결될 수 있다. 로컬 비트라인들(LBL)은 글로벌 비트라인들(GBL)에 각각 커플링된다. 글로벌 비트라인들(GBL)은 Y축 방향으로 나란히 연장될 수 있다.
도 2 내지 도 5는 본 발명의 실시예에 따른 3차원 수직 적층 구조의 다양한 메모리 구조를 보여준다.
본 실시예들의 반도체 메모리는 저항 변화를 이용하여 데이터를 저장하는 저항성 메모리 장치(RRAM)로 되어 있으나, 본 발명이 이에 제한되는 것은 아니다.
도 2를 참조하면, 본 발명의 제 1 실시예에 따른 반도체 메모리는 복수의 메모리 블록(도 1의 BLK1~BLKn)를 포함할 수 있다. 각 메모리 블록(BLK1~BLKn)은 제1 내지 제3 방향(D1, D2, D3)으로 연장될 수 있다. 제1 내지 제3 방향(D1, D2, D3)은 도시된 것과 같이, 서로 교차하는 방향이고, 서로 다른 방향일 수 있다. 예를 들어, 제1 내지 제3 방향(D1, D2, D3)은 서로 직각으로 교차하는 방향일 수 있으나, 이에 한정되는 것은 아니다.
반도체 메모리는 반도체 기판(110)상에 형성된 복수의 도전층(111), 복수의 절연층들(122), 복수의 수평전극(210~290), 복수의 수직전극(124), 복수의 가변저항층(125)을 포함할 수 있다.
기판(110) 상에 글로벌 비트라인(GBL)이 배치될 수 있다. 글로벌 비트라인(GBL)은 기판(110) 내의 소자분리 패턴들에 의해 정의된 활성 영역들 내에 불순물을 도핑하여 형성된 불순물 영역일 수 있다.
도전층(111)들은 기판(110) 상부에 형성되어 수직전극(124)의 일단에 접속될 수 있다. 도전층(111)들은 수직전극들(124)에 동작전압을 인가할 수 있다.
또한, 도전층(111)들은 층간 절연막(121)내에 배치될 수 있다.
복수의 절연층들(122)은 반도체 기판(110)상에 제 2 방향(D2)으로 서로 이격되어 순차적으로 적층될 수 있다. 그리고 도 2에 도시한 것과 같이, 복수의 절연층들(122) 각각은 제 1 방향(D1)으로 연장된 형태로 형성될 수 있다.
복수의 수평전극층(210~290)은 제 1 방향(D1)으로 연장되어 형성될 수 있다. 구체적으로, 복수의 수평전극(210~290)은 적층된 복수의 절연층(122) 사이에 형성되며 복수의 가변저항층(125)에 접속될 수 있다.
복수의 수직전극(124)은 제 2 방향(D2)으로 연장된 형태로 형성될 수 있다. 구체적으로, 복수의 수평전극(210~290)과 복수의 절연층(122)을 관통하도록 형성된 관통홀(H) 내에 형성되되, 필러(pillar) 형태로 배치될 수 있다. 이러한 복수의 수직전극(124)은 적층된 복수의 절연층들(122)과 복수의 수평전극(210~290)을 관통하고 도전층(111)에 연결될 수 있다.
제 3 방향(D3)으로 배열된 복수의 수직전극(124)은 글로벌 비트라인(GBL)에 의해서 서로 전기적으로 연결될 수 있다. 즉, 제 3 방향(D3)으로 배열된 복수의 수직전극(124)은 글로벌 비트라인(GBL)을 서로 공유할 수 있다.
한편 제 2 방향(D2)으로 배열된 복수의 수평전극(210~290)은 복수의 수직전극(124)과 가변저항층(125)을 서로 공유할 수 있다.
복수의 수직전극(124)과 복수의 수평전극(210~290)들은 메탈(metal), 예를들어, Ru, RuOx, Ti/TiN, Zr/TiN, NiSix, TiN, Wn, W, Al, Cu 또는 이들의 합금일 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
한편 도시하지는 않았으나 복수의 수직전극(124)과 복수의 수평전극(210~290)은 도전막과 확산 방지막의 이중 구조로 이루어질 수 있다. 구체적으로 복수의 수직전극(124)과 복수의 수평전극(210~290)은 도전 물질로 이루어진 도전막과 이러한 도전 물질을 확산을 방지하는 확산 방지막의 이중 구조로 이루어질 수 있다.
가변저항층(125)은 복수의 수직전극(124)과 복수의 수평전극(210~290) 사이에 배치될 수 있다. 가변저항층(125)은 복수의 수직전극(124)의 측면을 따라 복수의 수직전극(124)과 제 2 방향(D2)으로 나란하게 형성될 수 있다.
가변저항층(125)은 금속산화물을 포함할 수 있다. 금속산화물은 전이금속산화물(Transition Metal Oxide, TMO), 페로브스카이트(Perovskite) 계열의 산화물 등을 포함할 수 있다.
가변저항층(125)은 가변 저항 특성을 나타내는 물질로 상변화물질을 포함할 수 있다. 상변화물질은 칼코겐화합물(chalcogen compound)을 포함할 수 있다.
한편, 도면에는 가변저항층(125)이 단일막인 것이 도시되어 있으나, 가변저항 층(125)은 필요에 따라 이중막, 삼중막등 다중막 구조로 형성될 수 있다.
또한, 중요하게 본 발명의 실시예에 따른 가변저항층(125)의 두께는 도전층(111)으로부터로 제 2 방향(D2)으로 연장되면서 점차 두께가 얇아질 수 있다.
상세히는, 가변저항층(125)은 기울기(slope)를 갖고 수직전극(124)의 측면을 따라 형성될 수 있다. 이때 도전층(111)에 인접한 가변저항층(125)의 두께는 도전층(111)로부터 멀어질수록 점차 얇아질 수 있다. 여기서, 도전층(111)은 외부에서 인가되는 전압을 가변저항층에 전달하는 역할을 한다.
도 3은 도 2의 점선 "A" 부분을 보다 상세히 도시한 단면도이다.
도 3을 참조하면, 최하위 메모리 셀(S1)과 최상위 메모리 셀(S2)이 도시되어 있다. 최하위 메모리 셀(S1)은 도전층(111)과 가장 인접하여 형성될 수 있다. 즉, 외부전압이 인가되는 쪽의 메모리 셀이 될 수 있다. 도전층(111)은 기판상의 층간 절연층(121)내에 형성되고 외부 인가 전압을 수직전극(124)에 제공할 수 있다. 최하위 메모리 셀(S1)은 최하위 수직전극(124a), 최하위 수평전극(210) 및 최하위 수직전극(124a)과 최하위 수평전극(210)사이에 배치되는 최하위 가변저항층(125a)를 포함할 수 있다.
또한, 최상위 메모리 셀(S2)은 도전층(111)과 가장 멀리 이격된 셀일 수 있다. 최상위 메모리 셀(S2)은 최상위 수직전극(124b), 최상위 수평전극(290) 및 최상위 수직전극(124b)과 최상위 수평전극(290) 사이에 배치되는 최상위 가변저항층(125b)를 포함할 수 있다.
최하위 메모리 셀(S1)과 최상위 메모리 셀(S2)이 갖는 최하위 및 최상위 가변저항층(125a, 125b)의 두께를 비교하면, 최하위 가변저항층(125a)의 두께는 최상위 가변저항층(125b)의 두께보다 두꺼울 수 있다.
또한, 최상위 수직전극(124b) 및 최하위 수직전극(124a)의 두께는 반도체 메모리의 설계에 따라 일정하거나 또는 변할 수 있으며 이에 제한을 두지 않는다.
도 4는 도 3에서 설명한 제 1 실시예의 변형 실시예로써 전압인가 방향이 반대방향인 반도체 메모리의 단면도이다.
도 4를 참조하면, 최상위 메모리 셀(S4)과 최하위 메모리 셀(S3)이 도시되어 있다.
최상위 메모리 셀(S4)은 동작 전압이 인가되는 쪽의 메모리 셀일 수 있다. 최상위 메모리 셀(S4)은 최상위 수직전극(324b), 최상위 수평전극(390) 및 최상위 수직전극(324b)과 최상위 수평전극(390)사이에 배치되는 최상위 가변저항층(325b)를 포함할 수 있다.
또한 최하위 메모리 셀(S3)은 동작 전압이 인가되는 쪽에서 가장 멀리 이격된 셀이다. 최하위 메모리 셀(S3)은 최하위 수직전극(324a), 최하위 수평전극(310) 및 최하위 수직전극(324a)과 최하위 수평전극(310) 사이에 배치되는 최하위 가변저항층(325a)를 포함할 수 있다.
최하위 메모리 셀(S3)과 최상위 메모리 셀(S4)이 갖는 최하위 및 최상위 가변저항층(325a, 325b)의 두께를 비교하면 최하위 가변저항층(325a)의 두께는 최상위 가변저항층(325b)의 두께보다 얇을 수 있다.
이와같이, 전압을 인가하는 방향에 따라 가변저항층의 두께가 증가하는 방향은 달라질 수 있다.
본 발명의 실시예에 따른 가변저항층(125, 325)의 구조를 구비함으로써, 가변저항층(125, 325)이 전압 인가단에서 먼 곳에 위치함으로써 발생할 수 있는 전압 강하로 인한 오동작을 개선할 수 있다. 또한, 복수의 메모리 셀들이 수직(vertical) 적층된 구조의 반도체 메모리에서, 각 메모리 셀들과 전압 인가단의 거리 차이가 존재하더라도 각 메모리 셀들을 균일한 동작전압으로 구동할 수 있다.
도 5는 본 발명의 제 2 실시예에 따른 반도체 메모리의 단면도이다.
제 2 실시예에 따른 반도체 메모리는 제 1 실시예와 동일하게 제 1 내지 제 3 방향(D1, D2, D3)으로 연장될 수 있는 복수의 메모리 블록(도1의 BLK1~BLKn)을 포함할 수 있다.
본 발명의 제 2 실시예에 다른 반도체 메모리는 반도체 기판상에 형성된 복수의 수평전극(410~490), 수직전극(424), 수평전극(410~490)과 수직전극(424)사이에 형성되는 복수의 가변저항층(450~459), 복수의 수평전극(410~490) 및 복수의 가변저항층(450~459)을 구분하는 복수의 절연층(422), 복수의 도전층(411)을 포함할 수 있다.
복수의 수평전극(410~490), 복수의 수직전극(424), 복수의 도전층(411)의 구성은 본 발명의 제 1 실시예의 구성과 동일할 수 있다. 다만, 복수의 가변저항층(450~459)은 본 발명의 제 1 실시예와는 다르게 가변저항층(450~459)이 구분되어지는 패턴을 갖을 수 있다. 자세히는, 복수의 가변저항층(450~459)은 복수의 절연층(422)에 의하여 제 2 방향(D2)으로 절연되며 제 1 두께를 갖는 제 1 가변저항층 및 제 2 두께를 갖는 제 2 가변저항층을 포함할 수 있다.
중요하게, 본 발명의 실시예에 따른 제 1 가변저항층과 제 2 가변저항층의 두께는 도전층(411)으로부터 제 2 방향(D2)으로 멀어질수록 점차 얇아질 수 있다. 도전층(411)은 외부에서 인가되는 전압을 가변저항층(450~459)에 전달하는 역할을 할 수 있다. 예컨대, 제 1 가변저항층이 도전층(411)에 인접하고 제 2 가변저항층이 도전층(411)으로부터 가장 멀리 이격 되었다고 가정하였을 때, 제 1 가변저항층의 두께는 제 2 가변저항층의 두께보다 두꺼울 수 있다.
도 5를 참조하면, 제 1 메모리 셀(S5)과 제 2 메모리 셀(S6)이 도시되어 있다.
제 1 메모리 셀은(S5)은 도전층(411)과 인접하며 형성되며 수직전극(424a), 수직전극(424a)에 접속하여 배치된 제 1 수평전극(410) 및 이들 사이에 개재되고 제 1 두께를 가지는 제 1 가변저항층(450)을 포함할 수 있다.
또한 제 2 메모리 셀(S6)은 도전층(411)과 이격된 거리를 갖으며 수직전극(424b) 그리고 수직전극(424b)에 접속하여 배치된 제 2 수평전극(490) 및 이들 사이에 개재되고 제 2 두께를 가지는 제 2 가변저항층(459)을 포함할 수 있다.
제 1 메모리 셀(S5)과 제 2 메모리 셀(S6)이 갖는 제 1 및 제 2 가변저항층(450, 459)의 두께를 비교하여 보았을 때, 제 1 가변저항층(450)의 두께는 제 2 가변저항층(459)의 두께보다 두꺼울 수 있다.
이와 같은 본 발명의 실시예의 따르면, 전압 인가단의 위치에 대응하여 가변저항패턴의 두께를 다르게 형성하고 전압 인가단과 가변저항패턴과의 거리와 상관없이 동일한 동작 전압으로 데이터를 가변저항패턴에 저장할 수 있도록 하여 신뢰성 있는 반도체 메모리를 제공할 수 있다.
또한, 본 발명의 제 1 실시예의 변형실시예와 같이 동작 전압을 인가하는 방향에 대응하여 가변저항층의 두께가 증가하는 방향은 달라질 수 있다.
전술한 실시예들의 메모리 회로 또는 반도체 장치는 다양한 장치 또는 시스템에 이용될 수 있다. 도 6 내지 도 10은 전술한 실시예들의 메모리 회로 또는 반도체 장치를 구현할 수 있는 장치 또는 시스템의 몇몇 예시들을 나타낸다.
도 6은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 마이크로프로세서의 구성도의 일 예이다.
도 6을 참조하면, 마이크로프로세서(1000)는 다양한 외부 장치로부터 데이터를 받아서 처리한 후 그 결과를 외부 장치로 보내는 일련의 과정을 제어하고 조정하는 일을 수행할 수 있으며, 기억부(1010), 연산부(1020), 제어부(1030) 등을 포함할 수 있다. 마이크로프로세서(1000)는 중앙 처리 장치(Central Processing Unit; CPU), 그래픽 처리 장치(Graphic Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP), 어플리케이션 프로세서(Application Processor; AP) 등 각종 데이터 처리 장치 일 수 있다.
기억부(1010)는 프로세서 레지스터(Processor register), 레지스터(Register) 등으로, 마이크로프로세서(1000) 내에서 데이터를 저장하는 부분일 수 있고, 데이터 레지스터, 주소 레지스터, 부동 소수점 레지스터 등을 포함할 수 있으며 이외에 다양한 레지스터를 포함할 수 있다. 기억부(1010)는 연산부(1020)에서 연산을 수행하는 데이터나 수행결과 데이터, 수행을 위한 데이터가 저장되어 있는 주소를 일시적으로 저장하는 역할을 수행할 수 있다.
기억부(1010)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예컨대, 기억부(1010)는 기판 상에 형성되고 자신의 일단에서 전압을 인가받는 수직전극, 수직전극의 측면을 따라 형성되고, 수직전극의 일단에서 타단으로 갈수록 점자 두께가 얇아지는 가변저항층 및 가변저항층을 사이에 두고 상기 수직전극과 인접하여 배치되고, 상기 기판 상에 상호 이격되어 적층된 복수의 수평전극을 포함할 수 있다. 이를 통해, 기억부(1010)의 각 메모리 셀들을 균일한 동작전압으로 구동할 수 있다. 결과적으로, 마이크로프로세서(1000)의 신뢰성을 증가시킬 수 있다.
연산부(1020)는 제어부(1030)가 명령을 해독한 결과에 따라서 여러 가지 사칙 연산 또는 논리 연산을 수행할 수 있다. 연산부(1020)는 하나 이상의 산술 논리 연산 장치(Arithmetic and Logic Unit; ALU) 등을 포함할 수 있다.
제어부(1030)는 기억부(1010), 연산부(1020), 마이크로프로세서(1000)의 외부 장치 등으로부터 신호를 수신하고, 명령의 추출이나 해독, 마이크로프로세서(1000)의 신호 입출력의 제어 등을 수행하고, 프로그램으로 나타내어진 처리를 실행할 수 있다.
본 실시예에 따른 마이크로프로세서(1000)는 기억부(1010) 이외에 외부 장치로부터 입력되거나 외부 장치로 출력할 데이터를 임시 저장할 수 있는 캐시 메모리부(1040)를 추가로 포함할 수 있다. 이 경우 캐시 메모리부(1040)는 버스 인터페이스(1050)를 통해 기억부(1010), 연산부(1020) 및 제어부(1030)와 데이터를 주고 받을 수 있다.
도 7은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 프로세서의 구성도의 일 예이다.
도 7을 참조하면, 프로세서(1100)는 다양한 외부 장치로부터 데이터를 받아서 처리한 후 그 결과를 외부 장치로 보내는 일련의 과정을 제어하고 조정하는 일을 수행하는 마이크로프로세서의 기능 이외에 다양한 기능을 포함하여 성능 향상 및 다기능을 구현할 수 있다. 프로세서(1100)는 마이크로프로세서의 역할을 하는 코어부(1110), 데이터를 임시 저장하는 역할을 하는 캐시 메모리부(1120) 및 내부와 외부 장치 사이의 데이터 전달을 위한 버스 인터페이스(1430)를 포함할 수 있다. 프로세서(1100)는 멀티 코어 프로세서(Multi Core Processor), 그래픽 처리 장치(Graphic Processing Unit; GPU), 어플리케이션 프로세서(Application Processor; AP) 등과 같은 각종 시스템 온 칩(System on Chip; SoC)을 포함할 수 있다.
본 실시예의 코어부(1110)는 외부 장치로부터 입력된 데이터를 산술 논리 연산하는 부분으로, 기억부(1111), 연산부(1112) 및 제어부(1113)를 포함할 수 있다.
기억부(1111)는 프로세서 레지스터(Processor register), 레지스터(Register) 등으로, 프로세서(1100) 내에서 데이터를 저장하는 부분일 수 있고, 데이터 레지스터, 주소 레지스터, 부동 소수점 레지스터 등를 포함할 수 있으며 이외에 다양한 레지스터를 포함할 수 있다. 기억부(1111)는 연산부(1112)에서 연산을 수행하는 데이터나 수행결과 데이터, 수행을 위한 데이터가 저장되어 있는 주소를 일시적으로 저장하는 역할을 수행할 수 있다. 연산부(1112)는 프로세서(1100)의 내부에서 연산을 수행하는 부분으로, 제어부(1113)가 명령을 해독한 결과에 따라서 여러 가지 사칙 연산, 논리 연산 등을 수행할 수 있다. 연산부(1112)는 하나 이상의 산술 논리 연산 장치(Arithmetic and Logic Unit; ALU) 등을 포함할 수 있다. 제어부(1113)는 기억부(1111), 연산부(1112), 프로세서(1100)의 외부 장치 등으로부터 신호를 수신하고, 명령의 추출이나 해독, 프로세서(1100)의 신호 입출력의 제어 등을 수행하고, 프로그램으로 나타내어진 처리를 실행할 수 있다.
캐시 메모리부(1120)는 고속으로 동작하는 코어부(1110)와 저속으로 동작하는 외부 장치 사이의 데이터 처리 속도 차이를 보완하기 위해 임시로 데이터를 저장하는 부분으로, 1차 저장부(1121), 2차 저장부(1122) 및 3차 저장부(1123)를 포함할 수 있다. 일반적으로 캐시 메모리부(1120)는 1차, 2차 저장부(1121, 1122)를 포함하며 고용량이 필요할 경우 3차 저장부(1123)를 포함할 수 있으며, 필요시 더 많은 저장부를 포함할 수 있다. 즉 캐시 메모리부(1120)가 포함하는 저장부의 개수는 설계에 따라 달라질 수 있다. 여기서, 1차, 2차, 3차 저장부(1121, 1122, 1123)의 데이터 저장 및 판별하는 처리 속도는 같을 수도 있고 다를 수도 있다. 각 저장부의 처리 속도가 다른 경우, 1차 저장부의 속도가 제일 빠를 수 있다. 캐시 메모리부(1120)의 1차 저장부(1121), 2차 저장부(1122) 및 3차 저장부(1123) 중 하나 이상의 저장부는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 캐시 메모리부(1120)는 기판 상에 형성되고 자신의 일단에서 전압을 인가받는 수직전극, 수직전극의 측면을 따라 형성되고, 수직전극의 일단에서 타단으로 갈수록 점자 두께가 얇아지는 가변저항층 및 가변저항층을 사이에 두고 상기 수직전극과 인접하여 배치되고, 상기 기판 상에 상호 이격되어 적층된 복수의 수평전극을 포함할 수 있다. 이를 통해 캐시 메모리부(1120)의 각 메모리 셀들을 균일한 동작전압으로 구동할 수 있다. 결과적으로, 프로세서(1100)의 신뢰성을 증가시킬 수 있다.
도 7에는 1차, 2차, 3차 저장부(1121, 1122, 1123)가 모두 캐시 메모리부(1120)의 내부에 구성된 경우를 도시하였으나, 캐시 메모리부(1120)의 1차, 2차, 3차 저장부(1121, 1122, 1123)는 모두 코어부(1110)의 외부에 구성되어 코어부(1110)와 외부 장치간의 처리 속도 차이를 보완할 수 있다. 또는, 캐시 메모리부(1120)의 1차 저장부(1121)는 코어부(1110)의 내부에 위치할 수 있고, 2차 저장부(1122) 및 3차 저장부(1123)는 코어부(1110)의 외부에 구성되어 처리 속도 차이의 보완 기능이 보다 강화될 수 있다. 또는, 1차, 2차 저장부(1121, 1122)는 코어부(1110)의 내부에 위치할 수 있고, 3차 저장부(1123)는 코어부(1110)의 외부에 위치할 수 있다.
버스 인터페이스(1430)는 코어부(1110), 캐시 메모리부(1120) 및 외부 장치를 연결하여 데이터를 효율적으로 전송할 수 있게 해주는 부분이다.
본 실시예에 따른 프로세서(1100)는 다수의 코어부(1110)를 포함할 수 있으며 다수의 코어부(1110)가 캐시 메모리부(1120)를 공유할 수 있다. 다수의 코어부(1110)와 캐시 메모리부(1120)는 직접 연결되거나, 버스 인터페이스(1430)를 통해 연결될 수 있다. 다수의 코어부(1110)는 모두 상술한 코어부의 구성과 동일하게 구성될 수 있다. 프로세서(1100)가 다수의 코어부(1110)를 포함할 경우, 캐시 메모리부(1120)의 1차 저장부(1121)는 다수의 코어부(1110)의 개수에 대응하여 각각의 코어부(1110) 내에 구성되고 2차 저장부(1122)와 3차 저장부(1123)는 다수의 코어부(1110)의 외부에 버스 인터페이스(1130)를 통해 공유되도록 구성될 수 있다. 여기서, 1차 저장부(1121)의 처리 속도가 2차, 3차 저장부(1122, 1123)의 처리 속도보다 빠를 수 있다. 다른 실시예에서, 1차 저장부(1121)와 2차 저장부(1122)는 다수의 코어부(1110)의 개수에 대응하여 각각의 코어부(1110) 내에 구성되고, 3차 저장부(1123)는 다수의 코어부(1110) 외부에 버스 인터페이스(1130)를 통해 공유되도록 구성될 수 있다.
본 실시예에 따른 프로세서(1100)는 데이터를 저장하는 임베디드(Embedded) 메모리부(1140), 외부 장치와 유선 또는 무선으로 데이터를 송수신할 수 있는 통신모듈부(1150), 외부 기억 장치를 구동하는 메모리 컨트롤부(1160), 외부 인터페이스 장치에 프로세서(1100)에서 처리된 데이터나 외부 입력장치에서 입력된 데이터를 가공하고 출력하는 미디어처리부(1170) 등을 추가로 포함할 수 있으며, 이 이외에도 다수의 모듈과 장치를 포함할 수 있다. 이 경우 추가된 다수의 모듈들은 버스 인터페이스(1130)를 통해 코어부(1110), 캐시 메모리부(1120) 및 상호간 데이터를 주고 받을 수 있다.
여기서 임베디드 메모리부(1140)는 휘발성 메모리뿐만 아니라 비휘발성 메모리를 포함할 수 있다. 휘발성 메모리는 DRAM(Dynamic Random Access Memory), Moblie DRAM, SRAM(Static Random Access Memory), 및 이와 유사한 기능을 하는 메모리 등을 포함할 수 있으며, 비휘발성 메모리는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory), 및 이와 유사한 기능을 수행하는 메모리 등을 포함할 수 있다.
통신모듈부(1150)는 유선 네트워크와 연결할 수 있는 모듈, 무선 네트워크와 연결할 수 있는 모듈, 및 이들 전부를 포함할 수 있다. 유선 네트워크 모듈은, 전송 라인을 통하여 데이터를 송수신하는 다양한 장치들과 같이, 유선랜(Local Area Network; LAN), 유에스비(Universal Serial Bus; USB), 이더넷(Ethernet), 전력선통신(Power Line Communication; PLC) 등을 포함할 수 있다. 무선 네트워크 모듈은, 전송 라인 없이 데이터를 송수신하는 다양한 장치들과 같이, 적외선 통신(Infrared Data Association; IrDA), 코드 분할 다중 접속(Code Division Multiple Access; CDMA), 시분할 다중 접속(Time Division Multiple Access; TDMA), 주파수 분할 다중 접속(Frequency Division Multiple Access; FDMA), 무선랜(Wireless LAN), 지그비(Zigbee), 유비쿼터스 센서 네트워크(Ubiquitous Sensor Network; USN), 블루투스(Bluetooth), RFID(Radio Frequency IDentification), 롱텀에볼루션(Long Term Evolution; LTE), 근거리 무선통신(Near Field Communication; NFC), 광대역 무선 인터넷(Wireless Broadband Internet; Wibro), 고속 하향 패킷 접속(High Speed Downlink Packet Access; HSDPA), 광대역 코드 분할 다중 접속(Wideband CDMA; WCDMA), 초광대역 통신(Ultra WideBand; UWB) 등을 포함할 수 있다.
메모리 컨트롤부(1160)는 프로세서(1100)와 서로 다른 통신 규격에 따라 동작하는 외부 저장 장치 사이에 전송되는 데이터를 처리하고 관리하기 위한 것으로 각종 메모리 컨트롤러, 예를 들어, IDE(Integrated Device Electronics), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), RAID(Redundant Array of Independent Disks), SSD(Solid State Disk), eSATA(External SATA), PCMCIA(Personal Computer Memory Card International Association), USB(Universal Serial Bus), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등을 제어하는 컨트롤러를 포함할 수 있다.
미디어처리부(1170)는 프로세서(1100)에서 처리된 데이터나 외부 입력장치로부터 영상, 음성 및 기타 형태로 입력된 데이터를 가공하고, 이 데이터를 외부 인터페이스 장치로 출력할 수 있다. 미디어처리부(1170)는 그래픽 처리 장치(Graphics Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP), 고선명 오디오(High Definition Audio; HD Audio), 고선명 멀티미디어 인터페이스(High Definition Multimedia Interface; HDMI) 컨트롤러 등을 포함할 수 있다.
도 8는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 시스템의 구성도의 일 예이다.
도 8를 참조하면, 시스템(1200)은 데이터를 처리하는 장치로, 데이터에 대하여 일련의 조작을 행하기 위해 입력, 처리, 출력, 통신, 저장 등을 수행할 수 있다. 시스템(1200)은 프로세서(1210), 주기억장치(1220), 보조기억장치(1230), 인터페이스 장치(1240) 등을 포함할 수 있다. 본 실시예의 시스템(1200)은 컴퓨터(Computer), 서버(Server), PDA(Personal Digital Assistant), 휴대용 컴퓨터(Portable Computer), 웹 타블렛(Web Tablet), 무선 폰(Wireless Phone), 모바일 폰(Mobile Phone), 스마트 폰(Smart Phone), 디지털 뮤직 플레이어(Digital Music Player), PMP(Portable Multimedia Player), 카메라(Camera), 위성항법장치(Global Positioning System; GPS), 비디오 카메라(Video Camera), 음성 녹음기(Voice Recorder), 텔레매틱스(Telematics), AV시스템(Audio Visual System), 스마트 텔레비전(Smart Television) 등 프로세스를 사용하여 동작하는 각종 전자 시스템일 수 있다.
프로세서(1210)는 입력된 명령어의 해석과 시스템(1200)에 저장된 자료의 연산, 비교 등의 처리를 제어할 수 있고, 마이크로프로세서(Micro Processor Unit; MPU), 중앙 처리 장치(Central Processing Unit; CPU), 싱글/멀티 코어 프로세서(Single/Multi Core Processor), 그래픽 처리 장치(Graphic Processing Unit; GPU), 어플리케이션 프로세서(Application Processor; AP), 디지털 신호 처리 장치(Digital Signal Processor; DSP) 등을 포함할 수 있다.
주기억장치(1220)는 프로그램이 실행될 때 보조기억장치(1230)로부터 프로그램 코드나 자료를 이동시켜 저장, 실행시킬 수 있는 기억장소로, 전원이 끊어져도 기억된 내용이 보존될 수 있다. 주기억장치(1220)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 주기억장치(1220)는 기판 상에 형성되고 자신의 일단에서 전압을 인가받는 수직전극, 수직전극의 측면을 따라 형성되고, 수직전극의 일단에서 타단으로 갈수록 점자 두께가 얇아지는 가변저항층 및 가변저항층을 사이에 두고 상기 수직전극과 인접하여 배치되고, 상기 기판 상에 상호 이격되어 적층된 복수의 수평전극을 포함할 수 있다. 이를 통해, 주기억장치(1220)의 각 메모리 셀들을 균일한 동작전압으로 구동할 수 있다. 결과적으로, 시스템(1200)의 신뢰성을 증가시킬 수 있다.
또한, 주기억장치(1220)는 전원이 꺼지면 모든 내용이 지워지는 휘발성 메모리 타입의 에스램(Static Random Access Memory; SRAM), 디램(Dynamic Random Access Memory) 등을 더 포함할 수 있다. 이와는 다르게, 주기억장치(1220)는 전술한 실시예의 반도체 장치를 포함하지 않고, 전원이 꺼지면 모든 내용이 지워지는 휘발성 메모리 타입의 에스램(Static Random Access Memory; SRAM), 디램(Dynamic Random Access Memory) 등을 포함할 수 있다.
보조기억장치(1230)는 프로그램 코드나 데이터를 보관하기 위한 기억장치를 말한다. 주기억장치(1220)보다 속도는 느리지만 많은 자료를 보관할 수 있다. 보조기억장치(1230)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 보조기억장치(1230)는 기판 상에 형성되고 자신의 일단에서 전압을 인가받는 수직전극, 수직전극의 측면을 따라 형성되고, 수직전극의 일단에서 타단으로 갈수록 점자 두께가 얇아지는 가변저항층 및 가변저항층을 사이에 두고 상기 수직전극과 인접하여 배치되고, 상기 기판 상에 상호 이격되어 적층된 복수의 수평전극을 포함할 수 있다. 이를 통해, 보조기억장치(1230)의 각 메모리 셀들을 균일한 동작전압으로 구동할 수 있다. 결과적으로, 시스템(1200)의 신뢰성을 증가시킬 수 있다.
또한, 보조기억장치(1230)는 자기를 이용한 자기테이프, 자기디스크, 빛을 이용한 레이져 디스크, 이들 둘을 이용한 광자기디스크, 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등과 같은 데이터 저장 시스템(도 9의 1300 참조)을 더 포함할 수 있다. 이와는 다르게, 보조기억장치(1230)는 전술한 실시예의 반도체 장치를 포함하지 않고 자기를 이용한 자기테이프, 자기디스크, 빛을 이용한 레이져 디스크, 이들 둘을 이용한 광자기디스크, 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 데이터 저장 시스템(도 10의 1300 참조)들을 포함할 수 있다.
인터페이스 장치(1240)는 본 실시예의 시스템(1200)과 외부 장치 사이에서 명령, 데이터 등을 교환하기 위한 것일 수 있으며, 키패드(keypad), 키보드(keyboard), 마우스(Mouse), 스피커(Speaker), 마이크(Mike), 표시장치(Display), 각종 휴먼 인터페이스 장치(Human Interface Device; HID), 통신장치 등일 수 있다. 통신장치는 유선 네트워크와 연결할 수 있는 모듈, 무선 네트워크와 연결할 수 있는 모듈, 및 이들 전부를 포함할 수 있다. 유선 네트워크 모듈은, 전송 라인을 통하여 데이터를 송수신하는 다양한 장치들과 같이, 유선랜(Local Area Network; LAN), 유에스비(Universal Serial Bus; USB), 이더넷(Ethernet), 전력선통신(Power Line Communication; PLC) 등을 포함할 수 있으며, 무선 네트워크 모듈은, 전송 라인 없이 데이터를 송수신하는 다양한 장치들과 같이, 적외선 통신(Infrared Data Association; IrDA), 코드 분할 다중 접속(Code Division Multiple Access; CDMA), 시분할 다중 접속(Time Division Multiple Access; TDMA), 주파수 분할 다중 접속(Frequency Division Multiple Access; FDMA), 무선랜(Wireless LAN), 지그비(Zigbee), 유비쿼터스 센서 네트워크(Ubiquitous Sensor Network; USN), 블루투스(Bluetooth), RFID(Radio Frequency IDentification), 롱텀에볼루션(Long Term Evolution; LTE), 근거리 무선통신(Near Field Communication; NFC), 광대역 무선 인터넷(Wireless Broadband Internet; Wibro), 고속 하향 패킷 접속(High Speed Downlink Packet Access; HSDPA), 광대역 코드 분할 다중 접속(Wideband CDMA; WCDMA), 초광대역 통신(Ultra WideBand; UWB) 등을 포함할 수 있다.
도 9은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 데이터 저장 시스템의 구성도의 일 예이다.
도 9을 참조하면, 데이터 저장 시스템(1300)은 데이터 저장을 위한 구성으로 비휘발성 특성을 가지는 저장 장치(1310), 이를 제어하는 컨트롤러(1320), 외부 장치와의 연결을 위한 인터페이스(1330), 및 데이터를 임시 저장하기 위한 임시 저장 장치(1340)를 포함할 수 있다. 데이터 저장 시스템(1300)은 하드 디스크(Hard Disk Drive; HDD), 광학 드라이브(Compact Disc Read Only Memory; CDROM), DVD(Digital Versatile Disc), 고상 디스크(Solid State Disk; SSD) 등의 디스크 형태와 USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 카드 형태일 수 있다.
저장 장치(1310)는 데이터를 반 영구적으로 저장하는 비휘발성 메모리를 포함할 수 있다. 여기서, 비휘발성 메모리는, ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 포함할 수 있다.
컨트롤러(1320)는 저장 장치(1310)와 인터페이스(1330) 사이에서 데이터의 교환을 제어할 수 있다. 이를 위해 컨트롤러(1320)는 데이터 저장 시스템(1300) 외부에서 인터페이스(1330)를 통해 입력된 명령어들을 처리하기 위한 연산 등을 수행하는 프로세서(1321)를 포함할 수 있다.
인터페이스(1330)는 데이터 저장 시스템(1300)과 외부 장치간에 명령 및 데이터 등을 교환하기 위한 것이다. 데이터 저장 시스템(1300)이 카드인 경우, 인터페이스(1330)는, USB(Universal Serial Bus Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등과 같은 장치에서 사용되는 인터페이스들과 호환될 수 있거나, 또는, 이들 장치와 유사한 장치에서 사용되는 인터페이스들과 호환될 수 있다. 데이터 저장 시스템(1300)이 디스크 형태일 경우, 인터페이스(1330)는 IDE(Integrated Device Electronics), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), eSATA(External SATA), PCMCIA(Personal Computer Memory Card International Association), USB(Universal Serial Bus) 등과 같은 인터페이스와 호환될 수 있거나, 또는, 이들 인터페이스와 유사한 인터페이스와 호환될 수 있다. 인터페이스(1330)는 서로 다른 타입을 갖는 하나 이상의 인터페이스와 호환될 수도 있다.
임시 저장 장치(1340)는 외부 장치와의 인터페이스, 컨트롤러, 및 시스템의 다양화, 고성능화에 따라 인터페이스(1330)와 저장 장치(1310)간의 데이터의 전달을 효율적으로 하기 위하여 데이터를 임시로 저장할 수 있다. 임시 저장 장치(1340)는 전술한 받노체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 임시 저장 장치(1340)는 기판 상에 형성되고 자신의 일단에서 전압을 인가받는 수직전극, 수직전극의 측면을 따라 형성되고, 수직전극의 일단에서 타단으로 갈수록 점자 두께가 얇아지는 가변저항층 및 가변저항층을 사이에 두고 상기 수직전극과 인접하여 배치되고, 상기 기판 상에 상호 이격되어 적층된 복수의 수평전극을 포함할 수 있다. 이를 통해, 임시 저장 장치(1340)의 각 메모리 셀들을 균일한 동작전압으로 구동할 수 있다. 결과적으로, 데이터 저장 시스템(1300)의 데이터 저장 특성을 향상시키고 의 신뢰성을 증가시킬 수 있다.
도 10은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 메모리 시스템의 구성도의 일 예이다.
도 10을 참조하면, 메모리 시스템(1400)은 데이터 저장을 위한 구성으로 비휘발성 특성을 가지는 메모리(1410), 이를 제어하는 메모리 컨트롤러(1420), 외부 장치와의 연결을 위한 인터페이스(1430) 등을 포함할 수 있다. 메모리 시스템(1400)은 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 카드 형태일 수 있다.
데이터를 저장하는 메모리(1410)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 메모리(1410)는 기판 상에 형성되고 자신의 일단에서 전압을 인가받는 수직전극, 수직전극의 측면을 따라 형성되고, 수직전극의 일단에서 타단으로 갈수록 점자 두께가 얇아지는 가변저항층 및 가변저항층을 사이에 두고 상기 수직전극과 인접하여 배치되고, 상기 기판 상에 상호 이격되어 적층된 복수의 수평전극을 포함할 수 있다. 이를 통해, 메모리(1410)의 각 메모리 셀들을 균일한 동작전압으로 구동할 수 있다. 결과적으로, 메모리 시스템(1400)데이터 저장 특성을 향상시키고 의 신뢰성을 증가시킬 수 있다.
더불어, 본 실시예의 메모리는 비휘발성인 특성을 가지는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 포함할 수 있다.
메모리 컨트롤러(1420)는 메모리(1410)와 인터페이스(1430) 사이에서 데이터의 교환을 제어할 수 있다. 이를 위해 메모리 컨트롤러(1420)는 메모리 시스템(1400) 외부에서 인터페이스(1430)를 통해 입력된 명령어들을 처리 연산하기 위한 프로세서(1421)를 포함할 수 있다.
인터페이스(1430)는 메모리 시스템(1400)과 외부 장치간에 명령 및 데이터 등을 교환하기 위한 것으로, USB(Universal Serial Bus), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등과 같은 장치에서 사용되는 인터페이스와 호환될 수 있거나, 또는, 이들 장치들과 유사한 장치들에서 사용되는 인터페이스와 호환될 수 있다. 인터페이스(1430)는 서로 다른 타입을 갖는 하나 이상의 인터페이스와 호환될 수도 있다.
본 실시예의 메모리 시스템(1400)은 외부 장치와의 인터페이스, 메모리 컨트롤러, 및 메모리 시스템의 다양화, 고성능화에 따라 인터페이스(1430)와 메모리(1410)간의 데이터의 입출력을 효율적으로 전달하기 위한 버퍼 메모리(1440)를 더 포함할 수 있다. 데이터를 임시로 저장하는 버퍼 메모리(1440)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 버퍼 메모리(1440)는 기판 상에 메모리(1410)는 기판 상에 형성되고 자신의 일단에서 전압을 인가받는 수직전극, 수직전극의 측면을 따라 형성되고, 수직전극의 일단에서 타단으로 갈수록 점자 두께가 얇아지는 가변저항층 및 가변저항층을 사이에 두고 상기 수직전극과 인접하여 배치되고, 상기 기판 상에 상호 이격되어 적층된 복수의 수평전극을 포함할 수 있다. 이를 통해, 각 메모리 셀들을 균일한 동작전압으로 구동할 수 있다. 결과적으로, 메모리 시스템(1400)의 데이터 저장 특성을 향상시키고 의 신뢰성을 증가시킬 수 있다.
더불어, 본 실시예의 버퍼 메모리(1440)는 휘발성인 특성을 가지는 SRAM(Static Random Access Memory), DRAM(Dynamic Random Access Memory), 비휘발성인 특성을 가지는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 더 포함할 수 있다. 이와는 다르게, 버퍼 메모리(1440)는 전술한 실시예의 반도체 장치를 포함하지 않고 휘발성인 특성을 가지는 SRAM(Static Random Access Memory), DRAM(Dynamic Random Access Memory), 비휘발성인 특성을 가지는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 포함할 수 있다.
도 6 내지 도 10의 전자 장치 또는 시스템의 예시들의 특징은, 다양한 장치, 시스템, 또는 어플리케이션(application)에서 구현될 수 있다. 예를 들어, 모바일 폰 또는 다른 휴대용 통신 장치, 태블릿 컴퓨터, 노트북 또는 랩탑 컴퓨너, 게임기, 스마트 TV 셋, TV 셋탑 박스, 멀티미비어 서버, 유무선 통신 기능을 갖는 디지털 카메라, 무선 통신 기능을 갖는 손목 시계 또는 다른 착용 장치 등이 있다.
이상으로 해결하고자 하는 과제를 위한 다양한 실시예들이 기재되었으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자진 자라면 본 발명의 기술사상의 범위 내에서 다양한 변경 및 수정이 이루어질 수 있음은 명백하다.
201 ~ 290, 310 ~ 390, 410 ~ 490 : 수평전극
111, 411 : 도전층
124, 324 : 수직전극
125, 325, 450 ~459 : 가변저항층
111, 411 : 도전층
124, 324 : 수직전극
125, 325, 450 ~459 : 가변저항층
Claims (12)
- 반도체 메모리를 포함하는 전자 장치로서,
상기 반도체 메모리는,
기판 상에 형성되고 자신의 일단에서 전압을 인가받는 수직전극;
상기 수직전극의 측면을 따라 형성되고, 상기 수직전극의 일단에서 타단으로 갈수록 점자 두께가 얇아지는 가변저항층; 및
상기 가변저항층을 사이에 두고 상기 수직전극과 인접하여 배치되고, 상기 기판 상에 상호 이격되어 적층된 복수의 수평전극을 포함하는
전자 장치.
- 제 1 항에 있어서,
상기 가변저항층은 페로브스카이트(perovskite)계 산화물, 전이금속 산화물, 칼코게나이드(chalcogenide)계 화합물 중 어느 하나를 포함하는 단일막 또는 다중막으로 형성되는
전자 장치.
- 제 1 항에 있어서,
상기 수직전극의 일단에 접속되어 전압을 인가하기 위한 도전층을 더 포함하는
전자 장치.
- 제 1 항에 있어서,
상기 이격된 복수의 수평전극 사이에 형성되는 절연층을 더 포함하는
전자 장치.
- 반도체 메모리를 포함하는 전자 장치로서,
상기 반도체 메모리는,
기판 상에 형성되고 일단에서 전압을 인가받는 수직전극;
상기 수직전극의 상기 일단에 인접하여 배치된 제 1 수평전극;
상기 수직전극의 타단에 인접하여 배치된 제 2 수평전극;
상기 수직전극과 상기 제 1 수평전극 사이에 개재되어 형성되고 제 1 두께를 갖는 제 1 가변저항층; 및
상기 수직전극과 상기 제 2 수평전극 사이에 개재되어 형성되고, 상기 제 1 두께보다 얇은 제 2 두께를 갖는 제 2 가변저항층을 포함하는
전자 장치. - 제 5 항에 있어서,
상기 가변저항층은 페로브스카이트(perovskite)계 산화물, 전이금속 산화물, 칼코게나이드(chalcogenide)계 화합물 중 어느 하나를 포함하는 단일막 또는 다중막으로 형성되는
전자 장치.
- 제 5 항에 있어서,
상기 수직전극의 일단에 접속되어 전압을 인가하기 위한 도전층을 더 포함하는
전자 장치.
- 제 1 항에 있어서,
상기 전자 장치는, 마이크로프로세서를 더 포함하고,
상기 마이크로프로세서는,
상기 마이크로프로세서 외부로부터의 명령을 포함하는 신호를 수신하고, 상기 명령의 추출이나 해독 또는 상기 마이크로프로세서의 신호의 입출력 제어를 수행하는 제어부;
상기 제어부가 명령을 해독한 결과에 따라서 연산을 수행하는 연산부; 및
상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 기억부를 포함하고,
상기 반도체 메모리는, 상기 마이크로프로세서 내에서 상기 기억부의 일부인
전자 장치.
- 제 1 항에 있어서,
상기 전자 장치는, 프로세서를 더 포함하고,
상기 프로세서는,
상기 프로세서의 외부로부터 입력된 명령에 따라 데이터를 이용하여 상기 명령에 대응하는 연산을 수행하는 코어부;
상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 캐시 메모리부; 및
상기 코어부와 상기 캐시 메모리부 사이에 연결되고, 상기 코어부와 상기 캐시 메모리부 사이에 데이터를 전송하는 버스 인터페이스를 포함하고,
상기 반도체 메모리는, 상기 프로세서 내에서 상기 캐시 메모리부의 일부인
전자 장치.
- 제 1 항에 있어서,
상기 전자 장치는, 프로세싱 시스템을 더 포함하고,
상기 프로세싱 시스템은,
수신된 명령을 해석하고 상기 명령을 해석한 결과에 따라 정보의 연산을 제어하는 프로세서;
상기 명령을 해석하기 위한 프로그램 및 상기 정보를 저장하기 위한 보조기억장치;
상기 프로그램을 실행할 때 상기 프로세서가 상기 프로그램 및 상기 정보를 이용해 상기 연산을 수행할 수 있도록 상기 보조기억장치로부터 상기 프로그램 및 상기 정보를 이동시켜 저장하는 주기억장치; 및
상기 프로세서, 상기 보조기억장치 및 상기 주기억장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스 장치를 포함하고,
상기 반도체 메모리는, 상기 프로세싱 시스템 내에서 상기 보조기억장치 또는 상기 주기억장치의 일부인
전자 장치.
- 제 1 항에 있어서,
상기 전자 장치는, 데이터 저장 시스템을 더 포함하고,
상기 데이터 저장 시스템은,
데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 저장 장치;
외부로부터 입력된 명령에 따라 상기 저장 장치의 데이터 입출력을 제어하는 컨트롤러;
상기 저장 장치와 외부 사이에 교환되는 데이터를 임시로 저장하는 임시 저장 장치; 및
상기 저장 장치, 상기 컨트롤러 및 상기 임시 저장 장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고,
상기 반도체 메모리는, 상기 데이터 저장 시스템 내에서 상기 저장 장치 또는 상기 임시 저장 장치의 일부인
전자 장치.
- 제 1 항에 있어서,
상기 전자 장치는, 메모리 시스템을 더 포함하고,
상기 메모리 시스템은,
데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 메모리;
외부로부터 입력된 명령에 따라 상기 메모리의 데이터 입출력을 제어하는 메모리 컨트롤러;
상기 메모리와 외부 사이에 교환되는 데이터를 버퍼링하기 위한 버퍼 메모리; 및
상기 메모리, 상기 메모리 컨트롤러 및 상기 버퍼 메모리 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고,
상기 반도체 메모리는, 상기 메모리 시스템 내에서 상기 메모리 또는 상기 버퍼 메모리의 일부인
전자 장치.
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