CN103915117B - 一种具有三维与非门阵列的快闪存储装置及其操作方法 - Google Patents

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Abstract

本发明公开了一种具有三维与非门阵列的快闪存储装置及其操作方法。操作三维p型通道与非门阵列的技术包括选择性编程、选择性(位)擦除以及区块擦除。选择性编程偏压安排包括进行带对带热电子注入以提高选择的存储单元的阈值电压。选择性擦除偏压安排包括进行负FN空穴隧穿以降低选择的存储单元的阈值电压。再者，区块擦除偏压安排诱发在选择的存储单元的区块中的负FN空穴隧穿。

Description

一种具有三维与非门阵列的快闪存储装置及其操作方法
技术领域
本发明是有关于一种高密度存储装置，例如是一种具有良好特性并包括三维与非门阵列的p型通道快闪存储装置及其操作方法。
背景技术
基于目前发展高密度的存储器的趋势，设计者致力于寻找叠层多层存储单元的技术，以达成提高储存容量以及降低单位比特的成本的目的。举例来说，于2006年12月11～13日举办的国际会议「IEEE Int'l Electron Devices Meeting」中，Lai等人所发表的文章「AMulti-Layer Stackable Thin-Film Transistor(TFT)NAND-Type Flash Memory」以及Jung等人所发表的文章「Three Dimensionally Stacked NAND Flash Memory TechnologyUsing Stacking Single Crystal Si Layers on ILD and TANOS Structure for Beyond30nm Node」中，提出将薄膜晶体管技术应用于电荷捕捉存储器技术。
近来，高阶的三维技术被开发并记载于以下专利文件中：美国专利公开案第2012/0007167号案，公开日为2012/1/12，申请日为2011/1/31，发明名称为「3D MEMORY ARRAYWITH IMPROVED SSL AND BL CONTACT LAYOUT」；美国专利公开案第2012/0007167号案，公开日为2012/1/12，申请日为2011/1/31，发明名称为「ARCHITECTURE FOR A 3D MEMORYARRAY」；以及美国专利申请案第13/772,058号案，申请日为2013/2/20，发明名称为「3DNAND FLASH MEMORY」。
因此，相关业者期望提供用于高密度存储器中具有提高编程及擦除效能的技术。
发明内容
本发明是提供一种适用于三维阵列的p型通道快闪存储装置的操作方法。操作的技术包括可以用于高密度三维阵列结构的编程、选择性(位)擦除以及区块擦除。选择性编程偏压安排包括进行带对带热电子注入(band-to-band tunneling current hotelectron injection)以提高选择的存储单元的阈值电压。选择性擦除偏压安排诱发负FN空穴隧穿以降低选择的存储单元的阈值电压。再者，区块擦除偏压安排诱发在选择的存储单元的区块中的负FN空穴隧穿。
为了对本发明的其他方面与优点有更佳的了解，下文特举较佳实施例，并配合所附图式，作详细说明如下：
附图说明
图1绘示一集成电路的简化方块图，该集成电路包括一p型通道与非门快闪存储阵列，该阵列可以本发明所述的方法操作。
图2绘示一p型通道三维与非门快闪存储阵列的一部份的电路示意图。
图3绘示一p型通道三维与非门快闪阵列的一水平位线的一部份的透视图。
图4绘示实施例的一p型通道三维与非门快闪阵列的一垂直位线的一部份的透视图。
图5绘示一三维与非门闪存分页阵列结构的透视图，于p型通道的实施例中，该阵列结构具有分别耦合至多层存储单元的多个总体位线。
图6A绘示一p型通道三维与非门结构中的一切片的示意图，其中系呈现区块擦除的一偏压安排。
图6B绘示一p型通道三维与非门结构中的一切片的示意图，其中系采用分电压方式并呈现区块擦除的一偏压安排。
图7A绘示一p型通道三维与非门结构中的一切片的示意图，其中系呈现编程操作的一偏压安排。
图7B绘示一p型通道三维与非门结构中的一切片的示意图，其中系采用分电压方式并呈现编程操作的一偏压安排。
图8绘示一双栅极p型通道薄膜与非门串的带对带隧穿电流浓度的模拟结果，例如是采用如图5所示的三维阵列。
图9至图11绘示一p型通道三维与非门结构的编程效能数据图。
图12绘示用于一p型通道三维与非门结构的具有虚拟字线的布局图。
图13绘示一分页p型通道三维与非门结构中的一层的示意图，其中系呈现编程操作的一偏压安排。
图14绘示一分页p型通道三维与非门结构的编程效能数据图。
图15绘示一分页p型通道三维与非门结构中的一层的示意图，其中系呈现擦除操作的一偏压安排。
图16绘示一p型通道三维与非门结构中的一切片的示意图，其中系呈现位擦除操作的一偏压安排。
图17绘示一p型通道三维与非门结构中的一切片的示意图，其中系采用分电压方式并呈现位擦除操作的一偏压安排。
图18绘示一p型通道三维与非门结构的位擦除效能数据图。
图19绘示一p型通道三维与非门结构的操作流程图。
【符号说明】
10：阵列
11、16、18、620、1900、1904～1906：区块
12、810、811、812、WL1、WL2、……、WL(n)、WL(n+1)～WL63、WL(0)～WL(i-1)、WL(i)、WL(i+1)、WL(i+2)、WL(0)～WL(N-1)、WL0～WLn-1、WLn、WLn+1：字线
13、163、263：页缓冲器
14、GBL1～GBL8、GBLn-1、GBLn、GBLn+1、BL-N(even)、BL-N(odd)：总体位线
15：总线
17：数据总线
19、169：状态机
23：数据输入线
24：其他电路
25：集成电路
100、102、104、300、302、304：垂直连接器
110、112、114、350、1342、1343、1344、1345：串选择晶体管
120、122、124、380、600、613、1300：存储单元
130、132、134、330、332、334：接触垫
140、142、144、340、342、344、502、503、504、505、552、553、554、555：延伸部
158：组译码器
160；351：区块选择晶体管
161：列译码器
310：绝缘层
312、313、314：半导体材料条
325-1、325-2、525-1～525-N：导线
329、509、519、803：串选择栅极结构
349：栅极结构
365：接触拴
370、605、1305、CSL：通用源极线
401：底栅极
410：叠层
420：叠层间半导体主体元件
430、450：链接元件
440：叠层间垂直导电元件
460：参考导体
470：参考选择切换器
480：交点
490：串选择切换器
526、527、802、GSL：接地选择线
528：源极线
601、602、603、604、1301、1302、1303、1304：与非门串
611、612、1311、1312：晶体管
622、623、823、824、1322、1323：区域
800：半导体条
801：电荷储存结构
803、SSL、SSL1～SSL8、SSLn-1、SSln、SSln+1、SSL-0～SSL-3：串选择线
900～906、950～955、970～974：曲线
1315：接地选择晶体管
1901：感应编程
1902：感应擦除
1903：区块擦除
BDWL：底虚拟字线
BL-1～BL-4、BL(m)、BL(m+1)：位线
BL11、BL21、BL31：局部位线
ML1、ML2、ML3：金属层
SSL0～SSL4、GSL(odd)、GSL(even)：信号
TDWL：顶虚拟字线
具体实施方式
各种实施例是搭配所附图示图1～图19进行详细的说明。
大部分描述于本发明的三维与非门快闪技术是采用n型通道装置。由于一些三维与非门架构的浮体特性(也就是不具有体接触)，因此在n型通道装置中，是采用一种所谓栅极诱发的漏极漏电诱发(GIDL-induced)电流进行负FN区块擦除，其中串选择线和栅极选择线必须施加一适中的负电压，同时位线和通用源极线则施加一高正电压，以在串选择线和栅极选择线的结边缘产生GIDL电流。成对的电子和空穴经由栅极诱发的漏极漏电(GIDL)而产生，其中空穴被扫入与非门串中。在通道中累积的空穴接着升高至通道电压，导致后续的负FN空穴隧穿注入装置。
此种GIDL诱发的擦除具有许多缺点。首先，由于少数载子(空穴)生成时间较长，擦除瞬时通常具有一些时间延迟，并且擦除速度系敏感地相关于GIDL电流以及串选择线和栅极选择线的结轮廓。为了提高GIDL电流，便会对串选择线和栅极选择线装置施加较大的负电压，但在进行区块擦除时，此较大的负电压会对其他区块里的数据造成干扰。
三维与非门结构共有的一个问题就是区块尺寸通常非常大，进行擦除时只允许一个完整的区块擦除。当用户只想改变一个小单元内的编码时，这对于用户是不方便的。
三维与非门结构通常具有高字符电阻/电容延迟，因此此种存储阵列位于芯片上是需要更多分隔物。如此一来，互补式金属氧化物半导体(CMOS)字线驱动器的面积会占据整个晶片尺寸的很大一部份。然而，由于因此需要较大的FN编程偏压(通常大于20V)，CMOS的设计规则(尺寸)就必须相对较大。
如本发明所述的一种p型通道与非门结构使用一种较低电压热电子编程方法，因此使得用于周边电路的较小的CMOS的设计规则能够实现。再者，采用本发明所述的p型通道与非门结构，则不需要GIDL就能够诱发通道空穴流，因此可避免GIDL诱发擦除的困扰。并且，本发明所述的位可修改擦除可以使得任意小单元的「覆写」非常简单，不需如同硬盘机进行区块擦除。
经观察得知，P型通道与非门架构中，P型通道薄膜晶体管与非门装置也可以具有良好的漏极电流-栅极电压(IdVg)的曲线图。
并且，对于64-字线三维薄膜晶体管与非门结构(64-WL 3D TFT NAND)，阵列漏极电流饱和电流(Idsat)可以到达大于100nA，且次阈值电压的斜率值可以低于400mV/decade，因而能提供良好的特性。
以上所述的结果表示，多晶硅薄膜晶体管装置的n型通道与非门结构中，空穴迁移率系相当于电子迁移率，这可以部分地解释了本发明所述的p型通道三维与非门的令人惊艳的良好特性。
图1绘示一集成电路的简化方块图，集成电路包括一p型通道与非门快闪存储阵列10，阵列10以如本发明所述方式操作。于实施例中，阵列10是一个三维存储器且包括多层存储单元。列译码器(区块11)耦合于沿着存储阵列10的列排列的多个字线12。区块16中的行译码器耦合于一组多个页缓冲器13，于本实施例中，行译码器是经由数据总线17耦合于页缓冲器13。多个总体位线14耦合于沿着存储阵列10的行排列的多个局部位线(未绘示)。地址经由总线15提供至行译码器(区块16)及列译码器(区块11)。数据由其他电路24(例如包括输入/输出端口)经由数据输入线23提供至集成电路上，例如是通用处理器、特殊用途应用电路、或用以提供阵列10支持的系统单芯片功能的模块的组合。数据经由数据输出线23提供至输入/输出端口或提供至其他位于集成电路25内部或外部的数据目的地。
一控制器，本实施例中例如是状态机19，提供信号以控制偏压安排供给电压的应用，以执行本发明所述的多种操作，包括读取与写入数据于阵列中的操作。偏压安排供给电压是经由区块18中的一个以上的电压供应器制造或提供。这些操作包括擦除、编程及读取。控制器可以采用目前已知的特殊用途逻辑电路。于其他实施例中，控制器可包括通用处理器，通用处理器可以位于同一个集成电路上，执行一计算机程序以控制装置的操作。在更其他的实施例中，控制器可以采用特殊用途逻辑电路和通用处理器的组合。
为了更进一步阐明，此处所指「编程」是指提高一存储单元的阈值电压的操作。储存在一编程的存储单元中的数据可以表示为逻辑「0」或逻辑「1」。此处所指「擦除」是指降低一存储单元的阈值电压的操作。储存在一擦除的存储单元中的数据，相反于编程状态，可以表示为逻辑「1」或逻辑「0」。并且，多个多位存储单元可以编程为多种阈值电压电平，且可以根据设计者的需求擦除为单一个最低阈值电压电平或最高阈值电压电平。更进一步，此处所指「写入」是指改变一存储单元的阈值电压的操作，且意图含括编程与擦除，或者是编程与擦除的操作的组合。
本发明所述的一个编程操作包括偏压选择的存储单元以进行带对带隧穿热电子编程，以将电子注入选择的存储单元的电荷储存结构中，藉此增加阈值电压。编程操作可以应用于编程例如是一个页、一个字或一个字节中的一个以上的选择的存储单元。在编程操作期间，未选择的存储单元系偏压以防止或减少已储存的电荷的干扰。
本发明所述的一个选择性擦除，也称做「位擦除」，包括偏压一个区块的多个存储单元中的一个选择的存储单元，以进行负FN隧穿，以将空穴注入选择的存储单元的电荷储存结构中，藉此降低阈值电压。此「位擦除」可以应用于擦除一个与非门阵列的一个选择的与非门串中的单一存储单元。「位擦除」操作可以应用于擦除例如是一个页、一个字或一个字节中的一个以上的选择的存储单元。在「位擦除」操作期间，区块(该区块包括选择的与非门串)中未选择的存储单元被偏压以防止或减少已储存的电荷的干扰。
本发明所述的一个区块擦除操作包括偏压一个区块的多个存储单元，以进行负FN隧穿，以将空穴注入选择的区块中的存储单元的电荷储存结构中，藉此降低阈值电压，至少降低区块中尚未具有低阈值电压的存储单元的阈值电压。
经由结合编程和位擦除操作，便可以不需经由区块擦除的辅助操作，而能够执行随机存取写入的操作。
图2绘示一三维与非门快闪存储阵列的一部份应用于类似于图1所示的装置的示意图。于本实施例中，是以绘示三层存储单元为例，此图式系代表具有多个p型通道存储单元的一区块中可以包括多个层。
多个字线包括字线WLn-1、WLn、WLn+1，彼此互相平行并沿着第一方向延伸。字线电性连接于列译码器161。字线连接于多个存储单元的多个栅极，多个存储单元串连配置成多个与非门串。字线WLn代表字线。如图2所示，字线WLn垂直地连接至位于字线WLn之下的各层的多个存储单元的栅极。
多个n型半导体，例如是p型通道存储单元的局部位线，沿着行配置以形成存储阵列的多个层中的多个与非门串。如图2所示，阵列包括一位于第三层的局部位线BL31、一位于第二层的局部位线BL21以及一位于第一层的局部位线BL11。存储单元在对应的字线和对应的局部位线之间具有介电电荷捕捉结构。以本实施例而言，为了简化表示，一个与非门串中具有三个存储单元。举例来说，一个与非门串由位于第三层的局部位线BL31形成，并包括存储单元120、122、124。实际应用时，一个与非门串可以包括16、32甚至更多个存储单元。
多个串选择线包括串选择线SSLn-1、SSln、SSln+1，并电性连接至组译码器158(组译码器158可以是列译码器161的一部份)，组译码器158选择一组的多个串。这些串选择线连接至多个串选择晶体管的栅极，这些串选择晶体管配置于多个存储单元与非门串的第一端。如图2所示，各个串选择线是垂直地连接至各层的串选择晶体管的行的栅极。举例来说，串选择线SSLn+1连接至三个层的串选择晶体管110、112、114。
位于一特定层上的局部位线是选择性地经由对应的串选择晶体管耦合于一个位于该特定层上的延伸部，例如是一个位线衬垫。举例来说，在第三层上的局部位线选择性地经由该层上对应的串选择晶体管耦合于延伸部140。相似地，在第二层上的局部位线选择性地耦合于延伸部142，而在第一层上的局部位线选择性地耦合于延伸部144。
各个层上的延伸部包括一对应的接触垫，用以接触一垂直连接器，该垂直连接器耦合于一对应的总体位线。举例来说，第三层上的延伸部140经由接触垫130以及垂直连接器100耦合于总体位线GBLn-1。第二层上的延伸部142经由接触垫132以及垂直连接器102耦合于总体位线GBLn，第一层上的延伸部144经由接触垫134以及垂直连接器104耦合于总体位线GBLn+1。
总体位线GBLn-1、GBLn、GBLn+1可耦合于阵列中额外的区块(未绘示)并延伸至页缓冲器163。
多个区块选择晶体管是配置于多个与非门串的第二端。举例来说，区块选择晶体管160(有时亦指接地选择晶体管)配置于由存储单元120、122、124形成的与非门串的第二端。一个接地选择线GSL连接至多个区块选择晶体管的栅极。接地选择线GSL电性连接至列译码器161，以在操作期间时接收偏压。
区块选择晶体管用来选择性地将区块中所有与非门串的第二端耦合至通用源极线CSL上所提供的一参考电压。通用源极线CSL在操作期间接收来自偏压电路(此处未绘示)提供的偏压。在本发明所述的某些操作中，通用源极线CSL被偏压至一参考电压，该参考电压的绝对值高于耦合至一与非门串的相反端的一位线的电压绝对值，通用源极线CSL不仅止于传统的「源极」角色。
多个区块可以配置为一个区块的阵列，包括多个区块的列和多个区块的行。列的多个区块可以共享相同的一整组字线WLn-1、WLn、WLn+1及接地选择线GSL。行的多个区块可以共享相同的一整组总体位线GBLn-1、GBLn、GBLn+1。以此方式，便建立了一个三维的译码网络。多个选择的存储单元是一页的一部份，可以经由一个字线定出地址，而一组总体位线GBLn-1、GBLn、GBLn+1和一个串选择线可以从由各个平行于总体位线GBLn-1、GBLn、GBLn+1的层的选择的存储单元传递数据。
如图2所示的阵列包括多个设置于一平行架构中的p型通道与非门串，其中所有的存储单元位于阵列的相同一层的一个串中。于其他的三维配置中，与非门串亦可以设置于一垂直架构中。在一些实施例中，与非门串是无结，其中存储单元之间不具有p型端点。P型端点只能实施于串选择线晶体管(例如是串选择晶体管110)的连接至位线延伸部(例如是延伸部144)的侧边，以及实施于接地选择线晶体管(例如是区块选择晶体管160)的连接至通用源极线CSL的侧边。状态机169用以控制存储阵列以及支持电路以执行读取、编程、区块擦除以及位擦除操作。
图3绘示一实施例的具有水平p型通道与非门串的一三维与非门快闪存储阵列的一部份的透视图。在图3中，填充材料是省略未绘示以清楚表示构成三维阵列的字线和位线。
存储阵列形成于一绝缘层310上，绝缘层310位于一半导体或其他结构(未绘示)之上。存储阵列包括多个导线325-1、325-2，作为字线WL1、WL2，且配置以连接至列译码器。一硅化物层可以形成于导线325-1、325-2的顶表面上。
导线325-1、325-2与多个层中作为局部位线的半导体材料条共形。举例来说，半导体材料条312作为第三层中的局部位线，半导体材料条313作为第二层中的局部位线，半导体材料条314作为第一层中的局部位线。半导体材料条之间以多个绝缘层间(未绘示)隔开来。
半导体材料条为纯半导体材料或n型半导体材料，并于串选择线及接地选择线切换器具有p型端点，因此构成p型通道快闪存储单元。导线325-1、325-2可以是具有相同或不同导电型的半导体材料，或者是其他导电字线材料。举例来说，半导体材料条可以由纯或n型多晶硅制成，或是由n型单晶硅制成，而导线325-1、325-2可以由相对较重掺杂的n+型或p+型多晶硅制成。
存储单元在导线325-1、325-2以及作为局部位线的半导体材料条之间具有电荷储存结构。举例来说，存储单元380形成于导线325-1以及第三层中作为局部位线的半导体材料条312之间。本实施例而言，为了简化表示，一个与非门串具有两个存储单元。于图3所示的实施例中，各个存储单元是双栅极场效晶体管，在对应的半导体材料条与导线325-1、325-2的接口的两侧上均具有有源电荷储存区域。
本实施例中，电荷储存结构包括一隧穿层、一电荷捕捉层及一阻挡层。于一实施例中，隧穿层是氧化硅，电荷捕捉层是氮化硅，阻挡层是氧化硅。另一实施例中，存储单元可以包括其他类型的电荷储存结构，例如包括氮氧化硅(SixOyNz)、富硅氮化物和/或富硅氧化物，电荷捕捉层可以包括嵌入的纳米颗粒或其他材料。
于一实施例中，亦可以采用能隙工程的SONOS(BE-SONOS)电荷捕捉结构，其中包括一介电隧穿层，介电隧穿层包括多种在零偏压下可形成倒「U」形状的价带的多种材料的组合。于一实施例中，复合的介电隧穿层可包括作为空穴隧穿层的一第一层、作为能带偏移层的一第二层以及作为隔离层的一第三层。本实施例中，空穴隧穿层包括二氧化硅，二氧化硅以例如临场蒸汽产生技术(ISSG)形成于半导体材料条的侧表面上，亦可选择性地搭配经由沉积后一氧化氮高温退火或室温沉积时添加一氧化氮的氮化制程。二氧化硅的第一层的厚度小于较佳地小于于代表的实施例中，该厚度例如是或
串选择线SSLn、SSLn+1连接至位于多个存储单元与非门串的第一端的串选择晶体管的栅极。多个串选择晶体管系形成于对应的与非门串的半导体材料条以及一个多层串选择栅极结构之间。举例来说，串选择晶体管350形成于半导体材料条312和串选择栅极结构329之间。串选择栅极结构329经由接触拴365耦合于串选择线SSLn。
半导体材料条经由延伸部至位线接触垫330、332、334选择性地耦合至相同层的其他半导体材料条。举例来说，第三层的多个半导体材料条选择性地经由延伸部340至接触垫330彼此耦合。相似地，第二层的多个半导体材料条选择性地经由延伸部342至接触垫332彼此耦合，第一层的多个半导体材料条选择性地经由延伸部344至接触垫334彼此耦合。
第三层的延伸部340经由接触垫330及垂直连接器300耦合于总体位线GBLn-1。第二层的延伸部342经由接触垫332及垂直连接器302耦合于总体位线GBLn。第一层的延伸部344经由接触垫334及垂直连接器304耦合于总体位线GBLn+1。
总体位线GBLn-1、GBLn、GBLn+1耦合于阵列中的其他区块(未绘示)并延伸至页缓冲器263。
多个区块选择晶体管是配置于多个与非门串的第二端。举例来说，区块选择晶体管351配置于由半导体材料条312形成的与非门串的第二端。栅极结构349，作为接地选择线GSL，连接于多个区块选择晶体管的栅极。
区块选择晶体管用来选择性地将区块中所有与非门串的第二端耦合至通用源极线CSL/370上所提供的一参考电压。源极线370平行于字线而延伸。
如图3所示的结构可以例如利用如美国专利公开案第2012/0007167号案所述的技术制作，该专利公开案的公开日为2012/1/12，申请日为2011/1/31，发明名称为「3D MEMORYARRAY WITH IMPROVED SSL AND BL CONTACT LAYOUT」，该专利公开案为本申请案的受让人所共同拥有且在此做为参照。
于操作时，各个存储单元根据其阈值电压储存一数据值。可以经由施加适当的电压至字线、位线、串选择线、接地选择线及通用源极线以读取或写入一个选择存储单元。「无结」与非门结构对于p型通道三维与非门结构提供了良好的短通道装置效能。一种具有字线半间距为37.5纳米的三维垂直栅极与非门架构系已被实施。于本实施态样中，阵列字线的截面尺寸(通道长度)大约是25纳米，而位线临界尺寸约为30纳米。本实施态样的各个存储单元为双栅极薄膜晶体管BE-SONOS电荷捕捉装置。
图4绘示一实施例的具有垂直无结p型通道与非门串的一三维存储装置的透视图。存储装置包括多个存储单元的与非门串的一阵列，并且可以是一双栅极垂直通道存储阵列(DGVC)。存储装置包括一集成电路基板、以及由绝缘材料间隔开来的多个导体条叠层，这些叠层至少包括由多个导体条(GSL)构成的一底平面、由多个导体条(WLs)构成的多个中间平面、以及由多个导体条(SSLs)构成的一顶平面。如图4所示的实施例中，叠层410包括由多个导体条(GSL)构成的一底平面、由自WL0至WLN-1的多个导体条(WLs)构成的多个中间平面、以及由多个导体条(SSLs)构成的一顶平面，其中N可以是8、16、32、64等。
这些位线结构系正交地配置于这些叠层之上，且具有与这些叠层共形的表面。位线结构包括叠层间半导体主体元件420位于叠层之间、以及链接元件430位于叠层之上且连接多个叠层间半导体主体元件420。本实施例中，链接元件430包括一具有高掺杂浓度的半导体，例如是多晶硅，如此一来，相较于叠层间半导体主体元件420，链接元件430具有较高导电度，可用以提供叠层中的存储单元的通道区域。
存储装置包括电荷储存结构，电荷储存结构位于叠层的中间层(WLs)中的导电条的侧表面以及多个位线结构的叠层间半导体主体元件420之间的交点480。于本实施例中，交点480中的存储单元配置为垂直双栅极与非门串，其中一个叠层间半导体主体元件的两侧上的导电条可作为双栅极，可以共同操作以进行读取、擦除及编程的操作。
一参考导体460设置于导电条构成的底平面(GSL)和集成电路基板(未绘示)之间。至少一参考线结构正交配置于叠层之上，参考线结构包括叠层间垂直导电元件440及连接元件450，叠层间垂直导电元件440位于叠层之间且电性连接于参考导体460，连接元件450位于叠层410之上且连接于叠层间垂直导电元件440。相较于叠层间半导体主体元件420，叠层间垂直导电元件440具有较高导电度。
存储装置包括串选择切换器490及参考选择切换器470，串选择切换器490位于导电条构成的顶表面的接口区域，参考选择切换器470位于导电条构成的底表面(GSL)的接口区域。于一些实施例中，电荷储存结构的介电层可作为切换器470、490的栅极介电层。
存储装置包括一第一上覆图案化导电层(未绘示)，连接至这些位线结构，第一上覆图案化导电层包括耦合于多个感应电路的多个总体位线。存储装置亦可包括一第二上覆导电层(未绘示)，第二上覆导电层可以是图案化的，且可以位于第一上覆图案化导电层之上或之下。第二上覆导电层例如是经由接触连接元件450而连接至至少一个参考线结构。第二上覆导电层可以将至少一个参考线结构连接至一个参考电压源，或者是连接至一个用以提供一参考电压的电路。
在如图4所示的实施例中，p型通道存储单元是被实施，则位线通道元件420包括n型半导体材料，例如是n型多晶硅。位线结构的连接元件430可以包括N+掺杂半导体材料。位线结构的叠层间半导体主体元件420包括轻掺杂半导体材料。在如图4所示的实施例中，参考导体460包括N+掺杂半导体材料，至少一个参考线结构的连接元件450包括N+掺杂半导体材料。至少一个参考线结构的叠层间垂直导电元件440亦包括N+掺杂半导体材料。于其他实施例中，亦可以采用金属化金属化合物取代上述的掺杂半导体。
于一实施例中，为了降低参考导体460的电阻，存储装置可包括一底栅极401，位于邻近于参考导体460处。在读取操作时，底栅极401可以经由施加适当的通道电压至基板中的一个或一个以上的下层掺杂阱或其他下层图案化导体结构而开启，以提高参考导体460的导电性。如图4所示的结构可以例如利用如美国专利申请案第13/772,058号案所述的技术制作，该专利申请案的申请日为2013/2/20，发明名称为「3D NAND FLASH MEMORY」，该专利申请案为本申请案的受让人所共同拥有且在此做为参照。
图5绘示另一实施例的三维与非门快闪存储阵列结构于一分页架构的透视图，该阵列结构具有分别耦合至多层存储单元的多个总体位线，且该阵列结构可执行本发明所述的编程及擦除操作。于本实施例中，是以四层存储单元为例，实际上一区块的存储单元可以包括多个层。
图式中，绝缘材料被移除以清楚呈现暴露出来的其他结构。举例来说，半导体条之间、脊状叠层之中、以及半导体条的脊状叠层之间的绝缘层被移除。
多层结构阵列形成于绝缘层上，该阵列包括共形于多个脊状叠层的多个导线525-1、...、525-N，且此些导线系作为字线WLn、WLn-1、...、WL0。脊状叠层包括作为局部位线的多个半导体条。同一层的半导体条经由配置为阶梯状的多个接触垫彼此电性耦合。
图式中的字线标号，由整个结构的后方到前方以1到N表示，并适用于偶数记忆页。针对单数记忆页，字线标号，由整个结构的后方到前方以N到1表示。
如图式所示，位于区块的第一端的延伸部502、503、504、505电性连接至不同的总体位线GBL1～GBL4。相似地，延伸部552、553、554、555电性连接至不同的总体位线GBL1～GBL4。
任意给定的半导体条叠层耦合于延伸部502、503、504、505或延伸部552、553、554、555，但并非同时耦合至此两组延伸部。在两个相对的位线端至源极线端的走向或源极线端至位线端的走向之中，一个半导体条叠层具有其中之一者。
多个半导体条叠层由端接于延伸部552、553、554、555开始，通过串选择线栅极结构519、接地选择线526、多个字线525-1～525-N及接地选择线527，并端接于另一端的源极线528。此些半导体条叠层不接触延伸部502、503、504、505。
多个半导体条叠层由端接于延伸部502、503、504、505开始，通过串选择线栅极结构509、接地选择线527、多个字线525-N～525-1及接地选择线526，并端接于另一端的源极线(被图式中的其他元件所遮蔽)。此些半导体条叠层不接触延伸部552、553、554、555。
电荷储存结构将字线525-1～525-N及半导体条分隔开来。类似于字线的情况，接地选择线526和527与多个脊状叠层共形。
总体位线GBL1～GBL4形成于金属层ML1、ML2、ML3上。虽然被图式中的其他元件所遮蔽，于本实施例中，各个总体位线GBL1～GBL4耦合于两个不同存储单元区块的层。举例来说，于本实施例中，总体位线GBL1耦合于延伸部505和延伸部552，延伸部505连接至在第4层中作为局部位线的一组半导体条，延伸部552连接至在第1层中作为局部位线的一组半导体条。
于图5所示的实施例中，总体位线GBL1～GBL8于第三层金属层中系图案化，而串选择线SSL1～SSL8在第1层金属层和第2层金属层中系图案化。经由平行于下层的串的一第一金属段以及平行于字线的一第二金属段，串选择信号耦合于多个区块的交替端上的串选择晶体管。
图6A绘示一三维与非门阵列(Y-Z平面)中的一切片的电路图，其中四个p型通道与非门串601、602、603、604包括p型通道存储单元(例如是存储单元613)。如图式所示，串601、602、603、604可以设置于如图5所示的三维阵列的不同层上，并共享串选择线及接地选择线，以及耦合至个别的总体位线BL-1～BL-4(例如是经由类似于图5所示的阶梯状接触结构)和一个通用源极线605。这些串经由各别的p型通道串选择晶体管(例如是晶体管612)连接至对应的总体位线BL-1～BL-4。这些串经由各别的p型通道接地选择晶体管(例如是晶体管611)连接至该切片的通用源极线。
经由一接地的位线，区块擦除偏压安排及其包括的各种电压如图式所示，可以用于擦除切片中的存储单元的区块620。经由给予偏压至耦合于三维单元中的其他切片的所有串选择线，这些电压开启这些串选择线晶体管，区块620可包括一给定的三维存储单元区块的所有切片。对于如图6A所示的区块擦除架构，第一切换器晶体管611经由接地选择线GSL而施加-4V的偏压，以耦合与非门串至通用源极线605。第二切换器晶体管612经由串选择线而施加-4V的偏压，以耦合与非门串至选择的位线BL-1。所有的位线BL-1～BL-4以及通用源极线605被给予一低偏压，例如是0V，而令与非门串的局部位线产生空穴流。所有切片中的字线WL(0)～WL(N-1)耦合至一个擦除电压，例如是-18V。如此一来，当字线被设置为一擦除电平时，与非门串通道被驱动至接近0V的一低电压，在区块中的各个存储单元设定一电场而诱发存储单元中的电荷储存结构发生负栅极FN空穴隧穿，藉此降低阈值电压。
虽然如本发明所述的擦除电压和位线电压会基于-18V的电位差建立一个电场，该电压仍可以依不同特定实施态样而变异，例如可以是-13V～-20V。并且，采用擦除偏压架构的擦除操作可以包括多个迭代法，其中的多个电压为脉冲式以产生该擦除功能。
图6B绘示一类似于图6A所示的具有分电压区块擦除偏压安排的电路图。负FN空穴隧穿区块擦除所需要的电场，可以利用一分电压方式经由电路上具有较低绝对值的电压而建立。于本实施例中，所有的电压均提高+6V，而降低字线电压的绝对值，将其由-18V改变为-12V。这些具有较低绝对值的电压降低了为了平均分布于阵列中所需要的周边电路的高电压规格。
相较于与非门串中的通道的半导体主体区域，经由施加将相对较高的负电压至区块中的字线上，可诱发如图6A及图6B所述的区块擦除操作。较佳地，可以将栅极与位线/通用源极线偏压予以分电压，以松弛周边电路的最大操作电压。
N型通道与非门结构在开始负FN隧穿擦除时会遭遇时间延迟(大约是小于1毫秒的等级)，因为少数载子(空穴)需要时间才能够产生。然而，在p型通道的三维与非门结构中，并不会有此种开始擦除时的时间延迟，并且记忆窗宽度更大。在擦除时，串选择线/接地选择线也发现具有可忽略的干扰(未绘示)。
图7A绘示如图6A所示的具有一编程偏压安排的一电路图，包括施加如图式所示的多种电压，可以经由诱发带对带热电子隧穿电流以提高选择的存储单元的阈值电压，以编程切片中选择的存储单元600。对于如图7A所是的编程偏压安排，第一切换器晶体管611经由接地选择线而施加-3.3V的偏压，以耦合与非门串至通用源极线605。第二切换器晶体管612经由串选择线而施加-3.3V的偏压，以耦合与非门串至选择的位线BL-1。选择的位线BL-1被施加-3.3V的偏压。通用源极线605被给予一低偏压，例如是0V。
选择的字线WL(i)被偏压至用于一给定的存储器结构的一编程电压，该偏压可以大约是+6V～+15V，较佳地大约是如图式所示的+9V。在漏极端的未选择的字线WL(0)～WL(i-1)系给予一漏极端通道电压，使得电流系来自位线，该漏极端通道电压对于一给定的存储器结构可以大约是-9V～-17V，较佳地大约是如图式所示的-10V。在源极端的未选择的字线WL(i+1)～WL(N-1)系给予一源极端通道电压的偏压，该源极端通道电压对于一给定的存储器结构可以大约是如图式所示的-3.3V。
未选择的位线BL-2～BL-4系偏压大约至一抑制电平，大约是0V。
如此一来，由于多个漏极端通道电压脉波，与非门串通道中的选择的存储单元的漏极端(区域622)绝缘于位线且负升压，而与非门串通道中的选择的存储单元的源极端(区域623)耦合于通用源极线并到达一接近0V的电压。在选择的存储单元上的正编程电压脉波关闭了存储单元。在选择的字线上的高正电压以及在漏极端上的负电压制造了一个场，这造成了漏极端上的带对带隧穿电流，提供了用于隧穿电荷储存结构的热电子。然而，选择的存储单元的源极端(区域623)耦合于一接近0V的电压，因此热场和带对带隧穿电流都是低的。由于漏极端的隧穿电流，选择的存储单元的阈值电压系升高。
选择的位线上的多个未选择的存储单元并不会观察到一个热场，也不会明显地受到编程操作的干扰。至于其他的位于共享该选择的字线的多个位线上的未选择的存储单元，则会同时在源极端和漏极端具有接近0V的电压，使得热场不足以造成明显的干扰。在邻近的多个切片中，串选择线偏压会阻挡其耦合于位线，使得电容性升压会防止足以对存储单元造成明显干扰的电场的产生。
虽然编程电压、通道电压和位电压会基于约+9V至-3.3V的电位能差而产生电场，此电位能差可以基于不同特定的实施态样而有所不同。并且，施加于编程偏压安排的编程操作可以包括多个迭代法，其中的多个电压为脉冲式。
图7B绘示如图7A所示的具有一分电压编程偏压安排的一电路图。在选择的存储单元中，带对带热电子隧穿所需要的电场，可以利用一分电压方式经由电路上的较低绝对值电压而建立。于本实施例中，所有的电压均提高3.3V(3.3V大约是一些实施例中的外接电压Vcc)，而产生非负压的位线电压。这些非负压位线电压降低了实施页缓冲器以及其他与存储阵列共同使用的位线相关电路的复杂度。这可以使得三维存储阵列在位线上未施有负电压时便可执行读取、编程及擦除操作。
图8绘示在如本发明所述的编程偏压安排之下的带对带隧穿电流产生速度的仿真结果(颜色系移除)。图式中是绘示一个半导体条800。半导体条800可以对应至如图5所述的实施例中的其中一半导体条。在半导体条800的两端，一个层包括电荷储存结构801。举例来说，电荷储存结构801可以是多层界电电荷捕捉结构，例如是如本发明所述的BE-SONOS结构。串选择线803在叠层之间垂直延伸，呈现为位于半导体条800的一端上的一个双栅极结构(串选择线803位于两端)。相似地，接地选择线802在叠层之间垂直延伸，呈现为位于半导体条800的另一端上的一个双栅极结构。相似地，字线结构(例如是字线810、811、812)也沿着半导体条建立双栅极存储单元区域。该半导体条是无结结构，其中半导体条800的材质完全是n型的，在字线之间不具有任何p型的结。为了进行仿真，施加于各个元件上的电压数值系表示于图式中。当通用源极线(CSL)的偏压为0V，接地选择线的偏压为-3.3V，选择的字线WL(n)的源极端上的通道便耦合于接地电压。当位线偏压为-3.3V，串选择线偏压为-3.3V，选择的存储单元上的高正电压令漏极端绝缘于源极端，则选择的字线WL(n)的漏极端上的通道系绝缘，藉此通道则经由施加在字线WL(n+1)至WL63上的通道电压脉波(-Vpass)而升压。
在串选择线栅极结构803和字线WL63之间相对低电场时，可以在区域823观察到带对带热电子的产生。该电场所可能导致的任何干扰，均可通过设置一个并未用于储存数据的虚拟存储单元而避免，例如采用与非门串之外的外部字线，或者采用额外新增且并未用于数据储存的虚拟字线。
在字线WL(n)之间的区域824以及邻近的漏极端上的字线WL(n+1)上的带对带热电子的产生，具有相对较高的密度。虽然并未于本图式中绘示，带对带热电流的密度在选择的字线WL(n)之下的双栅极结构(在两端的字线结构811)的靠近通道处是增高。
因为通道在靠近字线WL(n+1)～WL63处是局部升压，大侧向电场被诱发，而产生高带对带隧穿电流，提供用于热电子注入至选择的存储单元的热电子。此者施加于选择的字线的相对高正电压切断了通过p型通道与非门串的电流。施加于选择的存储单元上的字线电压设置了侧向电场，该侧向电场加速了经由带对带隧穿产生的相对高密度电子空穴对。
图9绘示一纵轴为阈值电压Vt且横轴为脉波周期数的曲线图，其中呈现不同脉波周期数对于曲线900上的目标存储单元、以及邻近可能会被编程偏压安排所干扰的其他存储单元的编程效能。曲线901对应至一半导体条中的垂直邻近存储单元(于Z方向相邻)，该半导体条上覆如图5所示的结构中的目标存储单元的半导体条，该存储单元与目标存储单元共享相同的字线，且呈现些微阈值电压的干扰。此种干扰的解决方式，可以经由架构编程操作所存取的层的序列，而防止垂直邻近干扰。曲线902～906(图式中这些曲线彼此间较难分辨)对应至与目标存储单元位在同一个半导体条上的多个存储单元(于Y方向相邻)，以及对应至三维结构中与目标存储单元位于同一层但邻近的半导体条上的一个存储单元(于X方向相邻)。
图10绘示一纵轴为目标存储单元的阈值电压Vt且横轴为编程脉波周期数的曲线图。电压Vgp表示施加于选择的存储单元的字线上的电压。曲线950表示漏极端通道电压为-14V的编程效能。曲线951表示漏极端通道电压为-13V的编程效能。曲线952表示漏极端通道电压为-12V的编程效能。曲线953表示漏极端通道电压为-11V的编程效能。曲线954表示漏极端通道电压为-10V的编程效能。曲线955表示漏极端通道电压为-9V的编程效能。增加通道电压可显著地增加编程速度。
图11绘示一纵轴为目标存储单元的阈值电压Vt且横轴为漏极端通道电压的曲线图。电压Vgp表示施加于选择的存储单元的字线上的电压，各个曲线对应至经过相当数量的编程脉波之后的阈值电压。因此，曲线970对应至经过20次编程脉波之后的效能。曲线971对应至经过10次编程脉波之后的效能。曲线972对应至经过5次编程脉波之后的效能。曲线973对应至经过2次编程脉波之后的效能。曲线974对应至经过1次编程脉波之后的效能。图式所示的结果表示将通道电压分段以进行编程操作是有效率的，而且可以提供阈值电压及通道电压之间相对线性的关系。
图12绘示多个字线位于多个半导体条叠层1200～1203之上的平面布局图。于本实施例中，串选择线SSL沿着半导体条的顶部设置，接地选择线GSL沿着半导体条的底部设置。各个半导体条终止于一个通用源极线CS。字线WL(0)～WL(N-1)与这些半导体条相交。一顶虚拟字线TDWL沿着半导体条的顶部设置，一底虚拟字线BDWL沿着底部设置。虚拟字线提供存储单元缓冲，使其不受到存储单元与串选择线之间的干扰或彼此间操作事件的影响、或其他偏压架构的影响。
于一较佳实施例中，沿着半导体条的多个存储单元的编程序列是执行以用来最小化已编程的存储单元的干扰，而导致相对较高的负漏极端通道电压。此些负漏极端通道电压可以造成电荷泄漏，而降低具有高阈值电压存储单元的阈值电压。于本实施例中，为了降低干扰，编程序列可以从源极端上的第一个字线WL(N-1)开始。编程第一个字线上的目标存储单元之后，各个字线由底部至顶部依序列被应用以最小化任何新编程的存储单元的干扰。并且，串中任何可能因为其邻近存储单元被编成而发生的干扰亦可以在此序列中再编程。
图13绘示一三维与非门阵列中的一多页平面(X-Y平面)，其中具有四个p型通道与非门串1301、1302、1303、1304，这些串包括p型通道存储单元(例如是存储单元)。如图式所示的串1301、1302、1303、1304可以设置于类似于图5所示的三维阵列中的同一层，其中针对偶数页与单数页分别共享偶数与单数的接地选择线，并且这些串具有彼此分开的串选择线，以例如是经由类似于图5所示的区块的相对端的阶梯状接触结构耦合至对应的偶数的总体位线BL-N(even)与单数总体位线BL-N(odd)，以及耦合至偶数与单数的通用源极线1305。这些串经由各个p型通道串选择晶体管(1342、1343、1344、1345)连接至对应的总体位线BL-1～BL-4。这些串经由各个对应的p型通道接地选择晶体管(例如是晶体管1311、1312)连接至该平面的偶数或单数的通用源极线。
用以编程选择的存储单元1300的偏压安排是如图13所示。选择的存储单元1300设置于与非门串1302中并经由串选择晶体管1342连接至位线BL-N(odd)。连接至串选择晶体管1342的信号SSL1被施加偏压-3.3V，而选择的位线以大约相同的程度被偏压，以使串的漏极端绝缘于位线。连接至接地选择晶体管1315的信号GSL(odd)被施加偏压约-8V，以连接串的源极端至大约偏压在0V的通用源极线。于本实施例中，施加于字线WL(0)～WL(i-1)的漏极端通道电压大约是-13V。大约为-3.3V(接近-Vcc)的源极端通道电压系施加于源极端字线WL(i+1)～WL(N-1)。于本实施例中，选择的字线WL(i)接收的编程电压大约是+9V。此偏压程度会使半导体串的漏极端(区域1322)绝缘于源极端(区域1323)。当通道电压脉波施加至漏极端字线，半导体串1302的半导体本体区域的漏极端系升压至相对高负电压，而源极端耦合于大约0V。如此一来，选择的存储单元1300被偏压以进行带对带隧穿热电子注入编程。
耦合于串选择线晶体管1343、1344、1345的未选择的串被偏压以抑制储存在存储单元中的电荷干扰。以串1304而言，串1304连接至串选择线晶体管1343并配置以连接至选择的位线BL-N(odd)，信号SSL3被设定为-8V，而足以耦合自位线BL-N(odd)至串1304之间的-3.3V的电压。偏压倾向施加于串1304的漏极端至-3.3V，而-3.3V不足以设定明显的隧穿电流于耦合于选择的字线WL(i)的存储单元。以具有串选择晶体管1344、1345并连接至未选择的位线BL-N(even)的串1301、1303而言，栅极上的信号SSL0和信号SSL2设定为大约-8V，以耦合源极端区域1323的晶体管至施加于未选择的位线上的0V电压。并且，偶数与单数的接地选择线耦合于接地选择晶体管(例如是晶体管1311、1312)并接收大约为-8V的偏压，将漏极端区域1322(选择的存储单元的漏极端)耦合至通用源极线的0V电压。这倾向防止耦合于选择的字线WL(i)的未选择的存储单元的带对带隧穿情形的发生。
如图13所示的编程偏压安排可以延伸至具有许多页的结构。图式中所列的电压值仅用以说明，实际应用时，可以采用其他合理的电压范围以达到期望的效果。
图14绘示相似于图13所示的实施例并具有多个页的阈值电压对应通道电压的曲线图。如图式所示，位于未选择的页上且具有低阈值电压的存储单元并未受到邻近页的编程的干扰。本实施例中，如曲线I所示，施加于未选择的页的串选择线SSL晶体管的信号等于漏极端通道电压，该漏极端通道电压足够高于位线的-3.3V的偏压，而可以确保串连接至位线，以避免施加通道电压时的升压。
图15绘示如图13所示的实施例的电路图，其中具有一擦除操作的一偏压安排。于本实施例中，对应于串1302的页被偏压以擦除选择的存储单元1300。选择的位线BL-N(odd)耦合至大约0V电压，而耦合于选择的页的串选择晶体管的信号SSL1被耦合至大约-3.3V。该电压将串中的存储单元的半导体本体耦合至选择的位线的电压(0V)。未选择的位线接收一大约-3.3V的偏压。在未选择的页上的信号SSL0、SSL2和SSL3耦合至大约+1V，这关闭了串选择线晶体管，耦合于来自选择的位线的页与来自未选择的位线的页。接地选择线的信号GSL(even)和GSL(odd)同样设定于约-3.3V，通用源极线同样耦合至约-3.3V，这导致为了负FN隧穿而绝缘的选择的存储单元1300。未选择的页是自我升压，因为串选择晶体管在施加通道电压及擦除电压时系关闭，抑制了未选择的页中存储单元的干扰。
图16绘示根据类似于图5的三维阵列的一切片的如图6A所示的电路图，其中具有用以擦除选择的存储单元613的一偏压安排。选择性移除或位移除的偏压安排包括施加约0V至选择的位线BL-1以及约-3.3V至通用源极线。未选择的位线BL-2、BL-3、BL-4同样也接收约-3.3V。串选择线晶体管(例如晶体管612)的串选择线接收约-3.3V，接地选择晶体管(例如晶体管611)的接地选择线接收约0V。由于此偏压安排，半导体串601的一本体耦合至具有约0V电压的选择的位线，而其他区域650中的半导体串绝缘于他们的位线及通用源极线。如此一来，当擦除电压施加于选择的字线WL(i)，通道电压施加于未选择的字线(除了字线WL(i)之外的其余所有字线)，未选择的串电容性地升压以避免一FB隧穿电场形成于选择的存储单元613。通道电压设定一电平，以不足以对储存在选择的串的未选择的存储单元中的电荷造成显著干扰，同时能够令电压由选择的位线传送通过串。
图17绘示类似于图16的利用分电压的位选择性擦除偏压安排的一示意图。于本实施例中，分电压是经由将图16中的各个电压偏移约+Vcc而设定，因而能够在位线上使用非负电压，这可以简化页缓冲器以及其他需要传送电压以操作存储器的结构的实施。因此，用于分电压位擦除的偏压安排包括施加约+Vcc的电压至选择的位线BL-1，以及施加约0V的电压至通用源极线。未选择的位线BL-2、BL-3、BL-4同样接收约0V。串选择线晶体管(例如是晶体管612)的串选择线接收约0V，接地选择线晶体管(例如是晶体管611)的接地选择线接收约+Vcc。由于此偏压安排，半导体串601的一本体耦合至具有约+Vcc电压的选择的位线，而其他区域650中的半导体串绝缘于他们的位线及通用源极线。如此一来，当擦除电压施加于选择的字线WL(i)，通道电压施加于未选择的字线(除了字线WL(i)之外的其余所有字线)，未选择的串电容性地升压以避免一FB隧穿电场形成于选择的存储单元613。通道电压设定一电平，以不足以对储存在选择的串的未选择的存储单元中的电荷造成显著干扰，同时能够令电压由选择的位线传送通过串。
图18绘示一阈值电压对应时间的曲线图，其中系呈现图16的偏压安排采用编程及通道电压脉波长度为10微秒(μs)的擦除抑制效能。如图式的其中一条曲线所示，在选择的字线WL(i)上的选择的存储单元，其阈值电压会在不具有明显的邻近存储单元的干扰时下降。其余曲线则显示邻近具有高阈值电压的存储单元仅受到极小的干扰。邻近的存储单元包括在区块的同一层或同一平面的选择的字线上的多个存储单元，因而耦合至位在相同的切片以及相同的字线上的相同的位线(X方向邻接抑制)存储单元，在不同的层(Z方向邻接抑制)，以及在同一串的邻接的字线上的存储单元(Y方向邻接抑制)。
本发明所述的三维与非门存储装置可支持区块擦除、位编程及位擦除操作。举例来说，本发明所述的一种操作序列是呈现于以下表格。第一组行呈现存储单元在进行区块擦除之后的数据，这些存储单元连接至五个位线(WL(i+2)、WL(i+1)、WL(i)、WL(i-1)、WL(i-2))以及邻接的位线(BL(m)、BL(m+1))。第二组行呈现对相同的存储单元利用带对带隧穿热电子注入进行位编程之后的数据。第三组行呈现对相同的存储单元以本发明所述的位擦除偏压操作进行位擦除之后的数据。
因此，区块擦除操作可以将所有存储单元设定至逻辑「1」。位编程操作可以施加于一第一序列至位线BL(m)，以设定字线WL(i+2)、WL(i+1)、WL(i-1)上的存储单元为逻辑「0」，以及于一第二序列至位线BL(m+1)以设定字线WL(i+2)、WL(i)、WL(i-2)上的存储单元至逻辑「0」。接着，位擦除操作可以施加于一第一序列以设定字线WL(i-1)上的存储单元和位线BL(m)为逻辑「1」，以及于一第二序列以设定字线WL(i+2)上的存储单元和位线BL(m+1)为逻辑「1」。测试结果表示位擦除操作是可行的，且即使在有编程及擦除干扰的情况下仍可保持成功的感应窗。并且，棋盘式编程操作仍可维持典型的漏极电流对应栅极电压的曲线图。
图19绘示以一集成电路的控制电路进行操作的流程图，其中集成电路包括如图1所示的控制逻辑、偏压及电压供应电路。在区块1900中，控制电路译码一个输入指令，此输入指令可以是如本发明实施例所述的感应编程1901、感应擦除1902或区块擦除1903之一。当接收到一选择性编程指令，接着施加一编程偏压安排以诱发带对带隧穿热电子注入，例如是如图7A的实施例及区块1904所述。于其他实施例中，也可以施加分电压安排，其中位线仅施加非负电压。当接收到一选择性擦除指令，接着施加选择性擦除偏压安排以在选择的存储单元中诱发负FN空穴隧穿，例如是如图16的实施例及如区块1905所述。于其他实施例中，也可以施加分电压安排，其中位线仅施加非负电压。当接收到一区块擦除指令，接着施加区块擦除偏压安排以在选择的区块中诱发负FN空穴隧穿，例如是如图6A的实施例及如区块1906所述。于其他实施例中，也可以施加分电压安排，以降低芯片上所需要的负电压的绝对值。
本发明所述的三维存储装置系采用p型通道架构，实施例中的架构为无结。在无结类型的实施例中，串中不具有高掺杂的p型架构扩散区域，反而是可以采用n型半导体材料条。P+型扩散区域可以仅实施于在串选择晶体管外侧的串中。据此，可以达到优异的短通道装置效能。相对长的通道亦可实施于串选择晶体管上，以避免p+型掺杂热扩散入存储单元串中。
带对带隧穿诱发热电子注入技术应用于编程p型通道与非门串。为了更有效地实施本发明所述的技术，局部自我升压可以用于加强串上的虚拟漏极偏压。
本发明所述的区块擦除操作中，一给定的区块中所有的字线可以施加一相对大的负电压以诱发空穴流，以擦除区块中的存储单元。
并且，选择性存储单元擦除操作(位擦除)系基于负FN隧穿，其中仅一个选择的字线接收足以诱发隧穿的一负电压，而区块中的其他字线接收一通道电压电平的电压。采用一选择性存储单元擦除操作，可以简单覆写存储单元中的小单元，且可以避免使用某些类型的存储器的区块擦除操作。
以分电压方式可以简化周边电路的实施，避免对于可处理负位线电压的页缓冲器的需要。
采用本发明所述的技术，三维与非门装置可以具有最大范围在+15～-15V之间的电压，容许周边互补式金属氧化物半导体装置的较小的设计规则(尺寸)。
本发明所述的三维与非门结构完全适用于本发明所述的操作方法。然而，这些操作方法同样可以应用于其他类型的三维与非门结构，包括p型通道「BiCS」、「TCAT」及其他类型装置。关于BiCS结构的相关叙述，请参照R.Katsumata等人于期刊「Symposium on VLSITechnology,pp.136-137,2009」所发表的文献「Pipe-shaped BiCS Flash Memory with 16Stacked Layers and Multi-Level-Cell Operation for Ultra High Density StorageDevices」，其全文在此做为参照。关于TCAT结构的相关叙述，请参照J.Jang等人于期刊「Symposium on VLSI Technology,pp.192-193,2009」所发表的文献「Vertical Cell Arrayusing TCAT(Terabit Cell Array Transistor)Technology for Ultra High DensityNAND Flash Memory」，其全文在此做为参照。有鉴于上述参考文献及本发明所述的技术，亦可将n型通道的实施态样变化为p型通道的实施态样。
综上所述，虽然本发明已以较佳实施例与详细的范例揭露如上，然其并非用以限定本发明。可以领会的是，本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视随附的权利要求范围所界定的为准。

Claims (18)

1.一种三维p型通道闪存的操作方法，包括：
以带对带隧穿热电子注入编程一三维与非门阵列中的多个选择的存储单元，该多个选择的存储单元具有p型通道；
以FN空穴隧穿感应擦除或区块擦除该多个选择的存储单元的多个选择的区块；
以一选择性擦除偏压安排擦除该多个选择的存储单元中的一选择的存储单元，其中该选择性擦除偏压安排包括：
一负擦除电压脉波于耦合于该选择的存储单元的一字线上；
一负漏极端通道电压脉波于多个未选择的字线上，该负漏极端通道电压脉波具有一绝对值小于该负擦除电压脉波；以及
在该负擦除电压脉波期间，用以阻挡多个未选择的位线与多个不包括该选择的存储单元的与非门串之间的电流、以及阻挡一源极线与多个不包括该选择的存储单元的与非门串之间的电流的多个偏压包括未选择的位线Unsel BL-3.3V，通用源极线CSL-3.3V，选择的串选择线Sel.SSL-3.3V，接地选择线GSL0V；以及
经由局部自我升压抑制对多个未选择的存储单元的擦除。
2.根据权利要求1所述的操作方法，更包括：
当抑制对未选择的多个存储单元的擦除时，以FN空穴隧穿擦除该多个选择的存储单元。
3.根据权利要求1所述的操作方法，其中编程该多个选择的存储单元的步骤包括：
施加一正编程电压至多个选择的存储单元的多个字线；以及
施加多个负通道电压至多个未选择的存储单元的多个字线。
4.根据权利要求1所述的操作方法，其中编程多个选择的存储单元的步骤包括：
施加一正编程电压至该多个选择的存储单元的多个字线；
施加一负漏极端通道电压至位于该多个选择的存储单元的一端的多个未选择的存储单元的多个字线；以及
施加一负源极端通道电压至位于该多个选择的存储单元的另一端的多个未选择的存储单元的多个字线。
5.根据权利要求3所述的操作方法，其中该正编程电压具有一绝对值小于15V。
6.根据权利要求3所述的操作方法，更包括：
施加一非负电压至该多个未选择的存储单元的多个位线。
7.一种在一与非门阵列的一与非门串中诱发热电子注入于一选择的存储单元中的方法，包括：
施加一编程偏压安排以编程该选择的存储单元，该编程偏压安排包括：
一正编程电压脉波于耦合于该选择的存储单元的一字线上，该正编程电压脉波阻挡该选择的存储单元的一第一侧上的一第一半导体主体区域与该选择的存储单元的一第二侧上的一第二半导体主体区域之间的载子流；
一负漏极端通道电压脉波于多个字线中位于该选择的存储单元的该第一侧上的部分这些字线上；
一负源极端通道电压脉波于位于该选择的存储单元的该第二侧上的部分这些字线上；以及
多个偏压，以在该负漏极端通道电压脉波期间阻挡一选择的位线与该选择的存储单元的该第一侧的该第一半导体主体区域之间的电流，藉此导致该第一半导体主体区域电容性升压至一负升电压位，且允许一源极线与该选择的存储单元的该第二侧上的该第二半导体主体区域之间的电流，使得该选择的存储单元的该第二侧上的该第二半导体主体区域耦合于该源极线；
其中，该与非门阵列中的该与非门串包括一第一切换器以及一第二切换器，该第一切换器位于该与非门串的一第一端和一位线或一参考线之间，该第二切换器位于该与非门串的一第二端和该位线或该参考线之间；
其中，用以阻挡该选择的位线与该选择的存储单元的该第一侧上的该第一半导体主体区域之间的电流的这些偏压，包括用以关闭该与非门串中的该第一切换器的多个电压，且该与非门串包括该选择的存储单元；以及
用以允许该源极线与该选择的存储单元的该第二侧上的该第二半导体主体区域之间的电流的这些偏压，包括用以开启该第二切换器以及用以施加一参考电压至该源极线的多个电压。
8.根据权利要求7所述的方法，其中该与非门阵列包括一三维阵列。
9.根据权利要求7所述的方法，其中该编程偏压安排更包括：
在该负漏极端通道电压脉波期间，用以防止电容性升压发生于多个未选择的与非门串中的多个偏压。
10.一存储器，包括：
一三维与非门阵列，包括多个与非门串，这些与非门串的至少其中之一包括多个具有p型通道的存储单元，这些存储单元串联 配置于一n型半导体主体区域中；
多个字线，耦合于这些存储单元中的多个对应的存储单元；以及
一控制电路，耦合于这些字线，用以编程这些存储单元中的一选择的存储单元，该选择的存储单元经由一编程偏压安排对应于一选择的字线，该编程偏压安排诱发带对带隧穿热电子注入；
其中，该编程偏压安排包括：
一正编程电压脉波于耦合于该选择的存储单元的该字线上，该正编程电压脉波阻挡该选择的存储单元的一第一侧上的一第一半导体主体区域与该选择的存储单元的一第二侧上的一第二半导体主体区域之间的载子流；
一负漏极端通道电压脉波于该选择的存储单元的该第一侧上的部分这些字线上；
一负源极端通道电压脉波于该选择的存储单元的该第二侧上的部分这些字线上；以及
多个偏压，以在该负漏极端通道电压脉波期间阻挡一选择的位线与该选择的存储单元的该第一侧的该第一半导体主体区域之间的电流，藉此导致该第一半导体主体区域电容性升压至一负升电压位，且允许一源极线与该选择的存储单元的该第二侧上的该第二半导体主体区域之间的电流，使得该选择的存储单元的该第二侧上的该第二半导体主体区域耦合于该源极线。
11.根据权利要求10所述的存储器，其中该控制电路是以一选择性擦除偏压安排擦除这些存储单元中的该选择的存储单元。
12.根据权利要求11所述的存储器，其中该选择性擦除偏压安排包括：
一负擦除电压脉波于耦合于该选择的存储单元的该字线上；
一负漏极端通道电压脉波于这些字线中的多个未选择的字线上，该负漏极端通道电压脉波具有一绝对值小于该负擦除电压脉波；
在该负擦除电压脉波期间，用以允许一选择的位线与该与非门串之间的电流、以及允许一源极线与该与非门串之间的电流的多个偏压，该与非门串包括该选择的存储单元；以及
在该负擦除电压脉波期间，用以阻挡多个未选择的位线与多个不包括该选择的存储单元的与非门串之间的电流、以及阻挡该源极线与这些不包括该选择的存储单元的与非门串之间的电流的多个偏压。
13.根据权利要求10所述的存储器，其中该控制电路以一区块擦除偏压安排执行一区块擦除以诱发负FN空穴隧穿。
14.根据权利要求10所述的存储器，其中这些存储单元包括多个双栅极薄膜快闪存储单元。
15.一存储器，包括：
一三维与非门阵列，包括多个与非门串，这些与非门串的至少其中之一包括多个具有p型通道的存储单元，这些存储单元串联 配置于一n型半导体主体区域中；
多个字线，耦合于这些存储单元中的多个对应的存储单元；以及
一控制电路，耦合于这些字线，是经由一选择性擦除偏压安排以降低这些存储单元中的一选择的存储单元的一阈值电压，以选择性地擦除该选择的存储单元；
其中，该选择性擦除偏压安排包括：
一负擦除电压脉波于耦合于该选择的存储单元的该字线上；
一负漏极端通道电压脉波于这些字线中的多个未选择的字线上，该负漏极端通道电压脉波具有一绝对值小于该负擦除电压脉波；
在该负擦除电压脉波期间，用以允许一选择的位线与该与非门串之间的电流、以及允许一源极线与该与非门串之间的电流的多个偏压，且该与非门串包括该选择的存储单元；以及
在该负擦除电压脉波期间，用以阻挡多个未选择的位线与多个不包括该选择的存储单元的与非门串之间的电流、以及阻挡该源极线与这些不包括该选择的存储单元的与非门串之间的电流的多个偏压。
16.根据权利要求15所述的存储器，其中该选择性擦除偏压安排诱发负FN空穴隧穿于该选择的存储单元中。
17.根据权利要求15所述的存储器，其中该控制电路是经由一编程偏压安排以提高这些存储单元中的该选择的存储单元的该阈值电压，以选择性地编程该选择的存储单元。
18.根据权利要求17所述的存储器，其中该编程偏压安排诱发带对带隧穿热电子注入。
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