CN1877857A - P通道非挥发性记忆元件的操作方法 - Google Patents

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Abstract

一种操作非挥发性记忆元件的方法。此记忆元件包括多个记忆单元。记忆单元具有n型半导体基底，以及设置于基底表面下、且以通道区分隔的p型源极与汲极区。穿隧介电层设置于通道区上。电荷储存层设置于穿隧介电层上。顶绝缘层设置于电荷储存层上，而闸极则设置于顶绝缘多层结构上。在选定记忆单元的记忆元件的字符线施加正偏压，并且在此选定记忆单元的位线施加负偏压。

Description

P通道非挥发性记忆元件的操作方法
技术领域
本发明是有关于一种记忆元件，且特别是有关于一种可以应用价带-导带穿隧诱发热电子注入(band-to-band tunneling induced hot electronin jection)而程序化非挥发性记忆元件的方法。
背景技术
非挥发性内存(Non-volatile memory，“NVM”)指的是即使从含有NVM单元的设备中去除电源后仍能够持续地储存信息的半导体内存。NVM包括光罩式只读存储器(Mask ROM)、可编程只读存储器(PROM)、可抹除编程只读存储器(EPROM)、可电除可编程只读存储器(EEPROM)和闪存(Flash memory)。非挥发性内存广泛地用于半导体工业且研发来防止编程数据丢失的一类内存。通常，可基于设备的最终用途要求对非挥发性内存进行编程、读出和/或抹除，且可长时间地储存编程数据。
闪存通常包括排列成行列状的记忆单元数组。每个记忆单元包括一个MOS晶体管，MOS晶体管具有闸极、汲极、源极以及由汲极与源极之间定义的通道。闸极对应于字符线，而汲极/源极对应于内存数组的位线。目前闪存的闸极通常为双闸极结构，包括了控制闸极与浮置闸极，其中，浮置闸极夹在两层介电层之间而阻陷载子如电子，以“程序化”此记忆单元。换句话说，在现有记忆单元中第一介电层是形成于通道上，浮置闸极形成于第一介电层上，第二介电层形成于浮置闸极上，而控制闸极最后形成于第二介电层上。
当进行程序化时，在选定的字符线与位线施加一组程序化偏压。对应于选定字符线与位线的一个或多个记忆单元在程序化状态下被施以偏压。就单一记忆单元来说，其源极与汲极施加了不同的偏压，而沿着其通道形成了电场，使得电子借此获得足够的能量以穿隧第一介电层，进入浮置闸极并储存于其中。由于浮置闸极中储存了电子，更改了记忆单元的启始电压。启始电压的改变决定了记忆单元是否受到程序化。
读取记忆单元要施加读取偏压，并且由感应组件读取通过记忆单元的电流。假若记忆单元受到程序化，或有电子储存于其浮置闸极之中，它的电流大小不同于那些未受程序化的记忆单元。因此，根据量测到的电流大小，感应组件便能够决定每个记忆单元的状态。
欲抹除快闪记忆单元中的讯息，需要对其施加抹除偏压，迫使储存的电子透过已知的机制，如F-N穿隧，自浮置闸极中穿隧而出。
然而，目前的非挥发性内存存有某些问题，例如：高耗电与程序化、读取干扰。高耗电是由于诱使电子穿隧的程序化或抹除操作需要高电压。程序化与读取干扰与邻近的非选定记忆单元产生的漏电流有关。
干扰发生在，当内存数组中的选定记忆单元进行了读取或程序化，而与之共享同一条字符线或位线的非选定已程序化的记忆单元因为选定记忆单元的电子穿隧，而导致漏电流。储存于非选定记忆单元的浮置闸极中的电子流失，会导致“程序化”的状态变为“抹除”的状态。
因此，在记忆单元设计与包含此种记忆单元数组的组件的技术中，需要能够避免上述问题而操作这些记忆单元的方法。
发明内容
本发明包括操作记忆元件的方法，此记忆元件包括具有n型导电基底，以及多数个形成于其上的记忆单元，每个记忆单元包括控制闸极、源极区、汲极区、源极与汲极区之间所定义的信道区、信道区上提供的电荷储存层、电荷储存层与通道区之间提供的多层穿隧介电结构，以及电荷储存层与控制闸极之间提供的绝缘层，其中源极区与汲极区为p导电型，控制闸极对应于字符线，源极区对应于第一位线，汲极区对应于第二位线。非挥发性记忆单元可依照本发明的方法而操作，其中，电荷储存层包括电荷陷入材质，提供各记忆单元第一位部分与第二位部分，各自储存一位的讯息。
本发明一实施例包括一种操作本发明的p信道内存的方法，在记忆单元的字符线施加正偏压，在记忆单元的位线施加负偏压，并且在记忆单元的另一条位线施加接地偏压。在较佳实施例中，在程序化操作时，可以在数组中一个或多个其它的字符线施加负偏压，以减轻潜在的程序化干扰效应。
本发明另一实施例包括操作记忆单元与组件的方法，在程序化之前或之后进行重置/抹除(reset/erase)操作。重置/抹除操作可以是在选定记忆单元的字符线施加负偏压，在第一位线与第二位线皆施加接地电压。在本发明的较佳实施例中，重置或抹除多个记忆单元，是在选定的多个记忆单元中的两条或更多字符线施加负偏压，以及在每个选定记忆单元的位线施加接地偏压。
能够依照本发明的方法而操作的记忆元件可以包括半导体基底、形成于基底中的多条不连续的位线、每条不连续的位线包括多个彼此互相分隔的扩散区、形成于基底上的多层穿隧介电结构、形成于多层穿隧介电结构上的电荷陷入层、形成于电荷陷入层上的绝缘层，以及形成于绝缘层上的多条字符线。这些沿着穿隧介电结构、电荷陷入层与绝缘层的字符线与位线，定义出多个记忆单元，每个记忆单元对应于一条字符线以及两个相邻的扩散区的交叉区域，这两个相邻的扩散区位于多条不连续位线其中之一。每个记忆单元包括一个晶体管，其是由多条字符线其中一条、多条不连续位线其中一条的两个相邻扩散区，以及设置于其间的穿隧介电层、电荷陷入层与绝缘层所形成的。
本发明还提出一种记忆元件的操作方法，记忆元件包括了半导体基底、形成于基底中的多条不连续的位线，每条不连续的位线包括多个彼此互相分隔的扩散区、形成于基底上的多层穿隧介电结构、形成于多层穿隧介电结构上的电荷陷入层、形成于电荷陷入层上的绝缘层，以及形成于绝缘层上的多条字符线。这些沿着穿隧介电结构、电荷陷入层与绝缘层的字符线与位线，定义出多个记忆单元，每个记忆单元对应于一条字符线以及位于多条不连续位线之一的两个相邻扩散区，且每条不连续的位线具有一个第一端与一个第二端。此操作方法包括借由对选定记忆单元以外的所有字符线施加开启电压，对于选定记忆单元以外的所有不连续的位线的第一与第二端施加接地电压而来选定此记忆单元，并且操作这个选定记忆单元。
能够依照本发明的方法操作的记忆元件另外包括形成n型基底的数组，且具有形成于基底中而对应于第一位线的第一p型扩散区、形成于基底中而对应于第二位线的第二p型扩散区、第一p型扩散区与第二p型扩散区之间的部分基底所定义的通道区、形成于通道区上的多层穿隧介电结构、形成于多层穿隧介电结构上的电荷陷入层、形成于电荷陷入层上的绝缘层，以及形成于绝缘层上的多条字符线。电荷储存层包括储存第一位讯息的第一部分，以及储存第二位讯息的第二部分。
可依照本发明的方法操作的记忆元件还包括了包含有半导体基底、多个位线，各含有形成于基底中的扩散区、形成于基底上的多层穿隧介电结构、形成于多层穿隧介电结构上的电荷陷入层、形成于电荷陷入层上的绝缘层，以及形成于绝缘层上的多条字符线。多条字符线与多条位线定义出多个记忆单元，各记忆单元对应于一条字符线与两条相邻的位线，且每个记忆单元包括一个由对应的字符线与对应的两条相邻的位线所形成的晶体管。
其余的特征与优点将在随后说明中某种程度上地被提出且以某种程度上地显见于说明中，或是可经由本发明的实施而被学习。借由在专利申请范围所指出的要点或要点的结合，这些特征与优点将可被实现与达成。
本发明包括操作p信道非挥发性记忆单元与组件的方法，这些记忆单元与组件包括多个此种记忆单元(亦即，一个数组)。此处所使用的名词“多数个”与词组“至少二”意指两个或更多个构件。此外，除非上下文有明白指定，这里所使用的单数不定冠词“一”，以及定冠词“该”包括了多数个的参照。因此，例如提到一记忆单元，可以包括使多数个此种记忆单元的意思。
在一些较佳实施例中，多层穿隧介电结构可以包含一层具有低电洞穿隧能障(small hole tunneling barrier heigh)的材质，此材质以浓度梯度存在于这一层里面，使得此材质的浓度在这一层的某个深度位置会处于最大值。此处所称的“低电洞穿隧能障”一般是指小于或等于二氧化硅大约的电洞穿隧能障的数值。尤其，低电洞穿隧能障较佳是小于或等于约4.5eV。更佳的低电洞穿隧能障是小于或等于1.9eV。
需了解的是，前述的概略描述以及下列的详细说明仅是示范性、解释性的，并非本发明的限制，本发明的保护范围当视后附的申请专利范围所界定者为准。
为让本发明的上述和其它目的、特征和优点能更明显易懂，下文特举实施例，并配合所附图式，作详细说明如下。
附图说明
图1是显示了依照本发明不同实施例的p信道记忆单元的剖面图。
图2显示依照本发明一实施例所操作的NAND数组结构。
图3显示图2在信道长度的方向上，为图2所绘示的NAND数组结构的剖面图。
图4显示图2在信道宽度的方向上，为图2所绘示的NAND数组结构的剖面图。
图5为依照本发明一实施例的NAND数组结构的等效电路图。
图6为依照本发明一实施例的NAND数组结构在重置/抹除偏压下的等效电路图。
图7绘示了抹除状态启始电压与抹除时间的函数图。
图8a与8b是依照本发明一实施例的NAND数组结构在程序化偏压下的等效电路图。
图9为单一记忆单元在程序化之后两位的启始电压图。
图10为依照本发明一实施例的NAND数组结构的等效电路图，特别标出邻接的单元。
图11显示依照本发明一实施例的有限的组件/操作程序化干扰特质的图。
图12a与12b是依照本发明一实施例的NAND数组结构在读取偏压下的等效电路图。
图13a与13b是绘示2位/单位的启始电压裕度与读取电压的函数图。
图14与15是绘示各条件下，组件的电流-电压分析图。
图16是依照本发明一实施例的NAND数组结构在重置/抹除后的等效电路图。
图17是在三种不同闸极电压下，绘示抹除状态启始电压与时间的函数图。
图18是依照本发明一实施例的组件的程序化/抹除循环特征。
100：记忆单元
101：半导体基底
102：扩散区
104：扩散区
106：通道区
120：多层穿隧介电结构
122：第一穿隧氧化层
124：低电洞穿隧能障层
126：第二穿隧介电层
130：电荷储存/陷入层
140：绝缘层
150：控制闸极
具体实施方式
现将详细参考本发明及其较佳实施例，附图中说明了本发明的实例。应注意的是，附图是呈极其简化的形式且没有按照精确比例绘制。在任何可能之处，相同参考数字会使用在所有附图中，来指称相同或类似部分。根据本文的揭露内容，仅为了方便和清晰起见，对于附图使用方向术语，例如顶部、底部、左、右、上、下、上方、下方、在......之下、后部和前部，是对应于附图之用。这类方向术语结合以下对附图的描述，不应理解为以后附权利要求书中未明确提出的任何方式限制本发明的范畴。尽管本文的揭露内容参考某些说明性实施例，但是应了解，这些实施例是作为实例而不是作为限制。应了解并认识到，本文所描述的制程和结构并未包含制造整个集成电路的完整制造流程。可结合所属领域中已知或正在发展的多种集成电路制造技术来实践本发明。
依照本发明，提供了一种p信道NVM组件，可以利用价带-导带穿隧诱发热电子注入(band-to-band tunneling induced hot electron in jection，BTBTHE)的程序化方法。此记忆元件可以包括含有p信道记忆单元矩阵的内存数组。内存数组包括了以NAND(与非门型)建构的p信道NVM单元，依照本发明的方法操作的内存，可以提供闪存的应用，具有非常高的程序化处理能力(例如：每秒大于20MB)。
图1绘示依照本发明一较佳实施例的一种例示的记忆单元100的单元结构。请参照图1，提供具有两个扩散区102、104形成于其中的半导体基底101。半导体基底101可以包括任何现有的半导体材质，例如硅。半导体基底101为n导电型，而扩散区102、104为p导电型。多层堆栈形成于信道区106上，信道区106形成于扩散区102、104之间的半导体基底101之间。多层堆栈包括多层穿隧介电结构120，电荷储存层130、绝缘层140，以及控制闸极150。多层穿隧介电结构120较佳可以包括一层超薄的ONO结构，其包括了第一穿隧氧化层122、低电洞穿隧能障层124，以及第二穿隧介电层126。电荷储存层130较佳可包括一层电荷陷入材质，例如是氮化硅。而绝缘层140较佳可以包括二氧化硅。控制闸极150可以包括多晶硅、金属、金属硅化物或是上述的结合。记忆元件100包括p型MOS晶体管，具有扩散区102、104，用以作为其源极/汲极区。
依照本发明的记忆单元包括了半导体基底。任何适于用在半导体组件的基底材质都可以使用。在本发明多个较佳实施例中，半导体基底包括硅材质。透过标准技术所准备的硅晶圆，可以用作合适的基底。举例来说，可借由如下技术制备适当的硅片：从称作晶种的小晶体生长硅；缓慢地以旋转方式从熔融的超纯硅中收回以产生柱状晶；接着切片成薄盘；且切片后将其磨细、磨光(如镜子般光滑)并清理。如此一来，例如在图1中，半导体基底101可以包括硅晶圆。
依照本发明，半导体基底包括n型硅。一般来说，能够用于依照本发明较佳实施例的n型硅基底包含已轻度n型掺杂的硅晶圆。在本发明中，源极/汲极区包括p+掺杂植入区域，由于PN接面的反转偏压，轻度n型掺杂的基底有利于程序化与读取记忆单元。半导体基底(如：硅)的n型掺杂，可以借由任何适当的方式来达成，例如透过植入如砷、磷、氮或任何其它能够在半导体材质中使用自由电子的元素。较佳以从约1013/cm3至约1016/cm3的剂量程度进行n型掺杂。更佳以从约1014/cm3至约1015/cm3的剂量程度进行n型掺杂。
多层穿隧介电层较佳是包括一层具有低电洞穿隧能障的膜层。在此，具有低电洞穿隧能障的材质是指合适的介电材质，其在电场存在时可以容许穿隧，但当未施以偏压时，能够预防直接穿隧，且可以沈积地够薄，使其本身不会成为电荷陷入层。在本发明一些较佳实施例中，多层穿隧介电包括ONO结构，每层的厚度分别为15/20/18埃。
在本发明一些较佳实施例中，控制闸极150对应于内存数组的字符线，而源极102与汲极104(或反过来，源极104与汲极102)
对应于内存数组的位线。因此，每个记忆单元具有一条对应的字符线与一对对应的位线，或称第一位线与第二位线。在本发明一些更佳实施例中，控制闸极150对应于内存数组的一条字符线，源极102与汲极104(或反过来，源极104与汲极102)对应于数组中一条不连续的位线的两个相邻的扩散区。
众所皆知的是，MOS结构通常是对称的，而源极与汲极在功能上是可以互相交换的。因此，在上述与下列叙述中，以及在本发明任一实施例中，记忆单元的源极与汲极，或者数组的第一与第二位线，在不影响本发明的单元、数组或范围的功能下，可以互相交换。换言之，在一特定单元中，一个特定的扩散区可以当作源极或汲极之用，其端视所施加的电压而定，此为熟悉此技艺者所周知。
依照本发明，记忆单元包括：多层穿隧介电结构，包括其第一氧化硅层O1，第一氮化硅层N1与第二氧化硅层O2；电荷储存层，例如第二氧化硅层N2；以及一层绝缘层，如第三氧化硅层O3，位于基底上或上方(“正上方”)，基底例如是半导体基底(如：硅基底)。穿隧介电结构容许电洞在记忆元件的抹除/重置操作时，自基底穿隧至电荷储存层。在本发明的非挥发性记忆单元，较佳的穿隧介电结构，其电荷陷入效能几乎可以被忽视，更佳地是，不会在记忆体操作时，阻陷电荷。
电荷储存材质例如氮化硅层、HFO2、Al2O3可以作为电荷介电结构中的低电洞穿隧能障层。本发明一些较佳实施例中，有效的电荷储存材质，如氮化硅可以用来作为记忆元件中的电荷储存层。防止电荷逸失的阻挡氧化物可以作为绝缘层，例如第三氧化硅层O3。依照本发明的记忆单元，绝缘层上还可以包括闸极或门电极，其例如是多晶硅闸极。穿隧介电结构、电荷储存层、绝缘层与闸极可以是形成于基底上，至少形成于通道区的一部分之上，通道区是由源极区与汲极区所定义，并设置于两者之间。
依照本发明的多个实施例，记忆单元包括一层穿隧介电结构，在负闸极电压(Vg)下，其能够提供约为10msec的快速FN抹除速度，Vg例如是约-10～约-20伏特。另一方面，电荷保存能力(charge retention)仍然可以维持，在一些实例中，可以比现有多种SONOS组件更好。依照本发明的记忆单元还可以避免价带-导带热电洞抹除操作，这种操作常用于NROM组件。避免此种价带-导带热电洞抹除操作可以大幅地降低热电洞诱发的破坏，因此，避免这样的情形是有需要的。
穿隧介电结构可以包括两层或更多层，其中包括一层可以提供低电洞穿隧能障。在一个实例中，提供低电洞穿隧能障的膜层可以是含有氮化硅。这一层可以夹在两层氧化硅层之间，假使氮化硅用于中间这一层，则便会形成O/N/O穿隧(电)介质。在本发明一些较佳实施例中，穿隧介电结构中每层大约厚达4纳米。在一些较佳实施例中，穿隧介电结构中每一层的厚度约为1纳米至3纳米。在一个例示的组件中，三层结构可以是具有一层底层，如氧化硅层，约为10埃至30埃；一层中间层，如氮化硅层，约为10埃至30埃；以及一层顶层，如另一层氧化硅层，约为10埃至30埃。在一特定实例中，可以是使用O/N/O三层结构，其具有一层15埃的底氧化硅层，一层20埃的中间氮化硅层，以及一层18埃的顶氧化硅层。
依照本发明各种不同的实施例操作时，O/N/O三层结构几乎不会阻陷电荷。理论能带图与穿隧电流分析显示了穿隧介电结构，如每层为具有少于或等于3纳米的O1/N1/O2结构，可以保存期间时，抑制电洞在低电场下直接穿隧。同时，在高电场下，仍然得以进行高效率的电洞穿隧。这可能是因为能带补偿(band offset)可以有效地屏蔽N1与O2之间的穿隧能障。从而，依照本发明的组件可以提供快速电洞抹除，同时免除现有SONOS组件的保存问题。实验分析显示出，依照本发明各种不同的实施例的记忆单元，具有极佳的持续性与保存特性。
在一些较佳实施例中，穿隧介电结构包括至少一层中央层，以及位于中央层相对两侧的相邻两层，其中各中央层与相邻两层包括第一材质与第二材质，第二材质具有的价带能阶大于第一材质的价带能阶，且第二材质具有的导带能阶小于第一材质的导带能阶；其中，第二材质在中央层的浓度高于在相邻两层的浓度，而第一材质在相邻两层的浓度大于在中央层的浓度。依照本发明此一实施例，较佳来说，穿隧介电结构中的第一材质包括氧和/或含氧化合物，而第二材质包括氮和/或含氮化合物。举例而言，第一材质可以包括氧化物，如氧化硅，而第二材质可以包括氮化硅，如氮化硅(Si3N4)或氮氧化硅(SixOyNz)。
依照本发明的这个部分，穿隧介电质可以是由三层或更多层所组成，所有这些膜层可以含有相似的元素(如硅、氮与氧)，只要中央层的材质具有最低电洞穿隧能障的浓度高于相邻两层的浓度。
依照本发明前述的实施例，在一些穿隧介电结构中，第二材质可以是以一种渐进的浓度存在于中央层，中央层中第二材质的浓度从一层相邻层/中央层之间的界面而上升，在中央层的某个深度位置达到最大浓度，然后浓度从这个深度位置的最大浓度下降，在另一层相邻层/中央层的界面到达较低的浓度。浓度的上升与下降较佳是呈渐进式的。
在本发明的另一实施例中，穿隧介电结构包括至少一层中央层，以及位于中央层相对两侧的相邻两层，其中各中央层与相邻两层包括第一材质与第二材质，第二材质具有的价带能阶大于第一材质的价带能阶，且第二材质具有的导带能阶小于第一材质的导带能阶；其中，第二材质以一种渐进的浓度存在于中央层，中央层中第二材质的浓度从一层相邻层/中央层之间的界面而上升，在中央层的某个深度位置达到最大浓度，然后浓度从这个深度位置的最大浓度下降，在另一层相邻层/中央层的界面到达较低的浓度。浓度的上升与下降较佳是呈渐进式的。依照本发明的此实施例，较佳来说，穿隧介电结构中的第一材质包括氧和/或含氧化合物，而第二材质包括氮和/或含氮化合物。举例而言，第一材质可以包括氧化物，如氧化硅，而第二材质可以包括氮化硅，如氮化硅(Si3N4)或氮氧化硅(SixOyNz)。
例如，在本发明的实施例中的穿隧介电层包括三层ONO结构，底氧化层与顶氧化层可以包括二氧化硅，中央氮化层可以包括，例如是氮氧化硅与氮化硅，其中，氮化硅(亦即，两者中具有低电洞穿隧能障者)在膜层中的浓度是不固定的，而是在这一层的某个深度位置会处于最大值，这个深度位置是位于中央氮化层中，且在此层与夹住此层的氧化层的两个界面之间。
在中央层内的此一精确位置上，使得具有最低电洞穿隧能障的材质达到最大浓度，并不是绝对必要的，只要材质渐进地存在，并且在穿隧介电层的中央层内的某处达到其最大浓度即可。
具有最低电洞穿隧能障的材质，其渐进的浓度有助于提升非挥发性记忆元件的各种特性，尤其是具有SONONOS，或是SONONOS之类的结构者。举例来说，保存状态下电荷的逸失会减少，高电场下的电洞穿隧能够改善，尤有甚者，还可以避免穿隧介电之中的电荷阻陷。
穿隧介电结构的能带图可以依照本发明的这个部分而修改，中央层的价带能阶与导带能阶不具有固定值，而是穿越膜层的厚度，随着具有最低电洞穿隧能障的材质的浓度而改变。
依照本发明的这些实施例，多层穿隧介电结构可以用多种方式来制备。例如，第一二氧化硅层或氮氧化硅层可以利用任何一种现有的氧化法来形成，包括热氧化法，但不限于此、自由基(ISSG)氧化法，以及电浆氧化/氮化法，还有化学气相沈积制程。具有渐进浓度的SiN的中央层，可以接着形成，其例如是，透过化学气相沈积制程，或者，借由电浆氮化那些形成于第一层顶部的过量的氧化物或氮氧化物。接着形成第三层，即顶氧化层，其例如是借由氧化法或化学气相沈积法。
然后在穿隧介电结构上形成电荷储存层。在一个实例中，可以在穿隧介电结构上形成约5纳米至10纳米的电荷储存层。在一特定实例中，可以是使用约7纳米的氮化硅层。电荷储存层上的绝缘层可以是约5纳米至12纳米。例如可以是9纳米或更厚的氧化硅层。氧化硅层的形成可以是借由热制程，将至少一部分的氮化层转化形成氧化硅层。对于此处所述的合适材质的膜层，任何已知或发展中的方法都可以用来沈积或形成穿隧介电层、电荷储存层和/或绝缘层。合适的方法包括如热生成法与化学气相沈积法。
在一实例中，热转化制程会提供一层高密度或浓度的界面阱(trap)，这会加强记忆元件的阻陷效率。例如，氮化物的热转化可以在1000℃进行，此时的气体流动比率为H2∶O2＝1000∶4000sccm。
此外，由于一般氮化硅的电洞能障非常低(约1.9eV)，在高电场下，可能会使得电洞可以穿透。于此同时，穿隧介电的总厚度，如ONO结构，可以预防低电场下电子的直接穿隧。在一实例中，这种不对称的作用使得记忆元件不但可以提供快速电洞穿隧抹除，还可以在保存期间降低或除去电荷的逸漏。
例示的组件可以是以0.12μm NROM/NBit的技术来制造。表1显示了一个实例中的组件结构与特征。具有超薄O/N/O的穿隧介电会改变电洞穿隧电流。较厚(7纳米)的N2层可用以作为电荷陷入层，O3层(9纳米)在一实例中可作为阻挡层。N2与O3可以利用NROM/NBit的技术来制造。
表一
  层   约略厚度(埃)
  底氧化层(O1)   15
  中间氮化层(N1)   20
  中间氧化层(O2)   18
  陷入氮化层(N2)   70
  阻挡氧化层(O3)   90
  闸极：                                                              N+多晶硅
  通道长度：                                                          0.18μm
  通道宽度：                                                          0.18μm
在本发明的一些实施例中，闸极可以包括具有功函数大于N+多晶硅的材质。在本发明一些较佳实施例中，此种高功函数闸极的材质可以包括金属，如铂、铱、钨以及其它贵重金属。更佳地，闸极材质在这些实施例中具有大于或等于约4.5eV的功函数。在特定优选的实施例中，闸极的材质包括具有高功函数的金属，例如是铂或铱。此外，较佳的高功函数材质包括P+多晶硅，但不限于此，以及金属氮化物，例如是氮化钛与氮化钽。在本发明特定优选的实施例中，闸极材质包括铂。
依照本发明一实施例具有高功函数闸极材质的例示性组件，也可以是以0.12μm NROM/NBit的技术来制造。表二显示了一个实例中的组件结构与特征。具有超薄O/N/O的穿隧介电会改变电洞穿隧电流。较厚(7纳米)的N2层可用以作为电荷陷入层，O3层(9纳米)在一实例中可作为阻挡层。N2与O3可以利用NROM/NBit的技术来制造。
表二
  层   约略厚度(埃)
  底氧化层(O1)   15
  中间氮化层(N1)   20
  中间氧化层(O2)   18
  限入氮化层(N2)  70
  阻挡氧化层(O3)  90
  闸极：                                                          铂
  通道长度：                                                      0.18μm
  通道宽度：                                                      0.18μm
依照本发明的实施例，具有高功函数闸极材质的记忆单元显示出的抹除特性，甚至较其它实施例提升得更多。高功函数闸极材质抑制了闸极电子注入至陷入层。在本发明的实施例中，记忆单元包括N+多晶硅闸极、电洞在抹除时穿隧至电荷陷入层，同时伴随着闸极电子的注入。这种自趋式(self-converging)抹除效应导致抹除状态下的高启始电压，在NAND的应用上是不受欢迎的。依照本发明的实施例，具有高功函数闸极材质的记忆单元可以用在各种内存的应用上，包括如NOR-以及NAND型的内存。然而，本发明实施例的高功函数闸极材质的特别适合用于NAND的应用，在抹除/重置的状态下，提高启始电压记忆单元是不受欢迎的。依照本发明的实施例，具有高功函数闸极材质的记忆单元可以借由电洞穿隧法来抹除，较佳为FN抹除操作。
由于电荷陷入层130是不导电的，当载子穿隧进入电荷陷入层130，载子会阻陷于此，且变得较为无法移动。借由控制住控制闸极150、源极102与汲极104上的偏压，就有可能控制载子在电荷陷入层130的哪个部分穿隧。因而，电荷陷入层130可以区分为两个部分，第一位与第二位，各自储存一位的讯息。一方面，第一位对应于电荷陷入层邻接第一位线(或称作源极102)的部分，而第二位对应于电荷陷入层130邻接第二位线(或称汲极104)的部分。借由控制载子穿隧进入电荷陷入层130的部分，第一位与第二位可以分别地程序化、读取或抹除。由于MOS结构的源极与汲极通常是可以互相交换的，程序化或读取记忆单元100的第一位的也可以应用于程序化或读取第二位。因此，此处仅叙述了第一位的方法。
依照本发明较佳实施例，例示的内存数组绘示于图2、3与4。图2绘示内存结构，具有不连续位线(垂直的)，内存结构包括多数个扩散区(S/D)可以当作源极与汲极使用，以及多数个字符线(水平的)。扩散区形成于基底中，且位于字符线下方的基底区域，在同一条不连续的位线的两个相邻的扩散区之间定义了多数个信道区域。Lg代表了通道长度。Ls是每个记忆单元之间的距离(space)。W是通道宽度，而Ws是浅沟渠隔离(STI)的宽度，浅沟渠隔离用于使晶体管区域彼此分离。浅沟渠隔离的沟渠深度较佳是大于p井在程序化时的的空乏·(depletion)宽度。适当的沟渠深度可以是约为100至400纳米。图3是沿着图2的通道长度的方向上，为图2所绘示的部分数组的剖面图。图4是沿着图2中通道宽度的方向上，为图2所绘示的部分数组的剖面图。
图5绘示依照本发明一较佳实施例的一内存数组的等效电路图。每条字符线(WL)与两条相邻的字符线(BL’s)的交叉包括一个晶体管，各晶体管包括一个二位单元，第一位“位1”可以与第二位“位2”分开储存。如图5所示，包括了位1与位2的记忆单元是由BL2、BL3与WL7所形成的。
接着要说明的是依照本发明不同实施例的记忆单元数组的操作，请参照图6、7、8a、8b、9、10、11、12a、12b、13a、13b、14、15、16与17。
请参照图6，依照本发明一较佳实施例，施加第一重置偏压于记忆单元数组，先进行重置(亦即，抹除所有单元)。特别是，对每条字符线施以约12V至约20V高负压的偏压，较佳是约18V，而每条位线则是接地。选择晶体管(SLG’s)可以选择性地存在，连接于内存数组，也同样施以负偏压，或打开选择晶体管。如此一来，字符线下方便形成了一个垂直的强电场，每条字符线对应于同一列记忆单元的闸极。在此强电场下，两种穿隧过程同时发生。在第一种过程，电子由闸极穿隧而出，经过绝缘层而进入电荷陷入层。第二种过程中，电洞自通道穿隧而出，经由多层ONO穿隧介电层进入电荷陷入层。这两种穿隧过程可以到达动态平衡，这就定义为记忆单元的重置状态。依照本发明的各种实施例，在重置之后的动态平衡下，电荷陷入层的电子浓度使得记忆元件的启始电压Vth可以是正值或负值。在启始电压Vth为正值的实施例中，只要在Vg-Vd＜Vth或是Vg-Vs＜Vth，的情况下，记忆元件就会打开，其中，Vg是控制闸极的偏压，Vd是汲极的偏压，Vs是源极的偏压，而记忆元件在重置状态下，是一种空乏型态的MOS晶体管。在其它一些较佳实施例中，闸极的材质是选自于具有高功函数的材质，较佳是大于4.5eV，如铂。使用这类闸极材质有助于限缩闸极电子的注入，从而得以降低抹除状态下的启始电压。
图7依照本发明一实施例绘示了典型的启始电压特性，闸极包括N+多晶硅，作为抹除时间的功能。如图7所示，组件的启始电压达到了一种动态平衡。重置状态是两条曲线互相接近的点。如图7所示，到达重置状态所需要的重置操作时间在图7的实例组件中，大约是10msec。
请参照图8a，程序化记忆单元A的第一位，在组件施加第二组偏压，以造成价带导带穿隧热电子注入(BBHE或BTBTHE)。待程序化的单元所连接的字符线，图8a中的WL3，施以正电压的偏压，如5～8V，而此内存单元A的第一位线施加了负电压的偏压，如-5～-8V，记忆单元的第二位线与基底皆为接地。其它所有的字符线施以负偏压，而任何选择性存在的选择晶体管都打开，如图8a中的SLG2。一般来说，施加于位线的负偏压与施加于字符在线的正电压可以相差约8V到约15V。因此，源极与基底的接合受偏压而反转，在两者之间形成了一个深空乏区。由于这个深空乏区，因此强电场便横跨此接面，电子自源极侧的价带穿隧进入基底侧的导带，并且受到沿着通道区的第一与第二位线的偏压所形成的电场加速。随着电子沿着信道区上加速，而获得了高能量，由于施加于字符线(也就是闸极)的正控制偏压，垂直电场“推动”一些电子离开信道区，且这些电子被注入于电荷陷入层中。换言之，电子穿隧过多层穿隧介电层而进入电荷储存层中。既然电子在源极(或说是第一位线)附近获得了它们大部分的能量，它们会穿隧进入邻近第一位线的部分电荷陷入层。因此，在那部分的电荷陷入层中，电子的分布轮廓受到了调整，以致于电子密度会更高。BTBTHE的程序化电流一般是小量的，例如约为10nA。程序化时间是短的。可用的程序化时间通常是约为30μsec或更少。
请参照图8b，在本实例中，记忆单元A的位2以类似的方法程序化，在字符线WL3施加正偏压，在第二位线BL2施加负偏压。其它所有的字符线皆施以负偏压，而任何选择性存在的选择晶体管都打开，如图8b的SLG3。
请参照图9，借由本发明的程序化部分，每个记忆单元裕度(window)两位，达到了大于1伏特。在较佳实施例中，Vg/Vd＝6/-6V，位1与位2的启始电压差至少是1V。
当程序化一个附近的单元，邻近单元的干扰是最小的。请参照图10与11，举例来说，当程序化单元A的位1或位2的时候，单元B、单元C、单元D的启始电压几乎不会被影响。邻近单元的启始电压与时间的函数显示于图11中。请参照图12a与12b，读取记忆单元A的第一位，在组件施加第三组偏压。依照本发明，读取记忆单元较佳是利用反相读取方法来达成。特别是，对应于记忆单元的字符线，图12a中的WL7，施以偏压，如1V，介于抹除状态能阶(EV)与程序化状态能阶(PV)之间。其它所有的字符线在读取时，是通过闸极，且施以VCWL的偏压。使用反相读取时，第一位线接地，第二位线施加从约-1至约-2.5V的负电压，较佳的负电压约为-2V，如图12a所示。记忆单元外部的感应电路(未绘示)接着会因源极与汲极之间的偏压差，感应经过通道的电流。一方面，控制闸极的偏压与源极的偏压两者间的差异介于Vth1与Vth之间，亦即，Vth＜Vg-Vs＜Vth1。从而，若程序化，则第一位线会被打开，且在重置状态下，第一位线会关闭。借由感应流经记忆单元A的电流，可以决定第一位是否已为程序化。请参照图12b，记忆单元的位2的读取是类似的，第二位线接地，第一位线施以负偏压。
依照本发明较佳实施例的组件与方法，效能更好，且在使用较大的读取电流时，在一个单元的两位之间展示出增加的内存裕度。请参照图13a，位1与位2的启始电压与读取电压的函数，随着位1与位2的启始电压的差值上升，读取电压越是往负值而去。如图13b所示，读取电压-2.0V时，启始电压差值约为1V。
本发明的组件读取电流已经估算，且适用于闪存的应用。依照本发明的一实施例，组件在Vt＝2.5V重置，不同的读取电压与VCWL用于读取NAND串行。较大的读取电压与较大的VCWL可以达到较大的读取电压。请参照图14与图15，这显示了VCWL为零，可以获得0.5μA的读取电流，VCWL＝-5V，读取电压-2V，电流为2μA。
依照本发明的记忆元件，抹除的进行实际上与此处所述的重置操作的方式相同，但是抹除时间快于重置。请参照图16与17，在10msec之内，字符线-18V的抹除偏压提供井区的抹除。图17绘示在3种不同的闸极电压下，抹除的启始偏压与时间的函数。
依照本发明的组件，同样显现出极佳的程序化/抹除循环忍受性。请参照图18，图标两个位在10000次P/E循环下程序化状态与抹除状态的初始重置的启始电压。如图18所示，在10000次循环之后，启始电压的改变并不明显。
虽然本发明已以实施例揭露如上，然其并非用以限定本发明，任何熟习此技艺者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视后附的申请专利范围所界定者为准。

Claims (15)

1.一种操作记忆单元的方法，其特征在于其包括：
(a)提供一记忆单元，该记忆单元包括(i)一n型基底，具有二p型源/汲极区设置于该基底的一表面下，该二p型源/汲极区借由一通道区分隔，(ii)一多层穿隧介电结构，设置于该信道区上，(iii)一电荷储存层，设置于该多层穿隧介电结构上，(iv)一绝缘层，设置于该电荷储存层上，以及(v)一控制闸极，设置于该绝缘层上；以及
(b)在该控制闸极施加一正偏压，以及在该些源/汲极区其中之一施加负偏压。
2.根据权利要求1所述的操作记忆单元的方法，其特征在于其中所述的该多层穿隧介电结构包括一氧化物/氮化物/氧化物三层。
3.根据权利要求1所述的操作记忆单元的方法，其特征在于其中所述的该多层穿隧介电结构包括一氧化硅/氮化硅/氧化硅三层。
4.根据权利要求1所述的操作记忆单元的方法，其特征在于其中所述的该正偏压与该负偏压的电位差至少为10伏特左右。
5.根据权利要求1所述的操作记忆单元的方法，其特征在于其中所述的该正偏压约为5至10伏特。
6.根据权利要求1所述的操作记忆单元的方法，其特征在于其中所述的该负偏压约为-5至-10伏特。
7.一种操作记忆元件的方法，其特征在于该记忆元件包括一n型基底与形成于其上的多个记忆单元，各该记忆单元包括一控制闸极、一源极区、一汲极区，由该源极区与该汲极区之间所定义的一信道区，该信道区上所提供的一电荷陷入层，该电荷陷入层与该通道区之间所提供的一多层穿隧介电结构，以及由该电荷陷入层与该控制闸极之间所提供的一绝缘层，其中，该控制闸极对应于一字符线，该源极区对应于一第一位线，且该汲极区对应于一第二位线，其中的各该记忆单元包括一第一位部分与一第二位部分，各自储存一位的讯息，该方法包括：
在该选定记忆单元的该字符线施加一正偏压，在该选定记忆单元的该第一位线施加一负偏压，使电子注入该电荷陷入层中，以程序化该选定记忆单元的该第一位部分。
8.根据权利要求7所述的操作记忆元件的方法，其特征在于其中所述的该多层穿隧介电结构包括一氧化物/氮化物/氧化物三层。
9.根据权利要求7所述的操作记忆元件的方法，其特征在于其中所述的该多层穿隧介电结构包括一氧化硅/氮化硅/氧化硅三层。
10.根据权利要求7所述的操作记忆元件的方法，其特征在于其中所述的该正偏压与该负电压的电位差至少为10伏特左右。
11.根据权利要求7所述的操作记忆元件的方法，其特征在于其中所述的该正偏压约为5至10伏特。
12.根据权利要求7所述的操作记忆元件的方法，其特征在于其中所述的该负偏压约为-5至-10伏特。
13.根据权利要求7所述的操作记忆元件的方法，其特征在于其更包括：
在程序化该第一位部分之前，进行一抹除/重置操作，其中该抹除/重置操作包括：
(i)在一个或多个选定记忆单元的该字符线施加一负偏压；以及
(ii)在该一个或多个选定记忆单元的该第一位线与该第二位线施加一接地偏压，以使得在该一个或多个选定记忆单元注入电洞与电子，两者之间产生一动态平衡状态。
14.根据权利要求7所述的操作记忆元件的方法，其特征在于其更包括：
在程序化该第一位部分之后，进行一抹除/重置操作，其中该抹除/重置操作包括：
(i)在一个或多个选定记忆单元的该字符线施加一负偏压；以及
(ii)在该一个或多个选定记忆单元的该第一位线与该第二位线施加一接地偏压，以使得在该一个或多个选定记忆单元注入电洞与电子，两者之间产生一动态平衡状态。
15.一种操作记忆元件的方法，其特征在于该记忆元件包括一n型基底与形成于其上的多个记忆单元，各该记忆单元包括一控制闸极、一源极区，一汲极区、由该源极区与该汲极区之间所定义的一信道区、该信道区上所提供的一电荷陷入层、该电荷陷入层与该通道区之间所提供的一多层穿隧介电结构，以及由该电荷陷入层与该控制闸极之间所提供的一绝缘层，其中该控制闸极对应于一字符线，该源极区对应于一第一位线，且该汲极区对应于一第二位线，其中的各该记忆单元包括一第一位部分与一第二位部分，各自储存一位的讯息，该方法包括：
(a)重置一选定记忆单元，包括：
(i)在该选定记忆单元的该字符线施加一第一负偏压；以及
(ii)在该第一位线与该第二位线施加一接地偏压，以使得注入电洞与电子间产生一动态平衡状态；以及
(b)程序化该选定记忆单元的该第一位部分，包括
(i)在该选定记忆单元的该字符线施加一第一正偏压；
(ii)在该选定记忆单元的该第一位线施加一第二负偏压，使电子注入该电荷陷入层中；以及
(iii)在该选定记忆单元的该第二位线施加一接地偏压。
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