CN1705131A

CN1705131A - 非挥发性记忆体及其操作方法

Info

Publication number: CN1705131A
Application number: CN 200410037092
Authority: CN
Inventors: 王立中; 黄文谦; 林信章; 张浩诚
Original assignee: Yield Microelectronics Corp
Current assignee: Yield Microelectronics Corp
Priority date: 2004-06-01
Filing date: 2004-06-01
Publication date: 2005-12-07
Anticipated expiration: 2024-06-01
Also published as: CN100521214C

Abstract

本发明公开了一种非挥发性记忆体及其操作方法，该非挥发性记忆体的记忆胞为单闸极，其在一半导体基底上内嵌一电晶体及一电容结构，电晶体包含一第一导电闸极堆叠在一介电层表面，且二侧形成有离子掺杂区以作为源极及汲极，电容结构则包含一离子掺杂区及其上堆叠的介电层、第二导电闸极，且电容与电晶体的导电闸极相电连接而形成记忆胞的单浮接闸极；其中半导体基底为P型或N型。另外，对于该单闸极记忆胞，提出逆向偏压的程序化写入以及相关的抹除及读取等操作方式。

Description

非挥发性记忆体及其操作方法

技术领域

本发明涉及一种非挥发性记忆体(Non-Volatile Memory)，特别是关于一种超低程序化电流及高同质性抹除架构的闪存(FlashMemory)构造及其操作方法。

背景技术

互补式金属氧化半导体(Complementary Metal OxideSemiconductor，CMOS)制程技术已成为特殊应用集成电路(application specific integrated circuit，ASIC)的常用制造方法。在电脑资讯产品发达的今天，电子式可清除程序化只读记忆体(Electrically Erasable Programmable Read Only Memory，EEPROM)由于具备有电性编写和抹除资料的非挥发性记忆体功能且在电源关掉后资料不会消失，所以被广泛使用于电子产品上。

非挥发性记忆胞是可程序化的，其用以储存电荷以改变记忆胞电晶体的闸电压。因此，在习知非挥发性记忆胞的结构中，除了电晶体的闸极层外，另需额外增加一导电层来储存电荷，从而形成双闸极(double-layer)结构，在制程上则比一般CMOS制程多出薄膜沉积、蚀刻及曝光显影等步骤，使得成本增加、制程复杂、元件良率下降、工时提高。

为此，利用传统CMOS制程又发展出单闸极(single-gate)EEPROM装置，然而，其又具有可靠度、程序化过程中未选择记忆胞的干扰以及过度抹除等问题。如图1所示，为习知EEPROM的记忆胞构造，其在一P型半导体基底10中形成有作为源极12与汲极14的N型掺杂区域，并在两者间的基底内形成一通道，在该基底的表面上依序形成有氧化层(Silicon Dioxide)16、捕捉层(例如：氮化硅)18、氧化层20，以及一控制闸极22设在所述氧化层20的表面。此记忆胞在进行程序化抹除写入时，必须提供一足够大的电压给汲极14和源极12，借助此高压差所形成的通道，以完成上述的动作。因此，习知的单闸极EEPROM无法轻易降低整个操作电流，使操作电流偏高，且因其记忆胞陈列结构需求越来越密集，通道长度将随缩短，进而造成各记忆胞间的操作互相影响。再者，较高的操作电流必须具备复杂的周边线路设计，上述以高压的操作方法将使周边线路的复杂度增高。

再者，在习知对于EEPROM元件的抹除方法中，储存的电荷是在福勒-诺得汉(Fowler-Nordheim)隧穿(简称F-N隧穿)技术的隧穿效应下从浮置闸移动至电晶体来移除，由于单闸极EEMPROM记忆胞的结构为电晶体基底-浮置闸-电容基底，导致储存的电荷可依据电场施加方向而被释放至任一方向；致使单闸极EEPROM元件的过度抹除问题变得更严重。

发明内容

本发明的主要目的在于提供一种非挥发性记忆体及其操作方法，其使用单一浮接闸极结构，且在程序化时，对源极施加一真正有用电压或对电晶体基底施加一背向偏压，以产生较宽空泛的源极-基底接面，进而改善电流流向浮接闸极的效率，以大幅隆低程序化单闸极EEPROM元件的电流需求。

本发明的另一目的在于提供一种非挥发性记忆体的操作方法，通过升高源极-汲极电源，使F-N遂穿电流规则化来进行抹除，以达到高同质性抹除的功能。

本发明的再一目的在于提供一种非挥发性记忆体，其可达到低操作电流、高可靠度，且使整体记忆晶片的体积小型化。

为实现上述目的，本发明的技术解决方案是：一种非挥发性记忆体，包括：一半导体基底；一电晶体结构，位于该半导体基底的表面，该电晶体包含一第一介电层位于该半导体基底表面上、一导电闸极叠设于该第一介电层上方、以及数第一离子掺杂区位于该半导体基底内，分别作为其源极及汲极；以及一电容结构，位于该半导体基底的表面，该电容结构包含一第二离子掺杂区于该半导体基底内、一第二介电层位于该第二掺杂区表面上，以及一第二导电闸极叠设于该第二介电层上方，其中，该第一及第二导电闸极为隔离且为电连接，作为单浮接闸极。

该电晶体结构为金氧半场效电晶体(MOSFET)。

该半导体基底为P型半导体基底及N型半导体基底其中之一。

该第一离子掺杂区及该第二离子掺杂区为掺杂第一同型的离子，而该半导体基底则掺杂第二型的离子，且该第一同型的离子与该第二型的离子为相异。

该半导体基底为P型半导体基底，则该第一离子掺杂区及第二离子掺杂区为N型掺杂区。

该半导体基底为N型半导体基底，则该第一离子掺杂区及该第二离子掺杂区为P型掺杂区。

该半导体基底内且位于该第一离子掺杂区下设有一第三离子掺杂区，且该第三离子掺杂区与该第二离子掺杂区掺杂同型的离子。

该半导体基底为N型半导体基底，则该第二离子掺杂区及该第三离子掺杂区为P型掺杂区。

该半导体基底为P型半导体基底，则该第二离子掺杂区及该第三离子掺杂区为N型掺杂区。

一种非挥发性记忆体的操作方法，该非挥发性记忆体在一P型半导体基底上设有一作为源极及汲极的数个第一离子掺杂区以及一第一导电闸极，且有一第二离子掺杂区、第二导电闸极形成一电容结构，利用该二导电闸极电连接而形成一单浮接闸极，并于该基底、源极、汲极、第二离子掺杂区上分别施加一基底电压、源极线电压汲极线电压、控制闸电压；该操作方法包括：施行一程序化过程，该基底电压为接地/非零但接近零状态，该源极及汲极电压高于该基底电压，且远小于该控制闸电压；以及施行一抹除过程，该源极及汲极电压高于该基底电压，但远小于该控制闸电压。

一种非挥发性记忆体的操作方法，该非挥发性记忆体在一P型半导体基底上设有一N井、作为源极及汲极的数个第一离子掺杂区以及一第一导电闸极，且有一第二离子掺杂区、第二导电闸极形成一电容结构，利用该二导电闸极电连接而形成一单浮接闸极，并于该N井、基底、源极、汲极、第二离子掺杂区上分别施加一井电压、基底电压、源极线电压、汲极线电压、控制闸电压；该操作方法包括：施行一程序化过程，该基底电压为接地/非零但接近零状态，该井及汲极电压高于该源极电压，该源极电压高于该控制闸电压，且该控制闸电压高于该基底电压；以及施行一抹除过程，该井电压远大于该基底电压，该控制闸电压远大于该并电压，且该源极及汲极电压小于该基底电压。

一种非挥发性记忆体的操作方法，该非挥发性记忆体在一N型半导体基底上设有作为源极及汲极的数个第一离子掺杂区以及一第一导电闸极，且有一第二离子掺杂区、第二导电闸极形成一电容结构，利用该二导电闸极电连接而形成一单浮接闸极，并于该基底、源极、汲极、第二离子掺杂区上分别施加一井电压、基底电压、源极线电压、汲极线电压、控制闸电压；该操作方法包括：施行一程序化过程，该基底电压为接地/非零但接近零状态，该源极及汲极电压低于该基底电压，且远高于该控制闸电压；以及施行一抹除过程，该控制闸极电压小于该基底电压，且该源极及汲极电压为负电压，但远不及于该控制闸电压。

一种非挥发性记忆体的操作方法，该非挥发性记忆体在一N型半导体基底上设有一P井、作为源极及汲极的数个第一离子掺杂区以及一第一导电闸极，且有一第二离子掺杂区、第二导电闸极形成一电容结构，利用该二导电闸极电连接而形成一单浮接闸极，并于该P井、基底、源极、汲极、第二离子掺杂区上分别施加一井电压、基底电压、源极线电压、汲极线电压、控制闸电压；该操作方法包括：施行一程序化过程，该基底电压为接地/非零但接近零状态，该源极电压高于该并电压，该汲极电压高于该源极电压，且该控制闸电压是高于该源极电压且小于该基底电压；以及施行一抹除过程，该井电压远小于该基底电压，该控制闸电压远小于该井电压，且该源极及汲极电压高于该基底电压。

采用上述方案后，根据本发明，一单闸极EEPROM晶胞包括一金氧半场效电晶体(Metal-Oxide-Semiconductor FET，MOSFET)及一电容结构，其中MOSFET包含一导电闸极堆叠在一介电薄膜表面，介电薄膜位于一半导体基底上，且有二高度导电的离子掺杂区位于二侧来形成源极及汲极；电容结构如同电晶体亦形成一像三明治的顶板-介电层-顶板结构，电容结构的顶板及MOSFET的闸极隔离且被电连接，且电容结构的顶板及MOSFET的闸极形成EEPROM记忆胞的单浮接闸极。其中半导体基底为P型，离子掺杂区为N型井；另外，半导体基底亦可为N型，离子掺杂区为P型井。该单闸极EEPROM晶胞的操作方式包括施加真正有用(non-trivial)电压于源极或一背向偏压(back-bias)于MOSFET基底的程序化方式，以及升高源极-汲极电压以使F-N遂穿电流规则化的抹除方式。

在本发明中，在程序化时，是对EEPROM记忆胞施加一真正有用(non-trivial)电压于单闸极MOSFET的源极，该真正有用源极电压可对位于源极及基底间的接面(junction)产生一逆向偏压，而源极及汲极间的电位降将允许通道载子从源极移动至汲极。该源极-基底问的逆向偏压更进一步扩展至空乏的接面区(Depleted junctionregion)，因而在通道表面附近产生更高浓度的载子密度；在通道表面附近的高载子密度便提高闸极电流效应，从而使程序化所需的总电流降低。因此，可靠度、程序化干扰及程序化速度将可得到极大改善；相较于习知未使用源极电压的技术，闸极电流效率的改善可高达几百倍。

因此，本发明的程序化方法大幅降低程序化单闸极EEPROM元件的电流需求。在抹除单闸极EEPROM元件时，储存在浮接闸(floationgate)的电荷被释放至基底，而MOSFET电晶体的源极及汲极电压相对于电晶体基底提高至一较高电压，以使电场分布规则化，进而降低过抹除问题。另外，施加背向偏压至半导体基底是可产生较宽的空乏的源极-基底接面，以改善电流流向浮置闸的效率，此操作方式可大幅降低程序化单闸极EEPROM元件时的电流需求。又，就抹除单闸极EEPROM元件而言，F-N隧穿电流的流向是从电容装置的基底透过浮置闸至电晶体基底的，而MOSFET电晶体的源极及汲极电压相对于电晶体基底提高至一较高电压，从而使电场分布规则化，进而降低过抹除问题。

附图说明

图1为习知EEPROM的记忆胞构造；

图2为本发明单闸极EEPROM记忆胞第一实施例的结构剖视图；

图3a为图1实施例设有四个端点的结构示意图；

图3b为图3a结构的等效电路；

图4为图2实施例的抹除架构示意图；

图5为本发明单闸极EEPROM记忆胞第二实施例的结构剖视图；

图6为图5实施例的抹除架构示意图；

图7为本发明单闸极EEPROM记忆胞第三实施例的剖视图；

图8为图7实施例的抹除架构示意图；

图9为本发明单闸极EEPROM记忆胞第四实施例的结构剖视图；

图10为图9实施例的抹除架构示意图；

图11为本发明的NOR快闪EEPROM单闸记忆胞陈列的示意图。

图中：

10 P型半导体基底 12 源极

14 汲极 16 氧化层

18 捕捉层 20 氧化层

22 控制闸极

30 单闸极EEPROM记忆胞

32 NMOS电晶体 320 第一介电层

322 第一导电闸极 324 源极

324’ 汲极 326 通道

34 N井电容 340 N井

342 第二介电层 344 第二导电闸极

36 P型硅基底 38 隔离材料

40 单浮接闸极 42 PMOS电晶体

420 N并结构

44 P井电容 46 N型硅基底

具体实施方式

如图2所示，其为本发明单闸极EEPROM记忆胞第一个实施例的结构剖视图，一单闸极EEPROM记忆胞30包括一NMOS电晶体(NMOSFET)32[MOSFET即为金氧半场效电晶体(Metal-Oxide-Semiconductor FET)]及一N井(N-well)电容34，并容于一P型硅基底36中；NMOS电晶体32包含第一介电层320位于P型硅基底36表面上、一第一导电闸极322叠设于该第一介电层320上方、以及二N+离子掺杂区位于P型硅基底36内，分别作为其源极324及汲极324’，在源极324和汲极324’间形成一通道326；N井电容34包含一离子掺杂区位于P型硅基底36内，为其N井340，一第二介电层342位于N井340表面上，以及一第二导电闸极344叠设于第二介电层342上方，从而形成顶板-介电层-底板的电容结构。NMOS电晶体32的导电闸极322和N井电容34的顶部导电闸极344被电连接且以一隔离材料38隔离，形成一单浮接闸极(floating gate)40的结构。

此单闸极EEPROM记忆胞30设有四个端点结构如图3a所示，该四个端点分别为源极、汲极、控制闸极以及基底连接结构，在基底、源极、汲极、第一离子掺杂区上分别施加一基底电压Vsubstrate、源极线电压Vsource、汲极线电压Vdrain、控制闸极电压Vcontrol；图3b为其等效电路。此单闸极EEPROM记忆胞30的超低电流程序化条件如下：

(1)真正有用(Non-trivial)源极电压程序化：

a、该基底电压Vsubstrate为接地(＝0)；以及

b、Vsource＞Vsubstrate＝0(使源极-基板接面产生逆向偏压)，且其＜Vdrain(汲极电流生成)。

故，Vcontrol＞Vdrain＞Vsource＞Vsubstrate＝0(打开NMOSFET且产生闸极电流)。

或(2)基底背向偏压(back-bias)程序化：

a、该基底电压Vsubstrate为非零但接近零状态；以及

b、Vsource＞Vsubstrate(使源极-基板接面产生逆向偏压)，且其＜Vdrain(汲极电流生成)。

故，Vcontrol＞Vdrain＞Vsource＞Vsubstrae(打开NMOSFET且产生闸极电流)。图2实施例的抹除架构如图4所示，显示高同质性(homogeneity)的抹除架构，该控制闸极电压Vcontrol应足够大以使F-N穿隧电流从控制闸基底透过浮接闸极而流向电晶体基底；该源极及汲极电压Vsource、Vdrain被施加到高于基底Vsubstrate，但远小于控制闸电压Vcontrol。

如图5所示，为本发明单闸极EEPROM记忆胞第二实施例的结构剖视图，其包括一PMOS电晶体(PMOSFET)42及一N井(N-well)电容34，且内嵌于一P型硅基底36中；与第一实施例相较，PMOS电晶体42的结构除了在P型硅基底36中多了一N井结构420外，其余结构相同，故不再赘述；同样地，PMOS电晶体42的闸极322和N井电容34的顶部闸极344被电连接且以一隔离材料38隔离，从而形成一单浮接闸接40的结构。

对于图5的单闸极EEPROM记忆胞30进行超低电流程序化的条件如下：

(1)真正有用(Non-trivial)源极电压程序化：

a、该基底电压Vsubstrate为接地(＝0)；以及

b、Vsource＜Vwell(使源极-电晶体N井的接面产生逆向偏压)，且其＞Vdrain(汲极电流生成)。

故，Vcontrol＜Vdrain＜Vsource＜Vwell(打开PMOSFET且产生闸极电流)，且Vcontrol＞Vsubstrate(使控制闸极/基底的N/P接面产生逆向偏压)。

或(2)基底背向偏压(back-bias)程序化：

a、该基底电压Vsubstrate为非零但接近零状态；以及

图6为图5的高同质性(homogeneity)抹除架构视示意图，井电压Vwell必需远大于基底电压Vsubstrate，以防止PMOSFET的N井至P型硅基底间产生接面顺向偏压；该控制闸极电压Vcontrol至井电压Vwell应足够大以使F-N穿隧电流从控制闸基底透过浮接闸极而流向电晶体基底；该源极及汲极电压Vsource、Vdrain被施加至小于电晶体基底电压Vsubstrate，以使逆向偏压的P+/N-量子并接面规则化电场分布，进而使电荷在浮接闸极中被抹除。

图7为单闸极EEPROM记忆胞第三实施例的结构剖视图，其包括一PMOS电晶体42及一P井(P-well)电容44并位于一N型硅基底46中；PMOS电晶体42的闸极322和P井电容44的顶部闸极344被电连接且以一隔离材料38隔离，从而形成一浮接闸极40的结构。

对于图7的单闸极EEPROM记忆胞30进行超低电流程序化的条件如下：

(1)真正有用(Non-trivial)源极电压程序化：

a、该基底电压Vsubstrate为接地(＝0)；以及

b、Vsource＜Vsubstrate＝0(使源极-基板接面产生逆向偏压)，且其＞Vdrain(汲极电流生成)。

故，Vcontrol＜Vdrain＜Vsource＜Vsubstrate＝0(打开PMOSFET且产生闸极电流)。

或(2)基底背向偏压(back-bias)程序化：

a、该基底电压Vsubstrate为非零但接近零状态；以及

b、Vsource＜Vsubstrate(使源极-基板接面产生逆向偏压)，且其＞Vdrain(汲极电流生成)。

故，Vcontrol＜Vdrain＜Vsource＜Vsubstrate(打开PMOSFET且产生闸极电流)。

图8为图7的高同质性(homogeneity)抹除架构示意图，控制闸极电压Vcontrol必需足够小于基底电压Vsubstrate，以使F-N穿隧电流从电晶体基底透过浮接闸极而流向控制闸基底；该源极及汲极电压Vsource、Vdrain被施加到一负电压，但远不及控制闸负电压Vcontrol。

图9为单闸极EEPROM记忆胞第四实施例的结构剖视图，其包括一NMOS电晶体32及一P井(P-well)电容44且容于一N型硅基底46中，NMOS电晶体32的闸极322和P井电容44的顶部闸极344被电连接且以一隔离材料38隔离，从而形成一浮接闸极(floatinggate)的结构。

对于图9的单闸极EEPROM记忆胞30进行超低电流程序化的条件如下：

(1)真正有用(Non-trivial)源极电压程序化：

a、该基底电压Vsubstrate为接地(＝0)；以及

b、Vsource＞Vwell(使源极-电晶体P井的接面产生逆向偏压)，且其＜Vdrain(汲极电流生成)。

故，Vcontrol＞Vdrain＞Vsource＞Vwell(打开NMOSFET且产生闸极电流)，且Vcontrol＜Vsubstrate(使控制闸极/基底的N/P接面产生逆向偏压)。

或(2)基底背向偏压(back-bias)程序化：

a、该基底电压Vsubstrate为非零但接近零状态；以及

b、Vsource＞Vwell(使源极-电晶体P井的接面产生逆向偏压)，且其＞Vdrain(汲极电流生成)。

故，Vcontrol＞Vdrain＞Vsource＞Vwell(打开PMOSFET且产生闸极电流)，且Vcontrol＜Vsubstrate(使控制闸极/基底的N/P接面产生逆向偏压)。

图10为图9的高同质性(homogeneity)抹除架构示意图，井电压Vwell必需远小于基底电压Vsubstrate，以防止NMOS电晶体32的P井至N型硅基底46间产生接面顺向偏压；该控制闸极电压Vcontrol至井电压Vwell应足够负，以使F-N穿隧电流从电晶体基底透过浮接闸极而流向控制闸基底；该源极及汲极电压Vsource、Vdrain被施加到高于电晶体基底电压Vsubstrate，以使逆向偏压的N+/P-量子井接面规则化电场分布，进而使电荷在浮接闸极中被抹除。

上述图2的结构是在一P型硅晶圆上制造而得，该隔离材料38由标准隔离模组制程来完成；在形成基本的隔离材料38之后，N井340及NMOS电晶体32的通道326是借助离子布植来形成；在成长二导电闸极322、344的介电层之后，接着沉积形成多晶硅，且以微影蚀刻进行图案化将多晶硅形成单浮接闸极40；接着进行离子布植以形成NMOS电晶体32的源极324、汲极324’和控制闸极等电极。在金属化之后，便完成许多EEPROM记忆胞的制作。

使用相同制程，图5所示的记忆胞借助在N井离子植入以及源极-闸极植入区进行不同图案化来制成；另外，图7及图9所示的记忆胞是在N形硅晶圆上以相同制程且在井离子植入区及源极-闸极植入区进行不同图案化来完成，在本发明中，上述制程是指一般CMOS的制造流程。

在本发明中，在程序化时，是对EEPROM记忆胞施加一真正有用(non-trivial)电压于单闸极MOSFET的源极，该真正有用源极电压可对位于源极及基底间的接面(junction)产生一逆向偏压，而源极及汲极间的电位降将允许通道载子从源极移动至汲极。该源极-基底间的逆向偏压更进一步扩展至空乏的接面区(Depleted junctionregion)，因而在通道表面附近产生更高浓度的载子密度；在通道表面附近的高载子密度便提高闸极电流效应，从而使程序化所需的总电流降低。因此，可靠度、程序化干扰及程序化速度将可得到极大改善；相较于习知未使用源极电压的技术，闸极电流效率的改善可高达几百倍。

图11是为NOR型快闪EEPROM单闸极记忆胞陈列的电路示意图，其记忆胞的结构如图3a及图3b所示，字元线(word line)连接相同列记忆胞的各控制闸极，此连接关系借由金属线将N井控制闸极连接来完成，以减少N井阻抗。

在程序化过程中，可选择的字元线被施加电压至一高的正电压，此时，与感测电路切断的位元线(bit line)被施加电压至Vdd或一正电压但为一非零且远低于Vdd的电压，以分别为高逻辑及低逻辑产生超低电流程序化。

在抹除时，一区块的数个字元线被选择到一高电压，且电晶体的源极及汲极则被施加电压到一微正电压，以达到程序化的同质性(homogeneity)。

在读出操作的过程中，记忆陈列与高电压电路切断，列的读出借助施加电压至Vdd以选择字元线来达到。由于没有以更高的闸值来打开(turning on)晶胞电晶体，故当位于晶胞电晶体上的为位元线被充电时，其他位元线不会被充电。

因此，本发明提出一种可通过单硅浮接闸极及标准CMOC制程来制造的电子式可清除程序化只读记忆体(EEPROM)，其使电容结构及电晶体的导电闸极形成单一的浮接闸极，不仅体积小，且通过施加真正有用(non-trivial)电压于源极或一背向偏压(back-bias)于电晶体基底的程序化方式，以及升高源极-汲极电压以使F—N遂穿电流规则化的抹除方式，从而达到超低程序化电流及高同质性抹除的功效，使可靠度、程序化干扰及程序化速度获得极大改善。

以上所述通过实施例说明本发明的特点，其目的在使熟习该技术者能了解本发明的内容并据以实施，而非限定本发明的专利范围，故，凡其他未脱离本发明所提示的精神所完成的等效修饰或修改，仍应包含在以下所述的权利要求范围中。

Claims

1、一种非挥发性记忆体，其特征在于该记忆体包括：

一半导体基底；

一电晶体结构，位于该半导体基底的表面，该电晶体包含一第一介电层位于该半导体基底表面上、一导电闸极叠设于该第一介电层上方、以及数第一离子掺杂区位于该半导体基底内，分别作为其源极及汲极；以及

一电容结构，位于该半导体基底的表面，该电容结构包含一第二离子掺杂区于该半导体基底内、一第二介电层位于该第二掺杂区表面上，以及一第二导电闸极叠设于该第二介电层上方，其中，该第一及第二导电闸极为隔离且为电连接，作为单浮接闸极。

2、如权利要求1所述的非挥发性记忆体，其特征在于：该电晶体结构为金氧半场效电晶体(MOSFET)。

3、如权利要求1所述的非挥发性记忆体，其特征在于：该半导体基底为P型半导体基底及N型半导体基底其中之一。

4、如权利要求1所述的非挥发性记忆体，其特征在于：该第一离子掺杂区及该第二离子掺杂区为掺杂第一同型的离子，而该半导体基底则掺杂第二型的离子，且该第一同型的离子与该第二型的离子为相异。

5、如权利要求3或4所述的非挥发性记忆体，其特征在于：该半导体基底为P型半导体基底，则该第一离子掺杂区及第二离子掺杂区为N型掺杂区。

6、如权利要求3或4所述的非挥发性记忆体，其特征在于：该半导体基底为N型半导体基底，则该第一离子掺杂区及该第二离子掺杂区为P型掺杂区。

7、如权利要求1所述的非挥发性记忆体，其特征在于：该半导体基底内且位于该第一离子掺杂区下设有一第三离子掺杂区，且该第三离子掺杂区与该第二离子掺杂区掺杂同型的离子。

8、如权利要求7所述的非挥发性记忆体，其特征在于：该半导体基底为N型半导体基底，则该第二离子掺杂区及该第三离子掺杂区为P型掺杂区。

9、如权利要求7所述的非挥发性记忆体，其特征在于：该半导体基底为P型半导体基底，则该第二离子掺杂区及该第三离子掺杂区为N型掺杂区。

10、一种非挥发性记忆体的操作方法，其特征在于：该非挥发性记忆体在一P型半导体基底上设有一作为源极及汲极的数个第一离子掺杂区以及一第一导电闸极，且有一第二离子掺杂区、第二导电闸极形成一电容结构，利用该二导电闸极电连接而形成一单浮接闸极，并于该基底、源极、汲极、第二离子掺杂区上分别施加一基底电压、源极线电压汲极线电压、控制闸电压；该操作方法包括：

施行一程序化过程，该基底电压为接地/非零但接近零状态，该源极及汲极电压高于该基底电压，且远小于该控制闸电压；以及

施行一抹除过程，该源极及汲极电压高于该基底电压，但远小于该控制闸电压。

11、一种非挥发性记忆体的操作方法，其特征在于：该非挥发性记忆体在一P型半导体基底上设有一N井、作为源极及汲极的数个第一离子掺杂区以及一第一导电闸极，且有一第二离子掺杂区、第二导电闸极形成一电容结构，利用该二导电闸极电连接而形成一单浮接闸极，并于该N井、基底、源极、汲极、第二离子掺杂区上分别施加一井电压、基底电压、源极线电压、汲极线电压、控制闸电压；该操作方法包括：

施行一程序化过程，该基底电压为接地/非零但接近零状态，该井及汲极电压高于该源极电压，该源极电压高于该控制闸电压，且该控制闸电压高于该基底电压；以及

施行一抹除过程，该井电压远大于该基底电压，该控制闸电压远大于该井电压，且该源极及汲极电压小于该基底电压。

12、一种非挥发性记忆体的操作方法，其特征在于：该非挥发性记忆体在一N型半导体基底上设有作为源极及汲极的数个第一离子掺杂区以及一第一导电闸极，且有一第二离子掺杂区、第二导电闸极形成一电容结构，利用该二导电闸极电连接而形成一单浮接闸极，并于该基底、源极、汲极、第二离子掺杂区上分别施加一井电压、基底电压、源极线电压、汲极线电压、控制闸电压；该操作方法包括：

施行一程序化过程，该基底电压为接地/非零但接近零状态，该源极及汲极电压低于该基底电压，且远高于该控制闸电压；以及

施行一抹除过程，该控制闸极电压小于该基底电压，且该源极及汲极电压为负电压，但远不及于该控制闸电压。

13、一种非挥发性记忆体的操作方法，其特征在于：该非挥发性记忆体在一N型半导体基底上设有一P井、作为源极及汲极的数个第一离子掺杂区以及一第一导电闸极，且有一第二离子掺杂区、第二导电闸极形成一电容结构，利用该二导电闸极电连接而形成一单浮接闸极，并于该P井、基底、源极、汲极、第二离子掺杂区上分别施加一井电压、基底电压、源极线电压、汲极线电压、控制闸电压；该操作方法包括：

施行一程序化过程，该基底电压为接地/非零但接近零状态，该源极电压高于该井电压，该汲极电压高于该源极电压，且该控制闸电压是高于该源极电压且小于该基底电压；以及

施行一抹除过程，该井电压远小于该基底电压，该控制闸电压远小于该井电压，且该源极及汲极电压高于该基底电压。