CN105321948A

CN105321948A - 一种单闸源极共线的非挥发性内存及其操作方法

Info

Publication number: CN105321948A
Application number: CN201410273515.9A
Authority: CN
Inventors: 林信章; 范雅婷; 黄文谦
Original assignee: Yield Microelectronics Corp
Current assignee: Yield Microelectronics Corp
Priority date: 2014-06-18
Filing date: 2014-06-18
Publication date: 2016-02-10

Abstract

一种单闸源极共线的非挥发性内存及其操作方法，此非挥发性内存是在半导体基底内嵌晶体管及电容结构，晶体管包括第一介电层、第一导电闸极与多个第一离子掺杂区，而电容结构则包括第二介电层、第二离子掺杂区与第二导电闸极，其中第二介电层下方可进一步设有第三离子掺杂区，且第一导电闸极与第二导电闸极相电连接而形成记忆胞的单浮接闸极，源极与第二离子掺杂区亦相电连接，从而使源极与单浮接闸极共线，除了能够大幅减少记忆胞的面积，并可减少控制线路，从而大幅减少非挥发性内存的成本。

Description

一种单闸源极共线的非挥发性内存及其操作方法

技术领域

本发明涉及一种单闸极非挥发性内存及其操作方法，特别是关于一种超低成本的单闸源极共线的非挥发性内存及其操作方法。

背景技术

互补金属氧化物半导体(ComplementaryMetalOxideSemiconductor，CMOS)制作过程技术已成为特殊应用集成电路(applicationspecificintegratedcircuit，ASIC)的常用制造方法。在计算机信息产品发达的今天，电可擦可编程只读存储器(ElectricallyErasableProgrammableReadOnlyMemory，EEPROM)由于具备有电性编写和抹除数据的非挥发性内存功能，且在电源关掉后数据不会消失，所以被广泛使用于电子产品上。

非挥发性内存为可程序化的，其用以储存电荷以改变内存中晶体管的闸极电压，或不储存电荷以留下原内存的晶体管的闸极电压。抹除操作则是将储存在非挥发性内存中的所有电荷移除，使得所有非挥发性内存回到原内存中晶体管的闸极电压。在现有单闸极非挥发性内存的结构中，闸极、源极和汲极都是独立操作电压，因此，单闸极非挥发性内存面积较大，造成成本的增加。

有鉴于此，本发明遂针对上述现有技术的缺失，提出一种超低成本的单闸源极共线的非挥发性内存及其操作方法，以大幅缩减单闸极非挥发性内存面积，及提升单闸极非挥发性内存的产品价值。

发明内容

本发明的主要目的在于提供一种单闸源极共线的非挥发性内存及其操作方法，使非挥发性内存中的单闸极和源极连接在一起，以减少控制闸极的使用，藉以降低非挥发性内存的生产成本。

因此，为达上述目的，本发明所公开的单闸源极共线的非挥发性内存及其操作方法，应用于单闸源极共线的非挥发性内存，此单闸源极共线的非挥发性内存包括半导体基底、晶体管及电容结构，其中，晶体管与电容结构设置于半导体基底，晶体管是由第一导电闸极堆栈在第一介电层表面，第一介电层位于半导体基底上，且有两个高度导电的第一离子掺杂区位于第一导电闸极与第一介电层两侧来形成源极及汲极；电容结构如同晶体管亦形成一三明治结构，包括有第二离子掺杂区、第二介电层与第二导电闸极，第二离子掺杂区与第一离子掺杂区掺杂有同型的离子并位于第二介电层的一侧，且电容结构可更包含第三离子掺杂区，第三离子掺杂区与第一及第二离子掺杂区掺杂有同型的离子并位于第二介电层底部的通道下方，第三离子掺杂区亦可延伸至第二离子掺杂区下方。再者，电容结构的第二导电闸极及晶体管的第一导电闸极隔离并被电连接，以作为非挥发性内存的单浮接闸极，且源极与第二离子掺杂区电连接，从而使源极与单浮接闸极达成共线。

本发明中，若半导体基底为P型，第一离子掺杂区、第二离子掺杂区与第三离子掺杂区为N型；或者，若半导体基底为N型，第一离子掺杂区、第二离子掺杂区与第三离子掺杂区为P型。凡利用本发明中的方式使非挥发性内存以不同的结构变化来进行的操作，皆在本发明的保护范围内。

而本发明所公开的单闸源极共线的非挥发性内存的操作方法，可对于由P型半导体基底、晶体管与电容结构所构成的非挥发性内存，通过在P型半导体基底、源极、汲极上分别施加基底电压V_sub、源极及控制闸极电压V_cs、汲极电压V_d，进行写入或抹除过程。其中，于写入时，满足V_cs＝0，V_d＞4伏特，及V_sub为接地的条件。于抹除时，满足V_cs＞4伏特，V_d＜V_cs，及V_sub为接地；或，满足V_d＞4伏特，V_cs＜V_d，及V_sub为接地的条件。

又者，本发明所公开的单闸源极共线的非挥发性内存的操作方法，可对于由N型半导体基底、晶体管、P型井与电容结构所构成的非挥发性内存，通过在N型半导体基底、P型井、源极、汲极上分别施加基底电压V_sub、P型井电压V_pwell、源极及控制闸极电压V_cs、汲极电压V_d，基底电压V_sub为正压，进行写入或抹除过程。其中，于写入时，满足V_cs＝0，V_d＞4伏特，及V_pwell为接地的条件。于抹除时，满足V_cs＞4伏特，V_d＜V_cs，及V_pwell为接地；或，满足V_d＞4伏特，V_cs＜V_d，及V_pwell为接地的条件。

再者，本发明所公开的单闸源极共线的非挥发性内存的操作方法，可对于由N型半导体基底、晶体管与电容结构所构成的非挥发性内存，通过在N型半导体基底、源极、汲极上分别施加基底电压V_sub、源极及控制闸极电压V_cs、汲极电压V_d，进行写入或抹除过程。其中，于写入时，满足V_cs＝V_sub，V_d＝0伏特，及V_sub>4伏特的条件。于抹除时，满足V_cs＝0伏特，V_sub＞V_d，及V_sub>4伏特；或，满足V_d＝0伏特，V_sub＞V_cs，及V_sub>4伏特的条件。

更者，本发明所公开的单闸源极共线的非挥发性内存的操作方法，可对于由P型半导体基底、晶体管、N型井与电容结构所构成的非挥发性内存，通过在P型半导体基底、N型井、源极、汲极上分别施加基底电压V_sub、N型井电压V_nwell、源极及控制闸极电压V_cs、汲极电压V_d，进行写入或抹除过程。其中，于写入时，满足V_nwell>4伏特，V_sub＝0，V_cs＝V_nwell，V_d＝0伏特的条件。于抹除时，满足V_nwell>4伏特，V_sub＝0，及V_cs＝0伏特，V_nwell＞V_d；或，满足V_cs＝0伏特，V_nwell＞V_d，V_d＝0伏特，V_nwell＞V_cs的条件。

下面通过具体实施例配合所附的图式详加说明，当更容易了解本发明的目的、技术内容、特点及其所达成的功效。

附图说明

图1为本发明第一实施例的单闸源极共线的非挥发性内存结构的剖视图；

图2A为本发明第一实施例的设有三个端点的结构示意图；

图2B为图2A结构的等效电路；

图3A为本发明第二实施例的单闸源极共线的非挥发性内存结构的剖视图；

图3B为本发明第二实施例的设有三个端点的结构示意图；

图4A为本发明第三实施例的单闸源极共线的非挥发性内存结构的剖视图；

图4B为本发明第三实施例的设有三个端点的结构示意图；

图5A为本发明第四实施例的单闸源极共线的非挥发性内存结构的剖视图；

图5B为本发明第四实施例的设有三个端点的结构示意图；

图6A为本发明第五实施例的单闸源极共线的非挥发性内存结构的剖视图；

图6B为本发明第五实施例的设有三个端点的结构示意图；

图7A为本发明第六实施例的单闸源极共线的非挥发性内存结构的剖视图；

图7B为本发明第六实施例的设有四个端点的结构示意图；

图8A为本发明第七实施例的单闸源极共线的非挥发性内存结构的剖视图；

图8B为本发明第七实施例的设有四个端点的结构示意图。

附图标记说明：100-单闸源极共线的非挥发性内存结构；110-NMOS晶体管；111-第一介电层；112-第一导电闸极；113-源极；114-汲极；115-通道120-N型电容结构；121-第二离子掺杂区；122-第二介电层；123-第二导电闸极；125-通道；130-P型半导体基底；138-隔离材料；140-单浮接闸极；200-单闸源极共线的非挥发性内存结构；210-NMOS晶体管；213-源极；214-汲极；220-N型电容结构；221-第二离子掺杂区；222-第二介电层；225-通道；226-第三离子掺杂区；230-P型半导体基底；300-单闸源极共线之非挥发性内存结构；310-NMOS晶体管；313-源极；314-汲极；320-N型电容结构；321-第二离子掺杂区；326-第三离子掺杂区；330-P型半导体基底；400-单闸源极共线的非挥发性内存结构；410-PMOS晶体管；411-第一介电层；412-第一导电闸极；413-源极；414-汲极；415-通道；420-N型电容结构；421-第二离子掺杂区；422-第二介电层；423-第二导电闸极；425-通道；426-第三离子掺杂区；430-N型半导体基底；438-隔离材料；440-单浮接闸极；500-单闸源极共线的非挥发性内存结构；510-PMOS晶体管；513-源极；514-汲极；520-P型电容结构；521-第二离子掺杂区；526-第三离子掺杂区；530-N型半导体基底；600-单闸源极共线的非挥发性内存结构；610-NMOS晶体管；612-第一导电闸极；613-源极；614-汲极；616-P型井；620-N型电容结构；621-第二离子掺杂区；623-第二导电闸极；626-第三离子掺杂区；630-N型半导体基底；638-隔离材料；700-单闸源极共线的非挥发性内存结构；710-PMOS晶体管；712-第一导电闸极；713-源极；714-汲极；716-N型井；720-P型电容结构；721-第二离子掺杂区；723-第二导电闸极；626-第三离子掺杂区；730-N型半导体基底；738-隔离材料。

具体实施方式

请参照图1，为本发明第一实施例的单闸源极共线的非挥发性内存结构的剖视图。

单闸源极共线的非挥发性内存100包括NMOS晶体管(NMOSFET)110及N型电容结构120于P型半导体基底130中；NMOS晶体管110包含第一介电层111位于P型半导体基底130表面上，第一导电闸极112迭设于第一介电层111上方，以及两个第一离子掺杂区位于P型半导体基底130内，分别作为其源极113及汲极114，在源极113和汲极114间形成通道115；N型电容结构120包含第二离子掺杂区121于P型半导体基底130内，第二介电层122位于第二离子掺杂区121侧面上，第二介电层122下方形成有通道125，以及第二导电闸极123迭设于第二介电层122上方，形成顶板-介电层-底板的电容结构。NMOS晶体管110的第一导电闸极112和N型电容结构120的侧顶部第二导电闸极123被电连接且以隔离材料138隔离，形成单浮接闸极(floatinggate)140，且源极113与第二离子掺杂区121电连接，形成源极113与单浮接闸极140共线的结构。其中，第一离子掺杂区与第二离子掺杂区121为N型离子掺杂区。

此单闸源极共线的非挥发性内存100为设有三个端点的结构，如图2A所示，该三个端点为P型半导体基底130、源极113、汲极114，并分别施加基底电压V_sub、一源极及控制闸极电压V_cs、一汲极电压V_d；图2B为其等效电路，控制闸极与源极113共线，因此将单浮接闸极140和源极113连接在一起共线，使用相同偏压，进而减少控制线路的使用。此单闸源极共线的非挥发性内存100的操作过程的条件如下：

写入时：

a.V_sub为接地(＝0)。

b.V_cs＝0，V_d＞4伏特。

抹除时：

a.V_sub为接地(＝0)。

b.V_cs＞4伏特，V_d＜V_cs；或，V_d＞4伏特，V_cs＜V_d。

上述图1的结构为在P型硅晶圆上制造而得，该隔离结构由标准隔离模块制作过程来完成；在形成基本的隔离结构之后，一个N型电容结构及NMOS晶体管的信道通过离子布植来形成；在形成第一导电闸极与第二导电闸极的介电层之后，然后，沉积形成多晶硅，且以微影蚀刻进行图案化将多晶硅形成单浮接闸极；接着，进行离子布植以形成NMOS晶体管的汲极、源极和闸极等电极。在金属化之后，便完成许多单闸源极共线的非挥发性内存结构的制作。

另外，图3A为本发明第二实施例所提供的单闸源极共线的非挥发性内存结构的剖视图。

单闸源极共线的非挥发性内存200包括NMOS晶体管(NMOSFET)210及N型电容结构220于P型半导体基底230中，NMOS晶体管210的第一离子掺杂区和N型电容结构220的第二离子掺杂区221皆为N型离子掺杂区，和第一实施例的差异在于，N型电容结构220的第二介电层222底部的通道225下方更包括一第三离子掺杂区226，第三离子掺杂区226亦为N型离子掺杂区。

如图3B所示，此单闸源极共线的非挥发性内存200为设有三个端点的结构，该三个端点为P型半导体基底230、源极213、汲极214，并分别施加基底电压V_sub、一源极及控制闸极电压V_cs、一汲极电压V_d，来进行写入或抹除的操作过程，且其操作过程必须满足和第一实施例相同的条件。

图4A为本发明第三实施例所提供的单闸源极共线的非挥发性内存结构的剖视图。

单闸源极共线的非挥发性内存300包括NMOS晶体管(NMOSFET)310及N型电容结构320于P型半导体基底330中，第一离子掺杂区、第二离子掺杂区321和第三离子掺杂区326皆为N型离子掺杂区，和第二实施例的差异在于，第三离子掺杂区326延伸至第二离子掺杂区321下方，以作为一N型井。

如图4B所示，此单闸源极共线的非挥发性内存300为设有三个端点的结构，该三个端点为P型半导体基底330、源极313、汲极314，并分别施加基底电压V_sub、一源极及控制闸极电压V_cs、一汲极电压V_d，来进行写入或抹除的操作过程，且其操作过程必须满足和第一、第二实施例相同的条件。

本发明中，单闸源极共线的非挥发性内存结构也可由N型半导体基底、晶体管与电容结构所构成，如同上述实施例，其电容结构底部可以不包括或包括有第三离子掺杂区，以下仅以第四实施例与第五实施例为代表说明。

图5A为本发明的第四实施例所提供的单闸源极共线的非挥发性内存结构的剖视图。

单闸源极共线的非挥发性内存结构400包括PMOS晶体管(PMOSFET)410及P型电容结构420于N型半导体基底430中；PMOS晶体管410包含第一介电层411位于N型半导体基底430表面上，第一导电闸极412迭设于第一介电层411上方，以及两个第一离子掺杂区位于N型半导体基底430内，分别作为其源极413及汲极414，在源极413和汲极414间形成通道415；P型电容结构420包含第二离子掺杂区421于N型半导体基底430内，第二介电层422位于第二离子掺杂区421侧面上，第二介电层422下方形成有信道425，且信道425下方形成有第三离子掺杂区426，以及第二导电闸极423迭设于第二介电层422上方，形成顶板-介电层-底板的电容结构。PMOS晶体管410的第一导电闸极412和P型电容结构420的侧顶部第二导电闸极423被电连接且以隔离材料438隔离，形成单浮接闸极440，且源极413与第二离子掺杂区421电连接，形成源极413与单浮接闸极440共线的结构。其中，第一离子掺杂区、第二离子掺杂区421与第三离子掺杂区426皆为P型离子掺杂区。

如图5B所示，此单闸源极共线的非挥发性内存400为设有三个端点的结构，该三个端点为N型半导体基底430、源极413、汲极414，并分别施加基底电压V_sub、一源极及控制闸极电压V_cs、一汲极电压V_d，来进行写入或抹除的操作过程，其条件如下：

写入时：

a.V_sub>4伏特。

b.V_cs＝V_sub，V_d＝0伏特。

抹除时：

a.V_sub>4伏特。

b.V_cs＝0伏特，V_sub＞V_d；或，V_d＝0伏特，V_sub＞V_cs。

图6A为本发明第五实施例所提供的单闸源极共线的非挥发性内存结构的剖视图。

单闸源极共线的非挥发性内存500包括PMOS晶体管(PMOSFET)510及P型电容结构520于N型半导体基底530中，第一离子掺杂区和第二离子掺杂区521皆为P型离子掺杂区，和第四实施例的差异在于，第三离子掺杂区526延伸至第二离子掺杂区521下方，以作为一P型井。

如图6B所示，此单闸源极共线的非挥发性内存500为设有三个端点的结构，该三个端点为N型半导体基底530、源极513、汲极514，并分别施加基底电压V_sub、一源极及控制闸极电压V_cs、一汲极电压V_d，来进行写入或抹除的操作过程，且其操作过程必须满足和第四实施例相同的条件。

本发明中，单闸源极共线的非挥发性内存结构也可由N型半导体基底、晶体管、P型井与电容结构所构成，如同上述实施例，其电容结构底部可以不包括或包括有第三离子掺杂区，以下仅以第六实施例为代表说明。

图7A为本发明的第六实施例所提供的单闸源极共线的非挥发性内存结构的剖视图。

单闸源极共线的非挥发性内存结构600包括NMOS晶体管610及N型电容结构620于N型半导体基底630中，第一离子掺杂区、第二离子掺杂区621和第三离子掺杂区626皆为N型离子掺杂区，相较于前述实施例，本实施例更包含一第四离子掺杂区，其位于第一离子掺杂区和第二离子掺杂区621下方，并包围NMOS晶体管610及N型电容结构620，第四离子掺杂区为P型离子掺杂区，且形成一P型井616。而NMOS晶体管610的第一导电闸极612和N型电容结构620的侧顶部第二导电闸极623被电连接且以隔离材料638隔离，形成单浮接闸极640，源极613与第二离子掺杂区621电连接，形成源极613与单浮接闸极640共线的结构。

如图7B所示，此单闸源极共线的非挥发性内存600为设有四个端点的结构，该四个端点为N型半导体基底630、P型井616、源极613、汲极614，并分别施加基底电压V_sub、一P型井电压V_pwell、一源极及控制闸极电压V_cs、一汲极电压V_d，基底电压V_sub为正压，并满足下列条件：

写入时：

a.V_pwell为接地。

b.V_cs＝0，V_d＞4伏特。

抹除时：

a.V_pwell为接地。

b.V_cs＞4伏特，V_d＜V_cs；或，V_d＞4伏特，V_cs＜V_d。

当然，本发明的单闸源极共线的非挥发性内存结构也可由P型半导体基底、晶体管、N型井与电容结构所构成，如同上述实施例，其电容结构底部可以不包括或包括有第三离子掺杂区，以下仅以第七实施例为代表说明。

图8A为本发明第七实施例所提供的单闸源极共线的非挥发性内存结构的剖视图。

单闸源极共线的非挥发性内存结构700包括PMOS晶体管710及P型电容结构720于P型半导体基底630中，第一离子掺杂区、第二离子掺杂区621和第三离子掺杂区626皆为P型离子掺杂区，且本实施例更包含一第四离子掺杂区，其位于第一离子掺杂区和第二离子掺杂区721下方，并包围PMOS晶体管710及P型电容结构720，第四离子掺杂区为N型离子掺杂区，且形成一N型井716。而PMOS晶体管710的第一导电闸极712和P型电容结构720的侧顶部第二导电闸极723被电连接且以隔离材料738隔离，形成单浮接闸极740，源极713与第二离子掺杂区721电连接，形成源极713与单浮接闸极740共线的结构。

如图8B所示，此单闸源极共线的非挥发性内存700为设有四个端点的结构，该四个端点为P型半导体基底730、N型井716、源极713、汲极714，并分别施加基底电压V_sub、一N型井电压V_nwell、一源极及控制闸极电压V_cs、一汲极电压V_d，并满足下列条件：

写入时：

a.V_nwell>4伏特，V_sub＝0。

b.V_cs＝V_nwell，V_d＝0伏特。

抹除时：

a.V_nwell>4伏特，V_sub＝0。

b.V_cs＝0伏特，V_nwell＞V_d；或，V_d＝0伏特，V_nwell＞V_cs。

综上所述，根据本发明所公开的单闸源极共线的非挥发性内存及其操作方法，相较于一般单闸极的非挥发性内存，其源极、汲极和闸极皆各自独立，本发明将单浮接闸极与源极连接在一起，从而形成单闸源极共线的非挥发性内存的结构，由于使用相同偏压，能够减少控制闸极这一个接点。藉此，本发明可使得非挥发性内存的面积得以大幅减少，并可缩短控制线路的长度，而达到大幅降低生产成本的目的。

以上所述仅为本发明的较佳实施例，并非用来限定本发明的实施范围。故凡是依本发明权利要求范围所述的特征及精神所为均等变化或修饰，均应包括于本发明的保护范围内。

Claims

1.一种单闸源极共线的非挥发性内存，其特征在于，包括：

一半导体基底；

一晶体管，包括一第一介电层、一第一导电闸极与多个第一离子掺杂区，该第一介电层位于该半导体基底表面，该第一导电闸极迭设于该第一介电层上，该些第一离子掺杂区在该第一导电闸极的两侧分别形成源极及汲极；及

一电容结构，包括一第二介电层、一第二离子掺杂区与一第二导电闸极，该第二介电层位于该半导体基底表面，该第二导电闸极迭设于该第二介电层上，该第二离子掺杂区与该第一离子掺杂区掺杂有同型的离子，并仅位于该第二介电层一侧，而在该第二介电层下方形成一通道，且该第一导电闸极与该第二导电闸极电连接而形成一单浮接闸极，该源极与该第二离子掺杂区电连接而使该源极与该单浮接闸极共线。

2.如权利要求1所述的单闸源极共线的非挥发性内存，其中该半导体基底为一P型半导体基底，该些第一离子掺杂区及该第二离子掺杂区为N型掺杂区。

3.如权利要求1所述的单闸源极共线的非挥发性内存，其中该半导体基底为一N型半导体基底，该些第一离子掺杂区及该第二离子掺杂区为P型掺杂区。

4.如权利要求1所述的单闸源极共线的非挥发性内存，更包含一第三离子掺杂区，设于该半导体基底内并位于该通道下方，且第三离子掺杂区与该第二离子掺杂区掺杂有同型的离子。

5.如权利要求4所述的单闸源极共线的非挥发性内存，其中该第三离子掺杂区延伸至该第二离子掺杂区下方。

6.如权利要求1所述的单闸源极共线的非挥发性内存，更包含一第四离子掺杂区，设于该半导体基底内并位于该些第一离子掺杂区及该第二离子掺杂区下方，且该第四离子掺杂区与该些第一离子掺杂区及该第二离子掺杂区掺杂有不同型的离子。

7.一种单闸源极共线的非挥发性内存的操作方法，该非挥发性内存包括一P型半导体基底、一晶体管与一电容结构，该晶体管与该电容结构设置于该P型半导体基底，该晶体管包括一第一介电层、一第一导电闸极与多个第一离子掺杂区，该第一介电层位于该半导体基底表面，该第一导电闸极迭设于该第一介电层上，该些第一离子掺杂区在该第一导电闸极的两侧分别形成源极及汲极，该电容结构包括一第二介电层、一第二离子掺杂区与一第二导电闸极，该第二介电层位于该半导体基底表面，该第二导电闸极迭设于该第二介电层上，该第二离子掺杂区与该第一离子掺杂区掺杂有同型的离子，并仅位于该第二介电层一侧，而在该第二介电层下方形成一通道，且该第一导电闸极与该第二导电闸极电连接而形成一单浮接闸极，该源极与该第二离子掺杂区电连接而使该源极与该单浮接闸极共线，该操作方法的特征在于：

在该P型半导体基底、该源极、该汲极上分别施加一基底电压V_sub、一源极及控制闸极电压V_cs、一汲极电压V_d，并满足下列条件：

写入时，满足V_cs＝0，V_d＞4伏特；及

V_sub为接地；及

抹除时，满足V_cs＞4伏特，V_d＜V_cs；及

V_sub为接地；或

抹除时，满足V_d＞4伏特，V_cs＜V_d；及

V_sub为接地。

8.如权利要求7所述的单闸源极共线的非挥发性内存的操作方法，其中该非挥发性内存更包含一第三离子掺杂区，该第三离子掺杂区设于该半导体基底内并位于该通道下方，且第三离子掺杂区与该第二离子掺杂区掺杂有同型的离子。

9.如权利要求8所述的单闸源极共线的非挥发性内存的操作方法，其中该第三离子掺杂区延伸至该第二离子掺杂区下方。

10.一种单闸源极共线的非挥发性内存的操作方法，该非挥发性内存包括一N型半导体基底、一晶体管、一P型井与一电容结构，该晶体管、该P型井与该电容结构设置于该N型半导体基底，该晶体管包括一第一介电层、一第一导电闸极与多个第一离子掺杂区，该第一介电层位于该半导体基底表面，该第一导电闸极迭设于该第一介电层上，该些第一离子掺杂区在该第一导电闸极的两侧分别形成源极及汲极，该电容结构包括一第二介电层、一第二离子掺杂区与一第二导电闸极，该第二介电层位于该半导体基底表面，该第二导电闸极迭设于该第二介电层上，该第二离子掺杂区与该第一离子掺杂区掺杂有同型的离子，并仅位于该第二介电层一侧，而在该第二介电层下方形成一通道，该P型井位于该些第一离子掺杂区及该第二离子掺杂区下方，且该第一导电闸极与该第二导电闸极电连接而形成一单浮接闸极，该源极与该第二离子掺杂区电连接而使该源极与该单浮接闸极共线，该操作方法的特征在于：

在该N型半导体基底、该P型井、该源极、该汲极上分别施加一基底电压V_sub、一P型井电压V_pwell、一源极及控制闸极电压V_cs、一汲极电压V_d，该基底电压V_sub为正压，并满足下列条件：

写入时，满足V_cs＝0，V_d＞4伏特；及

V_pwell为接地；及

抹除时，满足V_cs＞4伏特，V_d＜V_cs；及

V_pwell为接地；或

抹除时，满足V_d＞4伏特，V_cs＜V_d；及

V_pwell为接地。

11.如权利要求10所述的单闸源极共线的非挥发性内存的操作方法，其中该非挥发性内存更包含一第三离子掺杂区，该第三离子掺杂区设于该半导体基底内并位于该通道下方，且第三离子掺杂区与该第二离子掺杂区掺杂有同型的离子。

12.如权利要求11所述的单闸源极共线的非挥发性内存的操作方法，其中该第三离子掺杂区延伸至该第二离子掺杂区下方。

13.一种单闸源极共线的非挥发性内存的操作方法，该非挥发性内存包括一N型半导体基底、一晶体管与一电容结构，该晶体管与该电容结构设置于该N型半导体基底，该晶体管包括一第一介电层、一第一导电闸极与多个第一离子掺杂区，该第一介电层位于该半导体基底表面，该第一导电闸极迭设于该第一介电层上，该些第一离子掺杂区在该第一导电闸极的两侧分别形成源极及汲极，该电容结构包括一第二介电层、一第二离子掺杂区与一第二导电闸极，该第二介电层位于该半导体基底表面，该第二导电闸极迭设于该第二介电层上，该第二离子掺杂区与该第一离子掺杂区掺杂有同型的离子，并仅位于该第二介电层一侧，而在该第二介电层下方形成一通道，且该第一导电闸极与该第二导电闸极电连接而形成一单浮接闸极，该源极与该第二离子掺杂区电连接而使该源极与该单浮接闸极共线，该操作方法的特征在于：

在该N型半导体基底、该源极、该汲极上分别施加一基底电压V_sub、一源极及控制闸极电压V_cs、一汲极电压V_d，并满足下列条件：

写入时，满足V_cs＝V_sub，V_d＝0伏特；及

V_sub>4伏特；及

抹除时，满足V_cs＝0伏特，V_sub＞V_d；及

V_sub>4伏特；或

抹除时，满足V_d＝0伏特，V_sub＞V_cs；及

V_sub>4伏特。

14.如权利要求13所述的单闸源极共线的非挥发性内存的操作方法，其中该非挥发性内存更包含一第三离子掺杂区，该第三离子掺杂区设于该半导体基底内并位于该通道下方，且第三离子掺杂区与该第二离子掺杂区掺杂有同型的离子。

15.如权利要求14所述的单闸源极共线的非挥发性内存的操作方法，其中该第三离子掺杂区延伸至该第二离子掺杂区下方。

16.一种单闸源极共线的非挥发性内存的操作方法，该非挥发性内存包括一P型半导体基底、一晶体管、一N型井与一电容结构，该晶体管、该N型井与该电容结构设置于该P型半导体基底，该晶体管包括一第一介电层、一第一导电闸极与多个第一离子掺杂区，该第一介电层位于该半导体基底表面，该第一导电闸极迭设于该第一介电层上，该些第一离子掺杂区在该第一导电闸极的两侧分别形成源极及汲极，该电容结构包括一第二介电层、一第二离子掺杂区与一第二导电闸极，该第二介电层位于该半导体基底表面，该第二导电闸极迭设于该第二介电层上，该第二离子掺杂区与该第一离子掺杂区掺杂有同型的离子，并仅位于该第二介电层一侧，而在该第二介电层下方形成一通道，该N型井位于该些第一离子掺杂区及该第二离子掺杂区下方，且该第一导电闸极与该第二导电闸极电连接而形成一单浮接闸极，该源极与该第二离子掺杂区电连接而使该源极与该单浮接闸极共线，该操作方法的特征在于：

在该P型半导体基底、该N型井、该源极、该汲极上分别施加一基底电压V_sub、一N型井电压V_nwell、一源极及控制闸极电压V_cs、一汲极电压V_d，并满足下列条件：

写入时，满足V_nwell>4伏特，V_sub＝0；及

V_cs＝V_nwell，V_d＝0伏特；及

抹除时，满足V_nwell>4伏特，V_sub＝0；及

V_cs＝0伏特，V_nwell＞V_d；或

抹除时，满足V_nwell>4伏特，V_sub＝0；及

V_d＝0伏特，V_nwell＞V_cs。

17.如权利要求16所述的单闸源极共线的非挥发性内存的操作方法，其中该非挥发性内存更包含一第三离子掺杂区，该第三离子掺杂区设于该半导体基底内并位于该通道下方，且第三离子掺杂区与该第二离子掺杂区掺杂有同型的离子。

18.如权利要求17所述的单闸源极共线的非挥发性内存的操作方法，其中该第三离子掺杂区延伸至该第二离子掺杂区下方。