CN108701475A - 三维垂直nor闪速薄膜晶体管串 - Google Patents

三维垂直nor闪速薄膜晶体管串 Download PDF

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Abstract

存储器结构包括(a)形成在半导体衬底上方的多晶硅的有源列，每个有源列从衬底垂直地延伸并且包括第一重掺杂区域、第二重掺杂区域和一个或多个轻掺杂区域，一个或多个轻掺杂区域中的每一个相邻于第一重掺杂区域和第二重掺杂区域两者，其中有源列布置于在平行于半导体衬底的平坦的表面的第二方向和第三方向上延伸的二维阵列中；(b)在每个有源列的一个或多个表面之上提供的电荷俘获材料；以及(c)各自在长度上沿着第三方向延伸的导体。有源列、电荷俘获材料和导体一起形成多个薄膜晶体管，每个薄膜晶体管由导体中的一个、有源列的轻掺杂区域的部分、轻掺杂区域的部分和导体之间的电荷俘获材料、以及第一重掺杂区域和第二重掺杂区域形成。将与每个有源列相关联的薄膜晶体管组织到一个或多个垂直NOR串中。

Description

三维垂直NOR闪速薄膜晶体管串
相关申请的交叉引用
本发明涉及并要求以下优先权：(i)于2015年11月25日提交的标题为“Three-dimensionalVertical NOR Thin-film Transistor Strings”的美国临时专利申请(“共同未决的临时申请I”)，序号62/260，137；(ii)于2016年7月26日提交的标题为“Multi-GateNOR Flash Thin-film Transistor Strings Arranged in Stacked Horizontal StripswithVertical Control Gates”的共同未决的美国非临时专利申请(“共同未决的非临时申请I”)，序号15/220，375；和(iii)于2016年7月15日提交的标题为“Capacitive CoupledNon-Volatile Thin-film Transistor Strings”的共同未决的美国临时专利申请(“共同未决的临时申请II”)，序号62/363，189；以及(iv)于2016年8月26日提交的标题为“Capacitive Coupled Non-Volatile Thin-film Transistor Strings in Three-Dimensional Array”的共同未决的美国非临时专利申请(“共同未决的非临时专利申请II”)，序号15/248，420。共同未决的临时申请I、共同未决的临时申请II、共同未决的非临时专利申请和共同未决的非临时专利申请II的公开内容通过引用整体并入本文。
背景技术
1、技术领域
本发明涉及高密度存储器结构。特别地，本发明涉及由互连的薄膜储存元件(诸如以具有水平字线的垂直条形成的薄膜储存晶体管)形成的高密度存储器结构。
2、相关技术的讨论
在本公开中，描述了存储器电路结构。这些结构可以使用常规制造工艺在平面半导体衬底(例如，硅晶片)上制造。为了便于清楚地说明，术语“垂直”是指垂直于半导体衬底的表面的方向，以及术语“水平”是指平行于半导体衬底的表面的任何方向。
现有技术中已知许多高密度非易失性存储器结构，诸如“三维垂直NAND串”。这些高密度存储器结构中的许多是使用由沉积的薄膜(例如多晶硅薄膜)形成的薄膜储存晶体管所形成的，并且被组织为“存储器串”的阵列。一种类型的存储器串被称为NAND存储器串或简称为“NAND串”。NAND串由许多串联连接的薄膜储存晶体管(“TFT”)组成。读取或编程串联连接的TFT中的任一个的内容需要激活串中的所有串联连接的TFT。薄膜NAND晶体管比单晶硅中形成的NAND晶体管具有更低的电导率，因此需要通过NAND的长串来传导的低读取电流导致相对慢的读取存取(即，长的时延)。
另一种类型的高密度存储器结构被称为NOR存储器串或“NOR串”。NOR串包括若干储存晶体管，每个储存晶体管连接到共享源极区域和共享漏极区域。因此，NOR串中的晶体管并联连接，使得NOR串中的读取电流比通过NAND串的读取电流在小得多的电阻上传导。为了读取或编程NOR串中的储存晶体管，只有该储存晶体管需要被激活(即，“导通”或传导)，NOR串中的所有其他储存晶体管可以保持休眠(即，“断开”或不传导)。因此，NOR串允许对要读取的激活的储存晶体管进行更快速的感测。常规的NOR晶体管通过沟道热电子注入技术来编程，其中当向控制栅极施加适当的电压时，电子在沟道区域中由源极区域和漏极区域之间的电压差加速，并且被注入到控制栅极和沟道区域之间的电荷俘获层中。沟道热电子注入编程需要相对大的电子电流流过沟道区域，因此限制了可以并行编程的晶体管的数量。与由热电子注入编程的晶体管不同，在由Fowler-Nordheim(福勒-诺德海姆)隧穿或由直接隧穿来编程的晶体管中，通过施加在控制栅极与源极和漏极区域之间的高电场将电子从沟道区域注入到电荷俘获层。福勒-诺德海姆隧穿和直接隧穿比热电子注入的效率高多个数量级，允许大规模并行编程；然而，这样的隧穿更容易受到编程干扰条件的影响。
于2011年3月11日提交并于2014年1月14日授权的标题为“Memory Architectureof 3D NOR Array”的H.T Lue的美国专利8，630，114中公开了3维NOR存储器阵列。
由Haibing Peng于2015年9月21日提交并于2016年3月24日授权的标题为“Three-Dimensional Non-Volatile NOR-type Flash Memory”的美国专利申请公开US2016/0086970A1公开了非易失性NOR闪速存储器器件，其中单独的存储器单元沿着平行于半导体衬底的水平方向堆叠，源极和漏极由位于导电沟道的一个或两个相对侧的所有场效应晶体管共享。
例如，在Alsmeier等人(“Alsmeier”)于2013年1月30日提交并于2014年11月4日授权的标题为“Compact Three DimensionalVertical NAND and Methods of MakingThereof”的美国专利8，878，278中公开了三维垂直存储器结构。Alsmeier公开了各种类型的高密度NAND存储器结构，诸如“太位单元阵列晶体管”(TCAT)NAND阵列(图1A)、“管形位成本可扩展”(P-BiCS)闪速存储器(图1B)和“垂直NAND”存储器串结构。同样地，Walker等人(“Walker I”)于2002年12月31日提交并于2006年2月28日授权的标题为“Method forFabricating Programmable Memory Array Structures Incorporating Series-Connected Transistor Strings”的美国专利7，005，350还公开了许多三维高密度NAND存储器结构。
Walker(“Walker II”)于2005年8月3日提交并于2009年11月3日授权的标题为“Dual-Gate Device and Method”的美国专利7，612，411公开了“双栅极”存储器结构，其中公共有源区在于公共有源区的相对侧上形成的两个NAND串中提供独立控制的储存元件。
于2011年3月11日提交并于2014年1月14日授权的标题为“Memory Architectureof 3D NOR Array”的H.T Lue的美国专利8，630，114中公开了3维NOR存储器阵列。
包括由垂直多晶硅栅极控制的水平NAND串的三维存储器结构在W.Kim等发表在2009年VLSI技术专题讨论会的技术论文第188-189页上的文章“Multi-layeredVerticalgate NAND Flash Overcoming Stacking Limit for Terabit Density Storage”(“Kim”)中公开。另一种三维存储器结构(也包括具有垂直多晶硅栅极的水平NAND串)在H.T.Lue等发表于2010年VLSI技术专题讨论会的技术论文第131-132上的文章“A Highly Scalable8-Layer 3DVertical-gate(VG)TFT NAND Flash Using Junction-Free Buried ChannelBE-SONOS Device”中公开。
图1a示出了现有技术中的三维垂直NAND串101和102。图1b示出了现有技术中的三维垂直NAND串的基本电路表示140。具体而言，图1a的垂直NAND串101和102以及它们的电路表示150各自基本上是常规的水平NAND串，其不是各自沿着衬底表面串联连接32个或更多个晶体管，而是旋转90度，以便垂直于衬底。垂直NAND串101和102是采用串配置的串联连接的薄膜晶体管(TFT)，其从衬底像摩天大楼一样上升，每个TFT具有储存元件和由在字线导体的相邻堆叠体中的字线导体中的一个提供的控制栅极。如图1b所示，在垂直NAND串的最简单实现方式中，TFT 15和16分别是NAND串150的由分开的字线WL0和WL31控制的第一个和最后一个存储器晶体管。由信号BLS激活的位线选择晶体管11和由信号SS激活的接地选择晶体管12用于在读取、编程、编程禁止和擦除操作期间将垂直NAND串150中的寻址TFT连接到端子14处的对应的全局位线GBL和端子13处的全局源极线(接地)GSL。读取或编程任何一个TFT(例如，TFT 17)的内容需要激活垂直NAND串150中的全部32个TFT，这将每个TFT暴露于读取干扰和编程干扰条件。这样的条件将垂直NAND串中可以提供的TFT的数量限制为不超过64或128个TFT。此外，在其上形成垂直NAND串的多晶硅薄膜具有比在单晶硅衬底中形成的常规NAND串低得多的沟道迁移率─并且因此具有更高的电阻率，从而导致相对于常规NAND串的读取电流更低的读取电流。
标题为“Vertical Structure Semiconductor Memory Devices And Methods OFManufacturing The Same”的美国专利申请公开2011/0298013(“Hwang”)公开了三维垂直NAND串。在它的图4D中，Hwang示出了由环绕堆叠的字线150(本文中再现为图1c)寻址的三维垂直NAND串的块。
Eitan于1996年7月23日提交并于1998年6月16日授权的标题为“Memory Cellutilizing asymmetrical charge trapping”的美国专利5，768，192公开了在本发明的实施例中采用的类型的NROM型存储器晶体管操作。
Zvi Or-Bach等人于2010年10月11日提交并于2011年9月27日授权的标题为“Semiconductor Device and Structure”的美国专利8，026，521公开了层-转移单晶硅的第一层和第二层，其中第一层和第二层包括水平取向晶体管。在该结构中，水平取向晶体管的第二层覆盖水平取向晶体管的第一层，每组水平取向晶体管具有侧栅极。
具有常规非易失性存储器晶体管结构但保持时间短的晶体管可以被称为“准易失性的”。在这种情境下，常规非易失性存储器的数据保持时间超过几十年。在单晶硅衬底上的平面准易失性存储器晶体管在H.C.Wann和C.Hu发表在1995年11月的IEEE ElectronDevice letters的第16卷、第11期的第491-493页的文章“High-Endurance Ultra-ThinTunnel Oxide in Monos Device Structure for Dynamic Memory Application”中公开。具有准易失性存储器的准易失性3-D NOR阵列在以上提到的H.T.Lue的美国专利8，630，114中公开。
发明内容
根据本发明的一个实施例，称为三维垂直NOR闪速存储器串(“多栅极垂直NOR串”或简称为“垂直NOR串”)的高密度存储器结构。垂直NOR串包括并联连接的若干薄膜晶体管(“TFT”)，其具有通常各自在垂直方向上延伸的共享源极区域和共享漏极区域。此外，垂直NOR串包括多个水平控制栅极，每个水平控制栅极控制垂直NOR串中的TFT中的相应一个。当垂直NOR串中的TFT并联连接时，垂直NOR串中的读取电流比通过可比数量的TFT的NAND串的读取电流在小得多的电阻上传导。为了读取或编程垂直NOR串中的TFT中的任何一个，只需要激活TFT，垂直NOR串中的所有其他TFT可以保持不传导。因此，在允许更快地感测及最小化编程干扰或读取干扰条件时，垂直NOR串可以包括许多更多的TFT(例如，几百或更多)。
在一个实施例中，垂直NOR串的共享漏极区域连接到全局位线(“电压Vbl”)，并且垂直NOR串的共享源极区域连接到全局源极线(“电压Vss”)。替代地，在第二实施例中，只有共享漏极区域连接到偏置到供电电压的全局位线，而共享源极区域预被预充电到由共享源极区域中的电荷量所确定的电压。为了进行预充电，可以提供一个或多个专用TFT来对共享源极区域的寄生电容C进行预充电。
根据本发明的一个实施例，多栅极NOR闪速薄膜晶体管串阵列(“多栅极NOR串阵列”)被组织为垂直于硅衬底表面延伸的垂直NOR串的阵列。每个多栅极NOR串阵列包括布置成行的若干垂直有源列，每行沿着第一水平方向延伸，每个有源列具有第一电导率的两个垂直重掺杂多晶硅区域(其由未掺杂或轻掺杂至第二电导率的一个或多个垂直多晶硅区域分开)。重掺杂区域各自形成共享的源极区域或漏极区域，并且结合一个或多个水平导体的堆叠体，每个水平导体的堆叠体正交于第一水平方向延伸，轻掺杂区域各自形成多个沟道区域。电荷俘获材料形成储存元件，至少覆盖有源列中的TFT的沟道区域。每个堆叠体中的水平导电线彼此电隔离，并且在有源列的储存元件和沟道区域之上形成控制栅极。如此，多栅极NOR串阵列形成储存TFT的三维阵列。
在一个实施例中，支持电路形成在半导体衬底中，以支持形成在支持电路和半导体衬底上方的多个多栅极NOR串阵列。支持电路可以包括地址编码器、地址解码器、感测放大器、输入/输出驱动器、移位寄存器、锁存器、参考单元、电力供应线、偏置和参考电压发生器、反相器、NAND、NOR、异或其他逻辑门、其他存储器元件、定序器和状态机等等。多栅极NOR串阵列可以被组织为电路的多个块，每个块具有多个多栅极NOR阵列。
根据本发明的实施例，通过在相同或另一个多栅极垂直NOR串阵列中提供一个或多个电可编程参考垂直NOR串，可以补偿垂直NOR串内的TFT的阈值电压上的变化。通过将读取的TFT的结果与在可编程参考垂直NOR串上同时读取的TFT的结果进行比较，在读取操作期间可以基本上中和垂直NOR串固有的背景漏电流。在一些实施例中，将垂直NOR串的每个TFT成形，以便放大每个控制栅极与其对应的沟道区域之间的电容耦合，从而增强在编程期间从沟道区域到电荷俘获材料(即，储存元件)的隧穿，以及减少在擦除期间从控制栅极到电荷俘获材料的电荷注入。这种有利的电容耦合对于在垂直NOR串的每个TFT中储存多于一个位是特别有用的。在另一个实施例中，即使在需要对所储存的数据进行刷新的较低保留时间下，每个TFT的电荷俘获材料可以将其结构修改，以提供高写入/擦除周期耐用性。然而，由于垂直NOR串阵列所需要的刷新预期要比常规的动态随机存取存储器(DRAM)不频繁得多，所以本发明的多栅极NOR串阵列可以在一些DRAM应用中工作。垂直NOR串的这样的使用允许与常规DRAM相比实质上更低的每位成本的优势，以及与常规NAND串阵列相比实质上更短的读取时延。
在另一个实施例中，可以与NROM/镜像位TFT串一样地编程、擦除以及读取垂直NOR串。
将TFT组织为垂直NOR串——而不是现有技术的垂直NAND串——导致(i)降低的读取时延可以接近动态随机存取存储器(DRAM)阵列的读取延迟，(ii)降低对与长NAND闪速串相关联的读取干扰和编程干扰条件的敏感性，以及(iii)与NAND闪速串相比，降低每位成本。
在考虑以下详细描述时结合附图可以更好地理解本发明。
附图说明
图1a示出了现有技术中的三维垂直NAND串101和102。
图1b示出了现有技术中的三维垂直NAND串的基本电路表示140。
图1c示出了由环绕堆叠字线150寻址的三维垂直NAND串的块的三维表示。
图2示出概念化的存储器结构100，其说明存储器单元的三维组织；根据本发明的一个实施例，存储器单元设置在垂直NOR串中，每个垂直NOR串具有存储器单元，每个存储器单元由若干水平字线中的一个进行控制。
图3a示出了在有源列中形成的垂直NOR串300的Z-Y平面中的基本电路表示；根据本发明的一个实施例，垂直NOR串300表示非易失性储存TFT的三维布置，每个TFT共享分别由全局位线(GBL)314和全局源极线(GSL)313存取的本地源极线(LSL)355和本地位线(LBL)354。
图3b示出了在有源列中形成的垂直NOR串305的Z-Y平面中的基本电路表示；根据本发明的一个实施例，垂直NOR串305表示非易失性储存TFT的三维布置，非易失性储存TFT的三维布置包括用于在共享的本地源极线355上设定电压(“Vss”)的专用预充电TFT 370，其具有寄生电容C。
图3c示出了具有一个或多个编程阈值电压并且连接到寄生电容器360的动态非易失性储存晶体管317的基本电路表示；电容器360被预充电以临时保持源极端子355上的虚拟电压Vss，以便当控制栅极323p升高到超过阈值电压的电压时允许通过电压Vss的放电来动态地检测晶体管317的阈值电压。
图4a是在Z-Y平面中的示出并排有源列431和432的截面，根据本发明的一个实施例，有源列中的每一个可以形成具有图3a或图3b中所图示的基本电路表示的垂直NOR串。
图4b是根据本发明的一个实施例的在Z-X平面中的示出了有源列430R、430L、431R和431L、电荷俘获层432和434、以及字线423p-L和423p-R的截面。
图4c示出了根据本发明的一个实施例的垂直NOR串对491和492的在Z-X平面中的基本电路表示。
图5是根据本发明的一个实施例的在Z-Y平面中的示出了将有源列531的垂直NOR串连接到全局位线514-1(GBL1)、全局源极线507(GSL1)和公共体偏置源极506(Vbb)的截面。
图6a是在X-Y平面中的截面，根据本发明的一个实施例，该截面示出了垂直NOR串对491中的垂直NOR串451a的TFT 685(TL)和垂直NOR串451b的TFT 684(TR)，如结合图4c所讨论的；在图6a中，全局位线614-1存取本地位线LBL-1中的交替位线，并且晶体管沟道656L的预定曲率675在编程期间放大每个控制栅极与对应的沟道之间的电容耦合。
图6b是在X-Y平面中的截面，根据本发明的一个实施例，该截面示出了在垂直NOR串对491中与垂直NOR串451b的TFT 684(TR)共享有源区的垂直NOR串451a的TFT 685(TL)，如结合图4c所讨论的；在图6b中，全局位线614-1存取本地位线654(LBL-1)中的交替(奇数)位线，全局位线614-2寻址本地位线657-2(LBL-2)中的交替(奇数)位线，本地源极线LSL-1和LSL-2被预充电以提供虚拟供电电压Vss。
图6c是X-Y平面中的截面，根据当前公开的一个实施例，该截面示出了专用字线堆叠体623p，每个专用字线堆叠体623p具有围绕(“环绕”)垂直NOR串的TFT的字线、以及分别由全局水平位线614和全局水平源极线615存取的本地垂直柱状位线654(沿着Z方向延伸)和本地垂直柱状源极线655(沿着Z方向延伸)；在图6c中，相邻的字线堆叠体623p由空气间隙610或另一种电介质隔离体彼此隔离。
图6d是在X-Y平面中的截面，根据本发明的实施例，该截面示出了的垂直NOR串的类似于图6c中所示的交错紧密布局，其共享字线堆叠体623p并且具有各自提供预充电的虚拟Vss供电电压的预充电寄生电容器660。
图7a、图7b、图7c和图7d是根据本发明的一个实施例的在多栅极NOR串阵列的制造工艺中形成的中间结构的截面。
图8a是垂直NOR串的本地源极线(LSL)是硬引线的实施例的读取操作的示意性表示；在图8a中，“WL”表示所选字线上的电压，并且在读取操作期间，将垂直NOR串中的所有未选择字线(“WLNS”)设定为0V。
图8b是本地源极线在预充电虚拟电压Vss下浮置的实施例的读取操作的示意性表示；在图8b中，“WLCHG”表示预充电晶体管(例如，图3c中的预充电晶体管317或370)上的栅极电压。
具体实施方式
图2示出了概念化的存储器结构100，其说明了在垂直NOR串中提供的存储器单元(或储存元件)的三维组织。根据本发明的一个实施例，在概念化的存储器结构100中，每个垂直NOR串包括各自由对应的水平字线控制的存储器单元。在概念化的存储器结构100中，每个存储器单元形成在“垂直地”(即沿着垂直于衬底层101的表面的方向)设置的沉积薄膜中。衬底层101可以是例如用于制造集成电路的常规硅晶片，这对于本领域的普通技术人员是熟悉的。在该详细描述中，仅出于便于讨论的目的而采用笛卡尔坐标系(诸如图2中所指示的)。在该坐标系之下，衬底层101的表面被认为是平行于X-Y平面的平面。因此，如本说明书中所使用的，术语“水平”是指平行于X-Y平面的任何方向，而“垂直”是指Z方向。
在图2中，Z方向上的每个垂直列代表垂直NOR串(例如，垂直NOR串121)中的储存元件或TFT。垂直NOR串以规则的方式布置成各自沿着X方向延伸的行。(当然，也可以将相同的布置替代地看作沿着Y方向延伸的行的布置)。垂直NOR串的储存元件共享垂直本地源极线和垂直本地位线(未示出)。水平字线(例如WL 123)的堆叠体沿着Y方向延伸，每个字线用作用于位于沿着Y方向相邻于字线的垂直NOR串的对应的TFT的控制栅极。通常在概念化的存储器结构100的底部之下或顶部上延伸地沿着X方向设置全局源极线(例如，GSL 122)和全局位线(例如，GBL 124)。替代地，信号线GSL 122和GBL 124两者都可以路由在概念化的存储器结构100之下或者都可以路由在其的顶部上，可以由对单独的垂直NOR串的本地源极线和本地位线的存取晶体管(未示出)来选择性地连接这些信号线中的每一个。与现有技术的垂直NAND串不同，在本发明的垂直NOR串中，写入或读取其储存元件中的任何一个不涉及激活垂直NOR串中的任何其他储存元件。如图2所示，仅出于说明的目的，概念化的存储器块100是多栅极垂直NOR串阵列，其由垂直NOR串的4×5布置组成，每个NOR串典型地具有32个或更多个储存元件和存取选择晶体管。作为概念化的结构，存储器块100仅仅是本发明的存储器结构的某些显着特征的抽象。尽管在图2中示出为垂直NOR串的4×5布置，每个垂直NOR串具有若干储存元件，但是本发明的存储器结构可以沿着X方向和Y方向中的任一个在每行中具有任意数量的垂直NOR串，并且在每个垂直NOR串中具有任意数量的储存元件。例如，沿着X方向和Y方向两者可以存在排列成行的数千个垂直NOR串，每个NOR串具有例如2、4、8、16、32、64、128或更多个储存元件。
图2的每个垂直NOR串(例如，垂直NOR串121)中的储存元件的数量对应于向垂直NOR串提供控制栅极的字线(例如WL 123)的数量。字线形成为各自沿着Y方向延伸的窄长金属条。字线彼此上下叠置，并且由其间的电介质绝缘层彼此电隔离。每个堆叠体中的字线的数量可以是任意数量，但是优选地为2的整数次幂(即，2n，其中n是整数)。对于字线的数量是2的幂的选择遵循了常规存储器设计中的惯例。通常通过解码二进制地址来存取存储器的每个可寻址单元。这种惯例是一种偏好问题，并不必须遵循。例如，在本发明的范围内，对于任何整数n，概念化的存储器结构100可以沿着X方向和Y方向上的每个行具有M个垂直NOR串，M是不必须为2n的数字。在下面将描述的一些实施例中，两个垂直NOR串可以共享垂直本地源极线和垂直本地位线，但是它们相应的储存元件由两个分开的字线堆叠体控制。这有效地使垂直NOR串的储存密度加倍。
由于提供图2的概念化的存储器结构100仅仅是出于说明存储器单元的组织的目的，所以在X、Y、Z方向中的任何一个上都没有成具体比例地进行绘制。
图3a示出了在有源列中形成的垂直NOR串300的Z-Y平面中的基本电路表示；根据本发明的一个实施例，垂直NOR串300表示非易失性储存TFT的三维布置，每个TFT共享本地源极线355和本地位线354。在该详细描述中，术语“有源区”、“有源列”或“有源条”是指一个或多个半导体材料的区域、列或条，在其上可以形成有源器件(例如，晶体管或二极管)。如图3a所示，垂直NOR串300沿着Z方向延伸，TFT 316和317并联连接在垂直本地源极线355和垂直本地漏极线或位线354之间。位线354和源极线355间隔开，在其间的区域(即，主体区域356)为垂直NOR串中的TFT提供沟道区域。储存元件形成在沟道区域356与每个水平字线323p之间的交点处，其中p是字线堆叠体中的字线的索引；在这个示例中，p可以取0到31之间的任何值。字线沿着Y方向延伸。本地位线354通过位线存取选择晶体管311连接到水平全局位线(GBL)314，该水平全局位线(GBL)314沿着X方向延伸并且将本地位线354连接到存取位线供电电压Vb1。本地源极线355通过水平全局源极线(GSL)313连接到源极供电电压Vss。可以提供可选的源极选择晶体管(在图3a中未示出)，以在本地源极线355和GSL 313之间进行连接。可选的源极选择晶体管可以由源极解码电路控制，该源极解码电路可以实现在衬底(例如，图2的半导体衬底101)中或在衬底上方以及在存储器结构100之下，如本领域技术人员已知的。有源列的主体区域356可以在端子331处连接到衬底偏置电压Vbb。例如在擦除操作期间，可以使用衬底偏置电压Vbb。可以将Vbb供电电压施加到整个多栅极垂直NOR串阵列，或者将Vbb供电电压解码以便选择性地施加到垂直NOR串的一个或多个行。将Vbb供电电压连接到主体区域356的线优选地沿着字线的方向延伸。
图3b示出了在有源列中形成的垂直NOR串305的Z-Y平面中的基本电路表示；根据本发明的一个实施例，垂直NOR串305表示非易失性储存TFT的三维布置，非易失性储存TFT的三维布置包括(可选地)用于在共享的本地源极线355上暂时地设定电压(“Vss”)的专用预充电TFT 370，其具有寄生电容C(由电容器360表示)。与图3a的垂直NOR串300不同，垂直NOR串305不实施GSL 313，以预充电寄生电容器360的预充电晶体管370来代替GSL 313，临时地保持Vss伏特的电压。在该预充电方案下，全局源极线(例如，图3a的全局源极线313)及其解码电路变得是不必要的，从而简化了制造工艺以及电路布局两者，并且为每个垂直NOR串提供了非常紧凑的足印。图3c强调了非易失性储存TFT 317的结构，除了其正常的储存功能之外，其还可以用于进行专用预充电晶体管370的预充电功能。下面结合对被编程到TFT 317的储存元件334中的若干阈值电压中的正确的一个的感测来描述TFT 317的动态读取操作。
图4a是在Z-Y平面中的示出并排有源列431和432的截面，根据本发明的一个实施例，有源列中的每一个可以形成具有图3a或图3b中所图示的基本电路表示的垂直NOR串。如图4a所示，有源列431和432各自包括垂直N+掺杂的本地源极区域455和垂直N+掺杂的本地漏极区域或位线区域454，其由浅P-掺杂或未掺杂的沟道区域456分开。P-掺杂的沟道区域456、N+掺杂的本地源极区域455和N+掺杂的本地漏极区域或位线区域454可以分别偏置到体偏置电压Vbb、源极供电电压Vss和位线电压Vbl。在本发明的一些实施例中，诸如当有源条足够薄时(例如，10纳米或更小)，使用体偏置电压Vbb是可选的。对于足够薄的有源条，有源区域在控制栅极上的适当电压之下容易完全耗尽，使得电压Vbb不可以为沿着垂直NOR串的TFT的沟道区域提供一致的供电电压。使有源列431和432电绝缘的隔离区域436可以是电介质绝缘体或空气间隙。分别标记为WL0-WL31(以及可选地，WLCHG)的字线的垂直堆叠体423p为形成在有源列431和432中的垂直NOR串中的TFT提供了控制栅极。字线堆叠体423p典型地形成为沿着Y方向延伸的由电介质层426彼此电隔离的长窄金属导体(例如，钨、硅化物或硅化物)，每个电介质层426典型地由硅氧化物(例如，SiO2)或空气间隙形成。通过在字线423p和P-掺杂的沟道区域456之间提供电荷俘获材料(未示出)，可以在每个字线423p和每个P-掺杂沟道区域456的交点处形成非易失性储存元件。例如，图4a通过虚线框416指示可以形成非易失性储存元件(或储存晶体管)T0至T31的位置。虚线框470指示可以形成专用预充电晶体管的位置，在瞬间接通时，其允许电荷从公共本地位线区域454传输到公共本地源极线区域455(当所有晶体管T0至T31处于它们的断开状态中时)。
图4b是根据本发明的一个实施例的在Z-X平面中的示出了有源列430R、430L、431R和431L、电荷俘获层432和434、以及字线堆叠体423p-L和423p-R的截面。类似于图4a，图4b中的垂直字线堆叠体423p-L和423p-R中的每一个表示长窄导体的堆叠体，其中p是标记堆叠体中的字线(例如，字线WL0至WL31)的索引。如图4b所示，每个字线用作形成在字线的相对侧上的相邻有源列430-L和431-R上(在区域490内)的垂直NOR串中的非易失性TFT的控制栅极。例如，在图4b中，字线堆叠体423p-R中的字线WL31用作有源列430L上的晶体管416L和有源列431R上的晶体管416R两者的控制栅极。如下所述，相邻的字线堆叠体(例如，字线堆叠体423p-L和423p-R)分开距离495，该距离是蚀刻穿过连续字线层所形成的沟槽的宽度。随后在穿过字线层所蚀刻的沟槽内侧形成有源列430R和430L以及它们相应的电荷俘获层432和434。电荷俘获层434设置为插入在字线堆叠体423p-R与垂直有源列431R和430L之间。如下所述，在晶体管416R的编程期间，注入到电荷俘获层434中的电荷被俘获电荷俘获层434的在虚线框480内的部分中。俘获的电荷更改了TFT 416R的阈值电压，其可以通过测量在有源列431R上的本地源极区域455和本地漏极区域454(这些区域示出在图4a的有源列的正交截面中)之间流动的读取电流来检测。在一些实施例中，将预充电字线478(即，WLCHG)提供为预充电TFT 470的控制栅极，该预充电TFT 470用于将本地源极线455的寄生电容C(参见图3b的电容器360和图4a的本地源极线455)充电到接地或供电电压Vss。为了方便起见，电荷俘获层434还提供在预充电晶体管470中的储存元件，然而其自身不用作存储器晶体管。可选地，可以使用在有源列431R上形成的存储器晶体管T0至T31中的任一个来进行预充电。除了它们的储存功能之外，这些存储器晶体管中的一个或多个可以进行预充电晶体管的功能。为了进行预充电，字线或控制栅极上的电压临时升高到比其最高可编程阈值电压高几伏，从而允许将施加到本地位线454的电压Vss传输到本地源极线455(图4a)。使存储器晶体管T0至T31进行预充电功能消除了对分开的专用预充电TFT 470的需要。然而，必须小心避免在进行其预充电功能时过度地干扰这样的存储器TFT的阈值电压。
尽管在图4b中将有源列430R和430L示出为由空气间隙或电介质绝缘体433分开的两个分开的有源列，但是可以由单个共享的垂直本地源极线来实现相邻的垂直N+本地源极线。类似地，垂直N+本地漏极或位线可以由单个共享的垂直本地位线来实现。这样的配置提供了“垂直NOR串对”。在该配置中，有源列430L和430R可以被看作一个有源列中的两个分支(因此是“对”)。垂直NOR串对通过插入在有源列430R和430L与位于相对侧上的字线堆叠体423p-L和423p-R之间的电荷俘获层432和434来提供加倍密度储存。实际上，通过消除空气间隙或电介质绝缘433，有源列430R和430L可以合并为一个有源串，但仍然获得实现在单个有源列的两个相对面处的NOR TFT串的对。由于形成在有源列的相对面中的TFT由单独的字线堆叠体控制并且由分开的电荷俘获层434和432形成，这样的配置实现了相同的加倍密度储存。保持分开的薄有源列430R和430L(即，代替将它们合并成一个有源列)是有利的，因为每个有源列上的TFT比合并柱更薄，并且因此可以在适当的控制栅极电压条件下容易地完全耗尽，从而实质上切断了有源列的垂直源极区域455和垂直漏极区域454之间的源极-漏极亚阈漏电流(图4a)。由于垂直NOR串中的TFT是并联连接的，并且因为与串中的TFT是串联连接并且因此必须全部接通以感测串中的TFT中的任何一个TFT的NAND TFT串的高电阻相反，许多TFT中只有一个在任何时间下都是接通的，所以具有超薄(并且因此高电阻性)有源列对于非常长的垂直NOR串(例如，128个TFT或更长)是可能的。例如，在32-TFT垂直NOR串中，为了能够读取晶体管T30(图4a)，与NAND串的对应的沟道长度(其可能是32倍于沟道区域456的沟道长度或640纳米)相比，沟道区域456的沟道长度可以仅跨过20纳米。
图4c示出了根据本发明的一个实施例的垂直NOR串对491和492的在Z-X平面中的基本电路表示。如图4c所示，垂直NOR串451b和452a以图4b的有源条430L和431R的垂直NOR串所示的方式共享公共字线堆叠体423p-R。对于它们相应的公共连接的本地位线，分别由通过存取选择晶体管411的全局位线414-1(GBL1)和通过存取选择晶体管414的全局位线414-2(GBL2)服务垂直NOR串对491和492。对于它们相应的公共连接的本地源极线，分别由全局源极线413-1(GSL1)和全局源极线413-2(GSL2)服务垂直NOR串491和492(可以类似地提供源极线选择存取晶体管，并未在图4c中示出)。如图4c所示，垂直NOR串对491包括共享本地源极线455、本地位线454和可选的主体连接体456的垂直NOR串451a和451b。因此，垂直NOR串对491表示形成在图4b的有源列430R和430L上的垂直NOR串。字线堆叠体423p-L和423p-R(其中在这个示例中，为31≥p≥0)分别为垂直NOR串451a和垂直NOR串451b提供控制栅极。通过形成在衬底中的解码电路来解码用于控制堆叠体中的栅极的字线，以确保将适当的电压施加到寻址的TFT(即，激活的字线)和未寻址的TFT(即，串中所有其他未激活的字线)。图4c图示了如何由相同字线堆叠体423p-R服务图4b的有源列430L和431R上的储存晶体管416L和416R。因此，垂直NOR串对491的垂直NOR串451b和垂直串对492的垂直NOR串452a对应于形成在图4b的有源列430L和431R上的相邻垂直NOR串。垂直NOR串451a的储存晶体管(例如，储存晶体管415R)由字线堆叠体423p-L服务。
在另一个实施例中，消除图4c的硬引线全局源极线413-1、413-2，以由共享N+本地源极线(其对于两个垂直NOR串451a和451b是公共的)和其多个关联的字线423p-L和423p-R之间的寄生电容C(例如，图4c的电容器460和图3c的电容器360)来代替。在32个TFT的垂直堆叠体中，32个字线中的每一个贡献其寄生电容，以提供总寄生电容C，使得该总寄生电容足够大以临时保持由预充电TFT 470供应的电压，以在读取或编程操作的相对短的持续时间期间提供虚拟源极电压Vss。在该实施例中，临时保持在电容器C上的虚拟源极电压通过存取晶体管411和预充电晶体管470从全局位线GBL1提供给本地源极线455。替代地，如果使用垂直NOR串中的存储器TFT中的一个或多个的除了它们的储存功能之外的功能(通过使其字线电压暂时高于其最高编程电压)来预充电本地源极线455，则可以消除专用预充电晶体管470。然而必须小心地为此使用储存TFT，以避免过编程储存TFT。使用虚拟Vss电压提供了消除硬引线全局源极线(例如，GLS1、GLS2)及其相关解码电路和存取晶体管的显着优点，从而实质上简化了工艺流程和设计挑战并导致更显着紧凑的垂直NOR串。
图5是根据本发明的一个实施例的在Z-Y平面中的示出了将有源列531的垂直NOR串连接到全局位线514-1(GBL1)、全局源极线507(GSL1)和公共体偏置源极506(Vbb)的截面。如图5所示，位线存取选择晶体管511将GBL1与本地位线554连接，并且埋藏的接触556可选地将有源带上的P-主体区域连接到衬底中的主体偏置源极506(Vbb)。位线存取选择晶体管511在图5中形成在有源列531上方。然而，替代地，位线存取选择晶体管511可以形成在有源列531的底部或形成在衬底505中(图5中未示出)。在图5中，位线存取选择晶体管511可以例如与存取选择字线585一起形成在N+/P-/N+掺杂多晶硅堆叠体的隔离岛中。当施加足够大的电压来选择字线585时，P沟道反相，从而将本地位线554连接到GBL1。字线585沿着与用作垂直NOR串的TFT的控制栅极的字线523p相同的方向(即，Y方向)进行延伸。字线585可以与字线523p分开形成。在一个实施例中，GBL1沿着X方向(即，垂直于字线的方向)水平地延伸，并且位线存取选择晶体管511提供对本地位线554的存取，本地位线554仅仅是许多垂直NOR串中的由GBL1服务的一个。为了增加读取和编程操作的效率，在多栅极NOR串阵列中，可以使用数千个全局位线来并行存取由字线585存取的数千个垂直NOR串的本地位线。在图5中，本地源极线555通过接触557连接到全局源极线513-1(GSL1)，其可以例如由衬底505中的解码电路进行解码。替代地，如已经描述的，可以通过在本地位线555上提供虚拟源极电压Vss以及通过TFT 570临时预充电本地源极线555的寄生电容器560(即，寄生电容C)来消除全局源极线。
形成在衬底505中的支持电路可以包括地址编码器、地址解码器、感测放大器、输入/输出驱动器、移位寄存器、锁存器、参考单元、电力供应线、偏置和参考电压发生器、反相器、NAND、NOR、异或或其他逻辑门、其他存储器元件、定序器和状态机等等。多栅极NOR串阵列可以被组织为电路的多个块，每个块具有多个多栅极NOR阵列。
图6a是在X-Y平面中的截面，该截面示出了垂直NOR串对491中的垂直NOR串451a的TFT 685(TL)和垂直NOR串451b的TFT 684(TR)，如以上结合图4c所讨论的。如图6所示，TFT684和685共享N+本地源极区域655和N+本地漏极区域或位线区域654，这两个区域沿着Z方向在长窄柱中延伸。(N+本地源极区域655对应于图4a的本地源极线455，N+本地漏极区域654对应于图4a的本地位线454)。在该实施例中，P-掺杂沟道区域656L和656R在本地源极柱655和本地漏极柱654之间形成有源串的对，并且沿着Z方向延伸，由隔离区域640彼此隔离。电荷俘获层634分别形成在字线623p-L(WL31-0)和623p-R(WL31-1)之间并且形成在沟道区域656L和656R的外侧。电荷俘获层634可以是由例如隧穿电介质(例如，二氧化硅)的薄膜组成的晶体管栅极电介质材料，其接下来是电荷俘获材料(诸如硅氮化物或嵌入在不导电电介质材料中的导电纳米点)的薄层或者隔离的浮置栅极，并且其由阻断电介质的层来加盖，该阻断电介质是诸如ONO(氧化物-氮化物-氧化物)或高介电常数膜(诸如铝氧化物或铪氧化物或者这样的电介质的一些组合)。源极-漏极传导分别由字线623p-L和623p-R控制，在电荷俘获层634的外侧形成控制栅极。当编程或读取TFT 684(TR)时，通过在字线623p-L处维持适当的禁止电压来关断TFT 685(TL)。类似地，当编程或读取TFT 685(TL)时，通过在字线623p-R处维持适当的禁止电压来关断TFT 684(TR)。
在图6a所示的实施例中，为字线623p-L和623p-R画轮廓(contour)，以在降低擦除期间的逆向隧穿效率时提高在编程期间隧穿到TFT 684和685中的效率。具体而言，如本领域技术人员已知的，沟道区域656R的曲率675在编程期间放大在有源沟道多晶硅和隧穿电介质之间的界面处的电场，而在擦除期间减少在字线和阻断电介质之间的界面处的电场。当在多级单元(MLC)配置中每TFT晶体管储存多于一个位时，该特征是特别有帮助的。使用该技术，可以在每个TFT中储存2个位、3个位或4个位或者更多。实际上，TFT684和685可以用作具有连续的储存状态的模拟储存TFT。在编程序列(将在下面讨论)之后，电子被俘获在电荷俘获层634中，如由短划线680所示意性指示的。在图6a中，全局位线614-1和614-2垂直于字线623p-R和623p-L延伸，并且设置在垂直NOR串的上方或下方，与图4c的位线414-1和414-2分别对应。如以上结合图2所讨论的，字线可以沿着X方向跨过存储器块100的整个长度，而全局位线沿着Y方向跨过存储器块100的宽度。重要的是，在图6a中，字线623p-R由字线623p-R的相对侧上的两个垂直NOR串的TFT 684和683共享。相应地，为了允许独立地读取或编程TFT 684和683，全局位线614-1(GBL1)接触本地漏极或位线区域657-1(“奇数地址”)，而全局位线614-2(GBL2)接触本地漏极或位线区域657-2(“偶数地址”)。为了实现这种效果，沿着全局位线614-1和614-2的接触是交错的，每个全局位线沿着X方向行与垂直NOR串对中的每隔一个进行接触。
以类似的方式，可以位于多栅极NOR串阵列的底部或上方的全局源极线(图6a中未示出)可以平行于全局位线延伸，并且可以根据偶数或奇数地址接触垂直NOR串对的本地源极线。替代地，在使用寄生电容C(即，电容器660)暂时对虚拟源极电压Vss进行预充电的情况下，不需要提供全局源极线，从而简化了解码方案以及处理复杂性。
图6a仅示出了若干可能的实施例中的一个，通过该实施例可以为垂直NOR串对提供堆叠的字线。例如，沟道区域656R中的曲率675可以进一步加重。相反地，如图6b的实施例所示，这样的曲率可以完全消除(即变直)。在图6b的实施例中，通过将沟道区域656L和656R合并成单个区域656(L+R)，图6a的隔离间隔640可以减少或者全部消除，实现更大的面积效率而不牺牲双沟道配置：例如，TFT 685(TL)和684(TR)驻留于相同有源条的相对面上。在图6a、6b的实施例中，共享字线的垂直NOR串可以相对于彼此以交错的图案(未示出)来布局，使得它们可以彼此靠近，以便减少每个垂直NOR串的有效足印。尽管图6a和图6b示出了经由全局位线614-1和N+掺杂本地漏极位线柱654(LBL-1)之间的接触的直接连接，但是也可以使用位线存取选择晶体管(例如，图5中的位线存取选择晶体管511(在图6a和6b已经拥挤的情况下未示出))来实现这样的连接。
在图6a和图6b的实施例中，可以通过例如将字线623p-R和623p-L之间的分离676限定为小于两个背对背电荷俘获层的厚度来建立N+掺杂本地漏极区域654与其相邻的本地N+掺杂源极区域658(对应于图4a的隔离区域436)之间的电介质隔离，以便电荷俘获层在其沉积期间合并在一起。所得到的沉积的电荷俘获层的合并创建期望的电介质隔离。替代地，可以通过使用N+多晶硅的高深宽比蚀刻来创建将一个串的N+柱658从相邻串的N+柱654隔离的间隙676(空气间隙或电介质填充的间隙)，来实现相邻有源条之间的隔离。
将现有技术的垂直NAND串和当前发明的垂直NOR串之间进行对比，尽管两种类型的器件都采用具有相似字线堆叠体的薄膜晶体管作为控制栅极，但是它们的晶体管取向是不同的：在现有技术的NAND串中，每个垂直有源条可以具有32个、48个或更多个串联连接的TFT。与此相反，形成本发明的垂直NOR串的每个有源列，垂直列可以具有一组或两组32个、48个或更多个并联连接的TFT。在现有技术的NAND串中，一些实施例中的字线典型地环绕有源条。在本发明的垂直NOR串的一些实施例中，对于每个有源条采用单独指定的左字线和右字线，由此为每个全局位线实现加倍(即一对)储存密度，如图4c、6a和6b中图示的。本发明的垂直NOR串不会遭受编程干扰或读取干扰退化，也不会遭受现有技术的NAND串的慢时延。因此，垂直NOR串中可以提供比垂直NAND串中更大数量的TFT。然而，垂直NOR串可能更容易受到长垂直源极和漏极扩散(例如，图4a中分别图示的本地源极区域455和本地漏极区域454)之间的亚阈或其他泄漏的影响。
图6c和图6d中示出了本发明的垂直NOR串的两个附加实施例。在这些实施例中，每个字线堆叠体中的所有字线环绕在垂直有源条周围。
在图6c中，垂直NOR串形成在空隙内侧，该空隙通过蚀刻穿过金属字线和字线之间的电介质隔离层的堆叠体而形成。制造工艺流程类似于现有技术的垂直NAND串的制造工艺流程，除了垂直NOR串中的晶体管彼此并联而不是在垂直NAND串中串联之外。通过延伸到空隙的整个深度的N+掺杂垂直柱来便于垂直NOR串中的晶体管的形成，沿着垂直NOR串为所有TFT提供共享本地源极线655(LSL)和共享本地位线(漏极)654(LBL)，未掺杂或轻度掺杂的沟道区域656相邻于彼此。电荷储存元件634定位于沟道656与字线堆叠体623p之间，因此沿着垂直有源条形成2、4、8，...32、64或更多个TFT(例如，器件685(T10))的堆叠体。在图6c的实施例中，字线堆叠体在Y方向上延伸，单独的水平条623p(WL31-0)、623p(WL31-1)由空气间隙或电介质隔离610彼此分开。全局位线614(GBL)和全局源极线615(GSL)沿着X方向垂直于字线地在行中水平地延伸。每个全局位线614通过存取选择晶体管(图5中的511，在此未示出)沿着垂直条的行来存取本地位线柱654(LBL)，存取选择晶体管可以定位于存储器阵列的下方或其上方。类似地，每个全局源极线615沿着该行存取本地源极线柱。尽管图6a和6b中所示的结构能够在图6c的实施例中在由单个垂直NOR串所占据的大致相同的面积中适用垂直NOR串的对，但是图6c中所示的每个垂直NOR串中的每个TFT具有两个平行传导沟道(即沟道区域656a和656b)，并且因此可以储存更多电荷并增加或加倍读取电流，从而使得在每个TFT中能够储存更多位。
图6d示出根据本发明的一个实施例的具有环绕字线的更紧凑的垂直NOR串。如图6d所示，垂直NOR串交错排列以便在一起更近，使得字线堆叠体623p(WL31-0)可以由更多垂直NOR串共享。交错配置通过使用本地源极线柱655(LSL)的寄生电容C(即，电容器660)使能。通过在读取和编程操作期间预充电电容器660以临时保持虚拟电压Vss，如下所述，省去了对硬引线全局源极线(例如，图6c中的GSL 615)的需要。尽管与现有技术的垂直NAND串(例如，图1c的NAND串)相比，图6c和6d的垂直NOR串本身可能不会提供显着的面积效率，但是这样的垂直NOR串比垂直NAND串实现了大得多的串长度。例如，尽管本发明的垂直NOR串可以很好地支持每个堆叠体中的长度为128到512或更多个TFT的串，但是考虑到串联连接的TFT所伴随的严重限制，这样的串长度对于垂直NAND串是简单而不实际的。
制造工艺
图7a、图7b、图7c和图7d是根据本发明的一个实施例的在多栅极NOR串阵列的制造工艺中形成的中间结构的截面。
图7a示出了根据本发明的一个实施例的在低电阻率层723p已经形成在衬底701之上之后的半导体结构700的Z-Y平面中的截面。在此示例中，p是表示32个字线中的每一个的0到31之间的整数。如图7a所示，半导体结构700包括低电阻率层723-0至723-31。例如，半导体衬底701表示P-掺杂体硅晶片，在形成垂直NOR串之前可以在其上或其中形成存储器结构700的支持电路。这样的支持电路可以包括模拟和数字逻辑电路两者。这样的支持电路的一些示例可以包括移位寄存器、锁存器、读取放大器、参考单元、电力供应线、偏置和参考电压发生器、反相器、NAND、NOR、异或和其他逻辑栅极、输入/输出驱动器、地址解码器、包括位线和字线的解码器、其他存储器元件、定序器和状态机。为了提供这些支持电路，如本领域技术人员已知的，提供了常规N阱、P阱、三重阱(未示出)、N+扩散区域(例如，区域707-0)和P+扩散区域(例如，区域706)、隔离区域、低压和高压晶体管、电容器、电阻器、二极管和互连。
在半导体衬底701中和在其上形成支持电路之后，提供绝缘层708，例如，其可以沉积或生长为厚二氧化硅。在一些实施例中，可以形成包括全局源极线713-0的一个或多个金属互连层，其可以被提供为沿预定方向延伸的水平长窄条。全局源极线713-0通过蚀刻的开口714连接到衬底701中的电路707。为了便于在该详细描述中进行讨论，假定全局源极线沿着X方向延伸。金属互连线可以通过在一个或多个沉积的金属层上应用光刻图案化和蚀刻步骤来形成。(替代地，这些金属互连线可以使用常规的镶嵌工艺(诸如常规的铜或钨金属镶嵌工艺)形成)。然后沉积厚电介质层709，接下来使用常规的化学机械抛光(CMP)进行平面化。
然后相继形成导体层723-0至723-31，每个导体层与其下方的层以及其上方的层通过介入的绝缘层726进行绝缘。在图7a中，尽管指示了32个导体层，但可以提供任何数量的这样的层。实际上，可以提供的导体层的数量可以取决于工艺技术，诸如允许切割穿过其间的多个导体层和电介质隔离层726的良好控制的各向异性蚀刻工艺的可用性。例如，可以通过首先沉积1-2nm厚的钛氮化物(TiN)层，随后沉积10-50nm厚的钨(W)层或相似的难熔金属或硅化物(尤其诸如镍硅化物、钴硅化物或钨硅化物、或者自对准硅化物)，接下来是诸如铝氧化物(Al2O3)的蚀刻停止材料的薄层来形成导体层723p。每个导体层在沉积之后在块700中蚀刻，或者通过常规的镶嵌工艺沉积为块。在图7a所示的实施例中，每个连续的导体层723p在Y方向上延伸不到刚刚前述的金属层的边缘(即从其凹陷)的距离727，使得所有导体层可以在该工艺中的后来步骤中从结构700的顶部进行接触。然而，为了减少为形成图7a的阶梯式导体堆叠体所必须的掩模和蚀刻步骤的数量，可以通过采用本领域技术人员已知的其它工艺技术来同时实现用于多个导体层的凹陷表面727，该工艺技术不要求每个单独的导体平面被分开掩模和蚀刻以创建暴露的凹陷表面727。在沉积和蚀刻导体层之后，然后沉积电介质隔离层726中对应一个。电介质隔离层726可以是例如厚度在15和50纳米之间的二氧化硅。常规的CMP为沉积下一个导体层而准备每个电介质层的表面。块700的堆叠体中的导体层的数量至少对应于垂直NOR串中的存储器TFT的数量，加上可以用作非存储器TFT的控制栅极的任何附加导体层，诸如预充电TFT(例如，图5的预充电TFT 575)或者诸如位线存取选择TFT(例如，图5的585位线存取选择TFT 511)的控制栅极。重复导体层沉积和蚀刻步骤以及电介质层沉积和CMP工艺，直到提供所有的导体层。
然后沉积电介质隔离层710和硬掩模层715。图案化硬掩模715，以允许蚀刻导体层723p来形成尚未形成的字线的长条。字线沿着Y方向在长度上延伸。在图6中为字线623p-R、623p-L示出了掩模图案的一个示例，其包括诸如在分离676处朝向彼此的相邻字线中的延伸以及在每个字线中的凹陷的特征以创建期望的曲率675。通过各向异性地蚀刻穿过连续的导体层723p和它们相应的介入电介质绝缘体层726直到到达导体层723p的底部处的电介质层709，来创建深沟槽。当大量导体层被蚀刻时，光刻胶掩模自身对于通过多次连续的蚀刻来保持期望的字线图案可能是不足够坚固的。为了提供坚固的掩模，硬掩模层715(例如，碳)是优选的，如本领域普通技术人员已知的。刻蚀可以终止在电介质材料709处，或者在全局源极线上的着陆焊盘713处，或者在衬底701处。提供蚀刻停止阻挡膜(例如铝氧化物)以保护着落焊盘713免受蚀刻可能是有利的。
根据本发明的一个实施例，图7b在半导体结构700的Z-X平面中的截面中图示了蚀刻通过连续的导体层723p和对应的电介质层726以形成向下到达电介质层709的沟槽(例如，深沟槽795)。在图7b中，导体层723p被各向异性地蚀刻，以形成由深沟槽795彼此分开的导体堆叠体723p-R和723p-L。这种各向异性蚀刻是高深宽比蚀刻。为了实现最佳结果，如本领域技术人员已知的，蚀刻化学可能必须随着蚀刻穿过不同层的材料而在导体材料蚀刻和电介质蚀刻之间交替。由于应当避免任何层的底切，所以多步骤刻蚀的各向异性是重要的，使得在堆叠体底部得到的字线将具有与靠近堆叠体的顶部或位于堆叠体的顶部处的字线的对应的宽度和间隔大致相同的导体宽度和沟槽间隔。自然地，堆叠体中的导体层的数量越多，维持通过多次连续蚀刻的紧密图案的容忍度就变得是越挑战的。为了减轻与蚀刻通过例如64或128或更多个导体层相关联的困难，可以在例如32个层的分段中各自进行蚀刻。然后可以将分开蚀刻的部分缝合在一起，如例如以上提到的Kim参考文献中所教导的。
蚀刻穿过导体材料(例如，钨或其他耐火材料)的多个导体层723p比蚀刻介入绝缘层726更困难和耗时。出于这个原因，可以采用消除对导体层723p的多次蚀刻的需要的替代工艺。对于本领域技术人员已知的该工艺由首先用易于蚀刻的材料的牺牲层来替换图7b的导体层723p组成。例如，绝缘层726可以是二氧化硅，并且牺牲层(占据图7b中示为723p的空间)可以是硅氮化物或另一种快速蚀刻的电介质材料。然后深沟槽被各向异性地蚀刻穿过ONON(氧化物-氮化物-氧化物-氮化物)交替电介质层，以创建双电介质的高堆叠体。在制造工艺流程的后来步骤(将在下面描述)中，这些堆叠体由多晶硅的有源垂直条支撑，允许牺牲层优选地通过选择性化学或各向同性蚀刻被蚀刻掉。然后通过导体材料的保形沉积来填充由此创建的腔，导致导体层723p由介入绝缘层726分开。
在形成图7b的结构之后，电荷俘获层734和多晶硅层730然后共形地连续沉积在蚀刻的导体字线堆叠体的垂直侧壁上。图7c示出了得到的结构的Z-X平面中的截面。如图7c所示，电荷俘获层734例如通过以下方法形成：首先沉积厚度在5至15纳米之间并且由高介电常数的电介质膜(例如，铝氧化物、铪氧化物、或二氧化硅和硅氮化物的一些组合)组成的阻断电介质732a。此后，电荷俘获材料732b沉积至4至10纳米的厚度。电荷俘获材料732b可以是例如硅氮化物、富硅的氮氧化物、嵌入电介质膜中的导电纳米点、或者与共享相同的垂直有源条的相邻TFT隔离的薄导电浮置栅极。然后，可以由厚度范围为2到10纳米的沉积的保形薄隧穿电介质膜(例如，二氧化硅层或硅氧化物-硅氮化物-硅氧化物(“ONO”)三层))加盖电荷俘获732b。由电荷俘获层734形成的储存元件可以是SONOS、TANOS、纳米点储存、隔离的浮置栅极、或者本领域普通技术人员已知的任何适当的电荷俘获夹层结构中的任何一种。电荷俘获层734的组合厚度典型地在15和25纳米之间。
在沉积电荷俘获层734之后，使用掩模步骤并且通过在沟槽795的底部处各向异性地蚀刻穿过电荷俘获层734和电介质层709，来在沟槽795的底部处制造接触开口，该接触开口在底部的全局源极线着陆垫713处停止，用于源极供电电压Vss(参见图7b)或在全局位线电压Vbl(未示出)处，或者其在P+区域706处停止，用于与反向偏置供电电压Vbb(参见图7c)接触。在一些实施例中，该蚀刻步骤之前是沉积多晶硅的超薄膜(例如2至5纳米厚)，以在对沟槽795的底部的电荷俘获材料734的接触开口蚀刻期间保护隧穿电介质层732c的垂直表面。在一个实施例中，每个全局源极线仅连接到垂直NOR串对的行中的交替的一个。例如，在图5中，对于奇数地址字线，蚀刻电接触(例如，接触开口557)以将N+掺杂的本地源极线(例如，图5中的本地源极线555)连接到全局源极线513-1。同样地，对于偶数地址字线，蚀刻电接触以将垂直NOR串对的行中的N+掺杂本地源极线连接到全局源极线513-2(图5中未示出)。在通过寄生电容器C(即图5中的电容器560)采用虚拟Vss的实施例中，可以跳过蚀刻穿过沟槽795底部处的电荷俘获层734的步骤。
此后，将多晶硅薄膜730沉积到5至10纳米之间范围的厚度。在图7c中，多晶硅薄膜730示出在沟槽795的相对侧壁上，分别标记为730R和730L。多晶硅薄膜730不掺杂或者优选以硼掺杂，其掺杂浓度典型地在每cm3是1×1016个至每cm3是1×1017个的范围内，这允许在其中形成TFT以具有增强的固有阈值电压。沟槽795足够宽，以在其相对的侧壁上容纳电荷俘获层734和多晶硅薄膜730。在沉积多晶硅730之后，将如上所述的堆叠体中的牺牲层蚀刻掉，并且由此形成的腔填充有共形沉积的导体层723p(图7c)。
如图7b所示，沟槽795沿着Y方向延伸。在形成隔离字线堆叠体723p-L和723p-R之后，在一个示例中，半导体结构700可以具有16，000个或更多个的并排字线堆叠体，每个字线堆叠体用作对8,000个或更多个有源列或者16,0000个TFT(在堆叠体的每一侧上有8,000个TFT)的控制栅极，该有源列将沿着每个堆叠体的长度形成。在每个堆叠体中是64个字线的情况下，最终可以在这样的多栅极垂直NOR串阵列中的每一个中形成160亿个TFT。如果每个TFT储存两个数据位，则这样的多栅极垂直NOR串阵列将储存32千兆位的数据。可以在单个半导体衬底上形成大致32个这样的多栅极垂直NOR串阵列(加上备用阵列)，由此提供1Tb的集成电路芯片。
图7d是一个实施例中的图7c的结构的顶表面的X-Y平面中的截面图。位于字线723p-L和723p-R之间的是垂直沉积的P-掺杂多晶硅结构(即，有源列)的两个侧壁730L和730R。侧壁730L和730R之间的深空隙740可以填充有快速蚀刻绝缘电介质材料(例如二氧化硅或液态玻璃或碳掺杂硅氧化物)。然后可以使用常规CMP来平坦化顶表面。然后光刻步骤暴露开口776和777，其接下来是高深宽比的选择性蚀刻，以将暴露区域776和777中的快速蚀刻电介质材料一直向下挖掘到沟槽795的底部。在该蚀刻步骤中可能需要硬掩模以避免蚀刻期间过多的图案退化。然后挖掘的空隙填充有原位N+掺杂的多晶硅。N+掺杂剂扩散到暴露的空隙内的非常薄的轻掺杂有源多晶硅柱730L和730R中，以使它们进行N+掺杂。替代地，在采用原位N+掺杂多晶硅填充空隙之前，空隙内侧的轻掺杂多晶硅可以通过短暂的各向同性等离子体蚀刻或选择性湿法蚀刻而被蚀刻掉。CMP或顶部表面蚀刻然后从顶表面移除N+多晶硅，在区域754(N+)和755(N+)中留下高的N+多晶硅塔架。这些N+塔架形成所得垂直NOR串中的TFT的共享的垂直本地源极线和共享垂直本地位线。
接下来，使用光刻掩模和蚀刻步骤来沉积并图案化电介质隔离层。蚀刻步骤打开用于将垂直本地位线连接到水平全局位线的接触(例如，到奇数地址处的串的接触657-1以及到偶数地址处的串的接触657-2，如图6所示)。沉积低电阻率金属层(例如钨)。然后使用光刻和蚀刻步骤对沉积的金属进行图案化，以形成全局位线(例如，用于奇数地址处的串的全局字线614-1或GBL1，以及用于偶数地址处的串的全局位线614-2(GBL2)，如图6所示)。替代地，全局位线可以使用常规的铜镶嵌工艺来形成。如本领域技术人员已知的，所有全局位线以及字线堆叠体的所有金属层723p(图7a)由蚀刻通孔连接到衬底中的字线和位线解码以及感测电路。开关和感测电路、解码器和参考电压源可以被提供给全局位线和全局字线，其可以单独地提供或者由位线和字线中的若干个共享。
在一些实施例中，如本领域技术人员已知的，位线存取选择晶体管(图5中的511)及它们相关联的控制栅极字线(例如，图5中的字线585)形成为隔离的垂直N+P-N+晶体管，以在奇数和偶数地址(例如，在图6a中分别为本地位线657-1和657-2)处将奇数和偶数全局位线(例如，图6a中的位线614-1和614-2)选择性地连接到垂直NOR串。
读取操作
因为垂直NOR串的TFT并联连接，所以在当前发明的所有实施例中，有源列(包括在其上已经形成垂直NOR串对的有源列)中的所有TFT应当优选地处于增强模式中——即，每个TFT应当具有正的栅极对源极的阈值电压——以便抑制在读取操作期间在共享本地源极线和共享本地位线(例如，在图4c中示出的本地位线455和本地源极线454)之间的漏电流。通过以典型地在每cm3有1×1016和1×1017个之间的硼的浓度掺杂沟道区域(例如，图7c的P沟道区域756)来实现增强模式TFT，其目标为约1V的固有TFT阈值电压。利用这样的TFT，有源列的垂直NOR串对中的所有未选择字线可以保持在0V。替代地，读取操作可以将共享的本地N+源极线(例如，图4c的本地源极线455)上的电压提高到大约1.5V，而将共享的本地N+漏极线(例如，本地位线454)提高到大约2V，并且将所有未选择本地字线保持在0V。这样的配置等同于将字线设定为相对于源极的-1.5V，从而抑制由于处于略微耗尽的阈值电压(其例如在TFT略微过擦除时发生)中的TFT所引起的漏电流。
在擦除垂直NOR串的TFT之后，可能需要软编程操作来将过擦除(即，现在具有耗尽模式阈值电压)的垂直NOR串中的任何TFT移位回到增强模式阈值电压。在图5中，示出了可选连接556，通过该连接将P沟道连接到反向偏置电压506(Vbb)(在图4c中还示出为主体连接456)。对于Vbb可以使用负电压来调制每个有源列中的TFT的阈值电压，以减少共享的N+源极和共享的N+漏极/本地位线之间的亚阈漏电流。在一些实施例中，在擦除操作期间可以使用正Vbb电压来隧穿擦除控制栅极保持在0V的TFT。
为了读取储存在垂直NOR串对的TFT中的数据，通过将多栅极NOR串阵列中的所有字线保持在0V，将垂直NOR串对的两个垂直NOR串中的所有TFT最初放置于“断开”状态中。寻址的垂直NOR串可以通过使用解码电路来共享沿着公共字线的若干垂直NOR串之间的感测电路。替代地，每个垂直NOR串可以通过全局位线(例如，图4c的GBL1)直接连接到专用感测电路。在后一种情况下，可以并行感测共享相同字线平面的一个或多个垂直NOR串。如图8a中示意性地示出地，每个寻址的垂直NOR串通过其硬引线的全局源极线(例如，图4c中的GSL1)，或者通过预充电晶体管(例如，图4c中的预充电晶体管470或图3c中的晶体管317)的虚拟Vss～0V，使其本地源极线设定为Vss～0V，该预充电晶体管在预充电期间暂时将Vbl～0V转移到浮置本地源极线455或355的寄生电容C(例如，电容器460或电容器360)，如图8b所示。
紧接在关断预充电晶体管470之后，通过位线存取选择晶体管(例如，图4c的位线存取选择晶体管411或图5中的存取选择晶体管511)将本地位线(例如，图4c的本地位线454)设定为Vbl～2V。Vbl～2V也是寻址的垂直NOR串在读取放大器处的电压。此时，寻址的字线以从0V到典型地约6V的小增量电压台阶提高，而垂直NOR串对的奇数地址TFT和偶数地址TFT两者处的所有未选择字线依然在0V。在图8a的硬引线Vss的实施例中，寻址的TFT在一个示例中已经编程为2.5V的阈值电压，因此一旦其WLS超过2.5V，则提供了在服务所选全局位线的读取放大器处检测到的电压降(由图8a中的虚线箭头示出)，而本地位线LBL处的电压Vbl就开始通过所选TFT朝向本地源极线(Vss)进行放电。在图8b的虚拟Vss的实施例中，预充电晶体管字线WLCHG暂时接通，以在读取序列开始时将浮置本地源极线LSL预充电到0V。然后，所选字线WLS通过其增量电压台阶，并且只要其超过编程的2.5V，所选TFT瞬间使其本地位线上的电压从其Vbl～2V下降。该电压下降(由图8b中的虚线箭头示出)由连接到所选本地位线的全局位线的读取放大器检测。如本领域技术人员已知的，存在其他替代方案来正确地读取所选TFT的编程的阈值电压。应当指出的是，对于依赖于寄生电容C暂时保持虚拟电压Vss的实施例，垂直堆叠体越高，电容C越大，并且因此保持时间越长，以及呈现给所选读取放大器的读取信号越大。为了进一步增加C，可以在一个实施例中在垂直串中增加一个或多个虚设导体，该虚设导体的主要目的是为了增加电容C。
在MLC实现方式(即，其中每个TFT储存多于一个位的“多级单元”实现方式)的情况下，寻址的TFT可以已经编程为若干电压中的一个(例如，1V(擦除状态)、2.5V、4V或5.5V)。寻址的字线WLS以增量电压台阶提高，直到在读取放大器处检测到TFT中的传导。替代地，可以施加单个字线电压(例如～6伏)，并且本地位线LBL(Vbl)的放电速率可以与从表示储存的多个位的电压状态的若干可编程参考电压放电的速率进行比较。这种方法可以扩展到连续状态，有效地提供模拟储存。可编程参考电压可以储存在位于多栅极垂直NOR串阵列内的专用参考垂直NOR串中，使得在读取、编程和背景泄漏期间紧密跟踪特性。在垂直NOR串对中，在每个读取周期中只可以读取两个垂直NOR串中的一个上的TFT；另一个垂直NOR串上的TFT被放置于“断开”状态(即，所有字线处于0V)。在读取周期期间，由于垂直NOR串中只有一个TFT暴露于读取电压，所以基本上没有读取干扰条件。
在本发明的实施例的一个示例中，可以在垂直NOR串对的每个垂直NOR串上提供64个TFT和一个或多个预充电TFT。每个字线在其与本地垂直N+源极线柱的交点处形成电容器(参见例如图6a的电容器660)。这样的电容器的典型值可以是例如1×10-18法拉。包括垂直NOR串对的两个垂直NOR串中的所有电容器，总体上分布电容C总计约1×10-16法拉，这足够使本地源极线在读取周期期间保持预充电源极电压(Vss)，这典型地接着预充电操作之后立即以小于1微秒完成。通过位线存取选择晶体管411和预充电TFT 470的充电时间在几纳秒量级，因此充电时间不会明显增加读取等待时间。由于读取操作涉及垂直NOR串中的仅一个TFT中的传导，而不像NAND串上的需要许多串联连接的TFT导电的读取操作，所以从垂直NOR串中的TFT进行读取是快速的。
存在两个对当前发明的垂直NOR串的读取时延有贡献的主要因素：(a)与全局位线(例如，图6a中的GBL 614-1)的电阻Rbl和电容Cbl相关联的RC时间延迟，以及(b)当寻址的TFT开始导电时读取放大器对本地位线(例如，LBL-1)上的电压降Vbl的响应时间。与服务例如16，000个垂直NOR串的全局位线相关联的RC时间延迟为几十纳秒的量级。用于读取现有技术的垂直NAND串(例如，图1b的NAND串)的TFT的读取时延由通过32个或更多个串联连接的TFT和全局位线的所选晶体管放电电容Cbl来确定。相比之下，在本发明的垂直NOR串中，仅通过与位线存取选择晶体管411串联的一个寻址的晶体管(例如，图4a的晶体管416L)来提供读取电流放电Cbl，导致快得多地放电本地位线电压(Vbl)。因此，实现了低得多的时延。
在图4c中，当一次读取一个TFT(例如垂直NOR串451b中的TFT 416L)时，垂直NOR串对491的垂直NOR串451a和451b中的所有其他TFT都保持其“断开”状态，它们的字线保持在0V。即使垂直NOR串对492的垂直NOR串452a中的TFT 416R与TFT 416L共享字线W31，但是因为垂直NOR串452a由全局位线414-2服务，而垂直NOR串451b由全局位线414-1服务，所以可以与TFT416L同时读取TFT 416R。(图6a和6b图示了全局位线614-1和614-2如何服务相邻的垂直NOR串对)。
在一个实施例中，字线堆叠体包括在32个平面中提供的32个或更多个字线。在一个多栅极垂直NOR串阵列中，每个平面可以包括控制16,000个TFT的8000个字线，16,000个TFT中的每一个可以通过16,000个全局位线并行读取，倘若每个位线连接到专用读取放大器。替代地，如果若干全局位线通过解码电路共享读取放大器，则在若干连续的读取周期中读取16,000个TFT。并行读取大量放电TFT可能引起芯片的接地供电(Vss)的电压反弹，这可能会导致读取错误。然而，由于消除了这样的接地电压反弹，使用本地源极线中的预充电寄生电容器C(即，为垂直NOR串提供虚拟源极电压(Vss))的实施例具有特别的优点。这是因为垂直NOR串中的虚拟源极电压是独立的，并且没有连接到芯片的接地供电。
编程(写入)和编程禁止操作
当在所选字线(例如，字线423p-R)和有源沟道区域(例如，图4a中的有源沟道区域456)之间施加高编程电压时，可以通过电子从TFT的沟道区域(例如，图4b中示出的沟道区域430L)到电荷俘获层(例如，电荷俘获层434)的隧穿——直接隧穿或福勒-诺德海姆隧穿——来实现对寻址的TFT的编程。由于隧穿效率高，需要非常小的电流来编程TFT，因此可以在低功耗下实现数万个TFT的并行编程。通过隧穿编程可能需要例如20V、100微秒的脉冲。优选地，通过连续的较短持续时间的步进电压脉冲(从约14V开始并且到高达约20V)来实现编程。步进电压脉冲减少了TFT两端的电应力，并且避免过冲预期的编程阈值电压。
在每次编程高压脉冲之后，读取寻址的晶体管以检查其是否达到其目标阈值电压。如果尚未达到目标阈值电压，则施加到所选字线的下一编程脉冲典型地增加几百毫伏。该编程验证序列重复地施加到一个寻址的字线(即，控制栅极)，0V施加到有源列(例如，图4b的列430L)的本地位线(例如，图4a的本地位线454)。在这些对高字线电压的编程中，TFT416L的沟道区域被反相并保持在0V，使得电子隧穿到TFT 416L的电荷储存层中。当读取感测指示寻址的TFT已经达到其目标阈值电压时，寻址的TFT必须被禁止进一步编程，而共享相同字线的其他TFT可以继续编程到其较高的目标阈值电压。例如，当编程垂直NOR串451b中的TFT 416L时，必须通过将其全部字线保持在0V来禁止对垂直NOR串451b和451a中的所有其他TFT进行编程。
为了在其达到其目标阈值电压时禁止进一步编程TFT 416L，将半个所选电压(即，大致10V)施加到本地位线454。当在沟道区域中放置10V并且在控制栅极上放置20V时，在电荷俘获层之上仅施加净10V，因此福勒-诺德海姆隧穿电流是微不足道的，并且在高达最大20V的步进脉冲电压的剩余序列期间，在TFT 416L上不会发生有意义的其他编程。通过在继续增量字线WL31上的编程电压脉冲时将本地位线454提高到10V，共享相同的所选字线的垂直NOR串上的所有TFT被正确地编程到其较高的目标阈值电压。“编程-读取-编程禁止”的序列对于将数万个TFT正确地并行编程到多级单元储存中的各种目标阈值电压状态是必不可少的。没有这样的对单独的TFT过编程的编程禁止可能导致越过下一个较高目标阈值电压状态的阈值电压或者与下一个较高目标阈值电压状态的阈值电压合并。尽管TFT 416R和TFT 416L共享相同的字线，但它们属于不同的垂直NOR串对452和451。可以在相同的编程脉冲电压序列中编程TFT 416L和TFT 416R，因为它们相应的位线电压通过GBL1和GBL2提供并且是独立控制的。例如，在任何时候，在可以禁止进一步编程TFT 416R时可以继续编程TFT416L。由于垂直NOR串对491的垂直NOR串451a和451b分别由分开的字线423p-L和423p-R控制，并且可以独立于所有其他垂直NOR串对来设定每个本地位线上的电压，所以可以满足这些编程和禁止编程电压条件。在编程期间，寻址的字线堆叠体内或未寻址的字线堆叠体内的任何未选择字线可以被带到0V、半选择的10伏或浮置。在通过源极存取选择晶体管(图4c中未示出)存取全局源极线(例如，图4c的GSL1)的实施例中，存取选择晶体管在编程期间断开，导致本地源极线455上的电压在编程和编程禁止期间跟随本地位线454上的电压。对于本地源极线上的电压是由图4c中的由电容器460表示的寄生电容C提供的实施例也是一样正确的。在图4c的实施例中，在存在全局源极线但不存在源极存取选择晶体管的情况下，在编程和编程禁止期间，施加到寻址的串的全局源极线413-1的电压应当优选地追踪寻址的全局位线414-1的电压。
递增更高的电压编程脉冲中的每一个接下来是读取周期，以确定TFT416L和416R是否已经达到它们相应的目标阈值电压。如果已经达到，则漏极、源极和体电压提高到10V(替代地，这些电压被浮置为接近10V)，以禁止进一步编程，而字线WL31继续对相同平面上的尚未达到它们的目标阈值电压的其他寻址的TFT进行编程。当所有寻址的TFT已经被读取验证为正确编程时，该序列终止。在MLC的情况下，通过将每个寻址的全局位线设定为若干预定电压中的一个(例如，0V、1.5V、3.0V或4.5V，表示要储存的2位数据的四个不同状态)并且然后将步进编程脉冲(高达约20V)施加到字线WL31，可以加速对多个阈值电压状态中的一个的编程。如此，寻址的TFT接收有效隧穿电压(即，分别为20、18.5、17和15.5伏)中的预定一个，使得在单个编程序列中将预定阈值电压中的一个编程到TFT中。精细的编程脉冲可以随后设置在单独的TFT电平处。
加速全平面并行编程
由于多栅极垂直NOR串阵列中每个本地源极线固有的寄生电容C，多栅极垂直NOR串阵列中的所有本地源极线可以具有0V(用于编程)或10V(用于禁止)，该0V和10V在施加高电压脉冲序列之前暂时放置(例如，通过全局位线GBL1和位线存取串选择晶体管411和预充电晶体管470)在所有垂直NOR串。这个过程可以通过逐平面地寻址字线平面来执行。对于每个寻址的字线平面，可以将编程脉冲序列施加到寻址的字线平面上的许多或全部字线，而将其他字线平面上的所有字线保持在0V，以便并行编程寻址平面上的大量的TFT，接下来进行单独的读取验证，并且在必要的情况下将适当编程的TFT的本地源极线重设为编程禁止电压。由于编程时间相对较长(即大约100微秒)，而预充电所有本地源极线电容器或者读取验证共享寻址的字线平面的所有TFT比其更快1000倍，因此这种方法提供了显着的优势。因此，在每个字线平面上并行编程尽可能多的TFT是值得的。这种加速编程特征在比单位编程慢得多的MLC编程中提供了甚至更大的优势。
擦除操作
对于一些电荷俘获材料，擦除操作通过俘获电荷的逆向隧穿进行，这可能是相当慢的，有时需要几十毫秒的20V或更高电压的脉冲。因此，擦除操作可以实现在垂直NOR串阵列级别(“块擦除”)处，通常在背景中进行。典型的垂直NOR串阵列可以具有64个字线平面，每个字线平面控制例如16，384×16,384个TFT，总共约17亿个TFT。如果在每个TFT上储存数据的两个位，则一太位的芯片因此可以包括大约30个这样的垂直NOR串阵列。在一些实施例中，可以通过向由垂直NOR串中的所有TFT(例如，图4c中的主体连接456和图5中的接触556)共享的P沟道施加大约20V而将块中的所有字线保持在0V来执行块擦除。擦除脉冲的持续时间应当使得块中的大部分TFT被擦除到略微增强模式的阈值电压，即在0和1伏特之间。某些TFT将过冲并被擦除为耗尽模式(即略微负阈值电压)。作为擦除命令的部分，在擦除脉冲终止之后可能需要软编程来将过擦除的TFT返回到略微增强模式的阈值电压。可能包括无法编程到增强模式的更多耗尽模式TFT中的一个的垂直NOR串可能不得不停用，以替换为备用串。
替代地，不是将擦除脉冲提供给主体(即P-层)，而是将在垂直NOR串阵列中的所有垂直NOR串对上的本地源极线和本地位线(例如，图4c中的本地源极线455和本地位线454)提高到约20V，而在擦除脉冲的持续时间期间将所有字线平面上的所有字线保持在0V。该方案需要全局源极线和全局位线选择解码器采用高压晶体管，高压晶体管可以在其结点处耐受20V。替代地，通过将-20V脉冲施加到寻址平面上的所有字线，而将所有其他平面上的字线保持在0V，可以一起擦除共享寻址字线平面的所有TFT。垂直NOR串对中的所有其他电压都保持在0V。这将仅擦除所有TFT中由字线的一个寻址平面所触摸的X-Y切片(slice)。
半非易失性NOR TFT串
适合于在垂直NOR串中使用的一些电荷俘获材料(例如，氧化物-氮化物-氧化物或“ONO”)具有长的数据保持时间(典型地在多年的量级)，但是耐用性相对较低(即，在一定数量的写入-擦除周期(典型地为一万个周期或更少的量级)之后性能退化)。然而，在一些实施例中，可以选择大幅度减少储存电荷的保持时间但具有大幅度增加的耐用性的电荷俘获材料(例如，保持时间在分钟或小时量级，耐用性在数千万次写入-擦除循环量级)。例如，在图7c的实施例中，隧穿电介质层732c(典型地为6-8纳米的SiO2层)可以减小到约2纳米的厚度，或由相似厚度的另一电介质材料(例如，SiN)替换。薄得多的电介质层使得使用适度的电压来由直接隧穿(与需要较高电压的福勒-诺德海姆隧穿不同)将电子引入到电荷俘获层中是可能的，其中电子将被俘获几分钟到几个小时或几天。电荷俘获层732b可以是硅氮化物、分散在薄电介质膜中的导电纳米点、或者其他电荷俘获膜的组合(包括隔离的薄浮置栅极)。阻断层732a可以是二氧化硅、铝氧化物、铪氧化物、硅氮化物、高介电常数电介质或其任何组合。阻断层732a阻断电荷俘获层732b中的电子逸出到控制栅极字线。由于超薄隧穿电介质层的击穿或通过逆向直接隧穿，俘获的电子将最终泄漏回到有源区域730R中。然而，俘获的电子的这样的损失相对较慢。人们还可以使用电荷储存材料的其他组合，造成高耐用性但低保持的“半易失性”储存TFT，其需要周期性的写入或读取刷新操作来补充丢失的电荷。由于本发明的垂直NOR串具有相对快的读取存取(即，低时延)，所以它们可以用于当前需要使用动态随机存取存储器(DRAM)的一些应用中。本发明的垂直NOR串与DRAM相比具有显着的优点，由于DRAM不可以构建成三维堆叠体，因此垂直NOR串具有低得多的每字节成本，并且由于刷新周期只需要每几分钟或每几个小时运行大约一次，所以与刷新DRAM所需要的每几毫秒相比，垂直NOR串具有低得多的功耗。本发明的三维半易失性储存TFT通过为电荷俘获材料选择适当的材料(诸如上面讨论的那些材料)以及通过适当地适应编程/读取/编程禁止/擦除条件和合并周期性数据刷新来实现。
NROM/镜像位NOR TFT串
在当前发明的另一个实施例中，可以使用沟道热电子注入方法来编程垂直NOR串，该沟道热电子注入方法类似于本领域技术人员已知的用于二维NROM/镜像位晶体管的方法。使用图4a的实施例作为示例，用于沟道热电子注入的编程条件可以是：控制栅极423p上的8V，本地源极线455上的0V，以及本地漏极线454上的5V。表示一个位的电荷储存在沟道区域456的与本地位线454的结点紧挨的一端处的电荷储存层中。通过逆向本地源极线455和本地位线454的极性，表示第二位的电荷被编程并储存在沟道区域456的与本地源极线455的结点紧挨的相对端处的电荷储存层中。如本领域技术人员已知的，读取两个位需要采用与编程逆向的顺序进行读取。沟道热电子编程的效率远低于通过直接隧穿或福勒-诺德海姆隧穿编程的效率，并且因此其不像隧穿一样适宜于大规模并行编程。然而，每个TFT具有两倍的位密度，使其对于诸如档案库存储器的应用是有吸引力的。可以通过采用带间隧穿诱导的热空穴注入以中和俘获的电子的电荷的常规NROM擦除机制来实现用于NROM TFT实施例的擦除：在字线上施加-5V，向本地源极线455施加0V，以及向本地位线454施加5V。替代地，可以通过在字线为0V的情况下向主体区域456施加高正向衬底电压Vbb来擦除NROM TFT。由于伴随着沟道热电子注入编程的高编程电流，垂直NROM TFT串的所有实施例必须采用诸如在图3a和6c的实施例中的硬引线的本地源极线和本地位线。
提供以上详细描述来说明本发明的具体实施例，而不是限制性的。在本发明的范围内的许多变化和修改是可能的。在所附权利要求中阐述了本发明。

Claims (75)

1.一种存储器结构，包括：
非易失性储存晶体管，其具有栅极端子、第一漏极端子或第一源极端子、以及第二漏极端子或者第二源极端子，所述储存晶体管具有表示在其中储存的数据的可变阈值电压；
字线，其连接到所述栅极端子，以在读取操作期间提供控制电压；
位线，其将所述第一漏极端子或所述第一源极端子连接到数据检测电路；以及
源极线，其连接到所述第二漏极端子或所述第二源极端子，以提供在所述读取操作期间足够至少维持所述第二漏极端子或者所述第二源极端子与所述栅极端子之间的预定电压差的电容。
2.如权利要求1所述的存储器结构，还包括用于在所述读取操作之前将所述电容充电到预定电压的预充电晶体管。
3.如权利要求1所述的存储器结构，其中，在所述读取操作期间，当所述控制电压和所述预定的电压差的求和超过所述可变阈值电压时，所述控制电压使得所述非易失性储存晶体管放电所述电容。
4.如权利要求1所述的存储器结构，其中所述电容由所述源极线的寄生电容提供。
5.一种存储器结构，包括：
半导体衬底，其具有实质上平坦的表面并且包括在其上形成的用于支持存储器电路的电路；
半导体材料的多个有源列，其形成在所述半导体衬底的上方，每个有源列沿着与半导体衬底的所述平坦的表面正交的第一方向延伸并且包括第一重掺杂区域、第二重掺杂区域和一个或多个轻掺杂区域，所述一个或多个轻掺杂区域中的每一个相邻于所述第一重掺杂区域和所述第二重掺杂区域两者，其中所述有源列布置成具有沿着第二方向延伸的有源列的行和沿着第三方向延伸的有源列的行的二维阵列，所述第二方向和所述第三方向各自平行于所述半导体衬底的所述平坦的表面；
电荷俘获材料，其设置在每个有源列的一个或多个表面之上；以及
多个导体，其设置在多个堆叠体中的所述有源列之间，每个堆叠体在长度上沿着所述第三方向延伸，其中所述有源列、所述电荷俘获材料和所述导体一起形成多个可变阈值的薄膜晶体管，每个可变阈值的薄膜晶体管包括所述导体中相关联的一个、有源列的所述轻掺杂区域的部分、所述轻掺杂区域的部分和所述导体之间的所述电荷俘获材料、以及所述第一重掺杂区域和所述第二重掺杂区域。
6.如权利要求5所述的存储器结构，其中，(i)所述第一重掺杂区域形成位线并且用作所述可变阈值的薄膜晶体管的第一漏极端子或第一源极端子，所述位线将所述第一漏极端子或所述第一源极端子连接到所述半导体衬底中的所述电路；(ii)在读取操作期间，所述相关联的导体提供字线并且用作栅极端子，以将控制电压提供到可变阈值的薄膜晶体管；并且(iii)所述第二重掺杂区域形成源极线并且用作所述可变阈值的薄膜晶体管的第二漏极端子或第二源极端子，所述源极线具有在所述读取操作期间足够至少维持所述第二漏极端子或者所述第二源极端子与所述栅极端子之间的预定电压差的电容。
7.如权利要求6所述的存储器结构，还包括用于在所述读取操作之前将所述电容充电到预定电压的预充电晶体管。
8.如权利要求6所述的存储器结构，其中，在所述读取操作期间，当所述控制电压和所述预定的电压差的求和超过所述可变阈值电压时，所述控制电压使得所述非易失性储存晶体管放电所述电容。
9.如权利要求5所述的存储器结构，其中所述半导体材料包括多晶硅。
10.如权利要求5所述的存储器结构，其中所述有源列由隔离电介质材料或者由空气间隙彼此绝缘。
11.如权利要求5所述的存储器结构，其中堆叠体中的所述多个导体由隔离电介质或者空气间隙彼此绝缘。
12.如权利要求5所述的存储器结构，其中与每个可变阈值的薄膜晶体管相邻的所述导体用作对所述可变阈值的薄膜晶体管的控制栅极。
13.如权利要求5所述的存储器结构，其中与每个有源列相关联的所述可变阈值的薄膜晶体管被并行组织为一个或多个NOR薄膜晶体管串。
14.如权利要求13所述的存储器结构，其中每个有源列的所述第一重掺杂区域和所述第二重掺杂区域分别用作用于与所述对应的有源列相关联的所述可变阈值的薄膜晶体管的公共的本地源极线和公共的本地漏极线或本地位线，并且所述轻掺杂区域用作包括所述NOR串的所述可变阈值的薄膜晶体管的单独的沟道。
15.如权利要求14所述的存储器结构，其中当所有所述可变阈值的薄膜晶体管不导电时将所述本地源极线电浮置，并且其中所述本地源极线具有寄生电容，所述寄生电容提供用于所述有源列的所述可变阈值的薄膜晶体管的虚拟电压源。
16.如权利要求15所述的存储器结构，其中通过提供电容耦合到所述本地源极线的附加的一个或多个虚设字线，进一步提高所述寄生电容。
17.如权利要求15所述的存储器结构，其中所述有源列的一个或多个可变阈值的薄膜晶体管用作用于将所述寄生电容充电到预定电压的专用预充电晶体管。
18.如权利要求15所述的存储器结构，其中用于支持存储器电路的所述电路包括电压降检测器，所述电压降检测器可选择地连接到所述可变阈值的薄膜晶体管中的一个，以检测由在读取操作期间使得所述可变阈值的薄膜晶体管导电而导致的电压降。
19.如权利要求15所述的存储器结构，其中所述导体位于多个平面上，所述多个平面各自实质上平行于所述半导体衬底的所述平坦的表面，并且其中，在编程期间，将每个有源列的所述本地位线选择性地充电到编程电压或编程禁止电压，在此之后将编程栅极电压施加到所选平面的导体，而将不在所选平面中的导体保持到非编程栅极电压。
20.如权利要求19所述的存储器结构，其中，在编程期间，将每个有源列的所述本地位线选择性地充电到表示多状态薄膜晶体管的若干阈值电压的若干编程电压中的一个或者充电到编程禁止电压，在此之后将编程栅极电压施加到所选平面的导体，以并行地编程所述若干阈值电压以及禁止对这些被读取为已经达到它们预定阈值电压的薄膜晶体管的进一步编程。
21.如权利要求15所述的存储器结构，其中在预充电所述有源列的本地源极线以将所述虚拟电压源设定为预定电压之后，所述可变阈值的薄膜晶体管的编程或读取在多个有源列上并行地进行。
22.如权利要求21所述的存储器结构，其中，在所述可变阈值的薄膜晶体管的所述编程或读取期间，所述虚拟电压源提供在导电的可变阈值的薄膜晶体管中的电流，从而避免同时从公共电压源抽取所述电流。
23.如权利要求14所述的存储器结构，还包括全局源极线，每个全局源极线包括沿着所述第二方向延伸的导体，所述全局源极线将每个有源列的所述公共本地源极线选择性地互连到所述半导体衬底中的所述供电电路。
24.如权利要求23所述的存储器结构，其中所述全局源极线设置在所述半导体衬底的所述平坦的表面和所述有源列阵列之间。
25.如权利要求23所述的存储器结构，其中使用沟道热电子注入编程方法来将电荷储存到所述电荷俘获材料中。
26.如权利要求25所述的存储器结构，其中将数据位储存在所述电荷俘获材料中，所述电荷俘获材料相邻于每个单独的沟道的在所述本地位线附近的部分并且相邻于每个单独的沟道的在所述本地源极线附近的部分。
27.如权利要求14所述的存储器结构，还包括全局位线，每个全局位线包括沿着所述第二方向延伸的导体，所述全局位线将每个有源列的所述公共本地漏极线和所述公共本地位线选择性地互连到所述半导体衬底中的所述供电电路或所述感测电路。
28.如权利要求27所述的存储器结构，其中所述全局位线设置在所述半导体衬底的所述平坦的表面和所述有源列阵列之间。
29.如权利要求27所述的存储器结构，其中所述全局位线设置在所述有源列阵列上方。
30.如权利要求29所述的存储器结构，还包括将每个本地位线连接到所述全局位线中的一个的存取选择晶体管。
31.如权利要求23所述的存储器结构，还包括将每个本地源极线连接到所述全局源极线中的一个的存取选择晶体管。
32.如权利要求5所述的存储器结构，其中将每个有源列的所述可变阈值的薄膜晶体管组织到第一NOR串和第二NOR串中，其中每个有源列的所述轻掺杂区域包括第一沟道区域和第二沟道区域，并且其中所述第一NOR串中的所述可变阈值的薄膜晶体管的所述轻掺杂区域的部分由所述第一沟道区域形成，并且其中所述第二NOR串中的所述可变阈值的薄膜晶体管的所述轻掺杂区域的部分由所述第二沟道区域形成。
33.如权利要求32所述的存储器结构，其中有源列的沿着所述第二方向延伸的每个行由所述全局位线的第一个和所述全局位线的第二个进行服务，并且其中所述全局位线的第一个连接到有源列的所述行中的每隔一个有源列的所述本地位线，并且其中所述全局位线的第二个连接到不与所述全局位线的第一个相连接的有源列的所述行的所述本地位线。
34.如权利要求33所述的存储器结构，其中有源列的所述行中的相邻有源列共享所述导体中的一个作为公共字线。
35.如权利要求34所述的存储器结构，其中所述公共字线服务所述相邻有源列中的一个的所述第一NOR串的薄膜晶体管和所述相邻有源列中的另一个的所述第二NOR串的薄膜晶体管。
36.如权利要求5所述的存储器结构，其中所述导体位于多个平面上，所述多个平面各自实质上平行于所述半导体衬底的平坦的表面，每个导体具有位于有源列的相邻行之间的延伸部分，所述延伸部分沿着所述第二方向延伸，使得相同平面上的相邻导体的所述延伸部分之间的距离少于所述电荷俘获材料的厚度的两倍。
37.如权利要求5所述的存储器结构，其中有源列的沿着所述第二方向延伸的所述行以隔离间隙而彼此隔离。
38.如权利要求5所述的存储器结构，其中薄膜晶体管的所述导体、所述电荷俘获材料和所述轻掺杂沟道区域以预定曲率弯曲。
39.如权利要求38所述的存储器结构，其中选择所述预定曲率，使得与当实质上不存在这样的曲率时相比较，在编程期间，电子从所述可变阈值的薄膜晶体管的所述轻掺杂沟道区域到所述电荷俘获材料中的隧穿更有效率，并且在擦除期间，电子从所述字线导体到所述电荷俘获材料中的隧穿效率更低。
40.如权利要求5所述的存储器结构，其中每个可变阈值的薄膜晶体管各自储存多于一个数据位。
41.如权利要求40所述的存储器结构，其中在每个可变阈值的薄膜晶体管中储存的数据表示为其阈值电压。
42.如权利要求41所述的存储器结构，还包括多个参考薄膜晶体管，所述多个参考薄膜晶体管中的每一个具有表示可编程参考电压的阈值电压。
43.如权利要求42所述的存储器结构，其中通过将所述可变阈值的薄膜晶体管中的阈值电压与多个所述可编程参考薄膜晶体管中的每一个中的阈值电压进行比较，所述半导体衬底中的支持电路检测所述储存的数据。
44.如权利要求42所述的存储器结构，其中所述半导体衬底中的支持电路将所述可变阈值的薄膜晶体管中的放电速率与所述可编程参考薄膜晶体管的放电速率进行比较。
45.如权利要求44所述的存储器结构，其中所述可编程参考薄膜晶体管设置在一个或多个多栅极垂直NOR串阵列中的每一个中的一个或多个参考垂直NOR串中。
46.如权利要求45所述的存储器结构，其中所述可编程参考薄膜晶体管位于与进行比较的可变阈值的薄膜晶体管相同的多栅极垂直NOR串阵列内。
47.如权利要求44所述的存储器结构，其中所述储存的数据是模拟数据值。
48.如权利要求47所述的存储器结构，其中所述模拟数据值表示连续的编程阈值电压中的一个，并且所述储存的数据从所述可变阈值的薄膜晶体管的放电速率导出。
49.如权利要求5所述的存储器结构，其中所述电荷俘获材料包括阻断层、储存层和隧穿电介质层。
50.如权利要求49所述的存储器结构，其中所述阻断层包括铝氧化物、铪氧化物、二氧化硅、硅氮化物或者其组合的一个或多个薄膜。
51.如权利要求49所述的存储器结构，其中所述储存层包括硅氮化物、富硅氮氧化物、嵌入在电介质薄膜中的导电纳米点、隔离的浮置栅极或其组合的一个或多个薄膜。
52.如权利要求49所述的存储器结构，其中所述隧穿电介质层包括二氧化硅薄膜或者硅氧化物-硅氮化物-硅氧化物(“ONO”)三层。
53.如权利要求5所述的存储器结构，其中选择所述电荷俘获材料，使得每个薄膜晶体管具有超过一分钟的数据保持时间以及超过十万个周期的耐用性。
54.如权利要求53所述的存储器结构，其中所述隧穿电介质层足够薄，以允许实质上地直接隧穿到所述储存层中以及逆向地直接隧穿离开所述储存层。
55.如权利要求54所述的存储器结构，其中储存在一个或多个薄膜晶体管中的数据在少于所述数据保持时间的时间间隔内刷新。
56.一种创建存储器结构的工艺，包括：
在半导体衬底中或者半导体衬底上形成用于支持存储器电路的电路，所述半导体衬底具有平坦的表面；
在所述半导体衬底的平坦的表面之上提供第一绝缘层；
在所述第一绝缘层中提供接触，所述接触在第一方向上延伸穿过所述第一绝缘层，用于电连接在所述半导体衬底中或所述半导体衬底上的所述电路，所述第一方向实质上正交于所述半导体衬底的平坦的表面；
形成多个导体的堆叠体，每个导体在长度上实质上在第二方向上延伸，所述第二方向平行于所述半导体衬底的平坦的表面，所述导体由介入绝缘层彼此隔离，所述导体的堆叠体由多个沟槽彼此分开，所述多个沟槽沿着所述第二方向实质上排列成行并且沿着平行于所述半导体衬底的所述平坦的表面的第三方向实质上排列成行，并且沿着所述第一方向到达所述第一绝缘层；
在所述沟槽的侧壁之上沉积电荷俘获层；
在所述电荷俘获层的所述表面之上沉积轻掺杂多晶硅；
以快速蚀刻电介质层填充所述沟槽；
光刻地图案化并各向异性地蚀刻所述快速蚀刻电介质层，以形成轴，所述轴到达所述第一绝缘层；
在所述轴的侧壁上提供重掺杂多晶硅层；以及
从所述导体堆叠体的顶部移除所述重掺杂多晶硅，并且在所述导体堆叠体之上提供第二绝缘层。
57.如权利要求56所述的工艺，其中提供所述重掺杂多晶硅层来实质上填充所述轴。
58.如权利要求56所述的工艺，其中所述导体包括从一组低电阻率材料中选择的材料，所述低电阻率材料由钨或另一个难熔金属、N+掺杂多晶硅、P+掺杂多晶硅、镍硅化物、钴硅化物以及重掺杂多晶硅的钨或其它硅化物和自对准硅化物、以及其组合组成。
59.如权利要求56所述的工艺，其中所述轻掺杂多晶硅是第一电导率的，并且其中所述重掺杂多晶硅的电导率与所述第一电导率相反。
60.如权利要求56所述的工艺，其中形成所述多个导体的堆叠体包括：
形成多个导体层，每个导体层实质上平行于所述半导体衬底的平坦的表面，所述导体层由介入绝缘层彼此隔离；以及
光刻地图案化并各向异性地蚀刻所述导体层和所述介入绝缘层，以形成所述多个沟槽。
61.如权利要求60所述的工艺，其中所述多个导体层的每个连续导体层比其紧接前一个导体层沿着所述第三方向延伸的距离更小。
62.如权利要求60所述的工艺，在形成所有导体层之后，将通孔蚀刻穿过先前形成的所述介入绝缘层，以将每个导体层连接到所述半导体衬底电路。
63.如权利要求60所述的工艺，其中图案化所述导体层，以形成在长度上沿着所述第三方向延伸的导电条，并且使得在预定位置处的相同导体层的相邻导电条之间的沿着它们长度的距离少于所述电荷俘获层的厚度的两倍。
64.如权利要求60所述的工艺，其中图案化所述导体层，以形成在长度上沿着所述第三方向延伸的导电条，并且使得在每个导电条中的预定区段具有预定的凹入曲率半径。
65.如权利要求56所述的工艺，其中形成所述多个导体的堆叠体包括：
提供多个绝缘层作为所述介入绝缘层，所述绝缘层由介入牺牲层彼此分开；
移除在所述绝缘层之间形成的所述牺牲层，以创建所述绝缘层之间的腔；以及
以高电导率导体填充所述腔。
66.如权利要求65所述的工艺，其中形成所述腔和导体之后是在所述沟槽的侧壁之上沉积所述电荷俘获层以及在所述电荷俘获层的表面之上沉积所述轻掺杂多晶硅。
67.如权利要求65所述的工艺，其中所述绝缘层是二氧化硅，以及所述牺牲层是硅氮化物或者对所述绝缘层和所述电荷俘获层具有高选择性的其他快速蚀刻材料。
68.如权利要求56所述的工艺，还包括沉积、光刻地图案化以及蚀刻在所述第一绝缘层之上的互连导体层。
69.如权利要求68所述的工艺，还包括在所述互连导体层和所述重掺杂多晶硅之间提供有源材料，以形成连接所述互连导体层和所述重掺杂多晶硅的存取晶体管。
70.如权利要求56所述的工艺，其中所述电荷俘获材料包括阻断层、储存层和隧穿电介质层。
71.如权利要求70所述的工艺，其中所述阻断层包括铝氧化物、铪氧化物、二氧化硅、硅氮化物或者其组合的一个或多个薄膜。
72.如权利要求70所述的工艺，其中所述储存层包括硅氮化物、富硅氮氧化物、嵌入在电介质薄膜中的导电纳米点、隔离的浮置栅极或其组合的一个或多个薄膜。
73.如权利要求70所述的工艺，其中所述隧穿电介质层包括二氧化硅薄膜或者硅氧化物-硅氮化物-硅氧化物(“ONO”)三层。
74.如权利要求70所述的工艺，其中所述阻断层、储存层和隧穿电介质层分别具有不大于15纳米、10纳米以及10纳米的厚度。
75.如权利要求70所述的工艺，其中所述隧穿电介质层包括硅氧化物薄膜或者厚度为4纳米或更少的硅氧化物薄膜。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110520990A (zh) * 2019-06-28 2019-11-29 长江存储科技有限责任公司 具有增大的存储密度的三维闪存器件
CN113284536A (zh) * 2020-02-04 2021-08-20 格芯(美国)集成电路科技有限公司 电荷俘获存储器件
CN113424319A (zh) * 2019-02-11 2021-09-21 日升存储公司 垂直薄膜晶体管以及作为用于三维存储器阵列的位线连接器的应用
CN113658909A (zh) * 2021-08-12 2021-11-16 长鑫存储技术有限公司 半导体结构的制作方法及半导体结构

Families Citing this family (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10608008B2 (en) * 2017-06-20 2020-03-31 Sunrise Memory Corporation 3-dimensional nor strings with segmented shared source regions
CN107527919A (zh) 2017-08-31 2017-12-29 长江存储科技有限责任公司 一种3d nand存储器件及其制造方法
US10777566B2 (en) 2017-11-10 2020-09-15 Macronix International Co., Ltd. 3D array arranged for memory and in-memory sum-of-products operations
CN111684525B (zh) * 2017-11-17 2024-04-16 日升存储公司 浮动源极存储器架构中的感测
US10719296B2 (en) 2018-01-17 2020-07-21 Macronix International Co., Ltd. Sum-of-products accelerator array
US10957392B2 (en) 2018-01-17 2021-03-23 Macronix International Co., Ltd. 2D and 3D sum-of-products array for neuromorphic computing system
WO2019152226A1 (en) * 2018-02-02 2019-08-08 Sunrise Memory Corporation Three-dimensional vertical nor flash thin-film transistor strings
KR102631939B1 (ko) * 2018-02-07 2024-02-02 삼성전자주식회사 3차원 반도체 메모리 장치
US10242737B1 (en) 2018-02-13 2019-03-26 Macronix International Co., Ltd. Device structure for neuromorphic computing system
US10635398B2 (en) 2018-03-15 2020-04-28 Macronix International Co., Ltd. Voltage sensing type of matrix multiplication method for neuromorphic computing system
US11138497B2 (en) 2018-07-17 2021-10-05 Macronix International Co., Ltd In-memory computing devices for neural networks
US10664746B2 (en) 2018-07-17 2020-05-26 Macronix International Co., Ltd. Neural network system
US11636325B2 (en) 2018-10-24 2023-04-25 Macronix International Co., Ltd. In-memory data pooling for machine learning
US10672469B1 (en) 2018-11-30 2020-06-02 Macronix International Co., Ltd. In-memory convolution for machine learning
US11562229B2 (en) 2018-11-30 2023-01-24 Macronix International Co., Ltd. Convolution accelerator using in-memory computation
US11934480B2 (en) 2018-12-18 2024-03-19 Macronix International Co., Ltd. NAND block architecture for in-memory multiply-and-accumulate operations
KR20200078048A (ko) * 2018-12-21 2020-07-01 에스케이하이닉스 주식회사 적층된 셀 트랜지스터들을 포함하는 비휘발성 메모리 소자 및 상기 비휘발성 메모리 소자의 동작 방법
KR102134089B1 (ko) * 2019-01-02 2020-07-14 부산대학교 산학협력단 곡면 채널을 갖는 3 차원 적층 nor 플래시 메모리와 그의 제조 방법 및 동작 방법
US11119674B2 (en) 2019-02-19 2021-09-14 Macronix International Co., Ltd. Memory devices and methods for operating the same
US10783963B1 (en) 2019-03-08 2020-09-22 Macronix International Co., Ltd. In-memory computation device with inter-page and intra-page data circuits
US11132176B2 (en) 2019-03-20 2021-09-28 Macronix International Co., Ltd. Non-volatile computing method in flash memory
WO2020218809A1 (ko) 2019-04-22 2020-10-29 삼성전자 주식회사 3차원 플래시 메모리 및 그 동작 방법
KR102210326B1 (ko) * 2019-05-14 2021-02-01 삼성전자주식회사 U자 형태의 BICs 구조가 적용된 3차원 플래시 메모리 및 그 동작 방법
US10910393B2 (en) 2019-04-25 2021-02-02 Macronix International Co., Ltd. 3D NOR memory having vertical source and drain structures
US11574929B2 (en) * 2020-05-28 2023-02-07 Taiwan Semiconductor Manufacturing Company, Ltd. 3D ferroelectric memory
DE102020132926A1 (de) * 2020-05-28 2021-12-02 Taiwan Semiconductor Manufacturing Co., Ltd. 3d ferroelektrischer speicher
US11653500B2 (en) 2020-06-25 2023-05-16 Taiwan Semiconductor Manufacturing Co., Ltd. Memory array contact structures
US11985825B2 (en) 2020-06-25 2024-05-14 Taiwan Semiconductor Manufacturing Co., Ltd. 3D memory array contact structures
US11600520B2 (en) * 2020-06-26 2023-03-07 Taiwan Semiconductor Manufacturing Co., Ltd. Air gaps in memory array structures
US11640974B2 (en) * 2020-06-30 2023-05-02 Taiwan Semiconductor Manufacturing Co., Ltd. Memory array isolation structures
US11744080B2 (en) * 2020-07-23 2023-08-29 Taiwan Semiconductor Manufacturing Company, Ltd. Three-dimensional memory device with word lines extending through sub-arrays, semiconductor device including the same and method for manufacturing the same
US11716856B2 (en) 2021-03-05 2023-08-01 Taiwan Semiconductor Manufacturing Co., Ltd. Three-dimensional memory device and method
US20230009065A1 (en) * 2021-07-06 2023-01-12 Macronix International Co., Ltd. High density memory with reference cell and corresponding operations
US11710519B2 (en) 2021-07-06 2023-07-25 Macronix International Co., Ltd. High density memory with reference memory using grouped cells and corresponding operations
US20230109723A1 (en) * 2021-10-12 2023-04-13 Macronix International Co., Ltd. 3d circuit structure with stairstep contact configuration
CN115130422B (zh) * 2022-05-24 2023-10-17 清华大学 标准单元的自动构建方法及装置、终端和存储介质
JP7450283B2 (ja) * 2022-05-31 2024-03-15 株式会社フローディア 不揮発性メモリセル及び不揮発性半導体記憶装置

Citations (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3851317A (en) * 1973-05-04 1974-11-26 Ibm Double density non-volatile memory array
US4760556A (en) * 1985-09-25 1988-07-26 Mitsubishi Denki Kabushiki Kaisha Nonvolatile semiconductor memory device
US5789776A (en) * 1995-09-22 1998-08-04 Nvx Corporation Single poly memory cell and array
CN1196573A (zh) * 1997-02-06 1998-10-21 日本电气株式会社 可用氢离子改变其阈值电压的场效应晶体管的制造工艺
US20040124466A1 (en) * 2002-12-31 2004-07-01 Walker Andrew J. Method for fabricating programmable memory array structures incorporating series-connected transistor strings
CN1877742A (zh) * 2005-06-10 2006-12-13 旺宏电子股份有限公司 非易失存储器补偿读取源极线的装置
CN1905197A (zh) * 2005-07-29 2007-01-31 奇梦达股份公司 半导体存储器及其制造和操作该半导体存储器的方法
CN101258600A (zh) * 2005-07-11 2008-09-03 桑迪士克3D公司 包括可切换电阻器和晶体管的非易失性存储器单元
US20090237996A1 (en) * 2008-03-20 2009-09-24 Micron Technology, Inc. Memory structure having volatile and non-volatile memory portions
CN101826366A (zh) * 2009-03-05 2010-09-08 旺宏电子股份有限公司 存储器阵列及存储器的操作方法
US20100265766A1 (en) * 2009-04-21 2010-10-21 Macronix International Co., Ltd. Bandgap engineered charge trapping memory in two-transistor nor architecture
WO2012051824A1 (zh) * 2010-10-22 2012-04-26 北京大学 一种快闪存储器及其制备方法和操作方法
CN102612741A (zh) * 2009-11-06 2012-07-25 株式会社半导体能源研究所 半导体装置
CN102881692A (zh) * 2011-07-12 2013-01-16 剑桥硅无线电有限公司 单层多晶非易失性存储器单元

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5768192A (en) 1996-07-23 1998-06-16 Saifun Semiconductors, Ltd. Non-volatile semiconductor memory cell utilizing asymmetrical charge trapping
EP0833348B1 (en) * 1996-09-30 2003-07-09 STMicroelectronics S.r.l. Method and circuit for checking multilevel programming of floating-gate nonvolatile memory cells, particlarly flash cells
JP2000243972A (ja) * 1999-02-24 2000-09-08 Toyota Central Res & Dev Lab Inc 薄膜半導体装置
US6621725B2 (en) * 2000-08-17 2003-09-16 Kabushiki Kaisha Toshiba Semiconductor memory device with floating storage bulk region and method of manufacturing the same
US7233522B2 (en) * 2002-12-31 2007-06-19 Sandisk 3D Llc NAND memory array incorporating capacitance boosting of channel regions in unselected memory cells and method for operation of same
US7612411B2 (en) 2005-08-03 2009-11-03 Walker Andrew J Dual-gate device and method
JP2010251572A (ja) * 2009-04-16 2010-11-04 Toshiba Corp 不揮発性半導体記憶装置
US8026521B1 (en) 2010-10-11 2011-09-27 Monolithic 3D Inc. Semiconductor device and structure
KR101660432B1 (ko) 2010-06-07 2016-09-27 삼성전자 주식회사 수직 구조의 반도체 메모리 소자
US8630114B2 (en) 2011-01-19 2014-01-14 Macronix International Co., Ltd. Memory architecture of 3D NOR array
TWI497496B (zh) * 2011-01-19 2015-08-21 Macronix Int Co Ltd 三維記憶體陣列架構
KR20120085603A (ko) * 2011-01-24 2012-08-01 김진선 3차원 비휘발성 메모리 소자, 그 동작 방법 및 그 제조 방법
JP5254413B2 (ja) * 2011-09-22 2013-08-07 株式会社東芝 不揮発性半導体記憶装置
US8878278B2 (en) 2012-03-21 2014-11-04 Sandisk Technologies Inc. Compact three dimensional vertical NAND and method of making thereof
US8988937B2 (en) * 2012-10-24 2015-03-24 Sandisk Technologies Inc. Pre-charge during programming for 3D memory using gate-induced drain leakage
US9105310B2 (en) * 2013-02-05 2015-08-11 Qualcomm Incorporated System and method of programming a memory cell
TW201535390A (zh) * 2013-11-08 2015-09-16 Conversant Intellectual Property Man Inc 具有上體連接的三維非揮發性記憶體單元結構
US10014317B2 (en) 2014-09-23 2018-07-03 Haibing Peng Three-dimensional non-volatile NOR-type flash memory

Patent Citations (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3851317A (en) * 1973-05-04 1974-11-26 Ibm Double density non-volatile memory array
US4760556A (en) * 1985-09-25 1988-07-26 Mitsubishi Denki Kabushiki Kaisha Nonvolatile semiconductor memory device
US5789776A (en) * 1995-09-22 1998-08-04 Nvx Corporation Single poly memory cell and array
CN1196573A (zh) * 1997-02-06 1998-10-21 日本电气株式会社 可用氢离子改变其阈值电压的场效应晶体管的制造工艺
US20040124466A1 (en) * 2002-12-31 2004-07-01 Walker Andrew J. Method for fabricating programmable memory array structures incorporating series-connected transistor strings
CN1877742A (zh) * 2005-06-10 2006-12-13 旺宏电子股份有限公司 非易失存储器补偿读取源极线的装置
CN101258600A (zh) * 2005-07-11 2008-09-03 桑迪士克3D公司 包括可切换电阻器和晶体管的非易失性存储器单元
CN1905197A (zh) * 2005-07-29 2007-01-31 奇梦达股份公司 半导体存储器及其制造和操作该半导体存储器的方法
US20090237996A1 (en) * 2008-03-20 2009-09-24 Micron Technology, Inc. Memory structure having volatile and non-volatile memory portions
CN101826366A (zh) * 2009-03-05 2010-09-08 旺宏电子股份有限公司 存储器阵列及存储器的操作方法
US20100265766A1 (en) * 2009-04-21 2010-10-21 Macronix International Co., Ltd. Bandgap engineered charge trapping memory in two-transistor nor architecture
CN102612741A (zh) * 2009-11-06 2012-07-25 株式会社半导体能源研究所 半导体装置
WO2012051824A1 (zh) * 2010-10-22 2012-04-26 北京大学 一种快闪存储器及其制备方法和操作方法
CN102881692A (zh) * 2011-07-12 2013-01-16 剑桥硅无线电有限公司 单层多晶非易失性存储器单元

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113424319A (zh) * 2019-02-11 2021-09-21 日升存储公司 垂直薄膜晶体管以及作为用于三维存储器阵列的位线连接器的应用
CN110520990A (zh) * 2019-06-28 2019-11-29 长江存储科技有限责任公司 具有增大的存储密度的三维闪存器件
CN110520990B (zh) * 2019-06-28 2020-05-22 长江存储科技有限责任公司 具有增大的存储密度的三维闪存器件
CN111613623A (zh) * 2019-06-28 2020-09-01 长江存储科技有限责任公司 具有增大的存储密度的三维闪存器件
CN111613623B (zh) * 2019-06-28 2021-02-19 长江存储科技有限责任公司 具有增大的存储密度的三维闪存器件
TWI725648B (zh) * 2019-06-28 2021-04-21 大陸商長江存儲科技有限責任公司 具有加大儲存密度的立體快閃記憶體元件
US11211400B2 (en) 2019-06-28 2021-12-28 Yangtze Memory Technologies Co., Ltd. Three-dimensional flash memory device with increased storage density
US11956962B2 (en) 2019-06-28 2024-04-09 Yangtze Memory Technologies Co., Ltd. Three-dimensional flash memory device with increased storage density
CN113284536A (zh) * 2020-02-04 2021-08-20 格芯(美国)集成电路科技有限公司 电荷俘获存储器件
CN113658909A (zh) * 2021-08-12 2021-11-16 长鑫存储技术有限公司 半导体结构的制作方法及半导体结构
CN113658909B (zh) * 2021-08-12 2023-10-27 长鑫存储技术有限公司 半导体结构的制作方法及半导体结构

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