CN113284536A - 电荷俘获存储器件 - Google Patents

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Abstract

本公开一般地涉及半导体结构，更具体地涉及电荷俘获存储器件及制造和操作的方法。该半导体存储器包括：电荷俘获晶体管，其包括栅极结构、源极区和漏极区；以及自加热电路，其在电荷俘获晶体管的源极区和漏极区之间选择性地施加交替的偏置方向，以提供电荷俘获晶体管的擦除操作或编程操作。

Description

电荷俘获存储器件
技术领域
本公开一般地涉及半导体结构，更具体地涉及电荷俘获存储器件及制造方法。
背景技术
在电荷俘获晶体管(CTT)技术中，可以将N型高k金属栅极(HKMG)金属氧化物半导体场效应晶体管(MOSFET)用作多次可编程存储器(MTPM)元件，产生用于嵌入式非易失性存储器应用的零进程加法器和零掩码加法器解决方案。可通过以提高的栅极电压(Vg)和相对较高的漏极偏置(例如1.5V—N型MOSFET的深导通状态)，向N型MOSFET的高k电介质中注入电子来实现编程。可通过以大于2.5V的幅度(N型MOSFET的深关断状态)施加负栅极至漏极电压和/或负栅极至源极电压来擦除存储元件，使得注入的电子从晶体管的高k电介质材料中释放出来。
CTT存储器件中的擦除操作可导致擦除不足，从而将多次可编程存储器(MTPM)的耐久性限制为<10x的编程/擦除周期。此外，试图解决CTT擦除操作的器件具有相对较高的功耗。此外，这些器件对于编程和擦除操作，在相同方向上可具有较高的电流流动，这会因器件一侧的相对较高的场而导致金属(例如钨(W))迁移以及时间相关的电介质击穿(TDDB)问题。此外，在当前的编程操作期间，由于电荷俘获饱和，存储窗口会受到限制。
发明内容
在本公开的一方面，一种半导体存储器包括：电荷俘获晶体管，其包括栅极结构、源极区和漏极区；以及自加热电路，其在所述电荷俘获晶体管的所述源极区和所述漏极区之间选择性地施加交替的偏置方向，以提供所述电荷俘获晶体管的擦除操作或编程操作。
在本公开的一方面，一种半导体存储单元包括：电荷俘获晶体管，其包括漏极区和多个源极区以及多个掺杂阱；以及自加热电路，其被配置为选择性地在第一方向和相反的第二方向上向所述源极区和所述漏极区施加偏置，以辅助所述电荷俘获晶体管的擦除操作或编程操作。
在本公开的一方面，一种半导体存储单元包括：金属氧化物半导体场效应晶体管(MOSFET)，其包括衬底、栅极结构、位于所述栅极结构下方的高k电介质材料、源极区和漏极区；以及自加热电路，其被配置为向所述衬底、所述高k电介质金属栅极结构、所述源极区和所述漏极区施加偏置，其中当施加到所述MOSFET的偏置方向在所述源极区和所述漏极区之间交替时，所述高k电介质金属栅极结构的所述高k电介质释放俘获的电荷。
附图说明
在下面的详细描述中，通过本公开的示例性实施例的非限制性示例，参考所提到的多个附图来描述本公开。
图1示出了根据本公开的方面的利用器件的源极-衬底-漏极结构作为寄生(npn)双极结型晶体管(BJT)的CTT存储器结构以及其他特征。
图2A至4B示出了根据本公开的方面的用于图1的CTT存储器结构的擦除和编程操作的各种存储单元和相应的控制电路。
图5A和5B示出了根据本公开的方面的已知方式和自加热方式的编程/擦除周期的结果。
图6示出了根据本公开的方面的利用器件的源极-衬底-漏极结构作为寄生(npn)双极结型晶体管(BJT)的替代CTT存储器结构及其他特征。
图7A和7B示出了根据本公开的方面的用于图6的CTT存储器结构的擦除和编程操作的存储单元和相应的控制电路结构。
具体实施方式
本公开一般地涉及半导体结构，更具体地涉及电荷俘获存储器件及制造方法。更具体地，本公开涉及电荷俘获晶体管存储器中的反向自加热温度辅助擦除。本公开还提供了使用自加热辅助擦除来提高多次可编程电荷俘获存储器件的耐久性和可靠性的方法。有利地，本文描述的结构和方法能够实现编程/擦除耐久性>1000x的电荷俘获晶体管(CTT)多次可编程存储器(MTPM)以及本文所述的其他优点和益处。
在实施例中，本文所述的方法和结构通过使用双极结型晶体管(BJT)的电流自加热N型MOSFET的沟道区来改善电荷俘获晶体管(CTT)存储单元中的编程和擦除操作，其中MOSFET的源极、漏极和衬底分别充当发射极、集电极和基极。在更具体的实施例中，n掺杂的源极充当发射极节点，p掺杂的衬底充当基极节点，n掺杂的漏极充当集电极节点。源极的n扩散区也可用作集电极节点，而漏极的n扩散区可用作发射极节点。因此，当电流沿交替的方向流动时，CTT器件的源极-衬底-漏极可用作寄生(npn)BJT以自加热温度增强的擦除操作。
本文描述的结构和方法针对编程和擦除操作在源极(发射极)和漏极(集电极)之间交替偏置方向。在实施例中，在编程操作期间，电子被俘获在CTT器件的栅极电介质内。替代地，对于擦除操作，释放(de-trap)栅极电介质内的电子。示例性地，对于擦除操作，本文描述的结构和方法反转漏极(集电极)和源极(发射极)偏置，即，对于擦除操作，漏极＝低且源极＝高；而对于编程操作，漏极＝高且源极＝低。这导致npn电流显著降低。此外，这具有若干优点，其中包括：(i)通过交替电子流的方向，减轻了钨(W)迁移，提高了良率；(ii)由于擦除更均匀，提高了擦除效率和可靠性；(iii)由于交替偏置导致现在在栅极-漏极和栅极-源极之间共享高偏置，因此降低了由栅极至漏极偏置引起的击穿的风险。此外，由于高电压应力时间缩短，降低了栅极电介质击穿的可能性(由时间相关的电介质击穿(TDDB)引起)。其他本征参数(例如电流和栅漏)也将受益。
除了改善擦除操作之外，通过允许在N型MOSFET的高k电介质中更均匀地俘获电子，改善了编程操作。具体地，结合本文所述的自加热效应，通过交替地升高源极和漏极电压(使用提升的栅极电压和高漏极或源极电压)，使用N型MOSFET的深导通状态来更有效地俘获电子。(本领域普通技术人员应当理解，对CTT器件进行编程的操作原理包括高沟道电流，这会导致位单元(bitcell)温度升高，从而显著增加电荷注入效率)。由于效率提高，因此可使用较低的提升的栅极电压来执行编程操作，从而降低器件击穿风险。另外，在编程操作期间，通过在器件的两侧诱发俘获，可以显著提高信号裕度(signal margin)。该较大的信号可提高产品可靠性并提升编程效率。
图1示出了根据本公开的方面的利用源极-衬底-漏极结构作为寄生(npn)双极结型晶体管(BJT)的CTT存储器结构以及其他特征，更具体地，CTT存储器结构100包括晶体管150。在实施例中，晶体管150是用作电荷俘获晶体管(CTT)的N型金属氧化物半导体场效应晶体管(N型MOSFET)，其允许双极结型晶体管(BJT)自加热功能，以提高嵌入式非易失性存储器(eNVM)内的编程和擦除效率。例如，通过使用BJT，可以在栅极结构的沟道区中采用自加热过程，其中电流从(N型MOSFET的)漏极流向源极或者从源极流向漏极，同时还实现单元的MOS晶体管的深关断状态。本文中的结构还能实现N型MOSFET的部分深关断状态。
更具体地，CTT存储器结构100包括衬底105，该衬底105由任何合适的材料组成，该材料包括但不限于Si、SiGe、SiGeC、SiC、GaAs、InAs、InP等。在实施例中，衬底105可以是轻度p掺杂的衬底。晶体管(例如，N型MOSFET结构)150形成在衬底105上，并且包括栅极结构125、n掺杂的扩散源极区120a和n掺杂的扩散漏极区120b。通常，CTT存储器结构100使用偶数个(优选地，两个)指状晶体管FET单元，其中指状FET单元的边缘被分配给源极120a，而共享的扩散区被分配给漏极120b。通常，为了编程，漏极120b和源极120a分别为高和低。
栅极结构125包括形成在衬底105上的栅极材料和栅极电介质材料130。可以使用任何已知的栅极形成工艺来制造栅极结构125，例如本领域中公知的替换栅极制造工艺或先栅极工艺。在实施例中，栅极结构125是沉积在高k电介质材料130上的具有不同功函数金属的金属。例如，栅极电介质材料130可以是基于铪的电介质。在其他实施例中，高k电介质材料可以包括但不限于：Al2O3、Ta2O3、TiO2、La2O3、SrTiO3、LaAlO3、ZrO2、Y2O3、Gd2O3，以及包括其多层的组合。
CTT存储器结构100可以是使用N型MOSFET的n掺杂的扩散源极区120a作为发射极，n掺杂的扩散漏极区120b作为集电极，p掺杂的衬底(在下文中称为“p阱”)105作为基极的npn BJT结构155。更具体地，p阱105、源极(即源极区120a)和漏极(即漏极区120b)的正向偏置允许源极用作双极结型晶体管(BJT)(即npn BJT结构155)的发射极且漏极用作集电极。在实施例中，三阱(即n阱110a、110c和n板110b)将p阱105与p掺杂的体衬底106隔离以进行偏置。以这种方式，源极(即源极区120a)和漏极(即漏极区120b)是n掺杂的，并且p阱105是p掺杂的，以形成npn结型晶体管，即npn BJT结构155。
CTT存储器结构100还包括p掺杂的扩散区，该p掺杂的扩散区被耦接到p阱115，以将p阱105与用于其他电路的p掺杂的体衬底106隔离。通过在p阱115的周边使用深的n阱110a和110c以及在p阱105的底部使用n板110b来实现隔离的p阱115。n阱110a、110c以及n板110b被深度注入有n型物质(例如磷)，n阱110a、110c以及n板110b以比使用n掺杂的扩散区114的p阱高的电压被偏置。这允许将npn BJT结构155的p阱105或基极偏置到目标电压，而不会影响使用p掺杂的体衬底106的其他电路。
接触135分别延伸至源极区120a、漏极区120b和栅极结构125。耦接到p掺杂的扩散区115的接触135被用于选择性地向p阱105施加电压。如前所述，耦接到n掺杂的扩散区114的接触135被用于施加电压以将p阱105与体p衬底隔离。
表1总结了本文所述的自加热的擦除操作145和编程操作145a的电压条件。本领域技术人员应当理解，表1所示的值仅仅是示例性的值，绝不是限制性的。例如，可以基于所需的器件性能特性、所使用的材料等使用不同的值。
表1
Figure BDA0002924501010000061
与使用N型MOSFET的深关断状态的已知擦除操作不同，本文所述的擦除操作145使漏极区(D/C)120b在步骤155a被设定为在2.2V(第一高电压)与0(第二低电压)之间交替，而源极区120a(S/E)120a在步骤155b被设定为在0(第二低电压)与2.2(第一高电压)之间交替。在实施例中，栅极结构125被设定在第一低电压。在进一步的实施例中，第一和第二高电压可以相同，并且优选地设定为2.2V，并且第一和第二低电压可以相同，并且优选地设定为0V。
在0(第二低电压)与2.2(第一高电压)之间交替施加到p阱105的电压将使耦接到p阱105和n掺杂的扩散源极区120a的pn结导通，这进一步使得针对n掺杂的扩散源极区120a，来自n掺杂的漏极区120b的npn BJT电流能够为0V。这是由于以下事实：N型MOSFET的n掺杂的扩散源极区120a、p阱105和n掺杂的漏极区120b分别用作BJT结构155的发射极、基极和集电极。在操作中，从漏极区120b流到源极区120a以及从p阱105流到源极区120a的电流将自加热位于栅极结构125和栅极电介质材料130下方的沟道区，从而提高了擦除操作145和编程操作145a的效率。
作为示例性擦除操作145，通过将栅极结构125保持在第一低电压(0V)，将p阱105保持在第二高电压(～2.2V)，并且在条件155a与155b之间交替，使得晶体管155处于深关断(累积)模式。在实施例中，条件155a和155b被定义如下：(a)在条件155a下，漏极(D)120b被升高到第一高电压(～2.2V)，而源极(S)120a处于第二低电压(0V)；(b)在条件155b下，源极(S)120a被升高到第一高电压(～2.2V)，而漏极(D)120b处于第二低电压(0V)。
通过在CTT存储单元中采用使用具有源极(发射极)120a、漏极(集电极)120b和p阱(基极)105的寄生双极型npn晶体管155的自加热，同时允许该单元的晶体管的深关断状态，可以执行擦除操作。此外，通过在条件155a和155b下在源极(发射极)120a与漏极(集电极)120b之间交替偏置方向，可以实现多个优点，其中包括：(i)减轻了W迁移，从而显著提高了良率；(ii)由于擦除更均匀，提高了擦除效率和可靠性；(iii)由于交替条件155a和115b的偏置以在擦除操作145期间释放电子导致现在在栅极-漏极和栅极-源极之间共享高偏置，因此降低了由栅极至漏极偏置引起的击穿风险。
在示例性编程操作145a期间，栅极结构125的电压被升高到第三高电压(～2V)，而漏极区(D/C)120b在0V(第三低电压)与1.6V(第四高电压)之间交替，其中高/低电压施加的顺序与上述擦除操作相反。此外，源极区(S/E)120a在1.6V(第四高电压)与0V(第三低电压)之间交替，其中高/低电压施加的顺序与擦除操作相反。栅极电压(Vg)在第三高电压(2V)处的电流吸引电子并将电子拉到栅极电介质130中。可选地，当p阱(S/B)105被升高到第二高电压(1.6V)时，npn BJT电流从漏极区(漏极/集电极(D/C))120b流到源极区(源极/发射极(S/E))120a，以及从p阱(衬底/基极(SUB/B))105流到源极区(S/E)120a。该npn BJT电流自加热N型MOSFET的沟道区，从而提高电子俘获效率，即编程效率。
具体地说，沟道区的加热使栅极电介质130受热，使得在编程操作期间电荷被俘获在栅极电介质130内。这是因为与不加热沟道区(即，不使用npn BJT电流)相比，电荷能够更容易地移动到栅极电介质130中。由于这种自加热辅助，可降低用于编程的栅极电压(第三高电压)，这转而降低器件击穿风险并缩短编程时间。此外，在编程操作期间，除了电场以外，还通过交替沟道电流的流动方向来缓解击穿问题。
图2A和2B示出了根据本公开的方面的用于擦除操作的电路102a和用于编程操作的电路102b，这些电路实现了具有自加热辅助功能的存储单元。具体地，电路102a、102b的特征可以通过自加热电路102a和102b施加图1的示例中讨论的电流和电压。
在实施例中，CTT存储器结构100通过使用位线(BL)、字线(WL)、编程线(PL)和衬底线(SUB)结构来控制，所有这些BL、WL、PL和SUB结构均被耦接到p阱(SUB/B)105、源极区(S/E)120a、漏极区(D/C)120b和栅极结构(G)125的接触135，如图1所示。具体地，BL被耦接到源极区120a，编程线(PL)被耦接到漏极区(D/C)120b，WL被耦接到栅极结构(G)125，SUB线通过p掺杂的扩散区115被耦接到p阱(衬底/基极(SUB/B))105。以这种方式，本文描述的结构和方法提供了电荷俘获晶体管(即CTT存储器结构100)以及自加热电路102a，该自加热电路102a选择性地向电荷俘获晶体管100的端子施加电压，以辅助电荷俘获晶体管的擦除操作。电荷俘获晶体管100被布置在隔离的p阱160中，从而可在不影响其他电路的其他体p衬底的情况下控制p阱板(CTT存储器结构100的衬底)。
更具体地，通过使用SUBL电路108的晶体管140、142将衬底线(SUBL)升高到高电压(～2.2V)，去除CTT存储器结构100的俘获的电荷，其中自加热电路102a包括位线(BL)开关晶体管122A、130A和编程线(PL)开关晶体管122B、130B，以分别使用相应的NMOS晶体管122A和PMOS晶体管130B在第一周期内下拉和上拉BL和PL，以及分别使用相应的NMOS晶体管122B和PMOS晶体管130A在第二周期内下拉和上拉PL和BL。以这种方式，在擦除操作145期间，使BJT自加热的电流方向改变。在实施例中，电路102a包括在读出放大器152检测到目标擦除值时停止上拉和下拉操作以避免过擦除状况的电路。
图2B示出了用于通过自加热辅助方法在存储单元中进行编程操作的电路102b。具体地，电路102b的特征应用图1的示例中讨论的电流和电压。更具体地，自加热电路102b包括PL开关晶体管130B，以将PL的电压升高到第四高电压。在实施例中，CTT存储器结构100具有被耦接到BL、PL、WL和衬底线(SUBL)的漏极120b、源极120a、栅极125和p阱(NMOS衬底)105。在实施例中，CTT存储器结构100在编程操作期间通过将WL升高到高电压，并且使用NMOS晶体管122A和PMOS 130B在第一周期内下拉BL和上拉PL，以及使用NMOS晶体管122B和PMOS晶体管130A在第二周期内下拉PL和上拉BL来俘获电荷，使得更均匀地在沟道中俘获电荷。
在实施例中，编程操作的第一周期和第二周期每隔一个周期发布一次。以这种方式，在编程操作中，自加热电路102b通过使用电荷俘获晶体管(即CTT存储器结构100)的导通状态，更均匀地将电子俘获到电荷俘获晶体管(即CTT存储器结构100)的源极侧和漏极侧的栅极电介质130中。更具体地，通过将电子俘获到栅极电介质材料中来对CTT存储器结构100进行编程。在此操作期间，p阱衬底应为0V。可选地，如在图2A中所讨论的，耦接到SUBL的p阱(未在图2B中示出)可以为高，以使BJT器件导通，使得BJT电流也有助于自加热以用于编程操作。
图3A至4B示出了根据本公开的方面的可以以阵列实现的多个CTT存储单元。可以将多个CTT晶体管布置在由相应的BL和PL控制的多个列以及耦接到WL的一个行中。此外，参考图1至2B描述的结构和方法类似于图3A至4B中描述的结构和方法。例如，在图3A中，CTT晶体管210(即CTT存储器结构100)被布置为由每一列的相应的一对位线(BL)和编程线(PL)(以及字线(WL)和衬底线(SUBL))控制的多个列，其中选择了220个CTT器件(210S)之一进行操作。
例如，在电路202a中，可通过以下方式执行擦除操作：即，通过使用SUBL电路208的晶体管240(导通)、242(关断)将衬底线(SUBL)升高到高电压(～2.2V)，同时使WL保持在0V，来去除CTT晶体管210S(选定的CTT)的俘获的电荷。此外，对于擦除操作，对于每个选定的列，分别使用相应的NMOS晶体管220A和PMOS晶体管230B在第一周期内下拉和上拉BL和PL，以及分别使用相应的NMOS晶体管220B和PMOS晶体管230A在第二周期内下拉和上拉PL和BL。对于未选定的列，通过使用相应的NMOS晶体管220B和PMOS 230A的晶体管关断状态使相应的BL和PL浮置来保持CTT晶体管210(未选定的CTT)的俘获的电荷。类似于图1的p阱105。在三阱中创建p阱衬底260以将其与共享相同体衬底106的其他电路隔离开。在实施例中，电路202a包括当读出放大器250检测到目标擦除值异常时停止上拉和下拉操作以避免过擦除状况的电路。
图3B示出了用于编程操作的电路202b。在实施例中，目标单元210S的CTT晶体管210通过将WL升高到高电压，并且针对目标单元210s的编程，使用NMOS晶体管220A和PMOS晶体管230B在第一周期内选择性地下拉BL和上拉PL，使用NMOS晶体管220B和PMOS晶体管230A在第二周期内选择性地下拉PL和上拉BL来俘获电荷。以这种方式，在目标选择列的沟道中更均匀地俘获电荷。类似于电路202a，电路202b包括当读出放大器250检测到特定目标编程值时停止上拉和下拉操作以避免过编程状况的电路。在此编程操作期间，p阱衬底应为0V。可选地，在编程期间，使用电路208的SUBL节点可以是高的，使得额外的BJT电流也有助于用于编程的自加热。
图4A示出了用于擦除操作的电路302a。在实施例中，CTT晶体管310(即CTT存储器结构100)被布置在二维阵列结构中的多个列和多个行中，其中参考标号310S是针对擦除操作选定的CTT，阵列中的参考标号310表示未选定并保持编程状态。每个列由相应的一对BL和PL控制，而每个行由相应的WL和衬底线(SUBL)控制。在擦除操作期间，通过使用SUBL电路308S的晶体管340S、342S将衬底线(SUBL1)升高到高电压(～2.2V)，同时使WL保持在0V，来去除CTT晶体管310S(选定的CTT器件)的俘获的电荷。此外，对于选定的列，分别使用相应的NMOS晶体管320A和PMOS晶体管330B在第一周期内下拉和上拉BL和PL，以及分别使用相应的NMOS晶体管320B和PMOS晶体管330A在第二周期内下拉和上拉PL和BL。对于未选定的列，通过使用相应的NMOS晶体管320B和PMOS晶体管330A关断状态使相应的BL和PL浮置来保持CTT晶体管310(未选定的CTT)的俘获的电荷，其中保持CTT晶体管310的未选定的行的俘获的电荷，同时通过使用SUBL电路308D的晶体管340D、342D将SUBL2保持在GND。电路302a包括当读出放大器360检测到目标擦除时停止上拉和下拉操作以避免过擦除状况的电路。
图4B示出了用于编程操作的电路302b。在实施例中，CTT晶体管310以2D矩阵布置，其中同一行中的CTT晶体管310的栅极被耦接到相应的字线(WL)，并且同一列中的CTT晶体管310的漏极和源极被耦接到相应列中的BL和PL。对于编程操作145a(图1)，目标单元310S的CTT晶体管310通过选择性地将WL升高到高电压来俘获电荷，并且对于每个列，使用NMOS晶体管320A和PMOS晶体管330B在第一周期内选择性地下拉BL和上拉PL，以及使用NMOS晶体管220B和PMOS晶体管330A在第二周期内选择性地下拉PL和上拉BL，使得在由行和列选择的目标CTT晶体管310的沟道中更均匀地俘获电荷。电路302b包括当读出放大器250检测到目标编程值异常时停止上拉和下拉操作以避免过编程状况的电路。在此操作期间，所有p阱衬底都应为0V。可选地，在将所有其他未选定的p阱衬底保持在0V的同时，选定行的p阱衬底可以处于高电压，使得针对目标选定CTT(310S)施加BJT电流以进行有效编程。
应当理解，在图1-4B和表1中讨论的电压是示例性的，并不旨在进行限制。例如，可以将P型MOSFET用作电荷俘获晶体管(CTT)，将pnp BJT用作自加热辅助。更具体地，源极区120a可以是p掺杂的扩散源极区，漏极区120b可以是p掺杂的扩散漏极区，并且p阱105可以是n掺杂的衬底。以这种方式，本文描述的结构和方法可以适用于P型MOSFET。更具体地，源极(即源极区120a)和漏极(即漏极区120b)是p掺杂的，并且p阱105是n掺杂的，以形成pnp结晶体管。以这种方式，由于npn或pnp BJT电流从漏极(即漏极区120b)流向源极(即源极区120a)，使用源极(即源极区120a)的扩散区作为发射极节点，使用p阱105和漏极(即漏极区120b)的扩散区作为电荷俘获晶体管(即CTT存储器结构100)的集电极节点，因此，自加热电路210a提供自加热效应，以释放在栅极电介质130中被俘获的电子。
此外，应当理解，可以根据所使用的材料(例如，栅极电介质材料130)来增大或减小电压。具体地，电压应低于会引起电介质击穿的值，同时还能在擦除和/或编程期间实现充分的自发热。以这种方式，可以显著减少时间相关的电介质击穿(TDDB)，同时仍然能够在器件中俘获足够的电荷以改变其阈值。例如，电压足够高以俘获电荷，但又足够低而不会引起电介质击穿。
图5A和5B示出了已知方式和使用本文所述的自加热方式的编程/擦除周期的结果。具体地，图5A示出了已知方式(即，仅偏置擦除方式)的曲线图；而图5B示出了由本文描述的结构和方法提供的擦除操作的益处。
在图5A中，线500a表示编程后(post program)器件阈值电压，而线510a表示擦除后(post erase)器件阈值电压。如图5A所示，存储窗口被示为线510a之间的空间，并且参考阈值电压是线500a上的第一点。如图所示，擦除后和编程后器件阈值电压的“上行”将导致存储窗口变窄(即，编程后器件阈值电压上升)，直到线510a中表示的擦除后器件阈值电压最终等于或大于由线500a表示的参考阈值电压，即直到存储窗口完全崩溃为止。这将阻止在已编程的器件和已擦除的器件之间进行区分的能力，从而导致过早的故障和有限的耐久性。
相比之下，在图5B中，线500b表示编程后器件阈值电压，而线510b表示擦除后器件阈值电压。如图5B所示，线500b、510b之间的窗口保持平坦，表明擦除后器件阈值电压未“上行”。这允许器件的耐久性提高到大于1000x的编程/擦除周期。以这种方式，本文描述的结构和方法在存储窗口的上行、耐久性和良率(例如，对于1000个编程/擦除(P/E)周期，良率为100％)方面提供了显著的改善。
图6示出了根据本公开的方面的替代CTT存储器结构600，其具有N型金属氧化物半导体场效应晶体管(N型MOSFET)作为电荷俘获晶体管(CTT)以进行擦除操作645和编程操作645a。类似于图1的结构，CTT存储器结构(单元)600采用N型MOSFET结构作为电荷俘获晶体管，此电荷俘获晶体管采用自加热辅助以提高嵌入式非易失性存储器(eNVM)内的编程效率和擦除效率。
CTT存储器结构600包括p+扩散区605以耦接到p阱衬底，其产生深n阱610a、610c以及610b以将p阱衬底607与其他电路的体衬底608隔离开。在实施例中，CTT存储器结构600包括具有栅极结构625、n掺杂的扩散源极区620a、n掺杂的扩散漏极区620b，以及p掺杂的衬底607的N型MOSFET结构650。CTT存储器结构600还使用n型MOSFET的n掺杂的扩散源极区620a作为发射极，使用n掺杂的扩散漏极区620b作为集电极，以及使用被耦接到p+扩散区605的p阱衬底607作为基极，来配置npn BJT结构655。在该实施例中，源极区620a是非共享扩散区。在实施例中，三阱(即n阱610a、610c和n板610b)将p阱衬底607与体p衬底608隔离开以进行偏置。以这种方式，源极(即源极区620a)和漏极(即漏极区620b)是n掺杂的，并且p阱607是p掺杂的，以形成npn结晶体管，即npn BJT结构655。
CTT存储器结构600还包括隔离的p掺杂的扩散区(p阱)615，以将p阱607与用于其他电路的体p衬底608隔离开。通过在p掺杂的扩散区(p阱)615的周边使用深n阱610a和610c以及在p阱607的底部使用n板610b，来实现隔离的p阱607。这允许在不影响其他电路的情况下将作为npn BJT结构655的MOS或基极的p阱衬底607偏置到目标电压。此外，在衬底607上方形成栅极结构625和相应的栅极电介质。
在实施例中，对于擦除操作，CTT存储器结构600反转漏极和源极偏置，即，漏极620b＝低，而源极620a＝高。对于编程操作，情况反转，即，漏极620b＝高，而源极620a＝低。反转漏极和源极偏置导致npn电流显著降低。通过将CTT存储器结构600的源极/衬底/漏极结构作为寄生BJT操作来实现偏置的反转，使得高偏置节点在擦除操作期间相对于编程操作反转。替代共享的扩散区，未共享的扩散区被偏置到高电压。
继续图6，对于擦除操作645，通过将源极(S)620a升高到～2V，同时使栅极(G)625和漏极(D)620b保持在低电压(0V)，CTT存储器结构600的NMOS晶体管655深关断。当耦接到p+扩散区605的p阱SUB(基极)607被升高到高电压时，寄生npn BJT导通，这是因为漏极(发射极)120b处于低电压(0V)，源极(集电极)620a处于高电压(～2V)，使得高电流从源极(集电极)620a流到漏极(发射极)620b。此外，MOS655深关断，这是因为栅极625处于低电压(0V)，从而同时实现电压和自加热擦除。
通过在擦除期间使用源极620a(其为非共享扩散区)作为集电极，从n阱610a、610c消除了BJT电流。这导致编程和擦除操作所需的功率降低。具体地，可以消除n阱610a、610c中的npn电流，从而导致更有效的编程和擦除操作。此外，在编程期间处于低电压的未共享扩散区(即源极620a)提高了编程效率。这是由于NMOS晶体管的电流对低电压更敏感。另外，反转擦除操作645与编程操作645a之间的电流方向改变消除了钨(W)迁移问题(即，更好的电迁移条件)。此外，相对于编程操作645a，反转电压方向提高了电荷释放的效率，这是因为CTT电荷分布某种程度上偏向源极侧(将高电压用于较高俘获侧(即源极侧)更有利于擦除)。
图7A和7B示出了根据本公开的方面的用于图6的CTT存储器结构600的擦除操作645和编程操作645a。在图7A中，对于擦除操作，CTT存储单元410(即CTT存储器结构600)以2D矩阵布置，其中BL和PL被耦接到目标单元410S。在实施例中，使用相应的PMOS晶体管430A和NMOS晶体管420B上拉BL(2.2V)以及下拉PL(0V)。此外，WL被设定在GND，并且通过使用电路408S的晶体管440S、442S来升高被耦接到目标单元410S的相应衬底线(SUBL1)。在实施例中，SUBL1被升高到2.2V，使得目标CTT单元412S通过使用BJT电流来释放电荷。如410结构所示，在实施例中，使用两个(或更多的偶数个)指状MOS结构655(图6)的非共享扩散区向BL和PL分配2.2V，使用其共享扩散区向BL和PL分配0V，并且将选定的p阱衬底(SUB1)升高到2.2V，同时使未选定的p阱衬底(SUB2)保持在0V。
在图7B中，对于编程操作，CTT存储单元410以2D矩阵布置。对于编程，耦接到目标单元410S的WL被升高到2V，并且使用相应的NMOS晶体管420A和PMOS晶体管430B将耦接到目标单元410S的BL和PL下拉(0V)和上拉(1.6V)，使得目标CTT 410S通过使用由MOS电流引起的自加热效应来俘获电荷。如结构410所示，在实施例中，使用两个(或更多的偶数个)指状MOS结构655(图6)的非共享扩散区向BL和PL分配0V，使用其共享扩散区向BL和PL分配1.6V，并且所有p阱衬底(SUB)都保持在0V。
本文所述的CTT技术与用于CMOS技术和片上系统(SoC)产品的嵌入式多次可编程存储器(MTPM)方案完全逻辑兼容(工艺和操作)。自加热方法对于嵌入式应用特别有利，包括硬件和数据安全性。具体来说，这些应用包括片上系统(SoC)、大型集成式ASICS、数据安全增强(例如密码)、片上可重新配置的加密密钥存储、固件存储、芯片ID、性能定制、配置文件、修复数据和现场可配置性，以及从可重写的非易失性存储器获益的其他示例。
可以使用许多不同的工具以多种方式制造本公开的结构。但是，一般而言，这些方法和工具用于形成尺寸为微米和纳米级的结构。用于制造本公开的结构的方法(即，技术)已经从集成电路(IC)技术中采用。例如，该结构被构建在半导体(例如硅)晶片上，并且通过在晶片顶部执行光刻工艺而图案化的材料膜实现。特别地，结构的制造使用三个基本构建块：(i)在衬底上沉积材料薄膜，(ii)通过光刻成像在膜顶部上施加图案化的掩模，以及(iii)对掩模选择性地蚀刻膜。
上述方法用于集成电路芯片的制造。所得到的集成电路芯片可以由制造商以原始晶片形式(即，作为具有多个未封装芯片的单个晶片)，作为裸芯或以封装形式分发。在后一种情况下，芯片以单芯片封装(例如塑料载体，其引线固定到主板或其它更高级别的载体)或多芯片封装(例如陶瓷载体，其具有表面互连和/或掩埋互连)的形式被安装。在任何情况下，芯片然后与其它芯片、分立电路元件和/或其它信号处理器件集成，作为(a)中间产品(例如主板)或(b)最终产品的一部分。最终产品可以是包括集成电路芯片的任何产品，从玩具和其它低端应用到具有显示器、键盘或其它输入设备以及中央处理器的高级计算机产品。
本公开的各种实施例的描述已经出于说明的目的给出，但并非旨在是穷举的或限于所公开的实施例。在不脱离所描述的实施例的范围和精神的情况下，许多修改和变化对于本领域普通技术人员将是显而易见的。本文中所用术语的选择旨在最好地解释各实施例的原理、实际应用或对市场中发现的技术的技术改进，或者使本技术领域的其他普通技术人员能够理解本文公开的实施例。

Claims (20)

1.一种半导体存储器，包括：
电荷俘获晶体管，其包括栅极结构、源极区和漏极区；以及
自加热电路，其在所述电荷俘获晶体管的所述源极区和所述漏极区之间选择性地施加交替的偏置方向，以提供所述电荷俘获晶体管的擦除操作或编程操作。
2.根据权利要求1所述的半导体存储器，其中，所述电荷俘获晶体管还包括衬底，其中，所述源极区是双极结型晶体管(BJT)的发射极，所述漏极区是所述双极结型晶体管的集电极，并且所述衬底是所述双极结型晶体管的基极。
3.根据权利要求2所述的半导体存储器，其中，所述衬底包括p掺杂的衬底和体p衬底，所述p掺杂的衬底与所述体p衬底隔离开以用于其他器件。
4.根据权利要求2所述的半导体存储器，其中，所述源极区和所述漏极区是n掺杂的，并且所述衬底是p掺杂的，以形成npn结型晶体管。
5.根据权利要求2所述的半导体存储器，其中，所述自加热电路选择性地向所述栅极结构施加电压，以辅助所述电荷俘获晶体管的所述编程操作。
6.根据权利要求2所述的半导体存储器，其中，所述源极区和所述漏极区是p掺杂的，并且所述衬底是n掺杂的，以形成pnp结型晶体管。
7.根据权利要求2所述的半导体存储器，还包括与所述衬底相连的衬底SUB线、与所述栅极结构相连的字线(WL)、与所述源极区相连的位线(BL)以及与所述漏极区相连的编程线(PL)，其中，所述自加热电路包括多个晶体管，所述多个晶体管向所述SUB线、所述WL、所述BL和所述PL选择性地施加电压。
8.根据权利要求1所述的半导体存储器，其中，在所述擦除操作中，所述自加热电路使所述漏极区在第一电压和第二电压之间交替。
9.根据权利要求8所述的半导体存储器，其中，所述第一电压高，所述第二电压低。
10.根据权利要求1所述的半导体存储器，其中，所述栅极结构下方的沟道区通过从所述漏极区流向所述源极区或者从所述源极区流向所述漏极区的npn电流而被自加热。
11.根据权利要求10所述的半导体存储器，其中，在所述擦除操作期间，所述源极区是所述电荷俘获晶体管的发射极节点，所述漏极区是所述电荷俘获晶体管的集电极节点，所述电荷俘获晶体管释放所述电荷俘获晶体管的栅极电介质中的电子。
12.一种半导体存储器，包括：
电荷俘获晶体管，其包括漏极区和多个源极区以及多个掺杂阱；以及
自加热电路，其被配置为在第一方向和相反的第二方向上选择性地向所述源极区和所述漏极区施加偏置，以辅助所述电荷俘获晶体管的擦除操作或编程操作。
13.根据权利要求12所述的半导体存储器，其中，在所述擦除操作中，所述自加热电路被配置为将所述漏极区反转为低电压。
14.根据权利要求12所述的半导体存储器，其中，在所述擦除操作中，所述自加热电路被配置为将所述源极区反转为高电压。
15.根据权利要求12所述的半导体存储器，其中，所述自加热电路被配置为通过将所述源极升高到高电压且同时将所述漏极保持在低电压来将所述电荷俘获晶体管置于关断模式。
16.根据权利要求12所述的半导体存储器，其中，所述自加热电路被配置为通过使所述偏置的方向反转来使电荷分布偏向所述源极区。
17.一种半导体存储单元，包括：
金属氧化物半导体场效应晶体管(MOSFET)，其包括衬底、栅极结构、位于所述栅极结构下方的高k电介质材料、源极区和漏极区；以及
自加热电路，其被配置为向所述衬底、所述高k电介质金属栅极结构、所述源极区和所述漏极区施加偏置，
其中，当施加到所述MOSFET的偏置方向在所述源极区和所述漏极区之间交替时，所述高k电介质金属栅极结构的所述高k电介质释放所俘获的电荷。
18.根据权利要求17所述的半导体存储器，其中，所述自加热电路使所述漏极区在第一电压和第二电压之间交替。
19.根据权利要求17所述的半导体存储器，其中，所述自加热电路还从所述偏置产生电场，并且所述自加热电路还被配置为在所述源极区和所述漏极区之间交替所述电场的方向。
20.根据权利要求17所述的半导体存储器，还包括三阱，其将所述p掺杂的衬底隔离开以进行偏置。
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