TWI765512B - 電荷捕捉記憶體裝置 - Google Patents

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Abstract

本發明大體上係關於半導體結構，尤其係關於電荷捕捉記憶體裝置及其製造方法和操作方法。該半導體記憶體包括：一電荷捕捉電晶體，其包含一閘極結構、一源極區和一汲極區；及一自加熱電路，其在該電荷捕捉電晶體的該源極區和該汲極區之間選擇性施加交替的偏壓方向，以提供該電荷捕捉電晶體的抹除操作或編程操作。

Description

電荷捕捉記憶體裝置
本發明大體上係關於半導體結構，尤其係關於電荷捕捉記憶體裝置及其製造方法。
在電荷捕捉電晶體（Charge Trap Transistor，CTT）技術中，可將N型高介電（高k）金屬閘極（High-k Metal Gate，HKMG）金屬氧化物半導體場效電晶體（Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET）用來當成多次可編程記憶體（Multi-time Programmable Memory，MTPM）元件，從而產生零處理加法器和零遮罩加法器解決方案，用於嵌入式非揮發性記憶體應用。可通過將電子注入N型MOSFET的高k介電中以實現編程，其中閘極電壓（Vg ）升高且汲極偏壓相對較高（例如1.5V - N型MOSFET的深度導通狀態）。可通過施加振幅大於2.5V（N型MOSFET的深度截止狀態）的負閘極到汲極電壓及/或負閘極到源極電壓來抹除記憶體元件，使得從電晶體的高k介電材料釋出該等已注入電子。
CTT記憶體裝置中的抹除操作可能導致抹除不足，從而將多次可編程記憶體（MTPM）的耐用性限制為低於10倍編程/抹除週期。此外，試圖解決CTT抹除操作的裝置具有相對較高的功率消耗。此外，此些裝置在編程和抹除操作兩者中，由於裝置的一側上相對較高的電場，使得可能在相同方向上具有較高的電流流動，導致金屬（例如，鎢(W)）遷移以及時間相關介電崩潰（Time-dependent Dielectric Breakdown，TDDB）問題。再者，在當前的編程操作期間，由於電荷捕捉飽和，可能限制記憶體窗（Memory window）。
在本發明的一樣態中，一種半導體記憶體包含：一電荷捕捉電晶體，其包含一閘極結構、一源極區和一汲極區；及一自加熱電路，其在該電荷捕捉電晶體的該源極區和該汲極區之間選擇性施加交替的偏壓方向，以提供該電荷捕捉電晶體的抹除操作或編程操作。
在本發明的一樣態中，一種半導體記憶體單元包含：一電荷捕捉電晶體，其包含複數個源極區和一漏極區以及複數個摻雜井；及一自加熱電路，其構造成選擇性在一第一方向和一第二相反方向上對該等源極區和該汲極區施加偏壓，以輔助該電荷捕捉電晶體的抹除操作或編程操作。
在本發明的一樣態中，一種半導體記憶體單元包含：一金屬氧化物半導體場效電晶體（MOSFET），其包含一基材、一閘極結構、一在該閘極結構下方的高k介電材料、一源極區和一汲極區；及一自加熱電路，其構造成向該基材、該高k介電質金屬閘極結構、該源極區和該汲極區施加一偏壓，其中當施加到該MOSFET的偏壓方向在該源極與該汲極區之間交替變化時，該高k介電質金屬閘極結構的高k介電質釋放捕捉的電荷。
本發明大體上關於半導體結構，尤其係關於電荷捕捉記憶體裝置及其製造方法。更具體是，本發明關於電荷捕捉電晶體記憶體中的反向自加熱溫度輔助抹除。本發明亦提供一種使用自加熱輔助抹除來提高多次可編程電荷捕捉記憶體裝置中耐久性和可靠性之方法。最好是，本說明書所述的結構和處理及本說明書所述的其他優點和益處使得能夠實現具有編程/抹除耐久性超過1000次的電荷捕捉電晶體（CTT）多次可編程記憶體（MTPM）。
在具體實施例中，本說明書所述的方法和結構通過使用雙極接合電晶體（BJT）的電流自加熱N型MOSFET的通道區，以改善電荷捕捉電晶體（CTT）記憶體單元中的編程和抹除操作，其中MOSFET的源極、汲極和基材分別當成射極、集極和基極。在更多具體的實施例中，n摻雜源極充當射極節點、p摻雜基材充當基極節點，並且n摻雜汲極充當集極節點。源極的n擴散亦可充當集極節點，而汲極的n擴散可充當射極節點。因此，當電流往交替方向流動時，CTT裝置的源極-基材-汲極可當成寄生（n-p-n）BJT，用於自加熱溫度增強的抹除操作。
本說明書所述的結構和處理針對編程和抹除操作兩者，在源極（射極）和汲極（集極）之間交替偏壓方向。在具體實施例中，在編程操作期間，電子被捕捉在CTT裝置的閘極介電質內。或者，對於抹除操作，釋放閘極介電質內的已捕捉電子。說明上，對於抹除操作，本說明書所述的結構和處理使汲極（集極）和源極（射極）偏壓反向，即對於抹除操作，汲極=低並且源極=高；而對於編程操作，汲極=高而源極=低。此導致n-p-n電流顯著降低。此外，此還具有許多優點，其中包括：（i）鎢（W）的遷移通過交替電子流動方向而降低，從而提高產量；（ii）由於更均勻的抹除而提高抹除效率和可靠性；（iii）由於閘極至汲極偏壓引起的崩潰風險降低，因為由於交替偏壓，造成在閘極-汲極和閘極-源極之間共享高偏壓。此外，由於減少高電壓應力時間，因此降低閘極電介質崩潰機率（由時間相關介電崩潰（TDDB）引起）。諸如電流和閘極洩漏之其他固有參數亦將受益。
除了改善抹除操作之外，通過在N型MOSFET的高k介電質中更均勻捕捉電子，可改善編程操作。特別是，結合本說明書所述的自加熱效應，通過交替升高源極和汲極（使用升高的閘極電壓和高汲極或源極電壓），通過使用N型MOSFET的深度導通狀態，可更有效捕捉電子。（熟習該項技藝者應理解，對CTT裝置進行編程的操作原理包括高通道電流，此會導致位元單元溫度升高，從而顯著提高電荷注入效率）。由於效率提高，可使用較低的升高閘極電壓來執行編程操作，從而降低裝置崩潰的風險。或者，在編程操作期間，通過在裝置兩側引起捕捉，則可顯著提高信號邊限。此較大的信號提供改進的產品可靠性和增強的編程效率。
圖1顯示根據本發明的多個態樣之一CTT記憶體結構以及其他特徵，該結構利用源極-基材-汲極作為寄生（n-p-n）雙極接合電晶體（BJT）。更具體是，CTT記憶體結構100包括一電晶體150。在具體實施例中，電晶體150是一用來當成電荷捕捉電晶體（CTT）的N型金屬氧化物半導體場效電晶體（N型MOSFET），其使雙極接合電晶體（BJT）致能(enable)自加熱功能，以改善嵌入式非揮發性記憶體（embedded Non-volatile Memory，eNVM）內的編程和抹除效率。 例如通過使用BJT，可在閘極結構的通道區中採用自加熱處理，其中電流將從汲極流向（N型MOSFET的）源極，反之亦然，同時還致能單元的MOS電晶體之截止狀態。本說明書中的結構亦致能N型MOSFET的部分深度截止狀態。
更具體是，CTT記憶體結構100包括由任何合適材料組成的基材105，該材料包括但不限於Si、SiGe、SiGeC、SiC、GaAs、InAs、InP等。在具體實施例中，基材105可為一輕度p摻雜基材。一電晶體（例如，N型MOSFET結構）150形成於基材105上，並且包括一閘極結構125、一n摻雜擴散源極區120a、和一n摻雜擴散汲極區120b。通常，CTT記憶體結構100使用偶數（最好兩個）的指狀電晶體FET單元，其中將該等指狀FET單元的邊緣指定為源極120a，並且將共享擴散指定為汲極120b。通常，為了編程，汲極120b和源極120a分別為高和低。
閘極結構125包括形成在基材105上的閘極材料和閘極介電材料130。可使用任何已知的閘極成形處理來製造閘極結構125，例如，如技藝中熟知的置換閘極製程或閘極優先處理。在具體實施例中，閘極結構125是具有沉積在高k介電材料130上的不同功函數金屬的金屬。例如，閘極介電材料130可為鉿基介電質。在進一步具體實施例中，該等高k介電材料可包括但不受限於：Al2 O3 、Ta2 O3 、TiO2 、La2 O3 、SrTiO3 、LaAlO3 、ZrO2 、Y2 O3 、Gd2 O3 及其中含有多層的組合。
CTT記憶體結構100可為使用N型MOSFET的n摻雜擴散源極區120a作為射極、n摻雜擴散汲極區120b作為集極和p摻雜基材（以下稱為「p井」）105作為基極之n-p-n BJT結構155。更具體是，p井105、源極（即，源極區120a）和汲極（即，汲極區120b）的正向偏壓允許源極作為雙極接合電晶體（BJT）（即，n-p-n BJT結構155）的射極，而汲極作為該電晶體的集極。在多個具體實施例中，三重井（即，n井110a、110c和n板材110b）將p井105與p摻雜塊體基材106隔離以進行偏壓。如此，源極（即，源極區120a）和汲極（即，汲極區120b）為n摻雜，並且p井105為p摻雜，以形成n-p-n接合電晶體（即，n-p-n BJT結構155）。
CTT記憶體結構100更包括一耦接到p井115的p摻雜擴散，以將p井105與用於其他電路的p摻雜塊體基材106隔離。通過使用位於p井115周邊的深度n井110a和110c、及位於p井105底部的n板材110b來實現隔離的p井115。n井110a、110c和n板材110b係深度摻雜n型物質（例如，磷），其使用n摻雜擴散114以比p井更高的電壓進行偏壓。此允許將p井105或n-p-n BJT結構155的基極偏壓到目標電壓，而不會影響使用p摻雜塊體基材106的其他電路。
多個接點135分別延伸到源極區120a、汲極區120b、和閘極結構125。耦接到p摻雜擴散115的多個接點135用於有選擇性將電壓施加到p井105。如前述，利用多個耦接到n摻雜擴散114的接點135來施加電壓，以將p井105與塊體p基材隔離。
表1總結如本說明書所述的自加熱抹除操作145和編程操作145a之電壓條件。熟習該項技藝者應理解，圖1所示的值僅為示意值，並且沒有以任何方式進行限制。例如，可基於所需的裝置性能特徵、所使用的材料等使用不同的值。 表1
條件模式 G (陣列中的字線(Wordline ，WL)) D/C (陣列中的編程線(Programming line ，PL)) S/E (陣列中的位元線(Bitline，BL)) SUB/B (陣列中的p井(SUB)) N型MOSFET BJT
加熱抹除 0（第1低電壓） 在2.2（第一高電壓）與0（第二低電壓）之間交替 在0（第二低電壓）與2.2（第一高電壓）之間交替 2.2（第二高電壓） 關 開
加熱程式 2.0（第三高電壓） 在0（第三低電壓）與1.6（第四高電壓）之間交替，其中高/低電壓應用順序與抹除順序相反。 在1.6（第四高電壓）與0（第三低電壓）之間交替，其中高/低電壓應用順序與抹除順序相反。 1.6（第二高電壓） 開 開
不同於使用N型MOSFET的深度截止狀態之已知抹除操作，本說明書所述的抹除操作145在步驟155a上具有設定成介於2.2V（第一高電壓）與0（第二低電壓）之間交替的汲極區（D/C）120b，在步驟155b上將源極區120a（S/E）120a設定成介於0（第二低電壓）與2.2（第一高電壓）之間交替。在多個具體實施例中，閘極結構125設定在第一低電壓。在多個進一步具體實施例中，第一和第二高電壓可相同，並且最好設定為2.2V，並且第一和第二低電壓可相同，並且最好設定為0V。
介於0（第二低電壓）與2.2（第一高電壓）之間改變施加到p井105的電壓，將使耦接到p井105和n摻雜擴散源極區120a的p-n接合導通，其進一步使n-p-n BJT電流從n摻雜汲極區120b到0V，用於n摻雜擴散源極區120a。此是由於實際上N型MOSFET的n摻雜擴散源極區120a、p井105和n摻雜汲極區120b分別當成BJT結構155的射極、基極和集極。工作上，從汲極區120b流到源極區120a並且從p井105流到源極區120a的電流將自加熱閘極結構125和閘極介電材料130下方的通道區，從而提高抹除操作145和編程操作145a的效率。
如抹除操作145示例，通過將閘極結構125保持在第一低電壓（0V）並且將p井105保持在第二高電壓（〜2.2V），並且在條件155a和155b之間交替，將電晶體155處於深度OFF（累積）模式。在具多個體實施例中，條件155a和155b定義如下：（a）在條件155a下，汲極（D）120b升高到第一高電壓（〜2.2V），而源極（S）120a處於第二低電壓（0V）；及（b）在條件155b下，源極（S）120a上升至第一高電壓（〜2.2V），而汲極（D）120b處於第二低電壓（0V）。
使用寄生雙極n-p-n電晶體155和CTT記憶體單元中的源極（射極）120a、汲極（集極）120b和p井（基極）105進行自加熱，同時致能單元的電晶體之深度截止狀態，允許執行抹除操作。另外，通過在條件155a和155b下交替源極（射極）120a與汲極（集極）120b之間的偏壓方向，可實現數個優點，包括：（i）減輕W的遷移，從而大幅提高良率；（ii）由於更均勻的抹除，因此提高抹除效率和可靠性；（iii）因為由於條件155a和155b的交替偏壓，讓在抹除操作145期間釋放電子，並且此時閘極-汲極和閘極-源極之間共享高偏壓，因此降低閘極到汲極偏壓造成的崩潰風險。
在一示例編程操作145a期間，閘極結構125的電壓上升到第三高電壓（〜2V），而汲極區（D/C）120b在0V（第三低電壓）與1.6V（第四高電壓）之間交替，其中高/低電壓施加的順序與前述抹除操作的順序相反。另外，源極區（S/E）120a在1.6V（第四高電壓）與0V（第三低電壓）之間交替，其中高/低電壓應用順序與抹除操作順序相反。具有處於第三高電壓（2V）的閘極電壓（Vg ）之電流吸引電子，並將其拉入閘極介電質130中。或者，當p井（S/B）105上升到第二高電壓（1.6V）時，n-p-n BJT電流從汲極區（汲極/集極（D/C））120b流到源極區（源極/射極（S/E））120a，及從p井（基材/基極（SUB/B））105流到源極區（S/E）120a。該n-p-n BJT電流使N型MOSFET的通道區自加熱，從而提高電子捕捉效率，即編程效率。
具體來說，通道區的加熱將閘極介電質130加熱，從而在編程操作期間在閘極介電質130內捕捉電荷。此是由於與不加熱通道區時（即不使用n-p-n BJT電流）相比，電荷能夠更容易移到閘極介電質130中。由於此自加熱輔助，可降低用於編程的閘極電壓（第三高電壓），進而降低裝置的崩潰風險並縮短編程時間。另外，在編程操作期間，除了電場以外，還通過改變通道電流的流動方向來減輕崩潰問題。
圖2A和圖2B例示根據本發明的多個態樣之用於抹除操作的電路102a及用於編程操作以實現具有自加熱輔助的記憶體單元之電路102b。特別是，電路102a、102b的多個特徵可通過自加熱電路102a和102b，施加在圖1的範例中討論之電流和電壓。
在多個具體實施例中，通過使用全部耦接到p井（SUB/B）105、源極區（S/E）120a、汲極區（D/C）120b和閘極結構（G）125的接點135之位元線（BL）、字線（WL）、編程線（PL）和基材線（SUB）結構，以控制CTT記憶體結構100，如圖1所示。特別是，通過p摻雜擴散115，BL耦接到源極區120a、編程線（PL）耦接到汲極區（D/C）120b、WL耦接到閘極結構（G）125，並且SUB線耦接到p井（基材/基極（SUB/B））105。如此，本說明書描述的結構和處理提供一電荷捕捉電晶體（即，CTT記憶體結構100）、及一自加熱電路102a，其選擇性將電壓施加到電荷捕捉電晶體100的端子，以幫助電荷捕捉電晶體的抹除操作。電荷捕捉電晶體100配置在隔離的p井160中，使得可控制p井板（CTT記憶體結構100的基材），而不會影響用於其他電路的其他塊體p基材。
更具體是，通過使用SUBL電路108的電晶體140、142將基材線（SUBL）升高到高壓（〜2.2V），將CTT記憶體結構100的補捉到電荷去除，其中自加熱電路102a包括位元線（BL）開關電晶體122A、130A和編程線（PL）開關電晶體122B、130B，用於在第一週期中分別使用對應NMOS電晶體122A和PMOS電晶體130B上下拉BL和PL，然後在第二週期中分別使用對應NMOS電晶體122B和PMOS電晶體130A上下拉PL和BL。如此，在抹除操作145期間改變BJT自加熱的電流方向。在多個具體實施例中，自加熱電路102a包括當感測放大器152偵測到目標抹除值時，停止上拉和下拉操作的電路，以避免過度抹除情況發生。
圖2B例示用於利用自加熱輔助方法的記憶體單元內編程操作之電路102b。特別是，電路102b的特徵可施加在圖1的範例中討論之電流和電壓。更具體是，自加熱電路102b包括PL開關電晶體130B，以將PL的電壓升高到第四高電壓。在多個具體實施例中，CTT記憶體結構100具有耦接到BL、PL、WL和基材線（SUBL）的汲極120b、源極120a、閘極125和p井（NMOS基材）105。在多個具體實施例中，CTT記憶體結構100在編程操作期間通過將WL升高到高電壓來捕捉電荷，並且在第一週期中使用NMOS電晶體122A和PMOS 130B將BL下拉及將PL上拉，並在第二週期中使用NMOS電晶體122B和PMOS電晶體130A將PL下拉和將BL上拉，使得在通道中更均勻捕捉電荷。
在多個具體實施例中，編程操作的第一和第二週期每隔一週期產生。如此，在編程操作中，自加熱電路102b通過使用電荷捕捉電晶體（即，CTT記憶體結構100）的導通狀態，將電子更均勻捕捉到電荷捕捉電晶體（即，CTT記憶體結構100）的源極和汲極側之閘極介電質130。更具體是，通過捕捉閘極介電材料中的電子來編程CTT記憶體結構100。在此操作期間，p井基材應為0V。或者，如圖2A所討論，耦接至SUBL（未在圖2B中示出）的p井可以很高以導通BJT裝置，使得BJT電流亦有助於自加熱以進行編程操作。
圖3A至圖4B例示根據本發明的多個態樣的可陣列實施之多個CTT記憶體單元。可將多個CTT電晶體配置在由對應BL和PL控制的複數個欄中，其中一列耦接至WL。此外，關於圖1至圖2B所描述的結構和處理類似於圖3A至圖4B中描述的結構和處理。例如，在圖3中，除了字線（WL）和基材線（SUBL）之外，CTT電晶體210（即，CTT記憶體結構100）配置為由每欄的一成對的對應位元線（BL）和編程線（PL）控制的複數個欄，其中選擇220個CTT裝置（210S）之一者進行操作。
在電路202a中，例如，可通過使用SUBL電路208的電晶體240（ON），242（OFF），將基材線（SUBL）升高到高電壓（〜2.2V），同時保持WL為0V，以去除CTT電晶體210S（選定的CTT）的捕捉電荷，以執行抹除操作。此外，對於抹除操作，針對每個選定的欄，分別使用對應的NMOS電晶體220A和PMOS電晶體230B在第一週期將BL和PL下拉和上拉，並且分別使用對應的NMOS電晶體220B和PMOS電晶體230A在第二週期將PL和BL下拉和上拉。對於未選定的欄，通過使用對應的NMOS電晶體220B和PMOS 230A電晶體OFF狀態使對應的BL和PL浮動，以保持CTT電晶體210的捕捉電荷（未選定的CTT）。類似於圖1的p井105，在三重井中建立p井基材260，以將其與共享相同塊體基材106的其他電路隔離。在多個具體實施例中，電路202a包括當感測放大器250偵測到目標抹除值例外時，停止上拉和下拉操作的電路，以避免過度抹除情況發生。
圖3B顯示用於編程操作的電路202b。在多個具體實施例中，用於目標單元210S的CTT電晶體210通過將WL升高到高電壓來捕捉電荷，並且對於目標單元210s的編程，使用NMOS電晶體220A和PMOS電晶體230B在第一週期中選擇性下拉BL和上拉PL，並且使用NMOS電晶體220B和PMOS電晶體230A在第二週期中選擇性下拉PL和上拉BL。如此，在目標選定欄的通道中更均勻捕捉電荷。類似於電路202a，電路202b包括當感測放大器250偵測到一特定目標編程值時，停止上拉和下拉操作的電路，以避免過度抹除情況發生。在此編程期間，p井基材應為0V。或者，在編程期間，使用SUBL電路208的SUBL節點可為高，使得額外的BJT電流亦有助於編程的自加熱。
圖4A顯示用於抹除操作的電路302a。在多個具體實施例中，CTT電晶體310（即，CTT記憶體結構100）配置成用於2維陣列結構的複數個欄和複數個列，其中參考編號310S是用於抹除操作的選定CTT，並且陣列中的參考編號310表示未選定並保持編程狀態。每欄是受到一成對的對應BL和PL的控制，而每列是受到對應的WL和基材線（SUBL）的控制。在抹除操作期間，通過使用SUBL電路308S的電晶體340S，342S，將基材線（SUBL1）升高到高電壓（〜2.2V），同時保持WL為0V，以去除CTT電晶體310S（選定的CTT）的捕捉電荷。此外，對於選定的欄，分別使用對應的NMOS電晶體320A和PMOS電晶體330B在第一週期將BL和PL下拉並上拉，並且分別使用對應的NMOS電晶體320B和PMOS電晶體330A在第二週期將PL和BL下拉和上拉。對於未選定的欄，通過使用對應的NMOS電晶體320B和PMOS電晶體330A OFF狀態來浮動對應BL和PL，從而保持CTT電晶體310（未選定的CTT）的捕捉電荷，並且對於CTT電晶體310的未選擇列之捕捉電荷，通過使用SUBL電路308D的電晶體340D、342D，將SUBL2保持在GND的狀態下。電路302a包括當感測放大器360偵測到目標抹除時，停止上拉和下拉操作的電路，以避免過度抹除情況發生。
圖4B顯示用於編程操作的電路302b。在多個具體實施例中，CTT電晶體310採用2D矩陣配置，其中在相同列中的CTT電晶體310之閘極耦接到一對應字線（WL），並且在相同欄中的CTT電晶體310具有其汲極和源極耦接到對應欄中之BL和PL。對於編程操作145a（圖1），用於目標單元310S的CTT電晶體210通過將WL升高到高電壓來捕捉電荷，並且用於目標單元210s的編程，使用NMOS電晶體320A和PMOS電晶體330B在第一週期中選擇性下拉BL和上拉PL，並且使用NMOS電晶體220B和PMOS電晶體330A在第二週期中選擇性下拉PL和上拉BL，從而在由列與欄選定的目標CTT電晶體310之通道中更均勻捕捉電荷。電路302b包括當感測放大器250偵測到目標編程值例外時，停止上拉和下拉操作的電路，以避免過度編程情況發生。在此操作期間，所有p井基材應為0V。或者，在將所有其他未選定的p井基材保持在0V的同時，用於選定列的p井基材可很高，使得將BJT電流施加到目標選定CTT（310S）以進行有效編程。
應理解的是，在圖1至圖4B中討論的電壓可為零電壓，並且表1為示範性並不旨在進行限制。例如，可將P型MOSFET當成電荷捕捉電晶體（CTT），並將p-n-p BJT當成自加熱輔助。更具體是，源極區120a可為p摻雜擴散源極區、汲極區120b可為p摻雜擴散汲極區，並且p井105可為n摻雜基材。如此，本說明書描述的結構和處理可應用於P型MOSFET。更具體是，源極（即，源極區120a）和汲極（即，汲極區120b）進行p摻雜，並且p井105進行n摻雜，以形成p-n-p接合電晶體。如此，自加熱電路210a 由於n-p-n或p-n-p BJT電流從汲極（即，汲極區120b）流到源極（即，源極區120a），以提供自加熱效果，其運用源極（即，源極區120a）作為射極節點的擴散、p井105而且汲極（即，汲極區120b）作為電荷捕捉電晶體（即，CTT記憶體結構100的集極節點）的擴散，以釋放在閘極介電質130中捕捉的電子。
而且，應當理解，可根據所使用的材料（例如，閘極介電材料130），以增加或減小電壓。具體而言，電壓應低於會引起介電崩潰的值，同時還應在抹除、編程或兩者期間致能足夠的自加熱。如此，可顯著減少與時間相關介電崩潰（TDDB），同時仍然能夠在裝置中捕捉足夠的電荷以改變其臨界值。例如，電壓足夠高以捕捉電荷，但又足夠低而不會引起介電崩潰。
圖5A和圖5B顯示已知方法和使用本說明書所述自加熱方法之編程/抹除循環結果。具體而言，圖5A顯示已知方法（即僅偏置抹除方法）的曲線圖；而圖5B則顯示由本說明書所描述結構和處理提供的抹除操作之益處。
在圖5A中，線條500a代表編程後的裝置臨界電壓，而線條510a代表抹除後的裝置臨界電壓。如圖5A所示，記憶體窗顯示為線條510a之間的空間，並且參考臨界電壓為線條500a上的第一點。如圖所示，抹除後和編程後的裝置臨界電壓的「上升」將導致記憶體窗變窄（即，編程後裝置臨界電壓增加），直到最終線條510a中表示的抹除後裝置臨界電壓等於或大於線條500a表示的參考臨界電壓，即直到記憶體窗完全崩潰為止。此將阻止區分已編程和已抹除裝置的能力，從而導致過早失效和有限的耐用性。
相較之下，在圖5B中，線條500b代表編程後的裝置臨界電壓，而線條510b代表抹除後的裝置臨界電壓。如圖5B所示，線條500b、510b之間的窗保持平坦，指示不存在抹除後裝置臨界電壓的「上升」。此使裝置的耐用性增加到超過1000次的編程/抹除週期。如此，本說明書所述的結構和處理在記憶體窗的移動、耐久性和良率（例如，對於1000次編程/抹除（P/E）週期為100％良率）上提供顯著的改善。
圖6顯示根據本發明的多個態樣的替代CTT記憶體結構600，其具有N型金屬氧化物半導體場效電晶體（N型MOSFET）作為電荷捕捉電晶體（CTT），用於抹除操作645和編程操作645a。類似圖1的結構，CTT記憶體結構（單元）600採用N型MOSFET結構作為電荷捕捉電晶體，其採用自加熱輔助以提高嵌入式非揮發性記憶體（eNVM）內的編程和抹除效率。
CTT記憶體結構600包括一用於耦接到p井基材的p+擴散605，其產生深n井610a、610c以及610b，以將p井基材607與塊體基材608隔離以用於其他電路。在多個具體實施例中，CTT記憶體結構600包括具有一閘極結構625、一n摻雜擴散源極區620a、一n摻雜擴散汲極區620b、及一p摻雜基材607的N型MOSFET結構650。CTT記憶體結構600亦構造成一n-p-n BJT結構655，其使用N型MOSFET的n摻雜擴散源極區620a作為射極、n摻雜擴散汲極區620b作為集極和耦接到p+擴散605的p井基材607作為基極。在此具體實施例中，源極區620a是未共享的擴散。在多個具體實施例中，三重井（即，n井610a、610c和n板材610b）將p井基材607與塊體p基材608隔離以進行偏壓。如此，源極（即，源極區620a）和汲極（即，汲極區620b）進行n摻雜，並且p井607進行p摻雜，以形成一n-p-n接合電晶體（即，n-p-n BJT結構655）。
CTT記憶體結構600更包括一隔離的p摻雜擴散（p井）615，以將p井607與用於其他電路的塊體p基材608隔離。通過使用位於p摻雜擴散（p井）615周邊的深度n井610a和610c，及位於p井607底部的n板材610b來實現隔離的p井607。此允許將p井607當成MOS或n-p-n BJT結構655的基極偏壓到目標電壓，而不會影響其他電路。此外，在基材607上方形成閘極結構625和對應的閘極介電質。
在多個具體實施例中，CTT記憶體結構600使汲極和源極逆向偏壓（即，汲極620b＝低而源極620a＝高），以進行抹除操作。對於編程操作，反之亦然，即汲極620b＝高而源極620a＝低。使汲極和源極逆向偏壓會導致n-p-n電流顯著降低。通過將CTT記憶體結構600的源極/SUB極/汲極結構操作為寄生BJT以實現逆向偏壓，使得在抹除操作期間相對於編程操作，使高偏壓節點正逆工作。未共享擴散進行高偏壓，而不是共享擴散。
請重新參考圖6，對於抹除操作645，通過將源極（S）620a升高到〜2V，同時將閘極（G）625和汲極（D）620b保持在低電壓（0V）下，CTT記憶體結構600的NMOS電晶體655處於深度截止狀態。當耦接到p+擴散605的p井SUB（基極）607升高到高電壓時，由於汲極（射極）120b處於低電壓（0V），而源極（集極）620a處於高電壓（〜2V），所以寄生n-p-n BJT為導通狀態，使高電流從源極（集極）620a流到汲極（射極）620b。此外，由於閘極625處於低電壓（0V），所以MOS 655進行深度截止，從而同時致能電壓和自加熱抹除。
通過使用在抹除期間當成集極的非共享擴散之源極620a，從n井610a、610c消除BJT電流。此導致編程和抹除操作所需的功率降低。特別是，可消除來自n井610a、610c的n-p-n電流，從而導致更有效的功率和抹除操作。此外，在編程期間處於低電壓的未共享擴散區（即，源極620a），提高編程效率。此是由於NMOS電晶體的電流對低壓更敏感所致。或者，反轉抹除操作645和編程操作645a之間的電流方向變化消除鎢（W）遷移問題（即，更好的電遷移情況）。此外，相對於編程操作645a反轉電壓方向可提高電荷捕捉效率，因為CTT電荷分佈某種程度偏向源極側（對於較高捕捉側使用高電壓，即源極側對抹除更好）。
圖7A和圖7B顯示根據本發明的態樣之用於圖6中CTT記憶體結構600的抹除操作645和編程操作645a。在圖7A中，對於抹除操作，將CTT記憶體單元410（即，CTT記憶體結構600）配置為2D矩陣，並且BL和PL耦接至目標單元410S。在多個具體實施例中，使用對應的PMOS電晶體430A和NMOS電晶體420B，將BL上拉（2.2V）並將PL下拉（0V）。此外，WL設定在GND，並且通過使用電路408S的電晶體440S、442S來升高耦接到目標單元410S的對應基材線（SUBL1）。在多個具體實施例中，SUBL1升高到2.2V，使得目標CTT單元412S通過使用BJT電流來釋放電荷。如結構410所示，在多個具體實施例中，使用兩（或多個）指狀MOS結構655（圖6）之非共享擴散和0V，將BL和PL指定為2.2V，並且將選定的p井基材（SUB1）升高到2.2V，同時將未選定的p井基材（SUB2）保持在0V。
在圖7B中，為了編程操作，將CTT記憶體單元410配置在2D矩陣中。為了編程，使用對應的NMOS電晶體420A和PMOS電晶體430B，將耦接到目標單元410S的WL升高到2V，並且耦接到目標單元410S的BL和PL下拉（0V）和上拉（1.6V），使得目標CTT 410S通過使用MOS電流引起的自加熱效應來捕捉變化。如結構410所示，在多個具體實施例中，使用兩（或多個偶數）指狀MOS結構655（圖6）之非共享擴散區域，將BL和PL指定為0V，並且使用其的共享擴散區域，將BL和PL指定為1.6V，並且 將所有p井基材（SUB）保持在0V。
本說明書所述的CTT技術與用於CMOS技術和晶片上系統（System-on-chip，SoC）產品的嵌入式多次可編程記憶體（MTPM）解決方案完全邏輯相容（處理和操作）。自加熱方法對於嵌入式應用程式特別有利，包括硬體和資料安全性。具體來說，這些應用包括晶片上系統（SoC）、大型積體ASICS、資安強化（例如，密碼）、晶片上可重新配置的加密密鑰儲存裝置、韌體儲存裝置、晶片ID、性能調整、組態檔案、修復資料和場可組態性，以及得益於可重複寫入非揮發性記憶體的其他範例。
本發明的結構可用許多不同工具採取許多方式來製造。一般來說，該等方法與工具用來形成尺寸為毫米與奈米等級的結構。用來製造本發明結構的該等方法，即技術，採用積體電路（Integrated circuit ，IC）技術。例如，這些結構建立在半導體（諸如矽）晶圓上，並且通過在晶圓頂部上以光微影蝕刻處理圖案化的材料膜來實現。特別是，該等結構的製造使用三種基本建構步驟：（i）將材料薄膜沉積在一基材上；（ii）利用光微影蝕刻成像將一製圖光罩應用於該等薄膜的頂端上；及（iii）選擇性蝕刻該光罩的該等薄膜。
前述該（等）方法用於積體電路晶片製造。結果積體電路晶片可由製造廠以原始晶圓形式（亦就是具有多個未封裝晶片的單一晶圓）、當成裸晶粒或已封裝形式來散佈。在後者案例中，晶片固定在單晶片封裝內（像是塑膠載體，具有導線黏貼至主機板或其他更高層載體）或固定在多晶片封裝內（像是一或兩表面具有表面互連或內嵌互連的陶瓷載體）。然後在任何案例中，晶片與其他晶片、離散電路元件以及/或其他信號處理裝置整合成為（a）中間產品，像是主機板，或（b）末端產品。末端產品可為包括積體電路晶片的任何產品，範圍從玩具與其他低階應用到具有顯示器、鍵盤或其它輸入裝置及中央處理器的進階電腦產品。
本發明的各種具體實施例的描述已為了說明而呈現，但非要將本發明受限在所揭露的具體實施例。在不悖離所描述具體實施例之範疇與精神的前提下，熟習該項技藝者將明白許多修正例和變化例。本說明書內使用的術語係為了能最佳解釋具體實施例的原理、市場上所發現技術的實際應用或技術改進，或可讓熟習該項技藝者瞭解本說明書所揭露的具體實施例。
100:CTT記憶體結構 102a、102b:自加熱電路 105:基材 105、115、615:p井 106:p摻雜塊體基材 108、208、308S、308D:SUBL電路 110a、110c、610a、610c:n井 110b、610b:n板材 114:n摻雜擴散 120a、620a:源極區 120b、620b:n摻雜擴散汲極區 122A、130A:位元線（BL）開關電晶體 122B、130B:編程線（PL）開關電晶體 125、625:閘極結構 130:閘極介電材料 135:接點 140、142、240、242、340S、342S、340D、342D、440A、442S:電晶體 145:自加熱抹除操作 145a:編程操作 150:電晶體 152、250、360:感測放大器 155、655:n-p-n BJT結構 155a、155b:條件 202a、202b、302a、302b、408S:電路 210、210S、310、310S:CTT電晶體 220A、220B、320A、320B、420B:NMOS電晶體 230A、230B、330A、330B、430A:PMOS電晶體 260:P井基材 410:CTT記憶體單元 410S:目標單元 500a、510a、500b、510b:線 600:替代CTT記憶體結構 605:p+擴散 607:p井基材 608:塊體基材 610a、610b、610c:深度n井 645:抹除操作 645a:編程操作
在實施方式中，利用本發明示範具體實施例的非限制範例，連同參考所提的複數個圖式來描述本發明。
圖1顯示根據本發明的多個態樣的一CTT記憶體結構以及其他特徵，該結構利用裝置的源極-基材-汲極結構作為寄生（n-p-n）雙極接合電晶體（Bipolar Junction Transistor，BJT）。
圖2A至圖4B顯示根據本發明的多個態樣之用於圖1所示CTT記憶體結構的抹除和編程操作之各種記憶體單元和對應控制電路。
圖5A和圖5B示意根據本發明的多個態樣之已知方法和自加熱方法之編程/抹除循環的結果。
圖6顯示根據本發明的多個態樣之一替代CTT記憶體結構以及其他特徵，該結構利用裝置的源極-基材-汲極結構作為寄生（n-p-n）雙極接合電晶體（BJT）。
圖7A和圖7B顯示根據本發明的多個態樣之用於圖6所示CTT記憶體結構的抹除和編程操作之記憶體單元和對應控制電路結構。
100:CTT記憶體結構
105:基材
106:p摻雜塊體基材
110a、110c:n井
110b:n板材
114:n摻雜擴散
115:p井
120a:源極區
120b:n摻雜擴散汲極區
125:閘極結構
130:閘極介電材料
135:接點
145:自加熱抹除操作
145a:編程操作
150:電晶體
155:n-p-n BJT結構
155a、155b:條件

Claims (20)

  1. 一種半導體記憶體，包括：一電荷捕捉電晶體，其包含一閘極結構、一源極區和一汲極區；及一自加熱電路，其在該電荷捕捉電晶體的該源極區和該汲極區之間選擇性施加交替的偏壓方向，以提供該電荷捕捉電晶體的抹除操作或編程操作。
  2. 如請求項1所述之半導體記憶體，其中該電荷捕捉電晶體更包括一基材，其中一該源極區為雙極接合電晶體(BJT)的一射極、該汲極區為該電晶體的一集極且該基材為該電晶體一基極。
  3. 如請求項2所述之半導體記憶體，其中該基材包含一p摻雜基材和一塊體p基材，該p摻雜基材與該塊體p基材隔離，用於其他裝置。
  4. 如請求項2所述之半導體記憶體，其中該源極區和該汲極區為n摻雜並且該基材為p摻雜，以形成一n-p-n接合電晶體。
  5. 如請求項2所述之半導體記憶體，其中該自加熱電路選擇性施加電壓至該閘極結構，以幫助該電荷捕捉電晶體的編程操作。
  6. 如請求項2所述之半導體記憶體，其中該源極區和該汲極區為p摻雜並且該基材為n摻雜，以形成一p-n-p接合電晶體。
  7. 如請求項2所述之半導體記憶體，其更包含一連接至該基材的基材SUB線、一連接至該閘極結構的字線(WL)、一連接至該源極區的位元線(BL) 及一連接至該汲極區的編程線(PL)，其中該自加熱電路包含複數個電晶體，其選擇性將電壓施加到該SUB線、該WL、該BL和該PL。
  8. 如請求項1所述之半導體記憶體，其中在該抹除操作中，該自加熱電路在一第一電壓與一第二電壓之間交替該汲極區。
  9. 如請求項8所述之半導體記憶體，其中該第一電壓為高電壓，並且該第二電壓為低電壓。
  10. 如請求項1所述之半導體記憶體，其中從該汲極區流通到該源極區的n-p-n電流自加熱一在該閘極結構下的通道區，反之亦然。
  11. 如請求項10所述之半導體記憶體，其中在該抹除操作期間，該源極區是該電荷捕捉電晶體的一射極節點，而該汲極區是該電晶體的一集極節點，其間釋放在該電荷捕捉電晶體的一閘極介電質中的電荷。
  12. 一種半導體記憶體，其包含：一電荷捕捉電晶體，其包含複數個源極區和一汲極區及複數個摻雜井；及一自加熱電路，其構造成選擇性在一第一方向和一第二相反方向上對該等源極區和該汲極區施加交替的偏壓，以輔助該電荷捕捉電晶體的抹除操作或編程操作。
  13. 如請求項12所述之半導體記憶體，其中在該抹除操作中，該自加熱電路構造成反轉該汲極區至一低電壓。
  14. 如請求項12所述之半導體記憶體，其中在該抹除操作中，該自加熱電路構造成反轉該等源極區至一高電壓。
  15. 如請求項12所述之半導體記憶體，其中該自加熱電路構造成通過將該等源極升高至一高電壓，同時保持該汲極在一低電壓，將該電荷捕捉電晶體置於一截止模式。
  16. 如請求項12所述之半導體記憶體，其中該自加熱電路構造成通過反轉該偏壓方向，以使一電荷分佈偏移到該源極區。
  17. 一種半導體記憶體單元，其包含：一金屬氧化物半導體場效電晶體(MOSFET)，其包含一基材、一閘極結構、一在該閘極結構下方的高k介電材料、一源極區和一汲極區；及一自加熱電路，其構造成向該基材、該高k介電質金屬閘極結構、該源極區和該汲極區施加一偏壓，其中當施加到該MOSFET的一偏壓方向在該源極區與該汲極區之間交替時，該高k介電質金屬閘極結構的高k介電質釋放捕捉的電荷。
  18. 如請求項17所述之半導體記憶體，其中該自加熱電路在一第一電壓與一第二電壓之間交替該汲極區。
  19. 如請求項17所述之半導體記憶體，其中該自加熱電路進一步從該偏壓產生一電場，並且該自加熱電路進一步構造成在該源極區與該汲極區之間交替該電場的方向。
  20. 如請求項17所述之半導體記憶體，其更包含三重井，其隔離該p摻雜基材用於偏壓。
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