JP6302265B2 - デュアルモードトランジスタデバイス及びその動作方法 - Google Patents

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Description

本発明は、トランジスタ構造体、メモリ構造体、及びその動作方法に関する。
集積回路の設計では、オン状態とオフ状態との遷移が高速であり、低リーク電流のトランジスタを利用することが望ましい。ＣＭＯＳトランジスタの遷移時間及びリーク電流に関連する一パラメーターはサブスレッショルドスロープ（subthreshold slope）として知られ、これは、ドレイン電流の１０倍増（ｄｅｃ：decade）当たりのミリボルト単位のゲート電圧で特徴付けられることが多く、ここで、「ｄｅｃ」はドレイン電流の１０倍の増大に対応する。ＣＭＯＳトランジスタのサブスレッショルドスロープは、室温で約６０ｍＶ／ｄｅｃよりも良好にはなり得ないと考えられている。
ＣＭＯＳ設計では、ｎチャネルモード（チャネルがオンであるとき、電子が電荷キャリアである）用に構成されるトランジスタが含まれるとともに、ｐチャネルモード（チャネルがオンであるとき、正孔が電荷キャリアである）用に構成される他のトランジスタが含まれる。ｎチャネル又はｐチャネルモードは、トランジスタの構造体によって設定される。これは、集積回路のレイアウトの柔軟性を制限するとともに、そのトランジスタを利用する回路の実装の柔軟性を制限する可能性がある。
したがって、従来設計の制限に対処するトランジスタ構造体を提供することが望ましい。
リーク電流及び遷移時間も、高密度メモリの設計において重要なパラメーターである。また、ＭＯＳトランジスタ様構造体に基づく電荷捕獲メモリセルでは、プログラム動作又は消去動作のために、メモリセルのチャネルに両タイプの電荷キャリアを提供することが必要である場合がある。
多くのタイプの従来技術によるフラッシュメモリ技術での更なる制限は、ブロック消去動作上の要件に関する。ブロック消去に頼るため、データをフラッシュメモリのランダムアクセスに書き込む際に必要とされる動作の複雑性及び必要とされる時間量が増大する。
したがって、さらに、より効率的な動作及び低リークをサポートするメモリ構造体を提供することが望ましい。
高密度メモリの技法及びデバイスについての詳細情報は、「Memory Architecture Of 3D Array With Alternating Memory String Orientation And String Select Structures」という名称の２０１３年８月６日に発行された米国特許第８，５０３，２１３号と、「Memory Device, Manufacturing Method And Operating Method Of The Same」という名称の２０１３年１月２９日に発行された米国特許第８，３６３，４７６号とに見出すことができる。
デュアルモードトランジスタ構造体が記載され、この構造体は、制御信号に応答してｐチャネルモード及びｎチャネルモードで動作することが可能である。また、デュアルモードトランジスタ構造体は、非常に急峻なサブスレッショルドスロープで動作することができ、その結果、高速遷移時間及び低リークがもたらされる。
半導体本体を備えるデバイスが記載され、半導体本体は、シリコンオンインシュレーター（ＳＯＩ：silicon-on-insulator）構造体等の絶縁体により基板から絶縁される半導体ストリップとすることができる。デバイスの半導体本体は、チャネル領域と、チャネル領域の第１の側に隣接するｐ型端子領域（ソース又はドレインとして動作可能）と、チャネル領域の第２の側に隣接するｎ型端子領域（ソース又はドレインとして動作可能）とを含む。ゲート絶縁体が、チャネル領域を覆って半導体本体の表面に配置される。ゲートが、チャネル領域を覆うゲート絶縁体上に配置される。また、アシストゲート構造体がゲート絶縁体上に配置される。アシストゲート構造体は、ｐ型端子領域に隣接するチャネル領域の部分を覆うゲートの第１の側に第１のアシストゲートを含むとともに、ｎ型端子領域に隣接するチャネル領域の部分を覆うゲートの第２の側に第２のアシストゲートを含む。任意選択的に、バックゲートをチャネル領域の下に含むことができる。
一例では、半導体本体は複数のフィンをチャネル領域に備え、フィンは、ｐ型端子領域及びｎ型端子領域が配置されるパッドにおいて終端することができる。
制御回路を提供して、デバイスの動作を制御するバイアス条件を印加することができる。バイアス条件は、アシストゲートに印加されて、ｐチャネルモード及びｎチャネルモードを選択する電圧を含むことができる。ｐチャネルモードの場合、負電圧がアシストゲートに印加され、アシストゲートの下に正孔の集団を誘導して、ｐチャネルモードをサポートする。ｎチャネルモードの場合、正電圧がアシストゲートに印加され、アシストゲートの下に電子の集団を誘導して、ｎチャネルモードをサポートする。
複数のデュアルモードトランジスタ構造体を集積回路上の回路内に構成することができ、これらの構造体をｐチャネルモード及びｎチャネルモードに関して選択的に制御することができる。幾つかの回路では、デュアルモードトランジスタ構造体は、回路のミッション機能の支援としてｐチャネルモードとｎチャネルモードとを動的に切り替えることができる。
本明細書に記載のデュアルモードチャネルを有するトランジスタ構造体を示す図である。 ｎチャネルモード動作の場合にバイアスされる図１のトランジスタ構造体を示す図である。 ｐチャネルモード動作の場合にバイアスされる図１のトランジスタ構造体を示す図である。 デュアルモードチャネルを有するトランジスタ構造体の一実施形態の平面図である。 図４Ａの線Ａ−Ａに沿った、デュアルモードチャネルを有するトランジスタ構造体の一実施形態の断面図である。 図４Ａの線Ｂ−Ｂに沿った、デュアルモードチャネルを有するトランジスタ構造体の一実施形態の断面図である。 複数のフィンを含むとともに、デュアルモードチャネルを有するトランジスタ構造体の一実施形態の平面図である。 図５Ａの線Ａ−Ａに沿った、複数のフィンを含むトランジスタ構造体の一実施形態の断面図である。 そのようなデバイスの動作のシミュレーションに用いられるデュアルモードトランジスタ構造体の一実施形態の断面図である。 ｐチャネルモード及びｎチャネルモードで動作する図６のトランジスタ構造体の対数尺度でのドレイン電流とゲート電圧との関係のグラフである。 ｐチャネルモード及びｎチャネルモードで動作する図６のトランジスタ構造体の線形尺度でのドレイン電流とゲート電圧との関係のグラフである。 デュアルモード３Ｄ垂直ゲートＮＡＮＤメモリ構造体を示す図である。 デュアルモード３Ｄ垂直ゲートＮＡＮＤメモリ構造体の一実施形態と併用されるデコード構造体を示す図である。 ｎチャネルモードでバイアスされるデュアルモード動作用に構成されるＮＡＮＤストリングの一実施形態を示す図である。 ｐチャネルモードでバイアスされるデュアルモード動作用に構成されるＮＡＮＤストリングの一実施形態を示す図である。 読み出し動作でのソース側センシング用にバイアスされるデュアルモードチャネル３Ｄ垂直ゲートＮＡＮＤメモリ構造体を示す図である。 図１３に示されるメモリ構造体でのソース線電圧の関数としての読み出し電流とゲート電圧との関係のグラフである。 図１３に示されるメモリ構造体のソース側でのＰＮ接合の特徴を示すソース電流とソース電圧との関係のグラフである。 図１３のメモリ構造体のＮＡＮＤストリングでのｎチャネル読み出し及びｐチャネル読み出し動作のドレイン電流とゲート電圧との関係のグラフである。 図１３に示されるメモリ構造体のｎチャネルモード読み出しでの接地選択線ゲート及びストリング選択線ゲートでのドレイン電流とゲート電圧との関係のグラフである。 図１３に示されるメモリ構造体のｐチャネルモード読み出しでの接地選択線ゲート及びストリング選択線ゲートのドレイン電流とゲート電圧との関係のグラフである。 ｎチャネルモード読み出しでの図１３に示されるようなメモリ構造体での最初のワード線ＷＬ０上のメモリセルのドレイン電流とゲート電圧との関係のグラフである。 ｎチャネルモード読み出しでの図１３に示されるようなメモリ構造体での最後のワード線ＷＬ６３上のメモリセルのドレイン電流とゲート電圧との関係のグラフである。 ｐチャネルモード読み出しでの図１３に示されるようなメモリ構造体での最初のワード線ＷＬ０上のメモリセルのドレイン電流とゲート電圧との関係のグラフである。 ｐチャネルモード読み出しでの図１３に示されるようなメモリ構造体での最後のワード線ＷＬ６３上のメモリセルのドレイン電流とゲート電圧との関係のグラフである。 デュアルモード３Ｄメモリ構造体の概略回路図である。 本明細書に記載のデュアルモードメモリ構造体との併用に適するプログラミング動作のタイミング図である。 本明細書に記載のデュアルモード構造体と、ゲート誘導ドレインリーク電流に頼るｎチャネル構造体とでの、ゲート正電圧ファウラー−ノルドハイムトンネリングを用いるプログラミング動作を比較する、閾値電圧と時間との関係のグラフである。 図２４のような動作のプログラミング性能を示す、インクリメンタルステップパルスプログラミング（ＩＳＰＰ：incremental step pulse programming）動作での閾値電圧とプログラム電圧との関係のグラフである。 本明細書に記載のデュアルモードメモリ構造体との併用に適する消去動作のタイミング図である。 本明細書に記載のデュアルモード構造体と、従来技術のｎチャネル構造体とでのゲート負電圧ファウラー−ノルドハイムトンネリングを用いる消去動作を比較する、閾値電圧と時間との関係のグラフである。 図２７のような動作の消去性能を示す閾値電圧と消去時間との関係のグラフである。 本明細書に記載のデュアルモード構造体を利用するフラッシュメモリを含む集積回路の簡略ブロック図である。 複数のデュアルモードトランジスタ構造体を備える回路を含む集積回路の簡略ブロック図である。
図１〜図３１を参照して詳細な説明を提供する。
図１は、チャネル長寸法に沿ったデュアルモードトランジスタ構造体の断面である。トランジスタ構造体は半導体本体１０を含み、半導体本体は、チャネル領域１３と、ｐ型ドープされている第１の端子領域１４と、ｎ型ドープされている第２の端子領域１５とを含む。チャネル領域１３では、半導体本体はドープされていなくてもよいし、デバイスの特定の用途に従ったチャネル用に構成されるドーププロファイルを有していてもよい。幾つかの用途では、チャネル領域１３が、最大空乏幅未満の幅を有すること等により、完全空乏動作用に構成されることが好ましい場合がある。半導体本体１０は絶縁体１１上に配置される。この構造体は、シリコンオンインシュレーターＳＯＩ基板を備えることができる。
ゲート構造体１２が、半導体本体１０のチャネル領域１３を覆う。第１のアシストゲート１６Ａが、ゲート１２の第１の側に配置され、ｐ型の第１の端子領域１４に隣接するチャネル領域１３の第１の部分を覆う。第２のアシストゲート１６Ｂが、ゲート１２の第２の側に配置され、ｎ型の第２の端子領域１５に隣接するチャネル領域１３の第２の部分を覆う。
幾つかの実施形態では、第１のアシストゲート１６Ａ及び第２のアシストゲート１６Ｂのうちの一方又は両方は、対応する第１の端子領域１４及び第２の端子領域１５の一部に重なることもできる。第１のアシストゲート１６Ａとゲート１２との間隔及び第２のアシストゲート１６Ｂとゲート１２との間隔が、チャネル領域１３の長さと比べて比較的小さいことが望ましい。
示される実施形態では、導電性バックゲート素子１８が絶縁体１１内に配置され、その素子をゲート１２及びアシストゲート１６Ａ、１６Ｂと組み合わせて利用して、チャネル領域１３の動作を制御することができる。例えば、バックゲート素子１８へのバイアス電圧を用いて、ｐチャネルモード及びｎチャネルモードの両方でトランジスタ構造体の閾値電圧を制御することができる。他の実施形態では、バックゲート素子１８は省かれる。
ラベルＶＡＧ１、ＶＧ、ＶＡＧ２、及びＶＢＧにより表されるように、バイアス回路をこの構造体と共に利用して、ゲート１２、アシストゲート１６Ａ及び１６Ｂ、並びにバックゲート素子１８に独立して信号を印加することができる。幾つかの実施形態では、アシストゲート１６Ａ及び１８Ｂは、単一のアシストゲート構造体の部分であることができ、実質的に同じバイアス電圧を全ての動作モードで受信することができる。他の実施形態では、アシストゲート１６Ａ及び１６Ｂは別個であることができ、バイアス回路に別個に結合して、デバイスの動作特性を管理することができる。
図２は、ｎチャネルモードを誘導するバイアス電圧をアシストゲート１６Ａ及び１６Ｂに有する図１の構造体を表す。デュアルモード構造体をｎチャネルモードにバイアスするためには、アシストゲート１６Ａ及び１６Ｂへのバイアス電圧は正である。これは、領域１３Ａ及び１３Ｂにおいて「−」記号で概略的に表されるように、アシストゲート１６Ａ及び１６Ｂの下のトランジスタ構造体のチャネル領域１３内にｎ型キャリア、すなわち電子を引き付けるという効果を有する。
図３は、ｐチャネルモードを誘導するバイアス電圧をアシストゲート１６Ａ及び１６Ｂに有する図１の構造体を表す。デュアルモード構造体をｐチャネルモードにバイアスするためには、アシストゲート１６Ａ及び１６Ｂへのバイアス電圧は負である。これは、領域１３Ａ及び１３Ｂにおいて「＋」記号で概略的に表されるように、アシストゲート１６Ａ及び１６Ｂの下のチャネル領域１３内にｐ型キャリア、すなわち正孔を引き付けるという効果を有する。
図１に示されるデュアルモードトランジスタ構造体は、優れたオン／オフ特性を有するとともに、両モードでの接合リーク電流が非常に小さい。さらに、室温で６０ｍＶ／ｄｅｃ未満の超急峻なサブスレッショルドスロープを有するデバイスを実施することが可能である。
アシストゲート１６Ａ及び１６Ｂへのバイアス電圧を制御することにより、デュアルモードトランジスタ構造体をｎチャネルモードとｐチャネルモードとで切り替えることが可能である。これは、デバイスを搭載している（deploying）回路の動作中に、モード切替えを誘導することができるという意味で動的に行うことができる。デバイスを搭載している回路の動作中のｎチャネルモードとｐチャネルモードとの切り替えは、動的チャネルモード切り替えとして特徴付けることができる。また、モードは、揮発性及び不揮発性構成コード、ヒューズ、アンチヒューズ等を用いて静的に設定することもできる。
論理機能を実行する複数のデュアルモードトランジスタ構造体を回路内に構成することができ、回路は、例えば、ＡＮＤゲート、ＮＡＮＤゲート、ＯＲゲート、ＮＯＲゲート、排他的ＯＲゲート、及び排他的ＮＯＲゲートを含む。デュアルモードトランジスタ構造体のアレイを集積回路上のプログラマブル相互接続構造体に結合することができ、これを用いて、個々の構造体又は構造体群をｎチャネルモード及びｐチャネルモードに構成することができる。
図４Ａは、本明細書に記載のデュアルモードトランジスタ構造体の一実施形態の平面図である。この実施形態では、半導体本体は、チャネル領域（ゲート１２及びアシストゲート構造体１６Ａ/１６Ｂにより見えない）と、ｐ型の第１の端子領域１４（例えば、Ｐ＋）と、ｎ型の第２の端子領域１５（例えば、Ｎ＋）とを含む。接点２４及び２５がそれぞれｐ型端子領域１４及びｎ型端子領域１５に配置されている。ゲート１２は「Ｔ」字形であり、接点２２が構造体の広い部分に配置されている。アシストゲート構造体１６、１６Ａ、１６Ｂは「Ｕ」字形であり、接点２６がアシストゲート構造体の接続部１６に配置されている。図４Ａには示されていないが、薄い絶縁体スペーサーがゲート１２とアシストゲート構造体１６、１６Ａ、１６Ｂとの間に配置されている。
図４Ｂは、線Ａ−Ａに沿った図４Ａの構造体の断面である。図１の要素に対応する図４Ｂの要素には同様の参照符号が与えられている。この例では、アシストゲート１６Ａの下の領域１９Ａ及びアシストゲート１６Ｂの下の領域１９Ｂでのゲート絶縁体１９の厚さは、ゲート１２の下でのゲート絶縁体の厚さよりもわずかに厚い。また、酸化シリコン等のスペーサー絶縁体１７が、アシストゲート１６Ａとゲート１２との間及びアシストゲート１６Ｂとゲート１２との間にも配置される。アシストゲートは、セルフアラインポリシリコンスペーサー技法を用いてパターニングすることができ、その結果、図４Ｂに示される角が丸められた外形にすることができる。代替的には、アシストゲートは、実施中の設計に合うように、リソグラフィパターニングを用いて、又は他のパターニング技術を用いてパターニングすることができる。また、ゲート及びアシストゲートは、特定の実施に望まれるように、金属、他のドープ半導体、多層構造体等を含め、ポリシリコン以外の導電性材料とすることもできる。
図４Ｂに示されるように、この構造体のチャネル長寸法は、ゲート１２の長さＬＧと、アシストゲート１６Ａ及び１６Ｂの長さＬＡＧ１、ＬＡＧ２との組み合わせで近似することができる。
図４Ｃは、線Ｂ−Ｂに沿った図４Ａの構造体の断面である。図４Ｂの要素に対応する図４Ｃの要素には同様の参照符号が与えられている。この構造体のチャネル幅寸法は、チャネル領域１３における半導体本体の幅ＷＧで近似することができる。
図５Ａは、半導体本体のチャネル領域に複数のフィン３３−１〜３３−６を備えるデュアルモードトランジスタ構造体の平面図である。図４Ａにも示される図５Ｂの構成要素には同じ参照符号が与えられている。図４Ａの実施形態と同様に、半導体本体はｐ型の第１の端子領域１４と、ｎ型の第２の端子領域１５とを含む。半導体本体内の複数のフィン３３−１〜３３−６は、この例では、第１の端子領域１４と第２の端子領域１５との間に延在する。
図５Ｂは、線Ａ−Ａに沿った図５Ａの構造体の断面図である。示されるように、ゲート構造体１２は、フィン型半導体本体の複数のフィン３３−１〜３３−６を覆う。バックゲート素子１８は任意選択的である。
デュアルモードトランジスタデバイスの製造方法は、半導体本体を形成することであって、半導体本体は、チャネル領域、チャネル領域の第１の側に隣接するｐ型端子領域、及びチャネル領域の第２の側に隣接するｎ型端子領域を含むことと、チャネル領域の上の半導体本体の表面にゲート絶縁体を形成することと、チャネル領域の上のゲート絶縁体上にゲートを形成することと、ゲートの第１の側に配置されるゲート絶縁体に、ｐ型端子領域に隣接するチャネル領域の一部を覆う第１のアシストゲートを形成し、ゲートの第２の側に配置されるゲート絶縁体に、ｎ型端子領域に隣接するチャネル領域の一部を覆う第２のアシストゲートを形成することとを含む。
幾つかの実施形態では、本方法は、半導体本体を基板上の絶縁層上に形成することを含み、半導体本体は絶縁層により基板から絶縁される。また、方法は、チャネル領域の下の絶縁層内にバックゲートを形成することを含むことができる。
本方法は、第２のアシストゲートに電気的に接続された第１のアシストゲートを形成することを含むこともできる。
本方法は、半導体本体のチャネル領域に複数のフィンをパターニングすることを含むことができる。
また、本方法は、複数のトランジスタ構造体においてアシストゲートに結合される回路を提供することを含むこともでき、この回路は、ｎチャネルモードの場合、複数のトランジスタ構造体のうちの幾つかのトランジスタ構造体の第１のアシストゲート及び第２のアシストゲートに正電圧を印加し、ｐチャネルモードの場合、複数のトランジスタ構造体のうちの他のトランジスタ構造体の第１のアシストゲート及び第２のアシストゲートに負電圧を印加する。
図６は、シミュレートされる構造体を説明するために利用されるデュアルモードトランジスタ構造体の図である。シミュレートされる構造体では、基板は絶縁層４１を含み、シミュレーションでは、絶縁層は約３０ｎｍ厚である。半導体本体はフィン型チャネル領域４３を含み、この領域は約１０ｎｍ幅のシリコンを含み、フィン高は約２０ｎｍである。高濃度にドープされたｐ型の第１の端子領域４４及びより低い濃度でドープされたｐ型領域４４Ａが、チャネル領域４３の片側に配置される。高濃度にドープされたｎ型の第２の端子領域４５及びより低濃度でドープされたｎ型領域４５Ａが、チャネル領域４３の逆側に配置される。より高濃度にドープされた領域４４、４５は、シミュレーションでは高さ５０ｎｍを有する。より低濃度にドープされた領域４４Ａ、４５Ａは、高さ２０ｎｍを有する。より低濃度にドープされた領域４４Ａ、４５Ａの長さはそれぞれ約３０ｎｍである。同様に、より高濃度にドープされた領域４４、４５の長さも約３０ｎｍである。
ゲート絶縁体４９がゲート４２とチャネル領域４３との間に配置される。また、ゲート絶縁体４９はアシストゲート４６Ａ及びアシストゲート４６Ｂとチャネル領域４３との間にも配置される。
シミュレーションでは、チャネル領域は、濃度１Ｅ１５／ｃｍ３にｐ型ドープされている。より低濃度にドープされるｎ型領域４４Ａ又はｐ型領域４５Ａはそれぞれ、ドープ濃度約１Ｅ２０/ｃｍ３を有する。より高濃度にドープされたＮ＋領域４４又はＰ＋領域４５はドープ濃度約５Ｅ２０/ｃｍ３を有する。
ゲート長ＬＧは３２ｎｍに設定される。アシストゲート長ＬＡＧ１及びＬＡＧ２は５０ｎｍに設定される。ゲートとアシストゲートとの間のスペーサーの長さは５ｎｍに設定される。ゲート絶縁体４９は、シミュレーションでは、有効酸化物層厚１ｎｍを有する。シミュレーションでは、ゲートはミッドギャップ仕事関数４．６ｅＶを有するように選択される。
図７は、ｐチャネルモード（破線）及びｎチャネルモード（実線）でのシミュレーション結果を示すドレイン電流（対数尺度）とゲート電圧（線形尺度）との関係のグラフである。図８は、シミュレーション結果を同様に示すドレイン電流（線形尺度）とゲート電圧（線形尺度）との関係のグラフである。シミュレーション中、ｎチャネル読み出しのバイアス条件はｐ型端子のドレイン電圧約＋１．２Ｖと、ｎ型端子のソース電圧約０Ｖと、アシストゲート電圧＋２Ｖとを含んだ。ｐチャネル読み出しのバイアス条件は、ｐ型端子のドレイン電圧約０Ｖと、ｎ型端子のソース電圧約−１．２Ｖと、アシストゲート電圧−２Ｖとを含んだ。グラフは、ｎチャネル及びｐチャネル両方の読み出し動作で超低リークを示す。見てわかるように、両モードで、サブスレッショルドスロープは、０Ｖに近いゲート電圧で６０ｍＶ/ｄｅｃ未満である。その結果、この構造体は、通常のＣＭＯＳ用途の他に低電力論理用途で利用することができる。
したがって、デュアルモードトランジスタ構造体には、優れたオン/オフ特性、低リーク、及び超急峻サブスレッショルドスロープが提供される。加えて、シミュレーションは、各デュアルモードｆｉｎＦＥＴが２０μＡに近い駆動電流を提供することができることを示す。フィンピッチを２０ｎｍ未満にスケーリング可能であることを前提として、５０を超えるフィンを１μｍ幅レイアウト領域に提供することができる。この構造体では、デュアルモード構造体で１μｍ当たり１ｍＡよりも大きな駆動電流が可能であり、これは現行の技術水準のＣＭＯＳトランジスタ構造体に匹敵する。
他方、超急峻スレッショルドスロープ及び非常に小さなリーク電流は、優れた性能特性を提供することができる。アシストゲートバイアスは、比較的低いキャリア濃度を有し、それゆえ、従来のＮ＋及びＰ＋拡散接合よりもはるかに小さなリーク電流を有する仮想ソース／ドレイン端子をチャネル領域に誘導する。
したがって、超急峻サブスレッショルドスロープと、大きな駆動電流を生成する能力との両方を有するデバイスが提供される。
サイリスターを参照してデュアルモードトランジスタ構造体の動作を説明することができる。例えば、０Ｖよりも大きなアシストゲートを有するｎチャネル読み出しモードを考えると、デュアルモードトランジスタ構造体は、キャリア濃度に関して５つの領域を含むものとして特徴付けることができ、５つの領域は、第１の端子領域により提供されるＰ＋領域、第１のアシストゲートにより誘導されるＮ−領域、ゲート電圧の強関数であるキャリア濃度を有するゲート構造体の下のＰ−領域、第２のアシストゲートにより誘導されるＮ−領域、及び第２の端子領域により提供されるＮ＋領域の順序である。したがって、Ｐ＋／Ｎ−／Ｐ−／Ｎ−／Ｎ＋ダイナミックサイリスター型構造体を有する。チャネル領域でのｐ−型キャリア濃度（Ｐ−）は、ゲート電圧により制御される。ゲート電圧が小さすぎるか、又は負である場合、ｐ型キャリア濃度を比較的高くし、サイリスター型構造体をオンにすることを難しくすることができる。しかし、ゲート電圧が増大される場合、チャネル領域でのｐ型キャリア濃度は低減されるか、又はｎ型キャリア濃度に略変更される。この場合、サイリスターモードは正のフィードバックループを提供して、電流を増幅することができる。このモードは、ゲート電圧及びドレイン電圧の影響を強く受ける。フィードバックループは、ボルツマン分布係数ＫＴ／ｑを突破することができ、したがって、シミュレーションにより示される超急峻サブスレッショルドスロープの可能性を提供することができる。
上述したように、デュアルモードトランジスタ構造体は、Ｐ＋／Ｐ−／Ｎ−／Ｐ−／Ｎ＋ダイナミックサイリスター型動作特性を保持するｐチャネルモードでは、アシストゲートを利用してこれらのダイナミックサイリスター型構造体に動的に変更することができる。
したがって、デュアルモードトランジスタ構造体が開示される。このトランジスタ構造体は、薄い側壁スペーサー絶縁体により隔てられた両側アシストゲートを有するゲートを含む。アシストゲートバイアスは共通して両側に印加することもできるし、両側に別個にバイアスを印加して、より柔軟な動作をさせることもできる。アシストゲート外部に、ドレイン／ソース端子の拡散接合が提供される。片側は比較的高濃度でドープされるｐ型端子領域であり、逆側は比較的高濃度でドープされるｎ型端子領域である。動作に際して、アシストゲートが０Ｖよりも大きいとき、選択されたゲートはデバイスのｎチャネル挙動を制御する。アシストゲートが０Ｖ未満であるとき、選択されたゲートはデバイスのｐチャネル挙動を制御する。両モードとも非常に良好なオン／オフ特性を提供するとともに、小さなリーク及び超急峻サブスレッショルドスロープを提供する。
デュアルモードトランジスタ構造体は、構成可能なｎチャネル動作モード及びｐチャネル動作モードを有する新しいタイプの集積回路構造体を可能にする。
図９は、３Ｄメモリデバイスの実施でのデュアルモードトランジスタ様構造体の利用を示す。この例での３Ｄメモリデバイスは、絶縁材料（図示するため、ワード線構造体間で除去されている）で隔てられた半導体材料の複数のストリップ１００、１０１、１０２、１０３の形態の複数のリッジ形スタックを含む。半導体材料のストリップ１００〜１０３のそれぞれは、一端にあるｐ型端子領域（例えば、１２５）と他端にあるｎ型端子領域(例えば、１２４）との間にマルチゲートチャネル領域を備える。複数の導電線１１２、１１３、１１４、１１５が、ストリップスタックに交差して配置される。導電線１１２、１１３、１１４、１１５の間の領域１２６は接合を有さず、導電線の下のストリップ１００、１０１、１０２、１０３の領域と同じドーププロファイル又は同様のドーププロファイルを有することができる。誘電体電荷貯蔵構造体１４９が、スタックの側壁においてストリップ１００〜１０３と導電線１１２〜１１５との交点に配置される。ワード線と、この例ではｐ型端子領域との間の最初の導電線１１２は、ゲート選択線ＧＳＬとして構成される。ワード線と、この例ではｎ型端子領域との間の最後の導電線１１５は、ストリング選択線ＳＳＬとして構成される。間の導電線は、２つのみ（１１３、１１４）が示され、ワード線として構成される。代表的な実施形態では、例えば、単一のデュアルモードマルチゲートストリップに交差する６４本のワード線が存在することができる。
図中、導電性を支援するケイ化物又は他の材料の層１１２Ａ、１１３Ａ、１１４Ａ、１１５Ａが、導電線の上面に形成される。導電線はスタック間に垂直延長部も含み、垂直延長部はデュアルモードストリングのサイドゲート構造体を形成する。
電荷貯蔵構造体１４９は少なくとも、メモリセルが形成される交点に配置される。電荷貯蔵構造体（charge storage layer structure）は、ＳＯＮＯＳ様構造体等の多層誘電体電荷貯蔵構造体を含むことができる。利用することができる１つの誘電体電荷貯蔵構造体は、バンドギャップ操作（band gap engineered）ＳＯＮＯＳすなわち「ＢＥ−ＳＯＮＯＳ（：Band gap Engineered SONOS）」として知られている。ＢＥ−ＳＯＮＯＳ電荷貯蔵構造体は、約１ｎｍ〜２ｎｍ厚の酸化シリコン層、約２ｎｍ〜３ｎｍ厚の窒化シリコン層、及び約２ｎｍ〜３ｎｍ厚の酸化シリコン層等の多層トンネリング層を含むことができる。ＢＥ−ＳＯＮＯＳ構造体は、約５ｎｍ〜７ｎｍ厚の窒化シリコン層等の、多層トンネリング層に電荷を貯蔵する誘電体層を含むことができる。また、ＢＥ−ＳＯＮＯＳ構造体は、約５ｎｍ〜８ｎｍ厚の酸化シリコン層等の、電荷貯蔵層での電荷のリークを阻止する誘電体遮断層を含む。ＢＥ−ＳＯＮＯＳスタックにおいて、他の材料も同様に利用することができる。
この構造体の結果、メモリセル（例えば、１５０、１５１）は、導電線１１３、１１４の垂直延長部とマルチゲートストリップ１００〜１０３の側面との交点において３Ｄアレイで形成される。ストリップ選択スイッチ１３１及び接地選択スイッチ１３０が、導電線１１５及び１１２のそれぞれの垂直延長部の交点に形成される。
この構造体は、デュアルモードマルチゲートストリップのそれぞれのドレイン側がＮ＋型接合（端子領域１２４）を有し、その一方で、ソース側がＰ＋型接合（端子領域１２５）を有するように構成することができる。アレイ内部で、ストリップのチャネル領域は、ドープされていないか、又は低濃度にドープされ、接合を有さない。
この構造体では、ストリップ１００〜１０３のそれぞれに沿ったメモリセルは、デュアルモードマルチゲートＮＡＮＤストリングとして特徴付けることができる。
チャネルのｐチャネル動作モード及びｎチャネル動作モードは、選択されていないワード線に印加されるパスゲート（pass gate）電圧の極性により制御することができ（図１の構造体のアシストゲートと同様に）、その一方で、選択されているワード線は、選択される動作、例えば、読み出し、プログラム、又は消去に従って制御される（図１の構造体のゲートと同様に）。
図９に示されるデュアルモードマルチゲートストリップと共に利用することができるアレイ構造を図１０に示す。図１０に示される例では、４つのスタックがあり、各スタックは４本の半導体ストリップ１６０−１、１６０−２、１６０−３、１６０−４を含む。各ストリップスタックは、ストリップのＳＳＬ端にある垂直ビット線プラグ（例えば、１６２）において終端する。垂直ビット線プラグ（例えば、１６２）は、その対応するスタック内のデュアルモードストリップに高濃度にドープされたｎ型端子を備えることができる。他の例では、高濃度にドープされたｎ型端子は、ＳＳＬ線１６７と垂直ビット線プラグ１６２との間においてストリップの端部に含めることができるか、又はその端部内に延在することができる。垂直ビット線プラグ１６２は、層間コネクター１７０により第１の金属層ＭＬ１内の対応する金属ビット線（例えば、１７１）に接続される。一例では、例えば、対応する１２８のストリップスタックに結合される所与のセルブロックに１２８本のビット線ＢＬ０〜ＢＬ１２７が存在することができる。
ストリップの各層は、複数のスタックのそれぞれから１つのストリップを含み、複数の水平ソース線パッド１６１−１、１６１−２、１６１−３、１６１−４のうちの対応する１つにおいて終端する。ソース線パッド１６１−１、１６１−２、１６１−３、１６１−４は、対応する層内の複数のデュアルモードストリップの高濃度にドープされたｐ型端子を備えることができる。他の例では、高濃度にドープされたｐ型端子は、ＧＳＬ線１６６及びパッド（例えば、１６１−１）の間においてストリップの端部に含めることができるか、又はその端部内に延在することができる。ソース線パッド１６１−１、１６１−２、１６１−３、１６１−４は、対応する層内の複数のストリップのうちの、例えば１６本又は３２本の組を終端させるように構成することができる。幾つかの実施形態では、ソース線パッド１６１−１、１６１−２、１６１−３、１６１−４のそれぞれは、所与のブロック内の全てのストリップを終端させることができる。
ソース線パッド１６１−１、１６１−２、１６１−３、１６１−４は階段構造体まで水平に延在し、階段構造体において、パッド１６１−１、１６１−２、１６１−３、１６１−４のそれぞれは対応する垂直プラグ１６５−１、１６５−２、１６５−３、１６５−４に結合され、垂直プラグは、重なるパッドのバイアを通してプラグ（例えば、１８０）まで通じ、プラグは第１の金属層ＭＬ１のコネクター（例えば、１８１）に達する。ソース線コネクター（例えば、１８１）は、第２の金属層ＭＬ２のソース線（例えば、１８３）ＳＬ（１）、ＳＬ（２）、ＳＬ（３）、ＳＬ（４）への金属間プラグ（例えば、１８２）まで延在する。
図９を参照して説明されるように、複数の導電線がストリップスタックを覆い、ＧＳＬ線１６６と、複数のワード線１６５と、ＳＳＬ線１６７とを形成する。
このアレイ構造体によれば、ビット線デコーダーを用いてストリップのスタック（Ｙ次元平面）をデコードし、ソース線デコーダーを用いてストリップの層（Ｚ次元平面）をデコードし、ワード線デコーダーを用いてセルのスライス（Ｘ次元平面）をデコードし、ＳＳＬデコーダー及びＧＳＬデコーダーを用いてセルのブロックをデコードすることにより、個々のセルが選択される。
デュアルモードチャネル領域を提供するよう、本明細書に記載のように変更することができる３Ｄ垂直ゲート（３ＤＶＧ：3D Vertical Gate）構造の別の例が、２０１３年８月６日に発明者Shih-Hung Chen及びHang-Ting Lueに発行された「Memory Architecture Of 3D Array With Alternating Memory Storing Orientation And String Select Structures」という名称の米国特許第８，５０３，２１３号に記載されており、この特許を引用することにより、その全体が本明細書に記載されているかのように本明細書の一部をなすものとする。
他の実施形態では、垂直チャネルＮＡＮＤストリング構成の場合、水平ストリップはワード線として構成することができ、垂直デュアルモード構造体がストリップ間に存在する。例えば、本願と同じ譲受人に譲渡された、２０１３年１月２９日に発明者Hang-Ting Lue及びShih-Hung Chenに発行された(２０１１年１月１９日に出願された)「Memory Device, Manufacturing Method And Operating Method Of The Same」という名称の米国特許第８，３６３，４７６号を参照されたい。この特許は引用することにより、その全体が本明細書に記載されているかのように本明細書の一部をなすものとする。
図１１及び図１２は、図９及び図１０に示されるメモリ構造体でのストリップのような、ＮＡＮＤストリングとして構成されるデュアルモードストリップの平面図である。図１１に、ｎチャネルモードで読み取られるソース側のバイアス条件を示す。図１２に、ｐチャネルモードで読み取られるソース側のバイアス条件を示す。
図１１を参照すると、半導体ストリップ２００は、Ｐ＋端子２０５ＰとＮ＋端子２０５Ｎとの間に配置されるチャネル領域２０５を含む。誘電体電荷捕獲層２０１Ａがストリップ２００の片側に配置され、誘電体電荷捕獲層２０１Ｂがストリップ２００の逆側に配置される。ＧＳＬスイッチは、ＧＳＬデュアルゲート構造体によりＰ＋端子２０５Ｐに隣接して形成される。ＳＳＬスイッチは、ＳＳＬデュアルゲート構造体によりＮ＋端子２０５Ｎに隣接して形成される。Ｐ＋端子２０５Ｐ及びＮ＋端子２０５Ｎは、特定の実施態様に合うように、ＧＳＬ及びＳＳＬデュアルゲート構造体のそれぞれに重なるか、又は示されるように位置合わせすることができる。重なる量は、二極性動作の特性及びデバイスの電流量に影響を及ぼすことができる。
複数のワード線は、図示の例ではゲート構造体Ｇｎを形成する選択されたワード線を含め、両面ゲート構造体Ｇ０〜Ｇ６３を形成する。ｎチャネル読み出し動作では、図１１に示されるように、ＧＳＬ線、選択されていないゲート構造体、及びＳＳＬ線は、０Ｖよりも大きな読み出しパス電圧を用いてバイアスされる。選択されていない線への電圧が正であることの結果として、電子は、選択されているワード線Ｇｎの両側の領域２０７、２０８内のストリップのチャネル領域内に誘導され、その間、選択されているワード線Ｇｎの下のチャネル領域２０５は、選択されているワード線へのバイアスの制御下に留まり、その閾値電圧は、誘電体電荷捕獲構造体に捕獲された電荷により確立される。
読み出し動作では、ソース側Ｐ＋端子２０５Ｐは約＋２Ｖの正電圧を受け、この正電圧は、ソース側Ｐ＋端子と、チャネル領域内の電子が誘導された領域２０７との間のＰＮ接合に順方向バイアスかけるのに十分である。ドレイン側Ｎ＋端子２０５Ｎは約０Ｖにバイアスされて、ストリップのチャネル領域への電子の流入をサポートする。幾つかの実施形態では、ドレイン側Ｎ＋端子２０５Ｎは、約０．３Ｖにバイアスされるか、又はわずかに正にバイアスされて、選択されていないストリップでのリークの抑制を支援する。
図１２は、図１１に示される構造体と同じ構造体であり、同じ参照符号が与えられる。しかし、図１２に示されるバイアス構成はｐチャネル読み出しモードを誘導する。ｐチャネル読み出しモードでのソース側及びビット線側のバイアスは、ｎチャネル読み出しモードの場合と同じである。しかし、パス電圧、ＧＳＬ電圧、及びＳＳＬ電圧は負であり、それにより、選択されているワード線の下のチャネル領域２０９の両側に正孔の集合２１０、２１１を誘導する。
図１２では、ワード線が幅Ｗ１を有し、ＧＳＬ線が幅Ｗ２を有し、ＳＳＬ線が幅Ｗ３を有することがわかる。ＧＳＬ線の幅Ｗ２及びＳＳＬ線の幅Ｗ３がワード線の幅Ｗ１よりもはるかに大きいことが望ましい場合がある。例えば、幅Ｗ２及びＷ３は、少数キャリア拡散長よりも長くあるべきであり、その一方で、ワード線の幅はそれ程広くする必要はない。一例では、幅Ｗ２及びＷ３は約０．３５μｍであり、その一方で、ワード線幅は約２０ｎｍ〜５０ｎｍである。
図１１の構造体は、メモリ構造体なしで動作することができる。したがって、この構造体は、チャネル領域、チャネル領域の第１の側に隣接するｐ型端子領域、及びチャネル領域の第２の側に隣接するｎ型端子領域を含む半導体ストリップと、チャネル領域内に半導体ストリップに沿って直列に配置される複数のゲートと、半導体ストリップの第１の端部に結合される第１の基準線及び半導体ストリップの第２の端部に結合される第２の基準線とを備える回路である。回路は第１の基準線及び第２の基準線に結合することができ、ｎチャネルモード又はｐチャネルモードでチャネル領域を選択的にバイアスするように構成することができる。
図１３は、読み出し動作中の電流経路を示すために、ＮＡＮＤストリングとして構成される複数のデュアルモードストリップを含むアレイの一部を示す。したがって、この構造体はデュアルモードストリップ２６０−１、２６０−２、２６０−３、２６０−４の複数のスタックを含む。各スタックのストリップは、一端では、対応するＮ＋垂直ビット線プラグ２６２、２６３において終端する。各層のストリップは対応するＰ＋水平ソース線パッド（例えば、２５９）において終端する。誘電体電荷捕獲構造体２５２が、ストリップのスタックに重なる。その結果、メモリセル（例えば、２５３）がワード線２７２、２７３との交点に形成される。ＧＳＬ線２７１及びＳＳＬ線２７４は、ＮＡＮＤストリングの動作制御に用いられる。
示されるように読み出し動作の場合、選択されていないソース線は約０Ｖにバイアスされる。選択されているソース線は約＋２ボルトにバイアスされる。選択されているビット線は約０Ｖ又は約０．３Ｖにバイアスされる。選択されていないビット線は約＋２Ｖにバイアスされる。このバイアスの結果、ストリップ２６０-１が読み出しに選択される。ターゲットストリップ内のメモリセル２５３はワード線２７２により選択することができる。選択されたソース線パッドでのＰＮ接合は、ソース線への＋２Ｖの電圧及びストリップのドレイン側への約０Ｖ（又は０．３Ｖ）の電圧により、順方向バイアスがかけられる。同じ垂直ビット線プラグ２６２において終端するスタック内の選択されていないストリップ内の電流の流れは、選択されていないソース線の０Ｖ又は０．３Ｖバイアスにより遮断され、それにより、順方向バイアスを回避することができるか、又はＰＮ接合にわずかな逆バイアスを維持することができる。選択されているソース線において終端する層内の選択されていないストリップ内の電流の流れは、選択されていないビット線の＋２Ｖのバイアスで遮断され、それにより、ソース線端部でのＰＮ接合において電流が流れないようにする。
したがって、ソース側センシングを用いて、ソース側に結合されたＰＮ接合を利用する。ＰＮ接合において順方向バイアスを維持するのに十分なソースバイアス（約１．５Ｖよりも大きい）が印加される場合、選択されていないソース線への迷走電流経路は、この接合における逆方向でのリーク電流が非常に小さいことに起因してＰＮ接合によりなくなる。選択されているビット線のわずかに正のビット線バイアス（約０.３Ｖ等）を実施して、選択されていないソース線のＰＮ接合にわずかな逆バイアスを生じさせることにより、迷走電流を最小にすることができる。
図１４は、約０．１Ｖ〜約２．５Ｖの範囲の様々なソース線電圧でのソース側読み出し中の読み出し電流とゲート電圧との関係を示すグラフである。図中、適する検知電流のレベルは約１００μＡに示される。したがって、約１．５Ｖよりも大きなソース線電圧が、ソース側読み出しに適切な検知電流を達成するために十分であることが示される。
ソース線パッドストリップ界面上のＰＮ接合は、ポリシリコンダイオードを用いて実施することができる。図１５は、ポリシリコンダイオードの特性を示すグラフである。約−８Ｖと低い負のソース電圧の場合、リーク電流が１ｐＡ未満であることがわかる。接合の降伏（breakdown）は約−１０Ｖで生じる。この構造体では、ターンオン電圧は約０．８Ｖである。ＮＡＮＤストリングを通る飽和電流は約１．５Ｖの正バイアスで生じ、比較的線形の傾きを有する。したがって、ＰＮ接合の優れたオン／オフ特性が示される。また、−８Ｖバイアスでの逆リーク電流も非常に小さく、プログラム及び読み出し動作の成功をサポートする。
図１６は、図１３に示されるような構造体の中心ワード線内の選択されているメモリセルの実測ドレイン電流とゲート電圧との関係の実験データのグラフである。
ｎチャネルモード読み出し特性は実線で示され、約＋６Ｖのパス電圧を用いて誘導される。ｐチャネルモード読み出し特性は破線で示され、約−６Ｖのパス電圧を用いて誘導される。両モードは非常に小さなリーク電流及び適する駆動電流を示す。
図１７は、＋６Ｖのパス電圧を用いるｎチャネルモード読み出し中の、破線で示されるＧＳＬスイッチ（Ｐ＋ソース近傍）と、実線で示されるＳＳＬスイッチ（Ｎ＋ドレイン近傍）との性能のグラフである。これは、ｎチャネル読み出しの場合、ＳＳＬスイッチが非常に小さなリーク電流を有し、その一方で、ＧＳＬスイッチが完全に二極性であり、この動作モードではオフにすることができないことを示す。
図１８は、−６Ｖのパス電圧を用いるｐチャネルモード読み出し中の、破線で示されるＧＳＬスイッチ（Ｐ＋ソース近傍）と、実線で示されるＳＳＬスイッチ（Ｎ＋ドレイン近傍）との性能のグラフである。ｐチャネル読み出しの場合、ＧＳＬデバイスは非常に小さなリーク電流を有し、その一方で、ＳＳＬデバイスは完全に二極性である。
図１９〜図２２は、アレイの縁部にあるメモリセルのスイッチング挙動を示す。図１９は、ｎチャネル読み出し中のワード線ＷＬ０でのメモリセルの性能を示す。図２０は、ｎチャネル読み出し中のワード線ＷＬ６３でのメモリセルの性能を示す。図２１は、ｐチャネル読み出し中のワード線ＷＬ０でのメモリセルの性能を示す。図２２は、ｐチャネル読み出し中のワード線ＷＬ６３でのメモリセルの性能を示す。これは、この実験的な構造体では、縁部のワード線が正確に機能することを示す。これは、少数キャリア拡散長がＳＳＬスイッチ及びＧＳＬスイッチのチャネル長よりもはるかに短く、縁部のワード線での二極性挙動を回避することを示唆する。
図２３は、図１３の構造体の４つのＮＡＮＤストリングを示す概略回路図である。図中、水平ソース線ＳＬ１及び水平ソース線ＳＬ４が示され、これらの線はそれぞれ、ＰＮダイオード３０１、３０２、３０３、３０４により各層内の一対のＮＡＮＤストリングに結合される。また、垂直ビット線ＢＬ１及びＢＬ２もそれぞれＮＡＮＤストリングのスタックに接続される。ＰＮダイオードは、図１３に示されるように、ストリングのソース側にあるＰＮ接合に対応する。ソース線ＳＬ４及びビット線ＢＬ２に結合される代表的なストリングを参照すると、各ストリングは、ＧＳＬスイッチ３１１と、メモリセル３１４−０、…３１４−ｎ、…３１４−３１（３２セルストリング実施形態の場合）のストリングと、ＳＳＬスイッチ３１２とを含む。
ターゲットセルがセルＡと記されるプログラム動作及び消去動作についての説明において、図２３を参照する。プログラム及び消去の阻害状況をなくすことを理解するために、隣接セルＢ〜Ｅが考察される。ターゲットセルＡはワード線ＷＬｎに結合され、ワード線ＷＬｎは垂直延長部２５９Ａ及び２５９Ｂを有する。したがって、セルＢ、Ｃ、Ｄは全て、ターゲットセルＡと同じワード線に結合され、プログラミング中はワード線プログラムパルスを受信し、消去中はワード線消去パルスを受信する。セルＢは同じワード線上かつ同じソース線上にある。隣接セルＥは、ターゲットセルＡと同じＮＡＮＤストリング上にあるが、異なるワード線上にある。
図に示されるように、ターゲットセルＡのプログラムパルス中、選択されているビット線ＢＬ１は約０Ｖのバイアスを受け、選択されていないビット線ＢＬ２は阻止電圧を受ける（see）。同様に、選択されているソース線ＳＬ１は、約０Ｖのバイアスを受け、選択されていないソース線ＳＬ４は阻止バイアスを受ける。選択されているワード線ＷＬｎはプログラムパルスを受け、その一方で、選択されていないワード線はパス電圧を受ける。
図２４は、この実施形態により３段階で実行されるプログラミング動作のタイミング図である。
段階Ｔ１の開始時、ＳＳＬスイッチ及び選択されていないビット線の電圧は、約３．３Ｖ（例えば、Ｖｃｃ）に遷移する。選択されているビット線は、選択されていないワード線、選択されているワード線、ＧＳＬスイッチ、及び選択されていないソース線と同様に約０Ｖのままである。これにより、選択されていないビット線に結合されたストリングでの電流の流れを遮断しながら、選択されているビット線に結合されたストリングに電流を流すことができる。それから短時間後、選択されていないワード線及び選択されているワード線のワード線電圧は、例えば、＋９Ｖのパス電圧にシフトされ、セルＢ及びＤの絶縁されたチャネルのブーストを生じさせる。段階Ｔ１の終了時、ＳＳＬスイッチ及び選択されていないビット線は約０Ｖに戻り、その一方で、ワード線電圧はパス電圧レベルに留まる。一例では、段階Ｔ１は約５μｓ続くことができる。
段階Ｔ２では、ＧＳＬ信号及び選択されていないソース線の信号が、約＋８Ｖの高電圧に上げられ、その一方で、ワード線電圧はパス電圧レベル約９Ｖのままである。これにより、阻止を増大するように、選択されていないソース線がバイアスされることになり、その一方で、セルＢのブーストされたチャネルの電位は、ＰＮダイオードに起因してリークしない。これらのバイアス電圧は、段階Ｔ２の終了時に安定したままである。一例では、段階Ｔ２は約５μｓ続くことができる。
段階Ｔ３において、選択されているワード線の電圧は、約２０Ｖのプログラム電位（プログラムパルス）までブーストされる。段階Ｔ３中、セルＡがプログラムされる。プログラム動作用にキャリアソースを提供する電子の反転チャネルは、段階Ｔ１中に形成される。段階Ｔ３の終了時、電圧は０Ｖレベルに戻ることができる。一例では、段階Ｔ３は約１０μｓ続くことができる。
セルＥは、選択されているビット線上にあり、この構成ではパス電圧を受ける。パス電圧レベルは、セルをプログラムするために必要な電圧レベル未満であるべきである。例えば、このプログラミングバイアス構成では、パス電圧は９Ｖとすることができ、その一方で、プログラム電圧は約２０Ｖである。その結果、セルＥがセルＡのプログラム動作中に受ける妨害は極僅かである。
図２４に示されるプログラミング動作は、インクリメンタルステップパルスシーケンスで実行することができ、プログラム電圧は、シーケンス内の各ステップで増大して、ターゲットセルの閾値電圧にインクリメンタルシフトを生じさせる。
図２５は、ゲート誘導ドレインリークＧＩＤＬに頼り、＋ＦＮトンネリングプログラミング（＋ＦＮプログラミング）を支援するｐチャネル３Ｄ ＮＡＮＤと、図１３に示されるデュアルモード構造体とに適用されるプログラム動作での閾値電圧と時間との関係を示すグラフである。見てわかるように、プログラミングはデュアルモード構造体では即座に開始され、より速く完了することができる。これは、ｐチャネル３Ｄ ＮＡＮＤでのゲート誘導ドレインリークによる電子の生成に比較的長期間の時間がかかることの結果であることができる。
図２６は、インクリメンタルパルス様式で、図２４のようなプログラミング動作を適用するインクリメンタルステップパルスプログラミングの結果を示すグラフである。このグラフは、ｎチャネルモードでの閾値電圧を示し、選択されていないセルでの閾値増大の阻止に成功しながら、適するマージンをもってターゲットセルを首尾よくプログラムすることができることを示す。
図２７は、３つの間隔Ｔ１、Ｔ２、及びＴ３を含む、選択されているセルの−ＦＮ消去の場合のタイミング図を示す。
段階Ｔ１の開始時、ＧＳＬスイッチ及び選択されていないビット線の電圧は、約−３．３Ｖ（例えば、−Ｖｃｃ）に遷移する。選択されているビット線は、選択されていないワード線、選択されているワード線、ＧＳＬスイッチ、及び選択されていないソース線と同様に約０Ｖのままである。これにより、選択されていないソース線に結合されたストリングでの電流の流れを遮断しながら、選択されているソース線に結合されたストリングに電流を流すことができる。それから短時間後、選択されていないワード線及び選択されているワード線のワード線電圧は、例えば、−８Ｖのパス電圧にシフトされ、セルＢ及びＤの絶縁されたチャネルのブーストを生じさせる。段階Ｔ１の終了時、ＧＳＬスイッチ及び選択されていないソース線は約０Ｖに戻り、その一方で、ワード線電圧はパス電圧レベルに留まる。一例では、段階Ｔ１は約５μｓ続くことができる。
段階Ｔ２では、ＳＳＬ信号及び選択されていないビット線の信号が、約−７Ｖに遷移し、その一方で、ワード線電圧はパス電圧レベル約−８Ｖのままである。これにより、選択されていないビット線バイアスを阻止のために下げ、その一方で、セルＢのブーストされたチャネル電位は、ＰＮダイオードに起因してリークしない。これらのバイアス電圧は、段階Ｔ２の終了時に安定したままである。一例では、段階Ｔ２は約５μｓ続くことができる。
段階Ｔ３では、選択されているワード線の電圧は、消去電位約−１８Ｖ（消去パルス）に遷移する。段階Ｔ３中、セルＡは消去される。消去動作用にキャリアソースを提供する正孔の反転チャネルは、段階Ｔ１中に形成される。段階Ｔ３の終了時、電圧は０Ｖレベルに戻ることができる。一例では、段階Ｔ３は約１０μｓ続くことができる。
概念上、消去波形はプログラム波形と同様である。しかし、極性は反転され、ＳＳＬとＧＳＬとの役割が逆になり、ビット線とソース線との役割が逆になる。
図２８は、ゲート誘導ドレインリークＧＩＤＬに頼り、−ＦＮトンネリング消去（−ＦＮ消去）を支援するｐチャネル３Ｄ ＮＡＮＤと、図１３に示されるデュアルモード構造体とに適用される消去動作の場合の閾値電圧と時間との関係を示すグラフである。見てわかるように、消去は、デュアルモード構造体では即座に開始され、より速く完了することができる。これは、ｎチャネル３Ｄ ＮＡＮＤでのゲート誘導ドレインリークに頼ることによる正孔の生成に比較的長期間の時間がかかることの結果であり得る。
図２９は、消去阻止の性能を示す閾値電圧と消去時間との関係のグラフである。示されるように、選択されているセルは首尾よく消去することができ、その一方で、選択されていないセルでの閾値降下は首尾よく阻止される。
図３０は、本明細書に記載のように動作することができるデュアルモードＮＡＮＤフラッシュメモリアレイ５１０を含む集積回路５２５の簡略ブロック図である。幾つかの実施形態では、アレイ５１０は３Ｄメモリであり、複数のレベルのセルを含む。行デコーダー５１１は、メモリアレイ５１０内の複数のワード線、ストリング選択線、及び接地選択線（５１２）に結合される。ブロック５１３内のレベル／列デコーダーが、１組のページバッファー５１６に結合されるとともに、この例ではデータバス５１７を介して、グローバルビット線及びソース線５１４に結合される。アドレスは、バス５１５上でレベル／列デコーダー（ブロック５１３）及び行デコーダー（ブロック５１１）に供給される。データは、データ入力線５２３を介して、汎用プロセッサ若しくは専用用途回路等の集積回路上の他の回路５２４（例えば、入／出力ポートを含む）又はアレイ５１０によりサポートされるシステムオンチップ機能を提供するモジュールの組み合わせから供給される。データは、データ入力線５２３を介して、入／出力ポート又は集積回路５２５の内部若しくは外部にある他のデータ宛先に供給される。
コントローラーは、この例では状態機械５１９として実施され、アレイ内のデータを読み書きするデュアルモード動作を含め、本明細書に記載の様々な動作を実行するように、信号を提供して、ブロック５１８内の１つ又は複数の電圧供給源を通して生成又は提供されるバイアス構成供給電圧の印加を制御する。これらの動作は、上記でより詳細に考察したように、消去、プログラム、及び読み出しを含む。コントローラーは、当分野で既知の専用論理回路を用いて実施することができる。代替の実施形態では、コントローラーは汎用プロセッサを備え、汎用プロセッサは、同じ集積回路に実装することができ、コンピュータープログラムを実行して、デバイスの動作を制御する。更に他の実施形態では、専用論理回路と汎用プロセッサとの組み合わせをコントローラーの実装に利用することができる。集積回路の回路は、選択されている半導体ストリップの単一の選択されているセルに対する消去動作と、選択されている半導体ストリップの単一の選択されているセルに対するプログラム動作とを実行するように構成される。したがって、記載の例では、「ビット消去」及び「ビットプログラム」の両方が用いられる。
図３１は、本明細書に記載されるデュアルモードトランジスタデバイスを配置する集積回路６００の簡略ブロック図である。集積回路６００には、図４Ａ及び図５Ａに示されるようなデュアルモードトランジスタデバイスのアレイ６０１がある。入力信号は、入力回路６０３において、線６１０上で集積回路６００に送ることができる。入力回路６０３は、線６１１上で信号をアレイ６０１内のデュアルモードトランジスタデバイスに送ることができる。線６１１上のこれらの信号は、例えば、デュアルモードトランジスタ構造体のゲートに接続することができる。また、デバイスはアシストゲートドライバー６０２を含むことができ、このドライバーは、線６０８上の信号をデュアルモードトランジスタデバイスのアレイ６０１に送り、そこで、セルのモードがｎチャネルモード又はｐチャネルモードに設定される。デュアルモードトランジスタデバイスのアレイ６０１から線６１２上で受信される出力信号は、出力回路６０４に適用される。出力信号は、線６１３上で集積回路から送ることができる。
デュアルモードトランジスタデバイス上のアシストゲートは、線６１１上の入力信号によって、及び他のデュアルモードトランジスタデバイスの出力によって制御することもできる。
図３１により表されるような回路を動作させる方法が記載され、回路は、ゲートの両側に配置される第１のアシストゲート及び第２のアシストゲートのそれぞれを含む複数のトランジスタ構造体を備え、この方法は、複数のトランジスタ構造体のうちの幾つかのトランジスタ構造体の第１のアシストゲート及び第２のアシストゲートに正電圧を供給することと、複数のトランジスタ構造体のうちの他のトランジスタ構造体の第１のアシストゲート及び第２のアシストゲートに負電圧を供給することとを含む。また、この方法は、複数のトランジスタ構造体のうちの上記幾つかのトランジスタ構造体をｎチャネルトランジスタとして動作させることと、複数のトランジスタ構造体のうちの上記他のトランジスタ構造体をｐチャネルトランジスタとして動作させることとを含むこともできる。幾つかの実施形態では、この方法は、複数の中の少なくとも１つのトランジスタ構造体にバックゲートバイアスを印加することを含むことができる。
本発明は、上記で詳述された好ましい実施形態及び例を参照して開示されるが、これらの例が限定の意味ではなく例示の意味で意図されることを理解されたい。変更及び組み合わせを当業者が容易に思い付き、それらの変更及び組み合わせは、本発明の趣旨及び以下の特許請求の範囲内にあると考えられる。

Claims (15)

  1. 複数のトランジスタ構造体であって、それぞれ、
    チャネル領域、該チャネル領域の第１の側に隣接するｐ型端子領域、及び前記チャネル領域の第２の側に隣接するｎ型端子領域を含む半導体本体と、
    前記チャネル領域を覆う前記半導体本体の表面上のゲート絶縁体と、
    前記チャネル領域を覆う前記ゲート絶縁体上のゲートと、
    前記ｐ型端子領域に隣接する前記チャネル領域の部分を覆う、前記ゲートの第１の側に配置される前記ゲート絶縁体上の第１のアシストゲート及び前記ｎ型端子領域に隣接する前記チャネル領域の部分を覆う、前記ゲートの第２の側に配置される前記ゲート絶縁体上の第２のアシストゲートと、を含む、複数のトランジスタ構造体と、
    前記複数のトランジスタ構造体内の前記アシストゲートに結合される回路であって、ｎチャネルモードの場合、前記トランジスタ構造体のうちの幾つかのトランジスタ構造体の前記第１のアシストゲート及び前記第２のアシストゲートに正電圧を印加し、ｐチャネルモードの場合、前記トランジスタ構造体のうちの他のトランジスタ構造体の前記第１のアシストゲート及び前記第２のアシストゲートに負電圧を印加する、回路と、
    を備える、デバイス。
  2. 基板上に絶縁層を含み、前記複数のトランジスタ構造体の前記半導体本体は、前記基板に配置され、前記絶縁層により前記基板から絶縁される、請求項１に記載のデバイス。
  3. 前記半導体本体の下において前記絶縁層内に導電体を含み、該導電体は、前記複数のトランジスタ構造体の前記チャネル領域の下にあるバックゲートとして構成される、請求項２に記載のデバイス。
  4. 前記導電体に結合される回路を含み、該回路は、電圧を前記導電体に印加して、前記複数のトランジスタ構造体の閾値電圧を制御する、請求項３に記載のデバイス。
  5. 前記複数のトランジスタ構造体のうちの少なくとも１つにおいて、前記第１のアシストゲートは前記第２のアシストゲートに電気的に接続される、請求項１〜４のいずれか一項に記載のデバイス。
  6. 前記複数のトランジスタ構造体のうちの第１のトランジスタ構造体は、前記複数のトランジスタ構造体のうちの第２のトランジスタ構造体に電気的に接続され、前記アシストゲートに結合される回路は、前記第１のトランジスタ構造体の前記第１のアシストゲート及び前記第２のアシストゲートに正電圧を印加し、前記第２のトランジスタ構造体の前記第１のアシストゲート及び前記第２のアシストゲートに負電圧を印加する、請求項１〜５のいずれか一項に記載のデバイス。
  7. チャネル領域、該チャネル領域の第１の側に隣接するｐ型端子領域、及び前記チャネル領域の第２の側に隣接するｎ型端子領域を含む半導体本体、並びに、ゲートの両側に配置される第１のアシストゲート及び第２のアシストゲートのそれぞれを含む複数のトランジスタ構造体を備える回路を動作させる方法であって、
    前記複数のトランジスタ構造体のうちの幾つかのトランジスタ構造体の前記第１のアシストゲート及び前記第２のアシストゲートに正電圧を供給し、
    前記複数のトランジスタ構造体のうちの他のトランジスタ構造体の前記第１のアシストゲート及び前記第２のアシストゲートに負電圧を供給する、
    方法。
  8. 前記複数のトランジスタ構造体のうちの前記幾つかのトランジスタ構造体をｎチャネルトランジスタとして動作させ、
    前記複数のトランジスタ構造体のうちの前記他のトランジスタ構造体をｐチャネルトランジスタとして動作させる、
    請求項７に記載の方法。
  9. 前記複数のトランジスタ構造体のうちの少なくとも１つのトランジスタ構造体にバックゲートバイアスを印加する、請求項７に記載の方法。
  10. デュアルモードトランジスタデバイスを製造する方法であって、
    チャネル領域、該チャネル領域の第１の側に隣接するｐ型端子領域、及び前記チャネル領域の第２の側に隣接するｎ型端子領域を含む半導体本体を形成し、
    前記チャネル領域を覆って前記半導体本体の表面上にゲート絶縁体を形成し、
    前記チャネル領域を覆って前記ゲート絶縁体上にゲートを形成し、
    前記ｐ型端子領域に隣接する前記チャネル領域の部分を覆う、前記ゲートの第１の側に配置される前記ゲート絶縁体上の第１のアシストゲート及び前記ｎ型端子領域に隣接する前記チャネル領域の部分を覆う、前記ゲートの第２の側に配置される前記ゲート絶縁体上の第２のアシストゲートを形成し、
    前記複数のトランジスタ構造体内の前記第１のアシストゲート及び前記第２のアシストゲートに結合されて、ｎチャネルモードの場合に前記トランジスタ構造体のうちの幾つかのトランジスタ構造体の前記第１のアシストゲート及び前記第２のアシストゲートに正電圧を印加し、ｐチャネルモードの場合に前記トランジスタ構造体のうちの他のトランジスタ構造体の前記第１のアシストゲート及び前記第２のアシストゲートに負電圧を印加する回路を提供する、デュアルモードトランジスタデバイスを製造する方法。
  11. 前記半導体本体を基板の絶縁層上に形成し、前記半導体本体は、前記絶縁層によって前記基板から絶縁される、請求項１０に記載の方法。
  12. 前記チャネル領域の下において前記絶縁層内にバックゲートを形成する、請求項１１に記載の方法。
  13. 前記第２のアシストゲートに電気的に接続される前記第１のアシストゲートを形成する、請求項１０〜１２のいずれか一項に記載の方法。
  14. 複数のフィンを前記半導体本体の前記チャネル領域にパターニングする、請求項１０〜１３のいずれか一項に記載の方法。
  15. チャネル領域、該チャネル領域の第１の側に隣接するｐ型端子領域、及び前記チャネル領域の第２の側に隣接するｎ型端子領域を含む半導体ストリップと、
    前記チャネル領域において前記半導体ストリップに沿って直列に配置される複数のゲートと、
    前記半導体ストリップの第１の端部に結合される第１の基準線及び前記半導体ストリップの第２の端部に結合される第２の基準線と、
    前記第１の基準線及び前記第２の基準線に結合され、前記チャネル領域をｎチャネルモード又はｐチャネルモードに選択的にバイアスするように構成される電気回路と、
    を備える、回路。
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