JP2000243972A

JP2000243972A - 薄膜半導体装置

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Publication number: JP2000243972A
Application number: JP11047034A
Authority: JP
Inventors: Takahide Sugiyama; 隆英杉山; Masahito Kigami; 雅人樹神; Yasuyuki Kageyama; 恭行景山; Koichi Mitsushima; 康一光嶋
Original assignee: Toyota Central R&D Labs Inc
Current assignee: Toyota Central R&D Labs Inc
Priority date: 1999-02-24
Filing date: 1999-02-24
Publication date: 2000-09-08

Abstract

(57)【要約】【課題】薄膜トランジスタのリーク電流の低減。【解決手段】基板１０の第一面側に、ソース・ドレイ
ン・チャネル領域を有する薄膜半導体層１２、ゲート絶
縁層２０およびゲート電極１４を有する薄膜トランジス
タにおいて、ゲートドレイン間に所定バイアス電圧Ｖb
を印加し、薄膜半導体層１２の第一面側に位置するゲー
ト絶縁層２０の層内のドレイン近傍領域に電荷蓄積領域
３０を形成する。この電荷蓄積領域３０の存在により、
チャネル領域１２ｃとドレイン領域１２ｄとの界面での
電界集中が緩和されリーク電流が低減される。薄膜半導
体層１２の第二面側（ゲート絶縁層非形成側）に、バイ
アス電圧を印加することで電荷蓄積領域を形成する構成
も同様の効果を有する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、薄膜半導体装
置、特に、ＭＩＳ型トランジスタにおけるリーク電流の
低減を図るための技術に関する。

【０００２】

【従来の技術】ＭＩＳ型トランジスタの一種である薄膜
トランジスタ（ＴＦＴ）は、現在アクティブマトリクス
型液晶表示装置の表示画素スイッチング素子などとして
多用されている。例えばこの液晶表示装置に用いられる
ＴＦＴでは、表示画素を構成する液晶容量に蓄積される
電荷を一定期間保持する必要があることから、そのリー
ク電流ができる限り低いことが望ましい。

【０００３】ＴＦＴにおけるリーク電流は、ＴＦＴのチ
ャネル領域内の結晶粒界に捕獲されている電子が、ドレ
イン領域の近傍に集中する電界によって放出されるため
に発生する。

【０００４】そこでこのドレイン領域近傍に集中する電
界を緩和する方法として、従来よりＴＦＴをＬＤＤ（Li
ghtly Doped Drain）構造のオフセット型とすることが
知られている。図１８は、特開平１０−１５４７５９号
公報に示された従来のＬＤＤ構造のＴＦＴの例を示して
いる。図１８のように、基板上に、薄膜半導体層、ゲー
ト絶縁層、ゲート電極が形成されており、薄膜半導体層
中には、ソース領域、ドレイン領域、チャネル領域が形
成され、さらにドレイン領域とチャネル領域との間に、
ドレイン領域へ注入する不純物よりも低濃度の不純物が
注入されたＬＤＤ領域が形成されている。このようにド
レイン領域とチャネル領域との間にＬＤＤ領域を形成す
ることにより、チャネル領域とドレイン領域との境界に
発生していた電界の集中をＬＤＤ領域の存在によって緩
和することが可能となっている。

【０００５】

【発明が解決しようとする課題】図１８に示すようなＬ
ＤＤ構造とすることにより、ＴＦＴのリーク電流の低減
を図ることができるが、それと同時にＴＦＴの電流駆動
能力（いわゆる相互コンダクタンス）が低下するという
問題がある。これは、ＬＤＤ領域が抵抗体となって、チ
ャネル領域に実際に印加されるドレイン電圧が低下し、
実効的な移動度が低下してしまうためである。

【０００６】上記課題を解決するために、この発明は、
本来の電流駆動特性を低下させることなく、リーク電流
の低減を可能となる薄膜半導体装置を提供することを目
的とする。

【０００７】

【課題を解決するための手段】上記目的を達成するため
にこの発明は、以下のような特徴を有する。

【０００８】この発明は、基板の第一面側に、チャネル
領域とソース領域とドレイン領域とを含む半導体層、ゲ
ート絶縁層及びゲート電極が形成された薄膜半導体装置
であり、前記ゲート電極と前記ドレイン領域との間に所
定のバイアス電圧を印加することで、前記半導体層の第
一面側に形成された前記ゲート絶縁層内に電荷を注入
し、該ゲート絶縁層内の前記チャネル領域に対応する領
域のうち、少なくともドレイン側近傍に、電荷蓄積領域
を形成する。

【０００９】例えばｎ型の薄膜トランジスタである場合
に、ゲート絶縁層中に正の電荷を注入して正の電荷蓄積
領域を形成する。このようにゲート絶縁層中のドレイン
側付近に電荷蓄積領域を存在させることで、ゲート電極
とドレイン領域との間の電位差がこの電荷蓄積領域によ
って分配される。従って、半導体層のチャネル領域とド
レイン領域との界面付近への電界の集中が緩和され、薄
膜半導体装置のリーク電流を低減することができる。

【００１０】この発明の他の特徴は、基板の第一面側
に、チャネル領域およびソース領域およびドレイン領域
を含む半導体層、ゲート絶縁層およびゲート電極が形成
された薄膜半導体装置であって、前記半導体層の第一面
側に前記ゲート絶縁層が形成されており、前記ゲート絶
縁層の非形成側である前記半導体層の第二面側には、所
定の絶縁層又は少なくともその第一面が絶縁性を有する
前記基板を介して、電荷蓄積領域形成用電極が形成され
ている。そして、この電荷蓄積領域形成用電極と前記ド
レイン領域との間に所定のバイアス電圧を印加すること
で、前記絶縁層の層内又は前記基板の第一面であって、
その前記チャネル領域に対応する領域のうち、少なくと
もドレイン側近傍に、電荷蓄積領域を形成することであ
る。

【００１１】例えばｎ型の薄膜トランジスタである場合
に、半導体層の第二面側に形成する電荷蓄積領域は、負
の電荷蓄積領域である。このような電荷蓄積領域が半導
体層の第二面側であって、チャネル対応領域のドレイン
側付近に存在することによっても、半導体層のチャネル
領域とドレイン領域との界面付近への電界の集中が緩和
され、薄膜半導体装置のリーク電流を低減することがで
きる。

【００１２】また、この発明では、前記半導体層の第二
面と前記基板の第一面との間に所定の絶縁層が形成され
ている構成において、上記電荷蓄積領域形成用電極を、
前記絶縁層と前記基板の第一面との間、または前記基板
の第二面側に設ければよい。これらの位置に電荷蓄積領
域形成用電極を設ければ、確実に半導体層の第二面側に
電荷蓄積領域を形成することが可能となる。特にこの電
荷蓄積領域形成用電極をチャネル対応領域のドレイン側
付近のみに選択的に形成すれば、より確実にドレイン近
傍に電荷蓄積領域を形成することができる。

【００１３】この発明の他の特徴は、基板の第一面側
に、チャネル領域およびソース領域およびドレイン領域
を含む半導体層、ゲート絶縁層およびゲート電極が形成
された薄膜半導体装置であって、前記ゲート絶縁層が形
成されている前記半導体層の第一面側、または前記ゲー
ト絶縁層非形成側である前記半導体層の第二面側のいず
れかまたは両方であって、その前記チャネル領域に対応
する領域のうち、少なくともドレイン側近傍に電荷蓄積
領域が形成されていることである。

【００１４】前記ゲート絶縁層は、前記チャネル領域に
対応する領域の内の少なくともドレイン側近傍において
多層構造を備え、該多層構造領域内に前記電荷蓄積領域
が形成される構成を採用することができる。

【００１５】さらに上記構成において、前記絶縁層が前
記半導体層の第二面と前記基板の第一面との間に形成さ
れている場合、前記絶縁層中に前記電荷蓄積領域を形成
するための電荷蓄積領域形成用電極が、前記絶縁層と前
記基板の第一面との間、または前記基板の第二面側にす
ることができる。

【００１６】ゲート絶縁層や、半導体層の第二面側の絶
縁層にこのような多層構造を採用し、各層の材料として
他層との界面に電荷が蓄積しやすい材料を選択すれば、
確実かつ容易に電荷蓄積領域を形成することができる。

【００１７】或いは、前記半導体層の第二面側に絶縁層
が形成されている場合において、該絶縁層は、その前記
チャネル領域に対応する領域の内、少なくともドレイン
側近傍において多層構造を備え、該多層構造領域内に前
記電荷蓄積領域が形成される構成を採用することも可能
である。

【００１８】さらに、この発明では、薄膜半導体装置に
おいて、前記半導体層は、その第二面が前記基板の第一
面に対向するように形成されており、該基板の第一面と
前記半導体層の第二面との界面領域に構造欠陥（欠陥準
位）が導入されており、該構造欠陥領域のうち前記チャ
ネル領域に対応する領域の内、少なくともドレイン側近
傍に前記電荷蓄積領域が形成された構成を採用すること
も可能である。

【００１９】この構造欠陥は、例えば基板上に半導体層
を形成する前に基板表面にスパッタ等によってダメージ
を与えることにより簡単に導入できる。また、所定のバ
イアス電圧を印加することで、該構造欠陥領域に電荷蓄
積領域を形成することができる。

【００２０】また、この発明において、半導体層の第二
面側に電荷蓄積層を形成する場合に、チャネル領域に対
応する全域に電荷蓄積領域を形成してもよい。この場
合、電荷蓄積領域形成用電極に所定の条件を満たす電圧
を印加することで、例えば基板と半導体層の第二面側に
形成された絶縁層中にトンネル電子が注入され電荷蓄積
領域が形成される。

【００２１】

【発明の実施の形態】以下、図面を用いてこの発明の好
適な実施の形態（以下実施形態という）について説明す
る。

【００２２】［実施形態１］図１は、この発明の実施形
態に係る薄膜トランジスタの概略構成を示している。

【００２３】図示する薄膜トランジスタは、基板１０の
第一面側に、薄膜半導体層１２、ゲート絶縁層２０およ
びゲート電極１４を備え、ゲート電極１４が薄膜半導体
層１２よりも上層にあるいわゆるトップゲート型の薄膜
トランジスタである。

【００２４】基板１０としては、少なくとも表面が絶縁
性のガラス基板や、シリコン基板などが利用可能であ
る。薄膜半導体層１２は、例えば多結晶シリコン層であ
る。また、薄膜半導体層１２内には、不純物が高濃度に
注入されたソース領域１２ｓおよびドレイン領域１２ｄ
と、不純物が注入されていないか、ソースおよびドレイ
ン領域中の不純物と逆特性の不純物が注入されたチャネ
ル領域１２ｃが形成されている。

【００２５】ゲート絶縁層２０は、第１ゲート絶縁層２
２と第２ゲート絶縁層２４の２層構造を備えており、薄
膜半導体層１２のチャネル領域１２ｃ上に形成されてい
る。また、ゲート電極１４には、アルミなどの導電性金
属材料が用いられ、ゲート絶縁層２０上に形成されてい
る。

【００２６】本実施形態１において特徴的なことは、ゲ
ート絶縁層２０の層内に電荷蓄積領域３０が形成されて
いることである。図１では、電荷蓄積領域３０は、第１
ゲート絶縁層２２と第２ゲート絶縁層２４との界面であ
って、チャネル領域１２ｃに対応する領域のドレイン側
近傍に形成されている。

【００２７】この電荷蓄積領域３０は、ＴＦＴ形成後、
ゲート電極１４とドレイン領域１２ｄとの間に所定のバ
イアス電圧Ｖbを印加することにより、ドレイン領域側
の位置に選択的に固定電荷が蓄積されて形成される。

【００２８】ドレイン領域１２ｄに高電圧を印加し、か
つゲート電極１４にドレイン電圧ＶDより低い電圧ＶGを
印加することで、ドレイン近傍には高電界領域が形成さ
れる。この高電界領域内ではインパクトイオン化現象に
より、エネルギーの高い電子と正孔（いわゆるホットキ
ャリア）が発生する。同時にゲート電極とドレイン領域
と間の電位差を制御することによりゲート絶縁層２０中
に注入されるホットエレクトロンとホットホールの注入
量を制御する。例えばゲート電圧ＶGをプラスにすれば
ホットエレクトロンがホットホールに比べ多く注入さ
れ、逆にゲート電圧ＶGをマイナスにすればホットホー
ルがホットエレクトロンに比べ多く注入される。そし
て、正電荷であるホットホールがゲート絶縁層２０に注
入されると層内に正の電荷が蓄積されやすくなる。従っ
て、例えば、図２に示すような条件（ゲート電圧ＶG＜
ドレイン電圧ＶD、ドレイン電圧ＶD＞＞０）で、一定時
間バイアス電圧Ｖbを印加し続けることで、ドレイン付
近に電荷蓄積領域３０が形成されるのである。

【００２９】ゲート電極１４とドレイン領域１２ｄとの
間の電位は、バイアス電圧Ｖbの印加によって形成され
た正電荷蓄積領域３０によって分配される。このため、
チャネル領域１２ｃとドレイン領域１２ｄとの界面にお
ける電界強度は、ゲート−ドレイン間の電位差より小さ
い電荷蓄積領域−ドレイン間の電位差で決定されること
となる。従って、ドレイン領域１２ｄ近傍における電界
強度を低くすることができ、電界強度の集中が緩和され
る。その結果、ＴＦＴオフ時のリーク電流量を低減する
ことが可能となる。

【００３０】第１ゲート絶縁層２２と第２ゲート絶縁層
２４との膜質を異なるものにすることにより、バイアス
電圧Ｖbを印加した際に、ゲート絶縁層２０内に注入す
る電荷をより効率的にドレイン側近傍に蓄積することが
できる。例えば、ＳｉＯ₂層とＳｉＮ層との界面には正
の電荷が発生しやすいため、第１ゲート絶縁層２２とし
てＳｉＯ₂を用い、第２ゲート絶縁層２４としてＳｉＮ
を用いることができる。

【００３１】本実施形態のＴＦＴをＬＣＤなどでアクテ
ィブマトリックスとして使用する場合、つまりガラス基
板上に一括して多数のＴＦＴが作製されている場合、液
晶容量を介したドレイン領域には高電圧を印加し、ゲー
トバスラインにＤＣバイアスを印加することで、ドレイ
ン領域付近に電荷蓄積領域３０を形成することができ
る。この場合、回路的にはドレイン領域側は液晶を介し
た容量結合になっていて、任意の電圧を印加することは
難しいが、ゲート電圧ＶGをしきい値以下にすることに
よってＴＦＴに効果的にバイアス電圧Ｖbを印加でき、
ゲート絶縁層２０中に電荷蓄積領域３０を形成すること
ができる。

【００３２】図３は、ｎ型ＭＯＳＴＦＴ（ゲート幅１０
０μｍ，ゲート長１０μｍ）において、印加するドレイ
ン電圧ＶDを２０Ｖで一定とし、ゲート電圧ＶGをそれぞ
れ−１０，０，＋１０Ｖに設定し、ゲート−ドレイン間
に３種類バイアス電圧Ｖbを印加した後のＭＯＳ特性を
示している。図３において、曲線２−ａは、バイアス条
件を（ＶG，ＶD）＝（１０Ｖ，２０Ｖ）とし、曲線２−
ｂはバイアス条件を（ＶG，ＶD）＝（０Ｖ，２０Ｖ）と
し、曲線２−ｃはバイアス条件を（ＶG，ＶD）＝（−１
０Ｖ，２０Ｖ）とした場合のＴＦＴの特性であり、曲線
２−ｄは同じＴＦＴの初期特性（電荷非蓄積状態）を示
している。

【００３３】図３によれば、曲線２−ｂのようにゲート
電圧ＶGを０Ｖの条件でバイアス電圧を印加すると、Ｔ
ＦＴの電流駆動能力を低下させることなく、ＴＦＴオフ
時のリーク電流レベルを曲線２−ｄの初期特性と比較し
て約１桁低くすることができることがわかる。またさら
に、曲線２−ｃに示すようにゲート電圧ＶGを−１０Ｖ
の条件でバイアス電圧Ｖbを印加すると、曲線２−ｂに
比較してさらに約１桁リーク電流を低下させることがで
きることがわかる。

【００３４】また、図３からもわかるように、電荷蓄積
領域３０は、ゲート電極１４とドレイン領域１２ｄとの
間のみにバイアス電圧Ｖbを印加することでゲート電極
下のドレイン領域近傍に選択的に形成できるため、ＭＩ
Ｓ型トランジスタの重要な特性の一つであるしきい値電
圧の変動が生じない。

【００３５】本実施形態１の薄膜トランジスタは、上記
電荷蓄積領域３０（ここでは、正の電荷蓄積領域）の存
在により、リーク電流を低減して低消費電力とすること
ができるが、同時に図１８に示すようなオフセット構造
の薄膜トランジスタに比べ移動度が高いため、デバイス
サイズを小さくすることができる。従って、この薄膜ト
ランジスタをアクティブマトリクス型液晶表示装置（Ｌ
ＣＤ）の表示部スイッチ素子に用いれば、ＬＣＤの開口
率を向上することが可能となり、また同一の絶縁基板上
に回路を作り込むのにも有利となり、ＬＣＤの高性能化
が実現できる効果がある。また、ＬＣＤに限らず、その
他有機ＥＬディスプレイなどのディスプレイ装置のスイ
ッチ素子などに用いた場合にも同様の効果が得られる。

【００３６】（実施例１）次に、実施形態１に係る薄膜
トランジスタの具体的な実施の一例と、その薄膜トラン
ジスタの特性を評価した結果について説明する。なお、
素子構造は、図１に示すとおりである。

【００３７】基板１０には、比抵抗０．８〜１．２Ωｃ
ｍのｎ型（面方位１００）Ｓｉ基板を用いた。次に、１
０００℃の熱処理を行うことでＳｉ基板表面に絶縁性物
質として熱酸化膜を５００ｎｍの厚さに形成した。その
後、１００ｎｍの厚さにアモルファスシリコン層を形成
した。このアモルファスシリコン層（１２）は、減圧Ｃ
ＶＤ装置を使用し、Ｓｉ₂Ｈ₆：３００ｓｃｃｍ、温度：
５２０℃の条件で形成した。続いて、アモルファスシリ
コンを結晶化させるために窒素雰囲気中で６００℃、２
４時間の条件でアニールを行った。

【００３８】次に２層構造のゲート絶縁層２０を形成し
た。まず、第１ゲート絶縁層２２としてＳｉＯ₂層を１
０ｎｍ形成し、その後、第２ゲート絶縁層２４としてＳ
ｉＮ層を９０ｎｍ形成した。これらの絶縁層２２、２４
の形成にはプラズマＣＶＤ装置を用いた。その後、窒素
雰囲気で５００℃、１時間の条件でアニールを行った。

【００３９】次にフォトレジストによって、結晶化した
薄膜シリコン半導体層１２のチャネル領域１２ｃを形成
すべき領域をマスクし、砒素をドーズ量１×１０¹⁶ｃｍ
^-2、打ち込みエネルギー８０ｋｅＶの条件でイオン注入
し、６００℃、２４時間の条件でアニールして、チャネ
ル領域１２ｃの両側にソース領域１２ｓ、ドレイン領域
１２ｄを形成した。

【００４０】マスクとなったフォトレジストを除去した
後、スパッタにて基板全面にアルミの層を６００ｎｍの
厚さに形成した。また、フォトレジストによって、アル
ミ層上のチャネル領域１２ｃに対応する領域をマスク
し、ＲＩＥ（反応性イオンエッチング）によってマスク
された領域以外をエッチングすることで、図１に示すよ
うにチャネル領域１２ｃを覆うゲート絶縁層２０および
ゲート電極１４を形成し、薄膜トランジスタを完成し
た。

【００４１】続いてゲート電極１４とドレイン領域１２
ｄとの間にバイアス電圧Ｖbを印加した。これにより、
ゲート電極１４とドレイン領域１２ｄとの間に位置する
第１ゲート絶縁層２２と第２ゲート絶縁層２４との界面
に、正の固定電荷を蓄積し、電荷蓄積領域３０を形成し
た。

【００４２】図４は、上記実施例１に係る薄膜トランジ
スタの薄膜半導体層１２とゲート絶縁層２０との界面に
おける電界強度分布をシミュレーションした結果を示
す。

【００４３】このシュミレーションは、薄膜トランジス
タのゲート長を１０μｍ、第１ゲート絶縁層２２を上述
の通りＳｉＯ₂層１０ｎｍ、第２ゲート絶縁層２４をＳ
ｉＮ層９０ｎｍとし、ドレイン電圧ＶDは５Ｖ、ゲート
電圧ＶGは０．０Ｖのバイアス条件で行った。図４の横
軸の０点は、チャネル領域とドレイン領域との界面を示
している。実線３−ａは、第１ゲート絶縁層２２と第２
ゲート絶縁層２４との界面に、電荷蓄積領域３０とし
て、ドレイン領域からチャネル領域側に１μｍ幅に、正
の固定電荷を１×１０¹²Ｃ／ｃｍ²蓄積させた場合の電
荷分布を表している。点線３−ｂは、固定電荷を蓄積さ
せない場合の電界分布である。図４の結果から明らかな
ように固定電荷をドレイン近傍に蓄積させることによ
り、発生する電界強度を約半分程度に（点線３−ｂが約
０．２２ＭＶ／ｃｍに対し、実線３−ａは約０．１２Ｍ
Ｖ／ｃｍ）まで低くなっている。

【００４４】以上のことから、本実施例１の薄膜トラン
ジスタでは、リーク電流量に換算して約５０％の低減が
可能となることがわかる。

【００４５】ところで、上記実施例１では、ソース・ド
レイン領域１２ｓ、１２ｄに砒素をイオン注入した場合
を例に挙げているが、注入する不純物は、リン等のＶ属
元素やＶＩ属元素でもよく（例えばｎ型ＴＦＴの場
合）、またボロン等のIII属元素やII属元素でも同様な
効果が得られる（例えばｐ型ＴＦＴの場合）。なお、ｐ
型ＴＦＴでは一般的にリーク電流があまり大きくないた
め従来よりＬＤＤ構造を採用することが少なかったが、
リーク電流をさらに低減すると共にできる限り高い電流
駆動能力を有するＴＦＴを得るには、以上の説明のよう
に電荷蓄積領域を形成することが好適である。そして、
その際、ゲート絶縁層中には、ホットエレクトロンを注
入して、負の電荷蓄積領域を形成する。

【００４６】また、薄膜半導体層１２には、低温で得た
ポリシリコン層を用いているが、本実施形態および以下
に説明する実施形態においても、基板としてガラス基板
等を採用し、ＣＶＤで形成したアモルファスシリコンを
レーザアニール等を用い、さらに低温（３００℃以下）
で多結晶化して得たポリシリコン層を用いてもよい。ま
た、単結晶シリコン層でもよく、さらに高温ポリシリコ
ン層（６００℃以上の熱処理工程を経て多結晶化される
もの）を用いても同様の効果が得られる。

【００４７】［実施形態２］図５〜図８は、実施形態２
に係る薄膜半導体装置の構成をそれぞれ示している。各
図に示すように、実施形態２では、ゲート絶縁層２０の
構成中に電荷蓄積領域３２を形成する点で実施形態１と
共通するが、ゲート絶縁層２０の構成が相違する。な
お、実施形態１と同様の構成については説明を省略す
る。

【００４８】図５に示す薄膜半導体装置（ＴＦＴ）で
は、実施形態１のようにゲート絶縁層２０全体が２層構
造をとるのではなく、チャネル領域１２ｃ上のドレイン
側のみ絶縁領域２２−ａが残されて２層構造となってい
る。言い換えると、図１のＴＦＴは、第１ゲート絶縁層
２２が薄膜半導体層１２のチャネル領域１２ｃ上の全面
を覆うように形成されているが、図５では、図１の第１
ゲート絶縁層２２がチャネル領域１２ｃ上のドレイン側
にのみ形成されて絶縁領域２２−ａを構成している。ま
た、第２ゲート絶縁層２４は、露出したチャネル領域１
２ｃの表面と絶縁領域２２−ａを覆っている。ＴＦＴが
ｎ型の場合、正電荷を界面に蓄積しやすくするため、実
施形態１と同様に、絶縁領域２２−ａとしてＳｉＯ₂を
用い、第２ゲート絶縁層２４としてＳｉＮを用いる。

【００４９】図５のゲート絶縁層２０は、例えば、以下
のような方法によって形成することができる。まず、薄
膜半導体層１２上にプラズマＣＶＤなどによってＳｉＯ
₂絶縁層を所定厚さに形成する。次に、フォトリソグラ
フィ技術を用いてこのＳｉＯ₂絶縁層をエッチングし
て、チャネル領域１２ｃ上のドレイン側にのみ該ＳｉＯ
₂絶縁層を残して絶縁領域２２−ａを形成する。その
後、ＳｉＮをプラズマＣＶＤなどを用いて成膜すること
で、露出したチャネル領域１２ｃ表面および絶縁領域２
２−ａを覆う第２ゲート絶縁層２４を得る。

【００５０】ところで、ＳｉＯ₂絶縁領域２２−ａの形
成にあたり、図５に示す例では、ＳｉＯ₂絶縁層をエッ
チングするために、希フッ酸を用いたウェットエッチン
グを行う。このようなウェットエッチングを行えば、Ｓ
ｉＯ₂絶縁領域２２−ａ形成時に、チャネル領域１２ｃ
の表面の一部がエッチング液に曝されることによって、
ＴＦＴ特性が悪影響を受けることはほとんどない。一
方、絶縁領域２２−ａをより寸法精度よく形成するため
には、ウェットエッチングよりドライエッチングが望ま
しい。ドライエッチングを採用する場合は、特にチャネ
ル表面の一部がドライエッチングに曝されるため、図５
の構成では、チャネル表面にダメージを与える可能性が
ある。

【００５１】図６は、このようなドライエッチングを行
う場合に、チャネル表面がダメージを受けることを防止
できる構成を示している。この構成では、薄膜半導体層
１２の表面に、まず薄いＳｉＮ層を絶縁層２６として形
成した後に、ＳｉＯ₂層をプラズマＣＶＤによって絶縁
層２６上に形成する。次に、このＳｉＯ₂層をフォトリ
ソグラフィ技術を用いてドライエッチングして絶縁領域
２２−ａを形成する。その後ＳｉＮ絶縁層をプラズマＣ
ＶＤで形成して第２ゲート絶縁層２４を形成する。この
ように絶縁領域２２−ａと薄膜半導体層１２との間に絶
縁層２６を設けることにより、チャネル表面の受けるダ
メージをかなり低減でき、かつ寸法精度の高い電荷蓄積
領域の形成が可能となる。

【００５２】図７に示すＴＦＴは、図５のＴＦＴの構造
の別の改良例を示している。図５の構成では、絶縁領域
２２−ａのドレイン側端部がむき出しになっている。最
終的なＴＦＴにおいては、ソース・ドレイン領域１２
ｓ、１２ｄの表面及びゲート絶縁層２０の側面は層間絶
縁層に覆われ、層間絶縁層に形成されたコンタクトホー
ルを介してソース用やドレイン用の金属電極（例えばＡ
ｌ）がソース・ドレイン領域１２ｓ、１２ｄに接続され
る。しかし、層間絶縁層の耐圧があまり高くなかった
り、該層間絶縁層の厚さとの兼ね合いや、層間絶縁層の
カバレッジ性の善し悪しなどにより、絶縁領域２２−ａ
とドレイン用金属電極とが接触する可能性がある。も
し、絶縁領域２２−ａとドレイン用金属電極とが接触す
ると、薄膜半導体層１２内で生じたホットホールを効率
よくゲート絶縁層２０中の電荷蓄積領域３２に注入でき
ない可能性がある。

【００５３】そこで、図７の構造では、ゲート絶縁層２
０、特に絶縁領域２２−ａと、図示しないドレイン用金
属電極とが接触しないように、絶縁領域２２−ａの端部
位置を変えずに、第２ゲート絶縁層２４およびゲート電
極１４のドレイン領域１２ｄへのオーバーラップ分を大
きくしている。この構造によりドレイン用の金属電極と
絶縁領域２２−ａとの間を確実に第１ゲート絶縁層２４
にて絶縁でき、より効率的にドレイン近傍のホットホー
ルを絶縁領域２２−ａに注入できる。

【００５４】ところで、図５〜図７に示すようにゲート
絶縁層２０の一部に絶縁領域２２−ａを形成すると、実
際には、絶縁領域２２−ａの存在する場所と、直接第２
ゲート絶縁層２４がチャネル領域１２ｃと接している場
所とでは、ゲート絶縁層２０の総厚が異なる。図８は、
図７を例に挙げ、実際に起こるゲート絶縁層２０の厚さ
の違いを示している。図８のようにゲート絶縁層厚が不
均一となってもこれによりＴＦＴ特性が根本的に劣化す
ることはないが、ゲート絶縁層が不均一であることで、
ＴＦＴのＭＯＳ特性のしきい値電圧については変動する
と考えられる。このしきい値変動は、絶縁領域２２−ａ
の存在するゲート絶縁層２０の厚さで決定するが、その
変動を折り込み済みで回路設計等を行えば、ＴＦＴを問
題なく駆動することができる。加えて電荷蓄積量を制御
すれば、絶縁領域２２−ａの部分で決定されるしきい値
電圧は制御することができる。

【００５５】また、リーク電流低減のために電荷蓄積領
域３２に正の電荷を蓄積するため（ｎ型ＭＯＳＴＦＴの
場合）、ＴＦＴのしきい値電圧は低くなる。従って、ド
レイン側では絶縁領域２２−ａの存在分だけゲート絶縁
層２０の総厚が厚くなっても、電気的にはしきい値電圧
値をゲート絶縁層全体でそろえることも可能である。

【００５６】［実施形態３］上述の実施形態１および２
の薄膜トランジスタでは、薄膜半導体層の第一面側にあ
るゲート絶縁層２０の層内に、電荷蓄積領域３０又は３
２を形成する。これに対し本実施形態３では、薄膜半導
体層の第二面側、つまりゲート絶縁層非形成側に電荷蓄
積領域を形成し、ドレイン領域近傍での電界の集中を防
止を図っている。なお、図中には示さないが、ゲート絶
縁層中に上記実施形態１又は２のような電荷蓄積領域が
形成されていてもよい。

【００５７】図９は、本実施形態３に係る薄膜トランジ
スタの一構成例を示している。図９の薄膜トランジスタ
では、基板１１と薄膜半導体層１２との間に第１下地絶
縁層（ＳｉＮ）４０および第２下地絶縁層（ＳｉＯ₂）
４２とが形成されている。そして、第１および第２下地
絶縁層４０、４２の界面であって、チャネル領域１２ｃ
のドレイン側に位置する領域に、負の電荷が蓄積されて
電荷蓄積領域３４が形成されている。

【００５８】薄膜半導体層１２のチャネル領域１２ｃ上
にはゲート絶縁層２０が形成され、さらにゲート絶縁層
２０の上にはゲート電極１４が形成されている。本実施
形態３では、ゲート絶縁層２０は層内に電荷蓄積領域を
形成するのでなければ、必ずしも実施形態１、２のよう
に多層構造とする必要はないが、多層構造としてもよ
い。

【００５９】また、図９の構成において、基板１１の第
二面側には、電荷蓄積領域３４を形成するための基板電
極６０が形成されている。

【００６０】ここで、基板１１は、ガラス基板ではな
く、ＳＩＭＯＸ（Separation by imprantation of oxyg
en SOI wafer）基板や張り合わせ基板等、いわゆるＳＯ
Ｉ基板のように第１下地絶縁層４０が１μｍ以下の場合
を想定している。本実施形態３中においては、基板１１
としてＳＯＩ基板を用いた場合を想定して説明を行う。

【００６１】図９に示すように、ドレイン領域１２ｄに
は、ドレイン電圧ＶDとして高電圧（ＶD＞＞０，但しＶ
G＜ＶD）を印加し、これによりホットホールとホットエ
レクトロンが発生する。同時に基板電極６０には、基板
電極電圧Ｖsubとしてゲート電圧より大きい正の電圧
（ＶG＜Ｖsub）を印加することにより、そのホットエレ
クトロンが、薄膜半導体層１２のドレイン近傍直下の第
１下地絶縁層４０と第２下地絶縁層４２との界面に注入
され、負の電荷蓄積領域３４となる。つまり、このよう
な条件を満たすバイアス電圧Vbsを基板電極６０−ドレ
イン領域１２ｄ間に印加することにより、第１下地絶縁
層４０と第２下地絶縁層４２との界面に電荷蓄積領域３
４を形成することができる（ｎ型ＴＦＴの場合）。

【００６２】薄膜半導体層１２の第二面側のドレイン領
域近傍に負の電荷蓄積領域３４を形成すれば、チャネル
領域１２ｃとドレイン領域１２ｄとの界面への電界集中
が緩和され、薄膜トランジスタのリーク電流を低くする
ことができる。なお、ｐ型ＴＦＴの場合には、下地絶縁
層４０、４２内にホットホールを注入し、薄膜半導体層
１２の第二面側のドレイン領域近傍に、正の電荷蓄積領
域３４を形成する。

【００６３】図１０は、図９に示す薄膜トランジスタの
変形例を示している。図１０では、シリコン基板１１上
に下地絶縁層４２（ＳｉＯ₂）を有し、更に、下地絶縁
層４２のチャネル領域対応領域のドレイン側には、部分
的にＳｉＮの絶縁領域４０−ａが形成されている。そし
て、絶縁領域４０−ａと下地絶縁層４０との界面に負の
電荷蓄積領域３４が形成されている。この電荷蓄積領域
３４は、図９と同様にドレイン領域１２ｄと、基板電極
６０との間に所定のバイアス電圧Ｖbsを印加することで
形成する。

【００６４】絶縁領域４０−ａは、まず、基板１１上の
全面にＳｉＮ層を形成し、その後、ＳｉＮ層をフォトリ
ソグラフィ技術を用いてエッチングして、チャネル対応
領域のドレイン側近傍のみに残すことで形成する。

【００６５】図１０の他の構成部分およびそれらの製造
方法については基本的に図９の構成と同じである。な
お、図１０の構成では、薄膜半導体層１２を固相成長に
より形成するいわゆるＳＰＥ（Solid phase epitaxia
l）成長法によって形成する方法を採用するが、この方
法以外によって形成しても、ＴＦＴのリーク電流低減の
効果は同様に得られる。

【００６６】［実施形態４］図１１は、実施形態４に係
る薄膜トランジスタの構成を示している。本実施形態４
の薄膜トランジスタは、構成自体は実施形態３の図９と
同一である。しかし、第１下地絶縁層４０と第２下地絶
縁層４２との界面の全面に電荷蓄積領域３５が形成され
ており、この電荷蓄積領域３５の形成原理が実施形態３
と異なっている。

【００６７】具体的には、上記実施形態３ではｎ型ＴＦ
Ｔにおいて電荷蓄積領域３４を形成するために下地絶縁
層中にホットキャリアを注入する。これに対して、本実
施形態４では、下地絶縁層４０、４２にトンネル電流
（いわゆるＦＮ電流）によるトンネル電子を注入して、
下地絶縁層の界面全体に電荷蓄積領域３５を形成してい
るのである。

【００６８】下地絶縁層中へのトンネル電子注入は、図
１１に示すように、基板電極電圧Ｖsubとして、ソース
電圧ＶS、ドレイン電圧ＶD、ゲート電圧ＶGに対して十
分高い正の電圧を印加することで実現する。このような
バイアス電圧Ｖtを印加することで薄膜半導体層１２か
ら第２下地絶縁層４２と第１下地絶縁層４０との界面に
トンネル電子が注入され、電荷蓄積領域３５が形成され
る。

【００６９】このように第１下地絶縁層４０と第２下地
絶縁層４２との界面の全面に電荷蓄積領域３５を形成す
ることにより、薄膜トランジスタの動作しきい値電圧が
実効的に大きくなり、それにより薄膜トランジスタのリ
ーク電流を低減することが可能となる。

【００７０】［実施形態５］図１２〜図１５は、実施形
態５に係る薄膜トランジスタの構成例をそれぞれ示す。
実施形態３と同様に本実施形態５では、薄膜半導体層１
２の第二面側（ゲート絶縁層の非形成面側）に電荷蓄積
領域３６を形成する（ｎ型ＴＦＴの場合、負の電荷蓄積
領域）。実施形態３と異なる点は、基板としてシリコン
基板ではなく、ガラス基板１３を用いており、基板１３
と薄膜半導体層１２との間に下地電極７０又は埋込電極
７２を形成していることである。

【００７１】まず、図１２に示す薄膜トランジスタで
は、ガラス基板１３上に、下地電極７０、第１下地絶縁
層４６、第２下地絶縁層４８、薄膜半導体層１２、ゲー
ト絶縁層２０およびゲート電極１４がこの順に形成され
ている。下地電極７０は、ドナーまたはアクセプターと
なる不純物を含んだシリコン薄膜を減圧ＣＶＤもしくは
プラズマＣＶＤによって堆積することによって形成でき
る。但し、この方法に限らず、透明金属材料などを形成
して下地電極７０としてもよい。

【００７２】下地電極７０は、実施形態３の基板電極６
０と同様の機能を発揮する。従って、この下地電極７０
と、ドレイン領域１２ｄとの間に所定のバイアス電圧Ｖ
bsを印加することによって、第１下地絶縁層４６と第２
下地絶縁層４８との界面であって、チャネル対応領域の
ドレイン側に、選択的に負の電荷蓄積領域３６が形成さ
れる（ｎ型ＴＦＴの場合）。そして、この負の電荷蓄積
領域３６の存在により、チャネル領域１２ｃとドレイン
領域１２ｄとの界面付近への電界集中が緩和され、ＴＦ
Ｔのリーク電流が低減される。

【００７３】図１３の薄膜トランジスタでは、図１２の
第１下地絶縁層４６に代わってチャネル対応領域のドレ
イン側のみに絶縁領域５０が形成されている。また、負
の電荷蓄積領域３６は、この絶縁領域５０と第２下地絶
縁層４８との界面に形成されている。絶縁領域５０は、
下地電極７０上に図１２と同じ第１下地絶縁層を形成
し、フォトリソグラフィ技術を用いてこの絶縁層をチャ
ネル対応領域のドレイン側のみ残してエッチング除去す
ることで形成する。第２下地絶縁層４８は、露出した下
地電極７０および絶縁領域５０上を覆うように形成す
る。電荷の蓄積方法は、図１２の構成と同様に、下地電
極７０とドレイン領域１２ｄとの間に所定のバイアス電
圧Ｖbsを印加すればよい。

【００７４】図１４に示す薄膜トランジスタでは、より
確実にドレイン近傍にのみ電荷蓄積領域３６を形成する
ために、埋込電極７２を部分的に形成している。そし
て、この埋込電極７２を覆うように第１下地絶縁層４
６、第２下地絶縁層４８が形成されている。埋込電極７
２は、上記下地電極７０と同様にドナーまたはアクセプ
ターとなる不純物を含んだシリコン薄膜を減圧ＣＶＤも
しくはプラズマＣＶＤによって堆積して得た導電層を用
い、さらに各薄膜トランジスタに対応するようにマスク
形成工程、エッチング工程を経ることで形成される。ま
た、各薄膜トランジスタに対応して形成される埋込電極
７２は、互いに図示しないバスラインによって接続して
おくことで、基板全体で一括して所定の電圧を印加する
ことができる。なお、電荷蓄積領域３６は、上記図１
２、１３と同様に、埋込電極７２と対応するドレイン領
域１２ｄにバイアス電圧Ｖbsを印加することによって形
成する。

【００７５】図１５に示す薄膜トランジスタでは、図１
４の第１下地絶縁層４６の代わりに絶縁領域５０を有し
ている。この絶縁領域５０は、図１４の第１下地絶縁層
４６を埋込電極７２と同様、チャネル対応領域のドレイ
ン側にのみ残してエッチング除去することで形成でき
る。

【００７６】具体的には、まず基板１３全面に埋め込み
電極材料層を形成し、続いて第１下地絶縁層を形成す
る。その後、マスクを形成してこれら２層を同時にエッ
チングする。これにより、同一形状の埋込電極７２と絶
縁領域５０がドレイン近傍領域に形成される。但し、埋
込電極７２および絶縁領域５０をそれぞれ別工程でパタ
ーニングしてもよい。

【００７７】第２下地絶縁層４８は、埋込電極７２およ
び絶縁領域５０を形成した後、絶縁領域５０と露出した
ガラス基板１３を覆うように形成する。電荷蓄積領域３
６の形成方法は、図１２〜１４と同一であり、この電荷
蓄積領域３６は、絶縁領域５０と第２下地絶縁層４８と
の界面に形成される。

【００７８】以上図１２から図１５に例示するように基
板としてガラス基板１３を用いた場合にも、下地電極７
０や埋込電極７２を予め形成することで、薄膜半導体層
１２の第二面側のチャネル対応領域のドレイン側に電荷
蓄積領域を形成でき、ＴＦＴのリーク電流低減を図るこ
とができる。

【００７９】また、図１３、図１４および図１５におい
て、下地絶縁層のカバレッジ不良が問題になる場合に
は、島状に形成される絶縁領域５０や埋込電極７２の厚
さを第２下地絶縁層４８より薄くすればよい。

【００８０】［実施形態６］図１６は、実施形態６に係
る薄膜トランジスタの構成を示す。図１６の薄膜トラン
ジスタでは、基板１０と薄膜半導体層１２との界面（薄
膜半導体層１２の第二面側）に構造欠陥に起因した欠陥
準位８０が導入されている。

【００８１】基板１０上に薄膜半導体層１２を形成する
前に、Ａｒスパッタにて絶縁性の基板１０の表面にダメ
ージを与えて構造欠陥を発生させ、その上に薄膜半導体
層１２を形成すると該ダメージに起因して欠陥準位８０
が発生する。この欠陥準位８０は、スパッタ時のＲＦパ
ワー等でその欠陥密度を制御することができる。

【００８２】図１６に示すように、基板１０とチャネル
領域中のドレイン近傍の界面に存在している欠陥準位８
０に対し、選択的に電荷蓄積領域３８を形成するには、
基板１０の第二面側に形成した基板電極６０に、図９の
ような条件を満たす基板電極電圧Ｖsubを印加して、ド
レイン領域１２ｄとの間に所定のバイアス電圧Ｖbsをか
ける。これにより、ドレイン近傍の欠陥準位８０にホッ
トエレクトロンが注入され負の電荷蓄積領域３８が形成
される。

【００８３】また、欠陥準位８０に対しそのチャネル領
域全域に電荷蓄積領域３８を形成する場合には、ソース
電圧ＶS、ドレイン電圧ＶD、ゲート電圧ＶG、および基
板電極電圧Ｖsubを図１１に示すような条件に設定す
る。これにより、薄膜半導体層１２から欠陥準位８０に
トンネル電子が注入されチャネル領域全域に負の電荷蓄
積領域３８が形成され、ＴＦＴ（ｎ型ＴＦＴ）のリーク
電流が低減される。

【００８４】［実施形態７］実施形態１〜実施形態６で
は、基板上でゲート電極が薄膜半導体層よりも上層に形
成されたいわゆるトップゲート型のＴＦＴを例に挙げて
説明しているが、ゲート電極が薄膜半導体層よりも下層
にあるボトムゲート型のＴＦＴであっても、各実施形態
と同様な効果が得られる。

【００８５】例えば、図１７（ａ）のように、基板１０
上にゲート電極１４、ゲート絶縁層２１および薄膜半導
体層１２がこの順に形成されている場合において、薄膜
半導体層１２の第一面側に位置するゲート絶縁層２１中
に電荷を注入して電荷蓄積領域３１を形成する。この構
成によっても、ドレイン領域１２ｄとチャネル領域１２
ｃとの界面への電界集中を緩和でき、リーク電流の低減
を図ることができる。なお、ｎ型ＴＦＴの場合には、正
の電荷蓄積領域３１、ｐ型ＴＦＴの場合、負の電荷蓄積
領域３１を形成する。

【００８６】また図１７（ｂ）に示すように、薄膜半導
体層１２の第二面側に電荷蓄積領域３９を形成しても良
い。この場合、薄膜半導体層１２上には絶縁層４９が形
成され、この絶縁層４９上にさらに絶縁層５１を形成す
る。この絶縁層５１は、絶縁層４９の全面を覆うように
形成されていても良いが、チャネル領域１２ｃのドレイ
ン側近傍にのみ形成してもよい。また、絶縁層５１上
に、電極７３を形成し、電極７３とドレイン領域１２ｄ
との間に所定のバイアス電圧Ｖbsを印加することで、絶
縁層４９と絶縁層５１との界面に電荷蓄積領域３９を形
成する。このような構成によってもリーク電流低減の効
果が得られる。なお、ｎ型ＴＦＴの場合には、負の電荷
蓄積領域３９、ｐ型ＴＦＴの場合、正の電荷蓄積領域３
９を形成する。

【００８７】

【発明の効果】以上説明したように、この発明において
は、薄膜半導体層の第一面側（ゲート絶縁層側）又は第
二面側（ゲート絶縁層非形成側）のいずれか又は両方
に、電荷蓄積領域を形成する。この電荷蓄積領域の存在
により、チャネル領域とドレイン領域との界面での電界
集中を緩和でき、薄膜半導体装置の電流駆動能力を低下
させることなく、リーク電流を低減することが可能とな
る。また、この電荷蓄積領域は、所定条件のバイアス電
圧を薄膜半導体装置に印加することによって形成でき
る。

【図面の簡単な説明】

【図１】実施形態１に係る薄膜トランジスタの構成を
示す図である。

【図２】実施形態１に係る薄膜トランジスタへのバイ
アス電圧の印加条件を示す図である。

【図３】実施形態１に係る薄膜トランジスタに印加す
るバイアス電圧を変えた場合の特性の違いを示す図であ
る。

【図４】正電荷蓄積領域を形成した場合と形成しない
場合のドレイン領域近傍における電界強度分布を比較す
る図である。

【図５】実施形態２に係る薄膜トランジスタの構成を
示す図である。

【図６】実施形態２に係る薄膜トランジスタの図５と
異なる構成を示す図である。

【図７】実施形態２に係る薄膜トランジスタの図５と
異なる構成を示す図である。

【図８】実施形態２に係る薄膜トランジスタのゲート
絶縁層の厚さについて説明する図である。

【図９】実施形態３に係る薄膜トランジスタの構成を
示す図である。

【図１０】実施形態３に係る薄膜トランジスタの図９
と異なる構成を示す図である。

【図１１】実施形態４に係る薄膜トランジスタの構成
を示す図である。

【図１２】実施形態５に係る薄膜トランジスタの構成
を示す図である。

【図１３】実施形態５に係る薄膜トランジスタの図１
２と異なる構成を示す図である。

【図１４】実施形態５に係る薄膜トランジスタの図１
２と異なる構成を示す図である。

【図１５】実施形態５に係る薄膜トランジスタの図１
２と異なる構成を示す図である。

【図１６】実施形態６に係る薄膜トランジスタの構成
を示す図である。

【図１７】実施形態７に係るボトムゲート型の薄膜ト
ランジスタの構成を示す図である。

【図１８】従来のＬＤＤ型薄膜トランジスタの構成を
示す図である。

【符号の説明】

１０基板、１１シリコン基板、１２薄膜半導体層
（薄膜シリコン層）、１３ガラス基板、１４ゲート
電極、２０ゲート絶縁層、２２第１ゲート絶縁層、
２２−ａ，４０−ａ，５０絶縁領域、２４第２ゲー
ト絶縁層、２６絶縁層、３０，３１，３２電荷蓄積領
域、３４，３５，３６，３８，３９電荷蓄積領域、４０
第１下地絶縁層、４２第２下地絶縁層、４９，５１
絶縁層、６０基板電極（電荷蓄積領域形成用電
極）、７０下地電極（電荷蓄積領域形成用電極）、７
２埋込電極（電荷蓄積領域形成用電極）、７３電極
（電荷蓄積領域形成用電極）、８０欠陥準位。

───────────────────────────────────────────────────── フロントページの続き (72)発明者景山恭行愛知県愛知郡長久手町大字長湫字横道41番地の１株式会社豊田中央研究所内 (72)発明者光嶋康一愛知県愛知郡長久手町大字長湫字横道41番地の１株式会社豊田中央研究所内Ｆターム(参考） 5F110 AA06 CC02 DD02 DD05 EE03 EE44 FF02 FF03 FF09 FF23 FF30 GG02 GG13 GG15 GG47 HJ13 QQ04

Claims

【特許請求の範囲】

【請求項１】基板の第一面側に、チャネル領域とソー
ス領域とドレイン領域とを含む半導体層、ゲート絶縁層
及びゲート電極が形成された薄膜半導体装置であり、前記ゲート電極と前記ドレイン領域との間に所定のバイ
アス電圧を印加することで、前記半導体層の第一面側に形成された前記ゲート絶縁層
内に電荷を注入し、該ゲート絶縁層内の前記チャネル領
域に対応する領域のうち、少なくともドレイン側近傍
に、電荷蓄積領域を形成することを特徴とする薄膜半導
体装置。
【請求項２】基板の第一面側に、チャネル領域および
ソース領域およびドレイン領域を含む半導体層、ゲート
絶縁層およびゲート電極が形成された薄膜半導体装置で
あって、前記半導体層の第一面側には前記ゲート絶縁層が形成さ
れており、前記ゲート絶縁層の非形成側である前記半導体層の第二
面側には、所定の絶縁層又は少なくともその第一面が絶
縁性を有する前記基板を介して、電荷蓄積領域形成用電
極が形成されており、前記電荷蓄積領域形成用電極と前記ドレイン領域との間
に所定のバイアス電圧を印加することで、前記絶縁層の
層内又は前記基板の第一面であって、その前記チャネル
領域に対応する領域のうち、少なくともドレイン側近傍
に、電荷蓄積領域を形成することを特徴とする薄膜半導
体装置。
【請求項３】基板の第一面側に、チャネル領域および
ソース領域およびドレイン領域を含む半導体層、ゲート
絶縁層およびゲート電極が形成された薄膜半導体装置で
あり、前記ゲート絶縁層が形成されている前記半導体層の第一
面側、または前記ゲート絶縁層非形成側である前記半導
体層の第二面側のいずれかまたは両方であって、その前
記チャネル領域に対応する領域のうち、少なくともドレ
イン側近傍に電荷蓄積領域が形成されていることを特徴
とする薄膜半導体装置。
【請求項４】請求項３に記載の薄膜半導体装置におい
て、前記ゲート絶縁層は、前記チャネル領域に対応する領域
の内の少なくともドレイン側近傍において多層構造を備
え、該多層構造領域内に前記電荷蓄積領域が形成される
ことを特徴とする薄膜半導体装置。
【請求項５】請求項３に記載の薄膜半導体装置におい
て、前記半導体層の第二面側に絶縁層が形成されており、該絶縁層は、その前記チャネル領域に対応する領域の
内、少なくともドレイン側近傍において多層構造を備
え、該多層構造領域内に前記電荷蓄積領域が形成される
ことを特徴とする薄膜半導体装置。
【請求項６】請求項３に記載の薄膜半導体装置におい
て、前記半導体層は、その第二面が前記基板の第一面に対向
するように形成されており、該基板の第一面と前記半導体層の第二面との界面領域に
は構造欠陥が導入されており、該構造欠陥領域のうち前
記チャネル領域に対応する領域の内の少なくともドレイ
ン側近傍に前記電荷蓄積領域が形成されていることを特
徴とする薄膜半導体装置。