KR100626394B1 - 플래시 메모리의 신뢰성 향상을 위한 스트링 선택 라인 및그라운드 선택 라인 바이어스 회로 - Google Patents

플래시 메모리의 신뢰성 향상을 위한 스트링 선택 라인 및그라운드 선택 라인 바이어스 회로 Download PDF

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Abstract

불 휘발성 반도체 메모리 장치는 비트 라인들에 각각 연결된 셀 스트링들과; 상기 셀 스트링들 각각은 스트링 선택 라인에 연결된 스트링 선택 트랜지스터, 그라운드 선택 라인에 연결된 그라운드 선택 트랜지스터, 그리고 워드 라인들에 각각 연결되고 상기 선택 트랜지스터들 사이에 직렬 연결된 메모리 셀들로 구성되며; 읽기 동작시 읽기 전압을 강하하도록 구성된 제 1 전압 강하 회로와; 상기 읽기 동작시 상기 읽기 전압을 강하하도록 구성된 제 2 전압 강하 회로와; 상기 제 1 전압 강하 회로로부터 제공되는 상기 강하된 전압으로 상기 스트링 선택 라인을 구동하도록 구성된 스트링 선택 구동 회로와; 상기 제 2 전압 강하 회로로부터 제공되는 상기 강하된 전압으로 상기 그라운드 선택 라인을 구동하도록 구성된 그라운드 선택 구동 회로를 포함한다. 이러한 장치를 통하여 스트링/그라운드 선택 트랜지스터의 게이트 산화막이 받는 불필요한 스트레스를 줄임으로써 낸드형 플래쉬 메모리의 신뢰성을 향상시킬 수 있다.

Description

플래시 메모리의 신뢰성 향상을 위한 스트링 선택 라인 및 그라운드 선택 라인 바이어스 회로 {Bias circuits for the enhanced reliability of Flash Memory Cells}
도 1은 종래 기술에 따른 낸드형 플래시 메모리를 개략적으로 보여주는 블록도이다.
도 2는 도 1에 도시된 스트링/그라운드 선택 구동 회로를 보여주는 블록도이다.
도 3은 제어 신호(Read_EN)이 활성화되었을 때 워드 라인들(WLn-1∼WL0) 및 선택 라인들(SSL, GSL)의 전압 레벨들을 나타내는 타이밍도이다.
도 4는 본 발명에 따른 플래쉬 메모리를 개략적으로 보여주는 블록도이다.
도 5a는 본 발명의 예시적인 실시예에 따른 도 4에 도시된 스트링 선택 구동 회로를 보여주는 블록도이다.
도 5b는 본 발명의 예시적인 실시예에 따른 도 4에 도시된 그라운드 선택 구동 회로를 보여주는 블록도이다.
도 6a 내지 도 6d는 도 5a 및 도 5b에 도시된 전압 강하 회로를 보여주는 회로도이다.
도 7은 본 발명에 따른 플래쉬 메모리에서 제어 신호(Read_EN)이 활성화되었 을 때 워드 라인들(WLn-1∼WL0) 및 선택 라인들(SSL, GSL)의 전압 레벨들을 나타내는 타이밍도이다.
*도면의 주요부분에 대한 부호의 설명*
110, 210: 스트링 선택 구동 회로 120, 220 : 그라운드 선택 구동 회로
130 : 워드 라인 구동 회로 140 : 전하 펌프
150 : 고전압 레귤레이터 160 : 블록 디코더 회로
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 불 휘발성 반도체 메모리 장치에 관한 것이다.
전형적으로, 플래시(flash) EEPROM (electrically erasable programmable read only memory)등과 같은 불휘발성 반도체 메모리 장치는, 휴대용 전자 시스템의 데이터 저장 장치로서 디지탈 카메라, 컴퓨터, 이동통신 단말기 및 메모리 카드 등에 널리 사용된다. 이러한 플래쉬 메모리소자는 크게 2 가지로 분류될 수 있다. 그 하나는 노어형 플래쉬 메모리소자이고, 다른 하나는 낸드형 플래쉬 메모리소자이다. 노어형 플래쉬 메모리소자는 하나의 비트 라인에 복수의 셀들이 병렬로 연결된 셀 구조를 갖는다. 노어형 플래쉬 메모리소자의 셀 구조에 따르면, 각 셀 트랜지스터의 소오스 영역 및 드레인 영역 상에 콘택홀이 형성되며, 고집적 플래쉬 메모리소자에 부적합하다. 이에 반하여, 낸드형 플래쉬 메모리소자는 하나의 비트 라 인에 복수개의 셀 트랜지스터들이 직렬 연결된 셀 구조(또는 스트링 구조)를 갖는다. 따라서, 낸드형 플래쉬 메모리 소자의 경우, 집적도가 노어형 플래쉬 메모리 소자와 비교하여 볼 때 상대적으로 우수한다. 또한, 낸드형 플래쉬 메모리 소자는 플래시 소거가 가능한 메모리로서 본 분야에 널리 알려져 있다. 이러한 낸드형 플래쉬 메모리소자는 각 스트링마다 스트링 선택 트랜지스터(SST) 및 그라운드 선택 트랜지스터(GST)를 필요로 한다. 상기 스트링 선택 트랜지스터 및 그라운드 선택 트랜지스터는 터널산화막, 부유게이트, 게이트 층간절연막 및 제어게이트가 차례로 적층된 게이트 구조를 갖는 셀 트랜지스터와는 달리 50 내지 100Å 정도의 얇은 게이트 산화막을 갖는다.
도 1은 종래의 낸드형 플래시 메모리의 워드라인 및 스트링/그라운드 선택 라인 (SSL/GSL) 구동회로를 개략적으로 보여주는 블록도이다.
도 1을 참조하면, 낸드형 플래시 메모리는 메모리 셀 어레이(100), 스트링 선택 구동 회로(110), 그라운드 선택 구동 회로(120), 워드 라인 구동 회로(130), 전하 펌프(140), 고전압 레귤레이터(150), 그리고 블록 디코더 회로(160)를 포함한다. 도 1의 메모리 셀 어레이(100)에는 단지 하나의 비트 라인에 대응하는 스트링만이 도시되어 있다. 비트 라인(BL)에 연결된 스트링은 스트링 선택 트랜지스터(SST), 복수의 메모리 셀들(또는 단위 셀들) (Cn-1∼C0), 그리고 그라운드 선택 트랜지스터(GST)로 구성된다. 트랜지스터들(SST, GST) 및 단위 셀들(Cn-1∼C0)은 선택 라인들(SSL, GSL) 및 워드 라인들(WLn-1∼WL0)에 각각 연결되어 있다. 선택 라인들(SSL, GSL) 및 워드 라인들(WLn-1∼WL0)은 대응하는 트랜지스터들(ST, GT, WTn-1∼WT0)을 통해 스트링 선택 구동 회로(110), 그라운드 선택 구동 회로(120), 그리고 워드 라인 구동 회로(130)에 각각 연결되어 있다.
전하 펌프(140)는 읽기 동작시 읽기 전압(VREAD)을 발생하도록 구성되며, 고전압 레귤레이터(150)는 읽기 전압(VREAD)이 일정하게 유지되도록 전하 펌프(140)를 제어한다. 스트링 선택 구동 회로(110)는 읽기 전압(VREAD)을 입력받고, 제어 신호(Read_EN)에 응답하여 신호 라인(SS)을 읽기 전압(VREAD)으로 구동한다. 그라운드 선택 구동 회로(120)는 읽기 전압(VREAD)을 입력받고, 제어 신호(Read_EN)에 응답하여 신호 라인(GS)을 읽기 전압(VREAD)으로 구동한다. 워드 라인 구동 회로(130)는 읽기 전압(VREAD)을 입력받고, 행 어드레스 및 제어 신호(Read_EN)에 응답하여 신호 라인들(Sn-1∼S0) 중 하나를 선택한다. 선택된 신호 라인은 0V로 구동되고, 비선택된 신호 라인들은 읽기 전압(VREAD)으로 구동된다. 블록 디코더 회로(160)는 고전압(VPP)을 입력받고, 블록 어드레스에 응답하여 블록 워드 라인(BLKW)을 구동한다.
도 1에 도시된 바와 같이, 읽기 동작 시 셀 스트링의 워드라인들(WLn-1∼WL0)과 스트링 및 그라운드 선택 라인들(SSL, GSL)이 바이어스된다. 즉, 선택된 워드라인(예를 들면 WL0)에는 0V의 기준전압이 인가되고, 비선택된 워드라인들(WLn-1∼WL1)에는 스트링 내의 비선택된 셀이 온 셀 전류에 제한을 가하지 않도록 하기 위한 읽기 전압으로서 패스 전압(VREAD)이 인가된다. 스트링 및 그라운드 선택 라인들(SSL, GSL)에도 마찬가지로 온 셀 전류를 크게 하기 위하여 비선택 워드라인과 같은 패스 전압(VREAD)이 인가된다. 따라서, 읽기 동작시에 워드라인을 구동하는 회로(130)와 스트링 및 그라운드 선택 라인들(SSL, GSL)을 구동하는 회로(110, 120)는 공통된 전압인 패스 전압 레벨로 각 라인을 구동하는 고전압 스위치로 구성된다.
도 2는 도 1에 도시된 스트링 선택 구동 회로(110) 및 그라운드 선택 구동 회로(120)를 보여주는 블록도이다. 도 2에 도시된 바와 같이, 종래 기술의 스트링/그라운드 선택 구동회로(110/120)는 읽기 동작을 알리는 제어 신호(Read_EN)에 응답하여 입력 전압(VREAD)을 출력하는 고전압 스위치(112)로 구성된다. 고전압 스위치(112)는 제어신호에 따라서 입력 전압 신호를 출력으로 전달하거나 차단하는 회로로 일반 스위치와 달리 고전압 신호를 전달할 수 있는 회로로 당업자에게는 널리 알려진 회로이다.
도 3는 제어 신호(Read_EN)이 활성화되었을 때 워드 라인들(WLn-1∼WL0) 및 선택 라인들(SSL, GSL)의 전압 레벨들을 나타내는 타이밍 다이어그램이다. 도 3에 도시된 바와 같이, 비선택된 워드 라인들 및 선택 라인들(SSL, GSL)은 대응하는 구동 회로를 통해 패스 전압/읽기 전압(VREAD)으로 각각 구동되고, 선택된 워드 라인은 0V로 구동된다.
상기 언급한 종래 기술의 문제점은 다음과 같다. 점차적으로 낸드형 플래시 메모리가 고집적화/대용량화됨에 따라 낸드형 플래시 메모리의 셀 크기가 작아진다. 셀 크기의 감소는 터널링 산화막의 두께가 얇아짐을 의미한다.상술한 바와 같이 스트링 선택 트랜지스터 및 그라운드 선택 트랜지스터의 게이트 절연막은 이러한 터널링 산화막으로 구성되므로 이러한 추세에 따라 함께 얇아질 수 있다. 한편, 읽기 동작시 비선택 워드라인에 인가되는 패스 전압(VREAD) 은 프로그램된 셀의 가장 높은 문턱 전압에 비해 충분히 높아야 하므로, 프로그램된 셀의 문턱 전압 산포가 크거나 멀티 레벨 플래시 메모리와 같이 여러 개의 문턱 전압 산포를 가지는 경우 상기 패스 전압(VREAD) 레벨이 높아져야 한다. 예를 들어 터널링 산화막의 두께가 6nm이고 패스 전압(VREAD)가 6V라면 스트링/그라운드 선택 트랜지스터의 게이트 산화막으로 사용되는 터널링 산화막에 걸리는 전기장의 세기가 10MV/cm가 되어, 산화막의 파괴 전압에 근접하게 되므로, 트랜지스터의 신뢰성을 저하시키는 요인이 된다.
스트링/그라운드 선택 트랜지스터의 게이트 산화막으로 얇은 산화막을 사용한 낸드형 플래쉬의 경우, 상기 선택 트랜지스터들의 게이트 산화막에 인가되는 전계는 셀 트랜지스터의 터널산화막 및 게이트 층간절연막에 인가되는 전계에 비하여 강하다. 이러한 문제점을 해결하기 위해 스트링/그라운드 선택 트랜지스터의 게이트 산화막으로 고전압 트랜지스터에 사용되는 두꺼운 산화막을 사용하려면 인접한 워드라인의 셀 트랜지스터와 문턱 전압 및 산화막 두께를 다르게 해야 한다.이 경우, 셀 스트링의 크기가 커지게 되므로 이러한 방법을 적용하는 것은현실적으로 어렵다. 이에 따라, 스트링/그라운드 선택 트랜지스터의 게이트 산화막은 읽기 동작시 인가되는 고전압과 오랜 기간 동안의 읽기 동작에 따른 스트레스 시간에 의해 퇴화(degradation)되어 진행성 불량을 일으킬 가능성이 높다. 이는 단위 스트링을 공유하는 셀 전체의 오동작을 유발할 수 있다.
따라서, 스트링/그라운드 선택 트랜지스터의 워드라인 전압과 반도체 기판의 전압차를 감소시켜, 읽기 동작에 따른 게이트 산화막의 스트레스를 약화시키는 기술이 절실히 요구되고 있다.
본 발명의 목적은 향상된 신뢰성을 갖는 플래시 메모리 장치를 제공하는 것이다.
본 발명의 다른 목적은 스트링/그라운드 선택 트랜지스터의 게이트 산화막의 열화를 줄일 수 있는 플래시 메모리 장치의 읽기 전압 인가 회로를 제공하는 것이다.
상술한 제반 목적들을 달성하기 위한 본 발명의 특징에 따르면, 불 휘발성 반도체 메모리 장치는 비트 라인들에 각각 연결된 셀 스트링들과; 상기 셀 스트링들 각각은 스트링 선택 라인에 연결된 스트링 선택 트랜지스터, 그라운드 선택 라인에 연결된 그라운드 선택 트랜지스터, 그리고 워드 라인들에 각각 연결되고 상기 선택 트랜지스터들 사이에 직렬 연결된 메모리 셀들로 구성되며; 읽기 동작시 읽기 전압을 강하하도록 구성된 제 1 전압 강하 회로와; 상기 읽기 동작시 상기 읽기 전압을 강하하도록 구성된 제 2 전압 강하 회로와; 상기 제 1 전압 강하 회로로부터 제공되는 상기 강하된 전압으로 상기 스트링 선택 라인을 구동하도록 구성된 스트링 선택 구동 회로와; 상기 제 2 전압 강하 회로로부터 제공되는 상기 강하된 전압으로 상기 그라운드 선택 라인을 구동하도록 구성된 그라운드 선택 구동 회로를 포함한다.
예시적인 실시예에 있어서, 상기 제 1 전하 강하 회로에 의해서 강하된 전압은 상기 제 2 전하 강하 회로에 의해서 강하된 전압과 동일하다.
예시적인 실시예에 있어서, 상기 제 1 전하 강하 회로에 의해서 강하된 전압은 상기 제 2 전하 강하 회로에 의해서 강하된 전압보다 높다.
예시적인 실시예에 있어서, 상기 제 1 전하 강하 회로에 의해서 강하된 전압은 상기 제 2 전하 강하 회로에 의해서 강하된 전압보다 낮다.
예시적인 실시예에 있어서, 상기 제 1 및 제 2 전압 강하 회로들 각각은 상기 읽기 전압을 2Vth(Vth: NMOS 트랜지스터의 문턱 전압) 만큼 강하하도록 구성된다.
예시적인 실시예에 있어서, 상기 제 1 및 제 2 전압 강하 회로들 각각은 상기 읽기 전압을 N x Vth (N은 자연수, Vth: NMOS 트랜지스터의 문턱 전압)만큼 강하하도록 구성된다.
본 발명의 다른 특징에 따르면, 복수개의 워드라인들을 선택하는 제 1 트랜지스터들과 스트링 및 그라운드 선택 라인을 선택하는 제 2 트랜지스터들을 각각 포함하는 복수개의 메모리 블록들을 구비하는 불 휘발성 반도체 메모리 장치가 제공된다. 불 휘발성 반도체 메모리 장치는 읽기 동작시 읽기 전압을 발생하도록 구성된 전하 펌프와; 상기 읽기 전압이 일정하게 유지되도록 상기 전하 펌프를 제어하는 전압 레귤레이터와; 상기 읽기 동작시 상기 읽기 전압을 상기 제 1 트랜지스터들로 전달하는 제 1 구동 회로와; 상기 전하 펌프로부터의 읽기 전압을 강하하도록 구성된 전압 강하 회로와; 그리고 상기 읽기 동작시 상기 전압 강하 회로에 의 해서 강하된 전압을 상기 제 2 트랜지스터들에 전달하는 제 2 구동 회로를 더 포함한다.
예시적인 실시예에 있어서, 상기 전압 강하 회로는 상기 읽기 전압을 다수의 트랜지스터들의 문턱 전압들의 합만큼 강하시킨다.
예시적인 실시예에 있어서, 상기 전압 강하 회로는 상기 읽기 전압을 각각 강하하도록 구성된 제 1 및 제 2 전압 강하 회로들을 포함하며, 상기 제 1 전압 강하 회로의 출력 전압은 상기 제 2 구동 회로를 통해 상기 스트링 선택 라인으로 공급되고 상기 제 2 전압 강하 회로의 출력 전압은 상기 제 2 구동 회로를 통해 상기 그라운드 선택 라인으로 공급된다.
예시적인 실시예에 있어서, 상기 제 1 전하 강하 회로에 의해서 강하된 전압은 상기 제 2 전하 강하 회로에 의해서 강하된 전압과 동일하다.
예시적인 실시예에 있어서, 상기 제 1 전하 강하 회로에 의해서 강하된 전압은 상기 제 2 전하 강하 회로에 의해서 강하된 전압보다 높다.
예시적인 실시예에 있어서, 상기 제 1 전하 강하 회로에 의해서 강하된 전압은 상기 제 2 전하 강하 회로에 의해서 강하된 전압보다 낮다.
예시적인 실시예에 있어서, 상기 제 1 및 제 2 전압 강하 회로들 각각은 상기 읽기 전압을 2Vth(Vth: NMOS 트랜지스터의 문턱 전압) 만큼 강하하도록 구성된다.
본 발명의 또 다른 특징에 따르면, 비트 라인들에 각각 연결되며, 각긱이 스트링 선택 라인에 연결된 스트링 선택 트랜지스터, 그라운드 선택 라인에 연결된 그라운드 선택 트랜지스터, 그리고 워드 라인들에 각각 연결되고 상기 선택 트랜지스터들 사이에 직렬 연결된 메모리 셀들로 구성된 스트링들을 포함하는 불 휘발성 반도체 메모리 장치의 읽기 전압 공급 방법이 제공된다. 이 방법에 의하면, 비선택된 워드 라인들로 공급될 읽기 전압이 생성되고, 상기 읽기 전압이 소정 전압만큼 강하되고, 상기 읽기 동작을 알리는 제어 신호에 응답하여 상기 강하된 전압이 상기 스트링 선택 라인 및 상기 그라운드 선택 라인으로 각각 공급되고, 상기 제어 신호에 응답하여 상기 읽기 전압이 상기 워드 라인들 중 비선택된 워드 라인들로 그리고 접지 전압이 상기 워드 라인들 중 선택된 워드 라인으로 각각 공급된다.
예시적인 실시예에 있어서, 상기 읽기 전압은 2Vth(Vth: NMOS 트랜지스터의 문턱 전압) 만큼 강하된다.
예시적인 실시예에 있어서, 상기 읽기 전압은 N x Vth (N은 자연수, Vth: NMOS 트랜지스터의 문턱 전압)만큼 강하된다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
본 발명의 신규한 플래쉬 메모리에 따르면, 스트링 선택 라인 및 그라운드 선택 라인을 구동하는 구동 회로들은 패스 전압을 입력받고 읽기 전압으로서 입력된 패스 전압보다 낮은 전압으로 스트링 선택 라인 및 그라운드 선택 라인을 구동하도록 구성된다. 이러한 구동 방식에 따르면, 앞서 언급된 문제점(스트링 및 그라운드 선택 트랜지스터들의 게이트 산화막의 열화 현상으로 인한 읽기 오동작)을 해 결할 수 있다.
도 4는 본 발명에 따른 플래쉬 메모리를 개략적으로 보여주는 블록도이다. 본 발명에 따른 플래쉬 메모리는 스트링 및 그라운드 선택 구동 회로들(210, 220)이 도 1에 도시된 것과 다르다는 점을 제외하면 도 1에 도시된 것과 실질적으로 동일하다. 도 4에 있어서, 도 1에 도시된 것과 동일한 기능을 갖는 구성 요소들은 동일한 참조 번호들로 표기되며, 그것에 대한 설명은 그러므로 생략된다.
본 발명에 따른 스트링 선택 및 그라운드 선택 구동 회로들(210, 220) 각각은 전하 펌프(140)로부터 공급되는 읽기 전압/패스 전압(VREAD)을 입력받는다. 스트링 선택 구동 회로(210)는 제어 신호(Read_EN)에 응답하여 입력된 전압(VREAD)을 강하하며, 강하된 전압으로 신호 라인(SS)을 구동한다. 이는 스트링 선택 라인(SSL)이 트랜지스터(ST)를 통해 읽기 전압(VREAD)보다 낮은 전압으로 구동됨을 의미한다. 마찬가지로, 그라운드 선택 구동 회로(220)는 제어 신호(Read_EN)에 응답하여 입력된 전압(VREAD)을 강하하며, 강하된 전압으로 신호 라인(GS)을 구동한다. 이는 스트링 선택 라인(GSL)이 트랜지스터(GT)를 통해 읽기 전압(VREAD)보다 낮은 전압으로 구동됨을 의미한다. 따라서, 읽기 전압(VREAD)보다 낮은 전압을 스트링 선택 라인(SSL) 및 그라운드 선택 라인(GSL)에 공급함으로써 스트링/그라운드 선택 트랜지스터의 진행성 불량을 감소시킬 수 있다. 즉, 읽기 동작시, 셀의 워드라인에 인가되는 전압과 스트링 선택 트랜지스터의 게이트에 인가되는 전압이 일정하기 때문에 받게되는 스트링/그라운드 선택 트랜지스터의 게이트 산화막의 불필요한 스트레스를 저하시킨다.
도 5a는 본 발명의 예시적인 실시예에 따른 도 4에 도시된 스트링 선택 구동 회로를 보여주는 블록도이다.
도 5a를 참조하면, 스트링 선택 구동 회로(210)는 전압 강하 회로(214)와 고전압 스위치(212)를 포함한다. 전압 강하 회로(214)는 읽기 전압(VREAD)을 강하하고, 강하된 전압은 고전압 스위치(212)로 공급된다. 고전압 스위치(212)는 제어 신호(Read_E N)에 응답하여 신호 라인(SS)을 전압 강하 회로(214)로부터의 강하된 전압으로 구동한다. 이는 읽기 동작시 스트링 선택 라인(SSL)이 읽기 전압(VREAD)보다 낮은 전압으로 구동됨을 의미한다.
도 5b는 본 발명의 예시적인 실시예에 따른 도 4에 도시된 그라운드 선택 구동 회로를 보여주는 블록도이다.
도 5b를 참조하면, 그라운드 선택 구동 회로(210)는 전압 강하 회로(224)와 고전압 스위치(222)를 포함한다. 전압 강하 회로(224)는 읽기 전압(VREAD)을 강하하고, 강하된 전압은 고전압 스위치(222)로 공급된다. 고전압 스위치(222)는 제어 신호(Read_E N)에 응답하여 신호 라인(GS)을 전압 강하 회로(224)로부터의 강하된 전압으로 구동한다. 이는 읽기 동작시 그라운드 선택 라인(GSL)이 읽기 전압(VREAD)보다 낮은 전압으로 구동됨을 의미한다.
도 6a 내지 도 6d는 도 5a 및 도 5b에 도시된 전압 강하 회로를 보여주는 회로도이다.
먼저, 도 6a를 참조하면, 전압 강하 회로(214, 224)는 입력 전압(IN)과 출력 전압(OUT) 사이에 직렬 연결된 다이오드-연결된 NMOS 트랜지스터들로 구성된다. 이 때, 다이오드-연결된 NMOS 트랜지스터들의 벌크들은 접지된다. 이에 반해서, 도 6b에 도시된 바와 같이, 다이오드-연결된 NMOS 트랜지스터들의 벌크들은 자신의 소오스에 각각 연결될 수 있다. 다이오드-연결된 NMOS 트랜지스터들의 수는 다양하게 변경될 수 있다. 예를 들면, 도 6c에 도시된 바와 같이, 전압 강하 회로는 3개의 다이오드-연결된 NMOS 트랜지스터들로 구성될 수 있다. 또는, 도 6d에 도시된 바와 같이, 전압 강하 회로는 하나의 다이오드-연결된 NMOS 트랜지스터로 구성될 수 있다. 하지만, 전압 강하 회로를 구성하는 다이오드-연결된 NMOS 트랜지스터들의 수가 여기에 게재된 것에 국한되지 않음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 도 6b에 사용된 트랜지스터는 저전압 트랜지스터이고, 도 6a, 도 6c, 그리고 도 6d에 사용된 트랜지스터는 고전압 트랜지스터이다.
본 발명에 따른 스트링 및 그라운드 선택 구동 회로들(210, 220)은 동일한 전압 강하 회로(도 6a 내지 도 6d 중 어느 하나)를 포함하도록 구성될 수 있다. 이는 스트링 및 그라운드 선택 구동 회로들(210, 220)의 출력 전압들이 서로 동일한 전압 레벨을 가짐을 의미한다. 이에 반해서, 본 발명에 따른 스트링 및 그라운드 선택 구동 회로들(210, 220)은 서로 다른 전압 강하 회로들을 포함하도록 구성될 수 있다. 이는 스트링 및 그라운드 선택 구동 회로들(210, 220)의 출력 전압들이 서로 다른 전압 레벨을 가짐을 의미한다.
도 7은 본 발명에 따른 플래쉬 메모리에서 제어 신호(Read_EN)이 활성화되었을 때 워드 라인들(WLn-1∼WL0) 및 선택 라인들(SSL, GSL)의 전압 레벨들을 나타내는 타이밍도이다. 도 7에 도시된 바와 같이, 비선택된 워드 라인들은 워드 라인 구 동 회로(130)를 통해 패스 전압/읽기 전압(VREAD)으로 각각 구동되고, 선택된 워드 라인은 워드 라인 구동 회로(130)를 통해 0V로 구동되며, 스트링 및 그라운드 선택 라인들(SSL, GSL)은 스트링 및 그라운드 선택 구동 회로들(210, 220)을 통해 (VREAD-2Vth) (Vth: NMOS 트랜지스터의 문턱 전압)으로 각각 구동된다. 따라서, 스트링 선택 트랜지스터(SST) 및 그라운드 선택 트랜지스터(GST)의 게이트 산화막에 걸리는 전기장의 세기가 완화되어 선택 트랜지스터들(SST, GST)의 게이트 산화막의 열화를 방지할 수 있다. 이는 플래쉬 메모리의 신뢰성이 향상될 수 있음을 의미한다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 상술한 실시예에 국한되어 정해져서는 안되며 후술하는 특허청구범위 뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
상술한 바와 같이, 스트링 선택 트랜지스터(SST) 및 그라운드 선택 트랜지스터(GST)의 게이트 산화막에 걸리는 전기장의 세기를 완화시킴으로써 선택 트랜지스터들(SST, GST)의 게이트 산화막의 열화를 방지할 수 있다. 따라서, 플래쉬 메모리의 신뢰성이 향상된다.

Claims (16)

  1. 비트 라인들에 각각 연결된 셀 스트링들과;
    상기 셀 스트링들 각각은 스트링 선택 라인에 연결된 스트링 선택 트랜지스터, 그라운드 선택 라인에 연결된 그라운드 선택 트랜지스터, 그리고 워드 라인들에 각각 연결되고 상기 선택 트랜지스터들 사이에 직렬 연결된 메모리 셀들로 구성되며;
    읽기 동작시 읽기 전압을 강하하도록 구성된 제 1 전압 강하 회로와;
    상기 읽기 동작시 상기 읽기 전압을 강하하도록 구성된 제 2 전압 강하 회로와;
    상기 제 1 전압 강하 회로로부터 제공되는 상기 강하된 전압으로 상기 스트링 선택 라인을 구동하도록 구성된 스트링 선택 구동 회로와;
    상기 제 2 전압 강하 회로로부터 제공되는 상기 강하된 전압으로 상기 그라운드 선택 라인을 구동하도록 구성된 그라운드 선택 구동 회로를 포함하는 불 휘발성 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 제 1 전하 강하 회로에 의해서 강하된 전압은 상기 제 2 전하 강하 회로에 의해서 강하된 전압과 동일한 불 휘발성 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 제 1 전하 강하 회로에 의해서 강하된 전압은 상기 제 2 전하 강하 회로에 의해서 강하된 전압보다 높은 불 휘발성 반도체 메모리 장치.
  4. 제 1 항에 있어서,
    상기 제 1 전하 강하 회로에 의해서 강하된 전압은 상기 제 2 전하 강하 회로에 의해서 강하된 전압보다 낮은 불 휘발성 반도체 메모리 장치.
  5. 제 1 항에 있어서,
    상기 제 1 및 제 2 전압 강하 회로들 각각은 상기 읽기 전압을 2Vth(Vth: NMOS 트랜지스터의 문턱 전압) 만큼 강하하도록 구성된 불 휘발성 반도체 메모리 장치.
  6. 제 1 항에 있어서,
    상기 제 1 및 제 2 전압 강하 회로들 각각은 상기 읽기 전압을 N x Vth (N은 자연수, Vth: NMOS 트랜지스터의 문턱 전압)만큼 강하하도록 구성된 불 휘발성 반도체 메모리 장치.
  7. 복수개의 워드라인들을 선택하는 제 1 트랜지스터들과 스트링 및 그라운드 선택 라인을 선택하는 제 2 트랜지스터들을 각각 포함하는 복수개의 메모리 블록들 을 구비하는 불 휘발성 반도체 메모리 장치에 있어서:
    읽기 동작시 읽기 전압을 발생하도록 구성된 전하 펌프와;
    상기 읽기 전압이 일정하게 유지되도록 상기 전하 펌프를 제어하는 전압 레귤레이터와;
    상기 읽기 동작시 상기 읽기 전압을 상기 제 1 트랜지스터들로 전달하는 제 1 구동 회로와;
    상기 전하 펌프로부터의 읽기 전압을 강하하도록 구성된 전압 강하 회로와; 그리고
    상기 읽기 동작시 상기 전압 강하 회로에 의해서 강하된 전압을 상기 제 2 트랜지스터들에 전달하는 제 2 구동 회로를 포함하는 것을 특징으로 하는 불 휘발성 반도체 메모리 장치.
  8. 제 7 항에 있어서,
    상기 전압 강하 회로는 상기 읽기 전압을 다수의 트랜지스터들의 문턱 전압들의 합만큼 강하는 시키는 것을 특징으로 하는 불 휘발성 반도체 메모리 장치.
  9. 제 7 항에 있어서,
    상기 전압 강하 회로는 상기 읽기 전압을 각각 강하하도록 구성된 제 1 및 제 2 전압 강하 회로들을 포함하며, 상기 제 1 전압 강하 회로의 출력 전압은 상기 제 2 구동 회로를 통해 상기 스트링 선택 라인으로 공급되고 상기 제 2 전압 강하 회로의 출력 전압은 상기 제 2 구동 회로를 통해 상기 그라운드 선택 라인으로 공급되는 것을 특징으로 하는 불 휘발성 반도체 메모리 장치.
  10. 제 9 항에 있어서,
    상기 제 1 전하 강하 회로에 의해서 강하된 전압은 상기 제 2 전하 강하 회로에 의해서 강하된 전압과 동일한 것을 특징으로 하는 불 휘발성 반도체 메모리 장치.
  11. 제 9 항에 있어서,
    상기 제 1 전하 강하 회로에 의해서 강하된 전압은 상기 제 2 전하 강하 회로에 의해서 강하된 전압보다 높은 것을 특징으로 하는 불 휘발성 반도체 메모리 장치.
  12. 제 9 항에 있어서,
    상기 제 1 전하 강하 회로에 의해서 강하된 전압은 상기 제 2 전하 강하 회로에 의해서 강하된 전압보다 낮은 것을 특징으로 하는 불 휘발성 반도체 메모리 장치.
  13. 제 9 항에 있어서,
    상기 제 1 및 제 2 전압 강하 회로들 각각은 상기 읽기 전압을 2Vth(Vth: NMOS 트랜지스터의 문턱 전압) 만큼 강하하도록 구성된 것을 특징으로 하는 불 휘발성 반도체 메모리 장치.
  14. 비트 라인들에 각각 연결되며, 각긱이 스트링 선택 라인에 연결된 스트링 선택 트랜지스터, 그라운드 선택 라인에 연결된 그라운드 선택 트랜지스터, 그리고 워드 라인들에 각각 연결되고 상기 선택 트랜지스터들 사이에 직렬 연결된 메모리 셀들로 구성된 스트링들을 포함하는 불 휘발성 반도체 메모리 장치의 읽기 전압 공급 방법에 있어서:
    비선택된 워드 라인들로 공급될 읽기 전압을 발생하고;
    상기 읽기 전압을 소정 전압만큼 강하하고;
    상기 읽기 동작을 알리는 제어 신호에 응답하여 상기 강하된 전압을 상기 스트링 선택 라인 및 상기 그라운드 선택 라인으로 각각 공급하고;
    상기 제어 신호에 응답하여 상기 읽기 전압을 상기 워드 라인들 중 비선택된 워드 라인들로 그리고 접지 전압을 상기 워드 라인들 중 선택된 워드 라인으로 각각 공급하는 것을 특징으로 하는 읽기 전압 공급 방법.
  15. 제 14 항에 있어서,
    상기 읽기 전압은 2Vth(Vth: NMOS 트랜지스터의 문턱 전압) 만큼 강하되는 것을 특징으로 하는 읽기 전압 공급 방법.
  16. 제 14 항에 있어서,
    상기 읽기 전압은 N x Vth (N은 자연수, Vth: NMOS 트랜지스터의 문턱 전압)만큼 강하되는 것을 특징으로 하는 읽기 전압 공급 방법.
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