JPH11265891A - 半導体装置 - Google Patents
半導体装置Info
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- JPH11265891A JPH11265891A JP11020000A JP2000099A JPH11265891A JP H11265891 A JPH11265891 A JP H11265891A JP 11020000 A JP11020000 A JP 11020000A JP 2000099 A JP2000099 A JP 2000099A JP H11265891 A JPH11265891 A JP H11265891A
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Abstract
(57)【要約】
【課題】本発明は、コンタクト部などの段差の厳しい部
分の近くにＡｌ配線などが設けられてなる半導体メモリ
において、パターニングの際の露光によりＡｌ配線など
が部分的に細るのを防止できるようにすることを最も主
要な特徴とする。 【解決手段】たとえば、半導体メモリのコア部におい
て、メモリセルアレイ１〜５の外周に、電気的に非アク
ティブな状態のダミーパターン４１1 〜４１5 を、該セ
ルアレイ１〜５とパターンレイアウト（材質を含む）が
同一条件となるようにして配置する。そして、各セルア
レイ１〜５間に、ダミーパターン４１1 〜４１5 をそれ
ぞれ介して、ワード線遅延を少なくするための、ポリシ
リコンワード線と該線上のＡｌ配線の接地部（コンタク
ト部）６〜９を設けてなる構成となっている。
分の近くにＡｌ配線などが設けられてなる半導体メモリ
において、パターニングの際の露光によりＡｌ配線など
が部分的に細るのを防止できるようにすることを最も主
要な特徴とする。 【解決手段】たとえば、半導体メモリのコア部におい
て、メモリセルアレイ１〜５の外周に、電気的に非アク
ティブな状態のダミーパターン４１1 〜４１5 を、該セ
ルアレイ１〜５とパターンレイアウト（材質を含む）が
同一条件となるようにして配置する。そして、各セルア
レイ１〜５間に、ダミーパターン４１1 〜４１5 をそれ
ぞれ介して、ワード線遅延を少なくするための、ポリシ
リコンワード線と該線上のＡｌ配線の接地部（コンタク
ト部）６〜９を設けてなる構成となっている。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体装置に関
するもので、特に、半導体メモリ形成時のパターン改良
に使用されるものである。
するもので、特に、半導体メモリ形成時のパターン改良
に使用されるものである。
【０００２】
【従来の技術】半導体メモリにおいては、同一パターン
を有した多くの同一繰り返しブロックが用いられてい
る。その一例として、ローデコーダ、カラムデコーダ、
メモリセルアレイを有したコア部があげられる。図５は
その概略的平面図で、１〜５はメモリセルアレイ、６〜
９はワード線と金属配線の接地部、１０はローデコー
ダ、１１はカラムデコーダ、ＷＬはワード線、１２はポ
リシリコンよりなるワード線とその上のＡｌ配線とのコ
ンタクト部である。
を有した多くの同一繰り返しブロックが用いられてい
る。その一例として、ローデコーダ、カラムデコーダ、
メモリセルアレイを有したコア部があげられる。図５は
その概略的平面図で、１〜５はメモリセルアレイ、６〜
９はワード線と金属配線の接地部、１０はローデコー
ダ、１１はカラムデコーダ、ＷＬはワード線、１２はポ
リシリコンよりなるワード線とその上のＡｌ配線とのコ
ンタクト部である。
【０００３】上記のような構成において、繰り返しから
非繰り返しとなる部分をパターニングする場合、配線が
細ってしまうなどの問題が生じている。特にデザインル
ールの厳しいコア部においては、このような現象が起こ
りやすく、セルアレイ１〜５の外周や、ワード線ＷＬの
タップ（ワード線のＣＲによる遅延を小さくするため、
ポリシリコンのワード線上にＡｌ配線を沿わせて走ら
せ、これら両配線間で間隔的にコンタクトをとっている
部分）付近で集中してビット線不良が存在しやすい。ま
た一番端に位置したビット線のみ、他のビット線に比べ
て細り、ビット線どうしの配線容量が異なるため、端の
ビット線対のセンスマージンが悪化するなどの問題も生
じてくる。
非繰り返しとなる部分をパターニングする場合、配線が
細ってしまうなどの問題が生じている。特にデザインル
ールの厳しいコア部においては、このような現象が起こ
りやすく、セルアレイ１〜５の外周や、ワード線ＷＬの
タップ（ワード線のＣＲによる遅延を小さくするため、
ポリシリコンのワード線上にＡｌ配線を沿わせて走ら
せ、これら両配線間で間隔的にコンタクトをとっている
部分）付近で集中してビット線不良が存在しやすい。ま
た一番端に位置したビット線のみ、他のビット線に比べ
て細り、ビット線どうしの配線容量が異なるため、端の
ビット線対のセンスマージンが悪化するなどの問題も生
じてくる。
【０００４】図６、図７は上記問題点を更に詳しく説明
するためのもので、２１1 〜２１3は例えばＡｌ配線、
３１も同配線、３２はベリードコンタクト（ダイレクト
コンタクトともいう）部である。即ちコア部のデザイン
ルールは、その周辺回路部に比べて厳しく、例えばデザ
インルールの厳しい図６の間隔Ｌ1 に合わせてエッチン
グした場合、Ｌ1 に比べＬ2 （Ｌ1 ＜Ｌ2 ）の方が、ド
ライエッチング用のガスがたまりやすく、エッチングレ
ートが異なって、斜線部分２２がオーバーエッチングと
なり、配線２１2 、２１3 が細る。
するためのもので、２１1 〜２１3は例えばＡｌ配線、
３１も同配線、３２はベリードコンタクト（ダイレクト
コンタクトともいう）部である。即ちコア部のデザイン
ルールは、その周辺回路部に比べて厳しく、例えばデザ
インルールの厳しい図６の間隔Ｌ1 に合わせてエッチン
グした場合、Ｌ1 に比べＬ2 （Ｌ1 ＜Ｌ2 ）の方が、ド
ライエッチング用のガスがたまりやすく、エッチングレ
ートが異なって、斜線部分２２がオーバーエッチングと
なり、配線２１2 、２１3 が細る。
【０００５】図７（ａ）はパターン平面図、同図（ｂ）
は同側面図であるが、コンタクト部３２などの段差の厳
しい部分の近くにＡｌ配線３１などがある場合、露光時
に光３３の散乱効果などが生じて、斜線部３４で示され
る如き配線細りが生じる。
は同側面図であるが、コンタクト部３２などの段差の厳
しい部分の近くにＡｌ配線３１などがある場合、露光時
に光３３の散乱効果などが生じて、斜線部３４で示され
る如き配線細りが生じる。
【０００６】
【発明が解決しようとする課題】上記したように、従来
においては、コンタクト部などの段差の厳しい部分の近
くにある配線は、露光時の光散乱などにより、部分的に
細るという問題があった。
においては、コンタクト部などの段差の厳しい部分の近
くにある配線は、露光時の光散乱などにより、部分的に
細るという問題があった。
【０００７】そこで、この発明は、繰り返しパターン領
域から非繰り返しパターンとなる部分において、製造装
置やプロセスの変更なしに、配線の細りやパターン相互
の容量のアンバランスなどを改善することが可能な半導
体装置を提供することを目的としている。
域から非繰り返しパターンとなる部分において、製造装
置やプロセスの変更なしに、配線の細りやパターン相互
の容量のアンバランスなどを改善することが可能な半導
体装置を提供することを目的としている。
【０００８】
【課題を解決するための手段】上記の目的を達成するた
めに、この発明の半導体装置にあっては、一定のパター
ンレイアウトで形成された複数のワード線と、前記ワー
ド線を選択するローデコーダと、一定のパターンレイア
ウトで形成された複数のビット線と、前記ビット線を選
択するカラムデコーダと、前記ワード線および前記ビッ
ト線が格子状に配され、前記ワード線方向に設けられた
複数のメモリセルアレイと、前記ワード線にそれぞれ沿
って、各ワード線の上方に絶縁膜を介して配された、該
ワード線の遅延軽減のための金属配線と、前記金属配線
と前記ワード線とを接続するために形成された複数のコ
ンタクト部と、前記各メモリセルアレイの、他のメモリ
セルアレイと隣接する側に形成された最も端のビット線
の外側に、前記ビット線のパターンレイアウトと同一条
件で形成され、それぞれ電気的に非アクティブ状態にさ
れる複数のダミービット線とを具備し、前記コンタクト
部は、各ワード線に対して、それぞれワード線の方向に
複数設けられるとともに、前記ダミービット線間に形成
されてなる構成とされている。
めに、この発明の半導体装置にあっては、一定のパター
ンレイアウトで形成された複数のワード線と、前記ワー
ド線を選択するローデコーダと、一定のパターンレイア
ウトで形成された複数のビット線と、前記ビット線を選
択するカラムデコーダと、前記ワード線および前記ビッ
ト線が格子状に配され、前記ワード線方向に設けられた
複数のメモリセルアレイと、前記ワード線にそれぞれ沿
って、各ワード線の上方に絶縁膜を介して配された、該
ワード線の遅延軽減のための金属配線と、前記金属配線
と前記ワード線とを接続するために形成された複数のコ
ンタクト部と、前記各メモリセルアレイの、他のメモリ
セルアレイと隣接する側に形成された最も端のビット線
の外側に、前記ビット線のパターンレイアウトと同一条
件で形成され、それぞれ電気的に非アクティブ状態にさ
れる複数のダミービット線とを具備し、前記コンタクト
部は、各ワード線に対して、それぞれワード線の方向に
複数設けられるとともに、前記ダミービット線間に形成
されてなる構成とされている。
【０００９】また、この発明の半導体装置にあっては、
一定のパターンレイアウトで形成された複数のワード線
と、前記ワード線を選択するローデコーダと、一定のパ
ターンレイアウトで形成された複数のビット線と、前記
ビット線を選択するカラムデコーダと、前記ワード線お
よび前記ビット線が格子状に配され、前記ワード線方向
に設けられた複数のメモリセルアレイと、前記ワード線
にそれぞれ沿って、各ワード線の上方に絶縁膜を介して
配された、該ワード線の遅延軽減のための金属配線と、
前記金属配線と前記ワード線とを接続するために形成さ
れた複数のコンタクト部と、前記各メモリセルアレイ
の、他のメモリセルアレイと隣接する側に形成された最
も端のビット線の外側に、前記ビット線のパターンレイ
アウトと同一条件で形成され、それぞれ電気的に非アク
ティブ状態にされる複数のダミービット線とを具備し、
前記コンタクト部は、各ワード線に対して、それぞれワ
ード線の方向に複数設けられた、段差を有するベリード
コンタクト部であり、前記ダミービット線は、前記メモ
リセルアレイの最も端のビット線をパターニングする際
のレジストの露光時に、前記ベリードコンタクト部の段
差部分への光の到達を阻止するために、前記ベリードコ
ンタクト部の上部に、前記段差部分を被うように形成さ
れてなる構成とされている。
一定のパターンレイアウトで形成された複数のワード線
と、前記ワード線を選択するローデコーダと、一定のパ
ターンレイアウトで形成された複数のビット線と、前記
ビット線を選択するカラムデコーダと、前記ワード線お
よび前記ビット線が格子状に配され、前記ワード線方向
に設けられた複数のメモリセルアレイと、前記ワード線
にそれぞれ沿って、各ワード線の上方に絶縁膜を介して
配された、該ワード線の遅延軽減のための金属配線と、
前記金属配線と前記ワード線とを接続するために形成さ
れた複数のコンタクト部と、前記各メモリセルアレイ
の、他のメモリセルアレイと隣接する側に形成された最
も端のビット線の外側に、前記ビット線のパターンレイ
アウトと同一条件で形成され、それぞれ電気的に非アク
ティブ状態にされる複数のダミービット線とを具備し、
前記コンタクト部は、各ワード線に対して、それぞれワ
ード線の方向に複数設けられた、段差を有するベリード
コンタクト部であり、前記ダミービット線は、前記メモ
リセルアレイの最も端のビット線をパターニングする際
のレジストの露光時に、前記ベリードコンタクト部の段
差部分への光の到達を阻止するために、前記ベリードコ
ンタクト部の上部に、前記段差部分を被うように形成さ
れてなる構成とされている。
【００１０】この発明の半導体装置によれば、コンタク
ト部での光散乱によって実配線の一部が余計にエッチン
グされるのを防止できるようになる。これにより、セル
アレイ外周やワード線タップ付近など（規則的から不規
則に移る個所）に発生しやすい不良（配線の細りや段
線）を防ぐことが可能となるものである。
ト部での光散乱によって実配線の一部が余計にエッチン
グされるのを防止できるようになる。これにより、セル
アレイ外周やワード線タップ付近など（規則的から不規
則に移る個所）に発生しやすい不良（配線の細りや段
線）を防ぐことが可能となるものである。
【００１１】
【発明の実施の形態】以下、この発明の実施の形態につ
いて図面を参照して説明する。
いて図面を参照して説明する。
【００１２】図１は本発明の実施の一形態にかかる、半
導体メモリのコア部のパターン平面図、図２、図３
（ａ）は同要部のパターン平面図、図３（ｂ）は同図
（ａ）の側面図であるが、これらは前記従来例と対応さ
せた場合の例であるから、対応個所に同一符号を付して
説明を省略し、特徴とする点の説明を行う。図１の半導
体メモリのコア部は、ワード線を選択するローデコーダ
１０と、ビット線を選択するカラムデコーダ１１と、メ
モリセルアレイ１〜５と、セルアレイの外周に配置され
たダミーパターン４１1 〜４１5 及び内部のダミーパタ
ーン４１10は、セルアレイとパターンレイアウト（材質
を含む）が同一条件となるようにしてあるが、電気的に
アクティブな状態にないもの（フローティングまたは固
定電位）である。また各セルアレイ間には、図５の場合
と同様にワード線遅延を少なくするための、ポリシリコ
ンワード線と該線上のＡｌ配線の接地部（コンタクト
部）６〜９が設けられている。
導体メモリのコア部のパターン平面図、図２、図３
（ａ）は同要部のパターン平面図、図３（ｂ）は同図
（ａ）の側面図であるが、これらは前記従来例と対応さ
せた場合の例であるから、対応個所に同一符号を付して
説明を省略し、特徴とする点の説明を行う。図１の半導
体メモリのコア部は、ワード線を選択するローデコーダ
１０と、ビット線を選択するカラムデコーダ１１と、メ
モリセルアレイ１〜５と、セルアレイの外周に配置され
たダミーパターン４１1 〜４１5 及び内部のダミーパタ
ーン４１10は、セルアレイとパターンレイアウト（材質
を含む）が同一条件となるようにしてあるが、電気的に
アクティブな状態にないもの（フローティングまたは固
定電位）である。また各セルアレイ間には、図５の場合
と同様にワード線遅延を少なくするための、ポリシリコ
ンワード線と該線上のＡｌ配線の接地部（コンタクト
部）６〜９が設けられている。
【００１３】このような構成においてパターニングを行
うと、セルアレイの外周と内部にダミーパターンが配置
されていることにより、実際に動作を行うセルアレイ１
〜５は、全て同一条件下（上下左右に同一繰り返しパタ
ーン４１1 〜４１5 ，４１10）にてパターニングでき
る。例えば図２において、ダミーパターン５１により、
配線２１1 ，２１2 間、２１2 ，５１間が同一条件とな
るので、配線２１1 ，２１2 を同じ幅に形成できる。ま
た図３において、ベリードコンタクト３２上のダミー配
線６１により、図７（ｂ）の如き光散乱が防止できるた
め、同図（ａ）の如きＡｌ配線３１の細りを防止でき
る。
うと、セルアレイの外周と内部にダミーパターンが配置
されていることにより、実際に動作を行うセルアレイ１
〜５は、全て同一条件下（上下左右に同一繰り返しパタ
ーン４１1 〜４１5 ，４１10）にてパターニングでき
る。例えば図２において、ダミーパターン５１により、
配線２１1 ，２１2 間、２１2 ，５１間が同一条件とな
るので、配線２１1 ，２１2 を同じ幅に形成できる。ま
た図３において、ベリードコンタクト３２上のダミー配
線６１により、図７（ｂ）の如き光散乱が防止できるた
め、同図（ａ）の如きＡｌ配線３１の細りを防止でき
る。
【００１４】また図４において７１1 〜７１3 はベリー
ドコンタクトを構成するポリシリコン配線で、７１1 は
実配線、７１2 ，７１3 はダミー配線であるが、ベリー
ドコンタクトの実配線７１1 に隣接してダミーのベリー
ドコンタクト配線７１2 ，７１3 を設けたため、酸化膜
７２を平坦に形成できる。これは図７（ｂ）の段差構造
と比較すれば、いかに図４の構造が優れているかが分か
る。
ドコンタクトを構成するポリシリコン配線で、７１1 は
実配線、７１2 ，７１3 はダミー配線であるが、ベリー
ドコンタクトの実配線７１1 に隣接してダミーのベリー
ドコンタクト配線７１2 ，７１3 を設けたため、酸化膜
７２を平坦に形成できる。これは図７（ｂ）の段差構造
と比較すれば、いかに図４の構造が優れているかが分か
る。
【００１５】なお本発明は上記の形態に限らず種々の応
用が可能である。例えば本発明においては、規則、不規
則両パターン領域の材質は、Ａｌなどの配線金属、ポリ
シリコン、ポリサイド、ベリードコンタクト部等を用い
ることができる。
用が可能である。例えば本発明においては、規則、不規
則両パターン領域の材質は、Ａｌなどの配線金属、ポリ
シリコン、ポリサイド、ベリードコンタクト部等を用い
ることができる。
【００１６】
【発明の効果】以上、詳述したようにこの発明によれ
ば、ダミービット線を設けたことにより、繰り返しパタ
ーン領域から非繰り返しパターンとなる部分において、
製造装置やプロセスの変更なしに、配線の細りやパター
ン相互の容量のアンバランスなどを改善することが可能
な半導体装置を提供できる。
ば、ダミービット線を設けたことにより、繰り返しパタ
ーン領域から非繰り返しパターンとなる部分において、
製造装置やプロセスの変更なしに、配線の細りやパター
ン相互の容量のアンバランスなどを改善することが可能
な半導体装置を提供できる。
【図１】この発明の実施の一形態にかかる、半導体メモ
リのコア部を概略的に示すパターン平面図。
リのコア部を概略的に示すパターン平面図。
【図２】同じく、要部のパターン平面図。
【図３】同じく、要部のパターン概略図。
【図４】本発明の実施の他の形態にかかる、要部のパタ
ーン断面図。
ーン断面図。
【図５】従来技術とその問題点を説明するために、半導
体メモリのコア部を概略的に示すパターン平面図。
体メモリのコア部を概略的に示すパターン平面図。
【図６】同じく、従来における要部のパターン平面図。
【図７】同じく、従来における要部のパターン概略図。
１〜５…メモリセルアレイ ６〜９…ワード線と金属配線との接地部 １０…ローデコーダ １１…カラムデコーダ ２１1 ，２１2 ，３１…Ａｌ配線 ３２…ベリードコンタクト ４１1 〜４１5 ，４１10，５１…ダミーパターン ６１…ダミー配線 ７１1 …実配線 ７１2 ，７１3 …ダミーのベリードコンタクト配線 ７２…酸化膜
───────────────────────────────────────────────────── フロントページの続き (72)発明者 清水 満 神奈川県川崎市川崎区駅前本町25番地１ 東芝マイクロエレクトロニクス株式会社内
Claims (3)
- 【請求項１】 一定のパターンレイアウトで形成された
複数のワード線と、 前記ワード線を選択するローデコーダと、 一定のパターンレイアウトで形成された複数のビット線
と、 前記ビット線を選択するカラムデコーダと、 前記ワード線および前記ビット線が格子状に配され、前
記ワード線方向に設けられた複数のメモリセルアレイ
と、 前記ワード線にそれぞれ沿って、各ワード線の上方に絶
縁膜を介して配された、該ワード線の遅延軽減のための
金属配線と、 前記金属配線と前記ワード線とを接続するために形成さ
れた複数のコンタクト部と、 前記各メモリセルアレイの、他のメモリセルアレイと隣
接する側に形成された最も端のビット線の外側に、前記
ビット線のパターンレイアウトと同一条件で形成され、
それぞれ電気的に非アクティブ状態にされる複数のダミ
ービット線とを具備し、 前記コンタクト部は、各ワード線に対して、それぞれワ
ード線の方向に複数設けられるとともに、前記ダミービ
ット線間に形成されてなることを特徴とする半導体装
置。 - 【請求項２】 前記金属配線は、前記ワード線の上方に
絶縁膜を介して形成された、前記ビット線の上方に絶縁
膜を介して形成されてなることを特徴とする請求項１に
記載の半導体装置。 - 【請求項３】 一定のパターンレイアウトで形成された
複数のワード線と、 前記ワード線を選択するローデコーダと、 一定のパターンレイアウトで形成された複数のビット線
と、 前記ビット線を選択するカラムデコーダと、 前記ワード線および前記ビット線が格子状に配され、前
記ワード線方向に設けられた複数のメモリセルアレイ
と、 前記ワード線にそれぞれ沿って、各ワード線の上方に絶
縁膜を介して配された、該ワード線の遅延軽減のための
金属配線と、 前記金属配線と前記ワード線とを接続するために形成さ
れた複数のコンタクト部と、 前記各メモリセルアレイの、他のメモリセルアレイと隣
接する側に形成された最も端のビット線の外側に、前記
ビット線のパターンレイアウトと同一条件で形成され、
それぞれ電気的に非アクティブ状態にされる複数のダミ
ービット線とを具備し、 前記コンタクト部は、各ワード線に対して、それぞれワ
ード線の方向に複数設けられた、段差を有するベリード
コンタクト部であり、 前記ダミービット線は、前記メモリセルアレイの最も端
のビット線をパターニングする際のレジストの露光時
に、前記ベリードコンタクト部の段差部分への光の到達
を阻止するために、前記ベリードコンタクト部の上部
に、前記段差部分を被うように形成されてなることを特
徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11020000A JPH11265891A (ja) | 1999-01-28 | 1999-01-28 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11020000A JPH11265891A (ja) | 1999-01-28 | 1999-01-28 | 半導体装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09088390A Division JP3093674B2 (ja) | 1997-04-07 | 1997-04-07 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11265891A true JPH11265891A (ja) | 1999-09-28 |
Family
ID=12014892
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11020000A Pending JPH11265891A (ja) | 1999-01-28 | 1999-01-28 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11265891A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003187570A (ja) * | 2001-10-31 | 2003-07-04 | Hewlett Packard Co <Hp> | Ｍｒａｍアレイ内のセルのための一様な磁気環境 |
| US7001808B2 (en) | 2001-08-31 | 2006-02-21 | Renesas Technology Corp. | Semiconductor integrated circuit device having a dummy conductive film and method of manufacturing the same |
| JP2006253498A (ja) * | 2005-03-11 | 2006-09-21 | Matsushita Electric Ind Co Ltd | 半導体集積回路装置 |
| US8546851B2 (en) | 2010-06-24 | 2013-10-01 | Renesas Electronics Corporation | Semiconductor integrated circuit device |
-
1999
- 1999-01-28 JP JP11020000A patent/JPH11265891A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7001808B2 (en) | 2001-08-31 | 2006-02-21 | Renesas Technology Corp. | Semiconductor integrated circuit device having a dummy conductive film and method of manufacturing the same |
| US7095074B2 (en) | 2001-08-31 | 2006-08-22 | Renesas Technology Corp. | Semiconductor device with reduced memory leakage current |
| JP2003187570A (ja) * | 2001-10-31 | 2003-07-04 | Hewlett Packard Co <Hp> | Ｍｒａｍアレイ内のセルのための一様な磁気環境 |
| JP2006253498A (ja) * | 2005-03-11 | 2006-09-21 | Matsushita Electric Ind Co Ltd | 半導体集積回路装置 |
| US8546851B2 (en) | 2010-06-24 | 2013-10-01 | Renesas Electronics Corporation | Semiconductor integrated circuit device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010206 |