JPH0583176B2 - - Google Patents
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- JPH0583176B2 JPH0583176B2 JP21666787A JP21666787A JPH0583176B2 JP H0583176 B2 JPH0583176 B2 JP H0583176B2 JP 21666787 A JP21666787 A JP 21666787A JP 21666787 A JP21666787 A JP 21666787A JP H0583176 B2 JPH0583176 B2 JP H0583176B2
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- wiring
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- 239000011521 glass Substances 0.000 claims description 8
- 238000004519 manufacturing process Methods 0.000 claims description 8
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
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- Preparing Plates And Mask In Photomechanical Process (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Drying Of Semiconductors (AREA)
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は半導体装置の製造方法に係わり、半導
体装置（集積回路）の配線工程に関するもので、
特に配線領域の面積が小さい半導体装置の配線を
形成する際に使用されるものである。
体装置（集積回路）の配線工程に関するもので、
特に配線領域の面積が小さい半導体装置の配線を
形成する際に使用されるものである。
（従来の技術）
通常、配線領域の小さい半導体装置の配線を形
成する際、配線密度が小だと配線のサイドエツチ
ングがあるので、従来はエツチング時間を短かく
するなどのエツチング条件の調整で対処してい
た。またゲートアレイなどでは、ゲートサイズを
１ランク下げるなどして、素子面積（チツプ面
積）に対する配線領域面積の比が出来るだけ大き
くなるよう（40％以上目標）、設計段階で調整し
ていた。
成する際、配線密度が小だと配線のサイドエツチ
ングがあるので、従来はエツチング時間を短かく
するなどのエツチング条件の調整で対処してい
た。またゲートアレイなどでは、ゲートサイズを
１ランク下げるなどして、素子面積（チツプ面
積）に対する配線領域面積の比が出来るだけ大き
くなるよう（40％以上目標）、設計段階で調整し
ていた。
（発明が解決しようとする問題点）
上記のように配線形成時の特性として、配線面
積が小さいと、配線のエツチング時にサイドエツ
チング現象が発生し、配線細り、配線消失等にい
たる場合がある。これはRIE（リアクテイブ・イ
オン・エツチング）装置で配線をエツチングする
際のレジスト側壁付着効果（RIEのイオンではじ
かれた配線パターン上のレジストが配線の側壁に
付着し、配線のサイドエツチングを防ぐ）が、配
線面積が小さい（つまりレジスト面積が小さい）
ために減少し、サイドエツチングが加速的に進行
してしまつたためである。
積が小さいと、配線のエツチング時にサイドエツ
チング現象が発生し、配線細り、配線消失等にい
たる場合がある。これはRIE（リアクテイブ・イ
オン・エツチング）装置で配線をエツチングする
際のレジスト側壁付着効果（RIEのイオンではじ
かれた配線パターン上のレジストが配線の側壁に
付着し、配線のサイドエツチングを防ぐ）が、配
線面積が小さい（つまりレジスト面積が小さい）
ために減少し、サイドエツチングが加速的に進行
してしまつたためである。
第２図ａは従来の半導体素子製造用ガラスマス
クの平面図、第２図ｂはこのマスクを用いて得ら
れた半導体チツプの平面図で、１はガラスマスク
（この場合ポジ型）、２はガラス基板、３は酸化ク
ロムパターン、５は半導体チツプ、６は半導体下
地（ゲートアレイでいうデイフユージヨンウエ
ハ）、７は配線パターンである。この図を見ても
分かる通り、チツプ面積に対して配線面積が小さ
いと、マスク１により転写形成された配線７は、
配線のサイドエツチングにより、配線細りとか配
線段切れが生じていた。
クの平面図、第２図ｂはこのマスクを用いて得ら
れた半導体チツプの平面図で、１はガラスマスク
（この場合ポジ型）、２はガラス基板、３は酸化ク
ロムパターン、５は半導体チツプ、６は半導体下
地（ゲートアレイでいうデイフユージヨンウエ
ハ）、７は配線パターンである。この図を見ても
分かる通り、チツプ面積に対して配線面積が小さ
いと、マスク１により転写形成された配線７は、
配線のサイドエツチングにより、配線細りとか配
線段切れが生じていた。
そこで従来は、エツチング条件（エツチング時
間、ガス条件、エツチングパワー等）の調整で、
サイドエツチングに対処していた。しかしこれだ
と、各製品毎に異なるエツチング条件を設定しな
ければならないため、製造現場での管理が複雑と
なる上に、エツチングの制御性、再現性にも問題
があつた。また素子の性能を落さずに配線面積の
みが大きくなるように設計しようとすると、設計
上の制約がかなり大きくなつてしまう。
間、ガス条件、エツチングパワー等）の調整で、
サイドエツチングに対処していた。しかしこれだ
と、各製品毎に異なるエツチング条件を設定しな
ければならないため、製造現場での管理が複雑と
なる上に、エツチングの制御性、再現性にも問題
があつた。また素子の性能を落さずに配線面積の
みが大きくなるように設計しようとすると、設計
上の制約がかなり大きくなつてしまう。
本発明は上記実情に鑑みてなされたもので、通
常の素子配線（実際に使用する素子配線）のほか
に、これと導通をもたないダミー配線を設けるこ
とで、実効上の配線面積を増やし、配線形成時
（エツチング時）の制御性、再現性、素子の歩留
り、信頼性を向上させることを目的とする。
常の素子配線（実際に使用する素子配線）のほか
に、これと導通をもたないダミー配線を設けるこ
とで、実効上の配線面積を増やし、配線形成時
（エツチング時）の制御性、再現性、素子の歩留
り、信頼性を向上させることを目的とする。
［発明の構成］
（問題点を改善するための手段と作用）
本発明は、半導体装置の配線形成時に使用する
マスクにダミー配線用マスク領域を設け、このマ
スクを用いて、実際に使用する素子配線のほかに
ダミー配線を設けることを特徴とする。即ち本発
明は、配線の設計の際に素子の機能を満足させる
のに必要な配線（素子配線）以外に、素子の機能
には影響を与えない配線領域、つまり素子とは電
気的導通をもたない配線領域（ダミー配線領域）
を設け、配線面積／素子面積の比を向上させ、前
記サイドエツチングの弊害をなくすようにしたも
のである。
マスクにダミー配線用マスク領域を設け、このマ
スクを用いて、実際に使用する素子配線のほかに
ダミー配線を設けることを特徴とする。即ち本発
明は、配線の設計の際に素子の機能を満足させる
のに必要な配線（素子配線）以外に、素子の機能
には影響を与えない配線領域、つまり素子とは電
気的導通をもたない配線領域（ダミー配線領域）
を設け、配線面積／素子面積の比を向上させ、前
記サイドエツチングの弊害をなくすようにしたも
のである。
（実施例）
以下図面を参照して本発明の一実施例を説明す
る。第１図ａは同実施例の半導体装置製造用ガラ
スマスクの平面図、同図ｂは同マスクを用いて得
られた半導体チツプの平面図であるが、これは前
記従来例のものと対応させた場合の例であるか
ら、対応個所には同一符号を付して説明を省略
し、特徴とする点の説明を行なう。本実施例の特
徴は、マスク１上にダミー酸化クロムパターン４
を追加して設けることにより、これに対応してチ
ツプ５上にもダミー配線８を設けたことである。
ここでは一例として配線／チツプ面積の比を、
2.5％から40％程度に増加させている。
る。第１図ａは同実施例の半導体装置製造用ガラ
スマスクの平面図、同図ｂは同マスクを用いて得
られた半導体チツプの平面図であるが、これは前
記従来例のものと対応させた場合の例であるか
ら、対応個所には同一符号を付して説明を省略
し、特徴とする点の説明を行なう。本実施例の特
徴は、マスク１上にダミー酸化クロムパターン４
を追加して設けることにより、これに対応してチ
ツプ５上にもダミー配線８を設けたことである。
ここでは一例として配線／チツプ面積の比を、
2.5％から40％程度に増加させている。
この結果、エツチングの際に配線のサイドエツ
チングを防ぐレジスト側壁付着効果が著しく増大
し、エツチング後の配線７，８に、第１図ｂの如
く従来例のような配線細り、配線切れは発生しな
い。
チングを防ぐレジスト側壁付着効果が著しく増大
し、エツチング後の配線７，８に、第１図ｂの如
く従来例のような配線細り、配線切れは発生しな
い。
なおダミー配線８は素子配線７と導通させる必
要はなく、むしろ配線容量の増大等の悪影響を防
ぐ意味からも、導通させない方が好ましい。また
ダミー配線８は、チツプ面積増大を防ぐ意味から
も、配線領域の空の部分を埋めるようにすれば、
チツプ面積増大にはならない。また配線どうし間
９は、配線ルールに従がつた最小配線間隔値（例
えば3μ）以上にするのが好ましい。
要はなく、むしろ配線容量の増大等の悪影響を防
ぐ意味からも、導通させない方が好ましい。また
ダミー配線８は、チツプ面積増大を防ぐ意味から
も、配線領域の空の部分を埋めるようにすれば、
チツプ面積増大にはならない。また配線どうし間
９は、配線ルールに従がつた最小配線間隔値（例
えば3μ）以上にするのが好ましい。
［発明の効果］
本発明は、配線パターンの設計時に、配線密度
の小さい製品について、新たにダミー配線領域を
追加することで、従来問題となつていた配線形成
時の配線細りや配線切れがなくなり、製品の歩留
り及び信頼性を著しく向上できた。
の小さい製品について、新たにダミー配線領域を
追加することで、従来問題となつていた配線形成
時の配線細りや配線切れがなくなり、製品の歩留
り及び信頼性を著しく向上できた。
第１図ａは本発明の一実施例に用いる半導体装
置製造用ガラスマスクの平面図、同図ｂは同マス
クを用いて得られた半導体チツプの平面図、第２
図ａは従来の半導体装置製造用ガラスマスクの平
面図、同図ｂは同マスクを用いて得られた半導体
チツプの平面図である。 １……ガラスマスク、２……ガラス基板、３…
…酸化クロムパターン、４……ダミー酸化クロム
パターン、５……半導体チツプ、６……半導体下
地、７……配線、８……ダミー配線。
置製造用ガラスマスクの平面図、同図ｂは同マス
クを用いて得られた半導体チツプの平面図、第２
図ａは従来の半導体装置製造用ガラスマスクの平
面図、同図ｂは同マスクを用いて得られた半導体
チツプの平面図である。 １……ガラスマスク、２……ガラス基板、３…
…酸化クロムパターン、４……ダミー酸化クロム
パターン、５……半導体チツプ、６……半導体下
地、７……配線、８……ダミー配線。
Claims (1)
- 【特許請求の範囲】 １ リアクテイブ・イオン・エツチングにより半
導体装置の配線形成を行う際に、素子配線形成用
マスク領域と、該マスク領域に隣接するダミー配
線用マスク領域を設けたマスクを用いて、実際に
使用する素子配線の他にダミー配線を、チツプに
設けてなり、前記マスクに対応するチツプの素子
形成面がわの面積をＡ、前記チツプの素子形成が
わの面において前記ダミー配線を含めた配線領域
が占める面積をＢとしたとき、Ｂ／Ａを40％以上
としたことを特徴とする半導体装置の製造方法。 ２ 前記マスクはガラスマスクであることを特徴
とする特許請求の範囲第１項に記載の半導体装置
の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21666787A JPS6459832A (en) | 1987-08-31 | 1987-08-31 | Manufacture of semiconductor device |
| KR1019880011034A KR910010219B1 (ko) | 1987-08-31 | 1988-08-30 | 반도체장치의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21666787A JPS6459832A (en) | 1987-08-31 | 1987-08-31 | Manufacture of semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6459832A JPS6459832A (en) | 1989-03-07 |
| JPH0583176B2 true JPH0583176B2 (ja) | 1993-11-25 |
Family
ID=16692039
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21666787A Granted JPS6459832A (en) | 1987-08-31 | 1987-08-31 | Manufacture of semiconductor device |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPS6459832A (ja) |
| KR (1) | KR910010219B1 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3179520B2 (ja) * | 1991-07-11 | 2001-06-25 | 株式会社日立製作所 | 半導体装置の製造方法 |
| JP2742863B2 (ja) * | 1993-06-28 | 1998-04-22 | セイコーエプソン株式会社 | フレキシブル回路基板の製造方法及びマスク |
| KR100191126B1 (ko) | 1995-11-28 | 1999-06-15 | 윤덕용 | 비닐4-t-부톡시카르보닐옥시벤잘-비닐 알코올-비닐 아세테이트 공중합체와 비닐 4-t-부톡시카르보닐옥시벤잘-비닐 4-히드록시벤잘-비닐 알코올-비닐 아세테이트 공중합체 및 그들의 제조방법 |
| JP3085259B2 (ja) * | 1997-09-17 | 2000-09-04 | 日本電気株式会社 | 露光パターン及びその発生方法 |
| EP1043626A1 (en) * | 1999-04-06 | 2000-10-11 | STMicroelectronics S.r.l. | A method for improving the performance of photolithographic equipment and for increasing the lifetime of the optics thereof |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62281328A (ja) * | 1986-05-30 | 1987-12-07 | Nec Corp | 半導体装置の製造方法 |
-
1987
- 1987-08-31 JP JP21666787A patent/JPS6459832A/ja active Granted
-
1988
- 1988-08-30 KR KR1019880011034A patent/KR910010219B1/ko not_active IP Right Cessation
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62281328A (ja) * | 1986-05-30 | 1987-12-07 | Nec Corp | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR910010219B1 (ko) | 1991-12-21 |
| JPS6459832A (en) | 1989-03-07 |
| KR890004394A (ko) | 1989-04-21 |
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Legal Events
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |