JP2002208682A5 - - Google Patents

Description

【発明の名称】半導体記憶装置

Claims (18)

1. 互いに平行して配置された第一及び第二のワード線と、絶縁層を介して前記第一及び第二のワード線に交差するデータ線と、前記第一及び第二のワード線と前記データ線の交点に設けられた複数のメモリセルを有する半導体記憶装置において、前記第一及び第二のワード線のいずれか一方は前記データ線の上に存在するように前記データ線が、前記第一及び第二のワード線の間に延在して存在し、前記メモリセルは、磁性導電体と絶縁体の積層膜を有しており、前記磁性導電体は前記データ線の下部に存在することを特徴とする、半導体記憶装置。
2. 前記磁性導電体からなる層は前記データ線方向に長辺を有する矩形形状であることを特徴とする、請求項１に記載の半導体記憶装置。
3. 前記第一及び第二のワード線のすくなくとも一方は、選択トランジスタのゲート電極であることを特徴とする、請求項１または請求項２に記載の半導体記憶装置。
4. 前記選択トランジスタは、半導体基板上に形成された多結晶シリコンからなることを特徴とする請求項３に記載の半導体記憶装置。
5. 前記選択トランジスタは、チャネル部が装置の深さ方向に形成される縦型トランジスタであることを特徴とする、請求項３に記載の半導体記憶装置。
6. 前記選択トランジスタのゲート電極である前記ワード線の配線ピッチよりも、前記データ線の上部に絶縁膜を介して形成された前記ワード線の配線ピッチの方が大きいことを特徴とする請求項３から請求項５のいずれかに記載の半導体記憶装置。
7. 前記メモリセルは、前記第一及び第二のワード線の一方と前記データ線の間に、前記磁性導電体と整流素子が直列に接続されてなることを特徴とする、請求項１または請求項２に記載の半導体記憶装置。
8. 前記整流素子は、半導体基板上に形成された多結晶シリコンからなることを特徴とする請求項７に記載の半導体記憶装置。
9. 互いに平行して配置された第一及び第二のワード線と、絶縁層を介して前記第一及び第二のワード線に交差するデータ線と、前記第一及び第二のワード線と前記データ線の交点に設けられた複数のメモリセルを有する半導体記憶装置において、前記データ線が、前記第一及び第二のワード線の間に存在することを特徴とする、半導体記憶装置。
10. 複数のワード線と、絶縁層を介して前記ワード線に交差する複数のデータ線と、前記ワード線と前記データ線の交点に設けられた複数のメモリセルを有する半導体記憶装置において、前記メモリセルは、チャネル部が装置の深さ方向に形成された縦型トランジスタと、その方向に配置され、前記縦型トランジスタと前記データ線の間に形成された磁性導電体からなることを特徴とする、半導体記憶装置。
11. 複数のワード線と、絶縁層を介して前記ワード線に交差する複数のデータ線と、前記ワード線と前記データ線の交点に設けられた複数のメモリセルを有する半導体記憶装置において、前記メモリセルは、チャネル部が装置の深さ方向に形成された縦型トランジスタと、その方向に配置された磁性導電体からなり、前記ワード線は、絶縁膜を介して前記データ線の上部に形成され、前記磁性導電体は前記データ線の下に形成されていることを特徴とする、半導体記憶装置。
12. 第１方向に延在するワード線と、絶縁層を介して前記ワード線の下で前記第１方向に平行な第２方向に延在するデータ線と、前記ワード線と前記データ線の交点に設けられたメモリセルを有する半導体記憶装置において、前記データ線が前記メモリセルと前記ワード線の間に配置されるように前記メモリセルは、前記データ線の下に配置され、前記メモリセルはトンネル磁気抵抗効果素子を有することを特徴とする、半導体記憶装置。
13. 前記ワード線は前記メモリセルの書き込みワード線であることを特徴とする、請求項１２に記載の半導体記憶装置。
14. 前記ワード線は上面から見たときに実質的に前記メモリセルを完全 に覆っていることを特徴とする、請求項１２に記載の半導体記憶装置。
15. 選択トランジスタが前記トンネル磁気抵抗効果素子の下に配置されていることを特徴とする、請求項１２に記載の半導体記憶装置。
16. 前記選択トランジスタは、チャネル部が装置の深さ方向に形成される縦型トランジスタであることを特徴とする、請求項１５に記載の半導体記憶装置。
17. 前記ワード線は前記メモリセルの書き込みワード線であることを特徴とする、請求項１５に記載の半導体記憶装置。
18. 前記選択トランジスタは、前記データ線の下に配置され、前記書き込みワード線に実質的に平行な読み出しワード線を有することを特徴とする、請求項１７に記載の半導体記憶装置。