KR101713871B1 - 자기 저항 메모리 장치 및 그 제조 방법 - Google Patents

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Abstract

자기 저항 메모리 장치 제조 방법에서, 기판 상에 서로 접촉하여 교대로 반복적으로 배치된 제1 및 제2 패턴들을 형성한다. 제1 및 제2 패턴들 상면에 제1 캐핑막을 형성한다. 제1 캐핑막의 일부 및 그 아래의 제2 패턴을 제거하여 기판 상면을 노출시키는 제1 개구를 형성한다. 제1 개구의 하부를 채우는 소스 라인을 형성한다. 제1 개구의 상부를 채우는 제2 캐핑막 패턴을 형성한다. 제1 캐핑막의 일부 및 그 아래의 제2 패턴을 제거하여 제2 개구를 형성한다. 제2 개구를 채우며 기판 상에 순차적으로 적층된 콘택 플러그 및 패드막을 일체적으로 형성한다.

Description

자기 저항 메모리 장치 및 그 제조 방법{MAGNETORESISTIVE RANDOM ACCESS DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 보다 자세하게는 자기 저항 메모리(Magnetoresistive Random Access Memory: MRAM) 장치 및 그 제조 방법에 관한 것이다.
자기 저항 메모리 장치의 MTJ 구조물은 기판에 전기적으로 연결되는 콘택 플러그에 연결되며, 상기 콘택 플러그와 상기 MTJ 구조물이 직접 얼라인 되기 어렵기 때문에, 상기 MTJ 구조물과 상기 콘택 플러그 사이에 별도로 패드를 형성한다. 상기 패드는 미세한 사이즈를 가지므로, 이를 형성하기 위한 패터닝 공정은 고도의 정밀성을 요구한다. 이에 따라, 미세 사이즈의 패드를 용이하게 형성하는 방법이 요구된다.
본 발명의 일 목적은 미세 사이즈의 패드를 갖는 자기 저항 메모리 장치를 용이하게 제조하는 방법을 제공하는 것이다.
본 발명의 다른 목적은 미세 사이즈의 패드를 가지며 우수한 특성을 갖는 자기 저항 메모리 장치를 제공하는 것이다.
상기한 일 목적을 달성하기 위한 본 발명의 실시예들에 따른 자기 저항 메모리 장치 제조 방법에서, 기판 상에 서로 접촉하여 교대로 반복적으로 배치된 제1 및 제2 패턴들을 형성한다. 상기 제1 및 제2 패턴들 상면에 제1 캐핑막을 형성한다. 상기 제1 캐핑막의 일부 및 그 아래의 상기 제2 패턴을 제거하여 상기 기판 상면을 노출시키는 제1 개구를 형성한다. 상기 제1 개구의 하부를 채우는 소스 라인을 형성한다. 상기 제1 개구의 상부를 채우는 제2 캐핑막 패턴을 형성한다. 상기 제1 캐핑막의 일부 및 그 아래의 상기 제2 패턴을 제거하여 제2 개구를 형성한다. 상기 제2 개구를 채우며 상기 기판 상에 순차적으로 적층된 콘택 플러그 및 패드막을 일체적으로 형성한다.
예시적인 실시예들에 있어서, 상기 제1 개구를 형성할 때, 상기 제1 캐핑막의 일부 및 그 아래의 상기 제2 패턴의 상부와, 상기 제2 패턴에 인접하는 상기 제1 패턴들의 상부를 제거하여 리세스를 형성하고, 상기 리세스에 의해 노출된 상기 제1 캐핑막의 측벽을 커버하는 식각 방지막 패턴을 형성하며, 상기 리세스에 의해 노출된 상기 제2 패턴의 하부를 제거하여 상기 리세스에 연통되며 상기 기판 상면을 노출시키는 제3 개구를 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 제3 개구를 형성할 때, 상기 제2 패턴의 하부를 습식 식각할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 패턴들, 상기 식각 방지막 패턴 및 상기 제2 캐핑막 패턴은 실질적으로 동일한 물질을 사용하여 형성될 수 있고, 상기 제1 캐핑막 및 상기 제2 패턴들은 실질적으로 동일한 물질을 사용하여 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 패턴들, 상기 식각 방지막 패턴 및 상기 제2 캐핑막 패턴은 실리콘 질화물을 사용하여 형성될 수 있고, 상기 제1 캐핑막 및 상기 제2 패턴들은 실리콘 산화물을 사용하여 형성될 수 있다.
예시적인 실시예들에 있어서, 식각 방지막 패턴을 형성할 때, 상기 리세스의 내벽 및 상기 제1 캐핑막 상에 식각 방지막을 형성하고, 상기 식각 방지막을 이방성 식각하여 상기 리세스의 측벽 상에 상기 식각 방지막 패턴을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 소스 라인을 형성할 때, 상기 제3 개구 및 상기 리세스의 적어도 일부를 채우는 도전막을 형성하고, 상기 도전막 상부를 제거하여 상기 제3 개구를 채우는 상기 소스 라인을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 캐핑막 패턴을 형성할 때, 상기 리세스를 채우는 제2 캐핑막을 상기 소스 라인 및 상기 제1 캐핑막 상에 형성하고, 상기 제1 캐핑막의 상면이 노출될 때까지 상기 제2 캐핑막 상부를 평탄화할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 개구를 형성할 때, 상기 제1 캐핑막의 일부 및 그 아래의 상기 제2 패턴들을 습식 식각할 수 있다.
예시적인 실시예들에 있어서, 상기 콘택 플러그 및 상기 패드막을 일체적으로 형성한 이후에, 상기 패드막을 복수 개의 패드들로 분리할 수 있다.
예시적인 실시예들에 있어서, 상기 패드막을 상기 복수 개의 패드들로 분리한 이후에, 상기 각 패드들에 전기적으로 연결되는 자기 터널 접합(MTJ) 구조물을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 MTJ 구조물들은 상면에서 보았을 때 육각형의 꼭짓점들 및 중심 위치에 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 패드막을 상기 복수 개의 패드들로 분리할 때, 상기 패드막을 부분적으로 제거하여 상기 제1 패턴의 상면을 노출시키는 제4 개구를 형성하고, 상기 제4 개구를 채우는 분리막 패턴을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 및 제2 패턴들을 형성할 때, 상기 기판 상에 제1 방향으로 각각 연장되고 상기 제1 방향에 수직한 제2 방향을 따라 교대로 반복적으로 배치된 상기 제1 및 제2 패턴들을 형성할 수 있고, 상기 제1 개구를 형성할 때, 상기 제1 방향으로 연장되는 복수 개의 상기 제1 개구들을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 개구를 형성할 때, 상기 제2 패턴들 중에서 상기 제2 방향을 따라 3의 배수 번째에 배치된 제2 패턴들을 제거할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 개구를 형성할 때, 상기 제1 캐핑막의 일부와, 상기 제2 패턴들 중에서 상기 제2 방향을 따라 3의 배수 번째가 아닌 제2 패턴들을 부분적으로 제거할 수 있다.
예시적인 실시예들에 있어서, 상기 콘택 플러그 및 상기 패드막을 일체적으로 형성한 이후에, 상기 패드막을 2개의 패드들로 분리할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 캐핑막 패턴을 형성한 이후에, 상기 제2 방향으로 각각 연장되고 상기 제1 방향을 따라 복수 개로 형성된 제5 개구들을 갖는 마스크를 사용하여 상기 제5 개구들에 의해 노출된 상기 제1 캐핑막 부분 및 그 아래의 상기 제2 패턴들을 제거함으로써 제6 개구들을 형성하고, 상기 각 제6 개구들을 채우는 제3 패턴을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 제6 개구들을 형성할 때, 건식 식각 공정을 통해 상기 제5 개구들에 의해 노출된 상기 제1 캐핑막 부분 및 그 아래의 상기 제2 패턴들을 제거할 수 있으며, 상기 건식 식각 공정 시 상기 소스 라인들은 상기 제2 캐핑막 패턴에 의해 보호될 수 있다.
예시적인 실시예들에 있어서, 상기 제3 패턴들은 상기 제1 패턴들 및 상기 제2 캐핑막 패턴과 실질적으로 동일한 물질을 사용하여 형성될 수 있다.
상기한 다른 목적을 달성하기 위한 본 발명의 실시예들에 따른 자기 저항 메모리 장치는, 기판 상에 제1 방향으로 각각 연장되며 상기 제2 방향을 따라 배치된 복수 개의 소스 라인들, 상기 소스 라인들 사이의 상기 기판 상에 상기 각 제1 및 제2 방향들을 따라 복수 개로 형성된 콘택 플러그들, 상기 각 콘택 플러그들 상에 이와 일체적으로 형성된 패드 및 상기 각 패드들 상에 형성된 터널 접합(MTJ) 구조물을 포함하며, 상기 MTJ 구조물들은 상면에서 보았을 때 육각형의 꼭짓점들 및 중심 위치에 배열된다.
예시적인 실시예들에 있어서, 상기 제1 방향을 따라 홀수 번째 상기 MTJ 구조물들이 이에 대응하는 상기 각 패드들에 오버랩 되는 면적과 짝수 번째 상기 MTJ 구조물들이 이에 대응하는 상기 각 패드들에 오버랩 되는 면적이 서로 다를 수 있으며, 또한 상기 제2 방향을 따라 홀수 번째 상기 MTJ 구조물들이 이에 대응하는 상기 각 패드들에 오버랩 되는 면적과 짝수 번째 상기 MTJ 구조물들이 이에 대응하는 상기 각 패드들에 오버랩 되는 면적이 서로 다를 수 있다.
예시적인 실시예들에 있어서, 상기 자기 저항 메모리 장치는, 상기 콘택 플러그들의 측벽 및 상기 소스 라인들의 측벽을 둘러싸는 절연막 패턴들, 상기 각 패드들의 일 측벽을 커버하는 식각 방지막 패턴, 상기 각 패드들의 타 측벽을 커버하는 분리막 패턴 및 상기 각 소스 라인들의 상면을 커버하는 캐핑막 패턴을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 절연막 패턴들, 상기 식각 방지막 패턴들, 상기 분리막 패턴들 및 상기 캐핑막 패턴들은 실질적으로 동일한 물질을 포함할 수 있고, 상기 캐핑막 패턴들 및 상기 식각 방지막 패턴들의 상면은 상기 패드들의 상면과 동일한 높이를 가질 수 있다.
예시적인 실시예들에 있어서, 상기 자기 저항 메모리 장치는, 상기 기판 상부에 매립되고 상기 제1 방향으로 각각 연장되며, 상기 제1 방향에 수직한 제2 방향을 따라 배치된 복수 개의 매립 게이트 구조물들을 더 포함할 수 있으며, 상기 각 소스 라인들은 상기 매립 게이트 구조물들 사이의 상기 기판 상에 형성될 수 있고, 상기 각 콘택 플러그들은 상기 매립 게이트 구조물들에 오버랩 되지 않도록 배치될 수 있다.
본 발명의 실시예들에 따른 자기 저항 메모리 장치의 제조 방법에서, 콘택 플러그와 패드막이 하나의 공정에서 일체적으로 형성되며, 상기 패드막을 간단한 공정을 통해 분리하여 패드들을 형성할 수 있다. 이에 따라, 미세한 사이즈의 패드들을 용이하게 형성할 수 있다. 또한, 상기 패드들에 대응하면서 서로 최대한 멀리 이격되는 위치에 MTJ 구조물들을 형성함으로써, 상기 MTJ 구조물들 형성을 위한 식각 공정에서 발생하는 불량을 줄일 수 있다.
도 1 내지 도 56은 예시적인 실시예들에 따른 자기 저항 메모리 장치의 제조 방법의 단계들을 설명하기 위한 단면도 및 평면도들이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
[실시예]
도 1 내지 도 56은 예시적인 실시예들에 따른 자기 저항 메모리 장치의 제조 방법의 단계들을 설명하기 위한 단면도 및 평면도들이다. 구체적으로 도 1, 3, 4, 6, 8, 9, 11, 12, 14, 15, 17, 19, 21, 23, 24, 26, 28, 30, 32, 34, 36, 38, 39, 40, 42, 43, 44, 46, 47, 49, 51, 52, 54, 55는 수직 단면도들이고, 도 25, 29, 31 및 45 수평 단면도들이며, ]도 2, 5, 7, 10, 13, 16, 18, 20, 22, 27, 33, 35, 37, 41, 46, 48, 50, 53 및 56은 평면도들이다.
이때, 도 1, 3, 4, 6, 8, 9, 11, 12, 14, 15, 17, 19, 21, 23, 24, 26, 28, 30, 32, 38, 42, 46, 47, 49, 51 및 54는 A-A'선을 따라 절단한 수직 단면도들이고, 도 34, 36, 39 및 43은 B-B'선을 따라 절단한 수직 단면도들이며, 도 40 및 44는 C-C'선을 따라 절단한 수직 단면도들이고, 도 52 및 55는 H-H'선을 따라 절단한 수직 단면도들이다.
또한, 도 25는 D-D'선을 따라 절단한 수평 단면도이고, 도 29는 E-E'선을 따라 절단한 수평 단면도이며, 도 31은 F-F'선을 따라 절단한 수평 단면도이고, 도 45는 G-G'선을 따라 절단한 수평 단면도이다.
도 1 및 도 2를 참조하면, 기판(100)의 제1 영역(I) 상부에 불순물들을 주입하여 불순물 영역(103)을 형성한 후, 기판(100) 상에 소자 분리막(110)을 형성하여, 기판(100)을 액티브 영역과 필드 영역으로 구분한다.
기판(100)은 실리콘 기판, 게르마늄 기판, 실리콘-게르마늄 기판, 실리콘-온-인슐레이터(Silicon-On-Insulator: SOI) 기판, 게르마늄-온-인슐레이터(Germanium-On-Insulator: GOI) 기판 등일 수 있다. 또한, 기판(100)은 메모리 셀들이 형성되는 제1 영역(I) 및 주변 회로들이 형성되는 제2 영역(II)으로 구분될 수 있다.
상기 불순물들은 예를 들어, 인, 비소와 같은 n형 불순물들 혹은 붕소, 갈륨과 같은 p형 불순물들을 포함할 수 있다. 불순물 영역(103)은 상기 메모리 셀들의 소스/드레인 기능을 할 수 있다.
소자 분리막(110)은 에스티아이(Shallow Trench Isolation: STI) 공정을 통해 형성될 수 있다. 구체적으로, 기판(100) 상부에 제1 트렌치(도시되지 않음)를 형성하고, 상기 제1 트렌치를 충분히 채우는 절연막을 기판(100) 상에 형성한 후, 기판(100) 상면이 노출될 때까지 상기 절연막 상부를 평탄화함으로써 소자 분리막(110)을 형성할 수 있다. 상기 절연막은 화학기상증착(Chemical Vapor Deposition: CVD) 공정 혹은 고밀도 플라스마 화학기상증착(High Density Plasma Chemical Vapor Deposition: HDP-CVD) 공정 등을 통하여 형성될 수 있다. 일 실시예에 따르면, 소자 분리막(110) 형성 이전에, 상기 제1 트렌치 내벽 상에 질화물을 사용하여 라이너(도시되지 않음)를 더 형성할 수도 있다.
한편, 소자 분리막(110) 형성 이전에 불순물 영역(103)을 형성하는 대신에, 소자 분리막(110) 형성 이후에 불순물 영역(103)을 형성할 수도 있다.
이후, 기판(100) 상부를 부분적으로 제거하여 제2 트렌치(105)를 형성한다.
예시적인 실시예들에 따르면, 기판(100) 상에 제1 마스크막을 형성한 후 사진 식각 공정을 통해 상기 제1 마스크막을 패터닝 함으로써 제1 마스크(120)를 형성한다. 이후, 제1 마스크(120)를 식각 마스크로 사용하여 기판(100) 상부를 식각함으로써 제2 트렌치(105)를 형성할 수 있다. 예시적인 실시예들에 있어서, 제2 트렌치(105)는 기판(100) 상면에 평행한 제1 방향으로 연장되도록 형성될 수 있으며, 상기 제1 방향에 실질적으로 수직한 제2 방향을 따라 복수 개로 형성될 수 있다. 일 실시예에 있어서, 소자 분리막(110)에 의해 구분되는 각 액티브 영역 내에 2개의 제2 트렌치들(105)이 형성될 수 있다.
상기 제1 마스크막은 예를 들어, 실리콘 산화물을 사용하여 형성될 수 있다.
도 3을 참조하면, 기판(100)의 제2 트렌치(105)의 내벽 상에 제1 게이트 절연막(130)을 형성하고, 제2 트렌치(105)를 충분히 매립하는 제1 게이트 전극막(140)을 제1 게이트 절연막(130) 및 제1 마스크(120) 상에 형성한다.
예시적인 실시예들에 따르면, 제1 게이트 절연막(130)은 제2 트렌치(105)에 의해 노출된 기판(100) 상부에 대해 열산화(thermal oxidation) 공정 또는 라디칼 산화(radical oxidation) 공정을 수행하여 형성될 수 있다. 다른 실시예들에 따르면, 제1 게이트 절연막(130)은 화학기상증착(CVD) 공정 등을 통해 실리콘 산화막(SiO2) 혹은 금속 산화막을 제2 트렌치(105)의 내벽 및 제1 마스크(120) 상에 증착하고, 제1 마스크(120) 상의 상기 실리콘 산화막 혹은 상기 금속 산화막 부분을 제거함으로써 형성될 수 있다. 이때, 상기 금속 산화막은 하프늄 산화물(HfO2), 탄탈륨 산화물(Ta2O5), 지르코늄 산화물(ZrO2) 등을 사용하여 형성될 수 있다.
제1 게이트 전극막(140)은 텅스텐(W), 티타늄 질화물(TiN), 탄탈륨 질화막(TaN) 등과 같은 금속, 금속 질화물 및/또는 금속 실리사이드를 사용하여 원자층 증착(Atomic Layer Deposition: ALD) 공정, 물리기상증착(Physical Vapor Deposition: PVD) 공정 등을 통해 형성될 수 있다.
도 4 및 도 5를 참조하면, 제1 게이트 전극막(140)의 상부를 제거하여, 제2 트렌치(105) 내부를 부분적으로 매립하는 제1 게이트 전극(145)을 형성하고, 제2 트렌치(105)의 나머지 부분을 채우는 제1 캐핑막(150)을 제1 게이트 전극(145), 제1 게이트 절연막(130) 및 제1 마스크(120) 상에 형성한다.
예시적인 실시예들에 따르면, 제1 마스크(120)의 상면이 노출될 때까지 제1 게이트 전극막(140)의 상부를 화학 기계적 연마(Chemical Mechanical Polishing: CMP) 공정을 통해 평탄화하고, 제2 트렌치(105) 상부에 형성된 제1 게이트 전극막(140)의 부분을 이방성 식각 공정을 통해 더 제거함으로써 제1 게이트 전극(145)을 형성할 수 있다. 이에 따라, 제1 게이트 전극(145)은 제2 트렌치(105)의 하부를 채울 수 있다. 예시적인 실시예들에 있어서, 제1 게이트 전극(145)은 상기 제1 방향을 따라 각각 연장될 수 있으며, 상기 제2 방향을 따라 복수 개로 형성될 수 있다.
제1 캐핑막(150)은 예를 들어, 실리콘 산화물 혹은 실리콘 질화물을 사용하여 형성될 수 있다.
도 6 및 도 7을 참조하면, 기판(100)의 상면이 노출될 때까지 제1 캐핑막(150)의 상부 및 제1 마스크(120)를 화학 기계적 연마(CMP) 공정을 통해 제거하여 제1 캐핑막 패턴(155)을 형성한다.
이에 따라, 제1 캐핑막 패턴(155)은 제2 트렌치(105)의 상부를 채울 수 있다. 예시적인 실시예들에 있어서, 제1 캐핑막 패턴(155)은 상기 제1 방향을 따라 각각 연장될 수 있으며, 상기 제2 방향을 따라 복수 개로 형성될 수 있다.
제1 게이트 절연막(130), 제1 게이트 전극(145) 및 제1 캐핑막 패턴(155)은 제1 게이트 구조물을 형성할 수 있으며, 이는 기판(100)의 제2 트렌치(105)를 채우는 매립 게이트 구조물로 형성될 수 있다. 한편, 상기 제1 게이트 구조물 및 불순물 영역(103)은 트랜지스터를 형성할 수 있다.
도 8을 참조하면, 상기 제1 게이트 구조물, 기판(100) 및 소자 분리막(110) 상에 제2 게이트 절연막(160), 제2 게이트 전극막(170), 제3 게이트 전극막(180) 및 제2 마스크막(190)을 순차적으로 형성한다.
제2 게이트 절연막(160)은 예를 들어 실리콘 산화물을 사용하여 형성할 수 있고, 제2 게이트 전극막(170)은 예를 들어 불순물이 도핑된 폴리실리콘을 사용하여 형성할 수 있으며, 제3 게이트 전극막(180)은 예를 들어 금속 및/또는 금속 질화물을 사용하여 형성할 수 있고, 제2 마스크막(190)은 예를 들어 실리콘 질화물을 사용하여 형성할 수 있다.
도 9 및 도 10을 참조하면, 사진 식각 공정을 통해 제2 마스크막(190)을 패터닝 하여, 기판(100)의 제2 영역(II) 상에 제2 마스크(195)를 형성한 후, 이를 식각 마스크로 사용하여 하부의 제3 및 제2 게이트 전극막들(180, 170)을 식각함으로써, 각각 제3 게이트 전극(185) 및 제2 게이트 전극(175)을 형성한다.
이때, 제2 게이트 절연막(160)은 패터닝 되지 않고 기판(100), 소자 분리막(110) 및 상기 제1 게이트 구조물 상에 잔류할 수도 있고, 경우에 따라서는 제3 및 제2 게이트 전극막들(180, 170)과 함께 패터닝 되어, 기판(100)의 제1 영역(I)으로부터 제거될 수도 있다.
한편, 기판(100)의 제2 영역(II) 상에 순차적으로 적층된 제2 게이트 절연막(160), 제2 게이트 전극(175), 제3 게이트 전극(185) 및 제2 마스크(195)는 제2 게이트 구조물을 형성할 수 있으며, 이때 제2 게이트 전극(175), 제3 게이트 전극(185) 및 제2 마스크(195)는 설명의 편의상 제2 게이트 전극 구조물로 호칭될 수 있다.
도 11을 참조하면, 제2 게이트 절연막(160) 및 상기 제2 게이트 전극 구조물 상에 식각 저지막(200)을 형성하고, 식각 저지막(200) 상에 상기 제2 게이트 구조물을 커버할 수 있도록 상기 제2 게이트 구조물 상면보다 충분히 높은 상면을 갖는 제1 층간 절연막(210)을 형성한다.
식각 저지막(200)은 예를 들어 실리콘 질화물을 사용하여 형성할 수 있으며, 제1 층간 절연막(210)은 예를 들어 실리콘 산화물을 사용하여 형성할 수 있다. 이에 따라, 식각 저지막(200)은 제2 마스크(195)와 실질적으로 동일한 물질을 포함하여 이에 병합될 수도 있다.
한편, 기판(100)의 제1 영역(I) 상에 형성된 제1 층간 절연막(210) 부분은 이후 수행되는 공정들에서 대부분 제거될 수 있으며, 이에 따라 일종의 희생막의 기능을 수행할 수 있다.
도 12 및 도 13을 참조하면, 제1 층간 절연막(210) 상에 실리콘-온-하드마스크(Silicon-On-Hardmask: SOH) 막(220), 실리콘 산질화막(230) 및 제1 포토레지스트 패턴(240)을 순차적으로 형성한다.
제1 포토레지스트 패턴(240)은 상기 제1 방향으로 각각 연장되고 상기 제2 방향을 따라 복수 개로 형성된 제1 개구들(245)을 포함할 수 있다. 예시적인 실시예들에 있어서, 각 제1 개구들(245)은 각 액티브 영역들 내에서 서로 인접하는 2개의 상기 제1 게이트 구조물들 및 이들 사이의 기판(100) 부분에 오버랩 될 수 있다.
도 14를 참조하면, 제1 포토레지스트 패턴(240)을 식각 마스크로 사용하여 하부의 실리콘 산질화막(230)을 식각함으로써 산질화막 패턴(도시되지 않음)한 후, 상기 산질화막 패턴을 식각 마스크로 사용하여 하부의 SOH 막(220)을 식각함으로써 SOH 막 패턴(225)을 형성한다. 이때, SOH 막 패턴(225)은 제1 층간 절연막(210) 상면을 부분적으로 노출시키는 제2 개구들(227)을 포함할 수 있다.
각 제2 개구들(227)은 상기 제1 게이트 구조물의 상기 제2 방향으로의 폭보다 크며, 예를 들어 상기 제1 게이트 구조물 폭의 대략 2.5 내지 3배의 폭을 가질 수 있다. 또한, 제2 개구들(227) 사이의 SOH 막 패턴(225) 부분 역시 상기 제1 게이트 구조물 폭보다 크며, 예를 들어 상기 제1 게이트 구조물 폭의 대략 2.5 내지 4배의 폭을 가질 수 있다. 이에 따라, 제2 개구들(227) 사이의 상기 SOH 막 패턴(225) 부분은 종횡비가 크지 않아 쓰러지지 않을 수 있으며, SOH 막 패턴(225)을 식각 마스크로 사용하는 후속 식각 공정(도 15 및 도 16 참조)이 용이하게 수행될 수 있다.
도 15 및 도 16을 참조하면, SOH 막 패턴(225)을 식각 마스크로 사용하여 하부의 제1 층간 절연막(210)을 식각함으로써 제1 층간 절연막 패턴(215)을 형성할 수 있다.
상기 식각 공정은 제1 층간 절연막(210) 하부의 식각 저지막(200)을 식각 종말점으로 사용하여 수행될 수 있다. 이에 따라, 제1 층간 절연막 패턴(215)이 포함하는 제3 개구들(211)은 식각 저지막(200)을 노출시킬 수 있다. 예시적인 실시예들에 있어서, 각 제3 개구들(211)은 각 액티브 영역 내에서 서로 인접하는 2개의 상기 제1 게이트 구조물들 및 이들 사이의 기판(100) 부분에 오버랩 될 수 있다.
한편 전술한 바와 같이, 기판(100)의 제1 영역(I) 상에 형성된 제1 층간 절연막 패턴(215) 부분은 이후 수행되는 공정(도 19 및 도 20 참조)에서 대부분 제거될 수 있으므로(단, 기판(100)의 제2 영역(II) 상에 형성된 제1 층간 절연막 패턴(215) 부분은 잔류할 수 있음), 이하에서는 제1 층간 절연막 패턴(215)을 희생막 패턴(215)으로도 호칭하기로 한다.
도 17 및 도 18을 참조하면, 각 제3 개구들(211)의 측벽 상에 제1 스페이서(250)를 형성한다.
제1 스페이서들(250)은 제3 개구들(211)의 측벽, 제3 개구들(211)에 의해 노출된 식각 저지막(200) 상면 및 희생막 패턴(215) 상에 제1 스페이서막을 형성하고, 상기 제1 스페이서막을 이방성 식각함으로써 형성할 수 있다.
상기 제1 스페이서막은 예를 들어 실리콘 질화물을 사용하여 형성할 수 있으며, 원자층 증착(ALD) 공정에 의해 형성될 수 있다.
예시적인 실시예들에 있어서, 각 제1 스페이서들(250)은 상기 제1 게이트 구조물에 오버랩 되도록 형성될 수 있다. 이때, 각 제3 개구들(211) 내에서 서로 마주보도록 형성되는 제1 스페이서(250) 부분들은 상기 제2 방향을 따라 제1 거리만큼 서로 이격될 수 있다. 일 실시예에 있어서, 상기 제1 거리는 상기 제1 게이트 구조물의 폭과 유사한 값을 가질 수 있다.
한편, 하나의 제3 개구(211) 내에는 상면에서 보았을 때 폐곡선을 이루도록 하나의 제1 스페이서(250)가 형성될 수 있다. 즉, 각 제1 스페이서(250)는 상기 제1 방향으로 각각 연장되는 두 개의 부분들과, 이들을 서로 연결하는 두 개의 부분들을 포함할 수 있다. 이하에서는 설명의 편의상, 상기 제1 방향으로 각각 연장되는 두 개의 부분들을 별개의 제1 스페이서들(250)로 호칭하기로 한다. 이에 따라, 각 제3 개구들(211) 내에 형성된 제1 스페이서들(250)은 상기 제2 방향을 따라 상기 제1 거리로 서로 이격될 수 있다.
도 19 및 도 20을 참조하면, 희생막 패턴(215)의 일부 상에 제3 마스크(260)를 형성하고, 제3 마스크(260)에 의해 커버되지 않는 희생막 패턴(215) 부분을 제거함으로써, 식각 저지막(200)의 일부 상면을 노출시키는 제4 개구들(213)을 형성한다.
예시적인 실시예들에 있어서, 제3 마스크(260)는 제2 영역(II) 및 이에 인접하는 제1 영역(I) 일부에 형성된 희생막 패턴(215) 부분을 커버하도록 형성되며, 제1 영역(I)의 중앙부는 노출시키도록 형성될 수 있다. 일 실시예에 있어서, 제3 마스크(260)는 제2 영역(II)과, 제1 영역(I)의 제1 스페이서들(250) 중 최외곽 제1 스페이서(250)의 외곽에 형성된 희생막 패턴(215) 부분을 커버하도록 형성된다.
예시적인 실시예들에 있어서, 제3 마스크(260)에 의해 커버되지 않는 상기 희생막 패턴(215) 부분은 예를 들어 불산을 식각액으로 사용하는 습식 식각 공정을 통해 제거될 수 있다.
제1 영역(I)의 희생막 패턴(215)이 제거됨에 따라, 제1 스페이서들(250)은 제거된 희생막 패턴(215)의 폭만큼 제2 거리로 서로 이격될 수 있다. 즉, 제4 개구(213)에 의해 서로 이격되는 제1 스페이서들(250)의 이격 거리는 상기 제2 거리일 수 있다. 일 실시예에 있어서, 상기 제2 거리는 상기 제1 게이트 구조물 폭의 대략 2.5 내지 4배일 수 있으며, 이에 따라 상기 제1 거리보다 클 수 있다.
결국, 상기 제2 방향을 따라 복수 개로 형성된 제1 스페이서들(250)은 상기 제1 거리 혹은 상기 제2 거리만큼 서로 이격될 수 있다. 구체적으로, 상기 제2 방향을 따라 홀수 번째의 제1 스페이서들(250)과 짝수 번째의 제1 스페이서들(250)은 상기 제1 거리로 서로 이격될 수 있고, 상기 제2 방향을 따라 짝수 번째의 제1 스페이서들(250)과 홀수 번째의 제1 스페이서들(250)은 상기 제1 거리보다 큰 상기 제2 거리로 서로 이격될 수 있다.
도 21 및 도 22를 참조하면, 제3 마스크(260)를 제거한 후, 제1 스페이서들(250)에 접촉하는 제2 스페이서들(270)을 기판(100) 상에 형성한다.
예시적인 실시예들에 있어서, 제2 스페이서들(270)은 제1 스페이서들(250)을 커버하는 제2 스페이서막을 식각 저지막(200) 및 희생막 패턴(215) 상에 형성한 후, 이를 이방성 식각함으로써 형성될 수 있다.
상기 제2 스페이서막은 예를 들어 실리콘 산화물을 사용하여 형성할 수 있으며, 이에 따라 희생막 패턴(215)에 접촉하는 상기 제2 스페이서막 부분은 희생막 패턴(215)에 병합될 수도 있다. 예시적인 실시예들에 있어서, 상기 제2 스페이서막은 원자층 증착(ALD) 공정에 의해 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 제2 스페이서막은 상기 제1 거리만큼 서로 이격된 제1 스페이서들(250) 사이의 공간을 채울 수 있으며, 상기 제2 거리만큼 서로 이격된 제1 스페이서들(250) 사이의 식각 저지막(200) 일부는 커버하고 일부는 노출시킬 수 있다.
도 23을 참조하면, 각 제4 개구들(213) 내의 제2 스페이서들(270) 사이 공간을 채우는 충전막(280)을 식각 저지막(200), 제1 및 제2 스페이서들(250, 270) 및 희생막 패턴(215) 상에 형성한다.
예시적인 실시예들에 있어서, 충전막(280)은 제1 스페이서들(250)과 실질적으로 동일한 물질, 예를 들어 실리콘 질화물을 사용하여 형성될 수 있으며, 원자층 증착(ALD) 공정 혹은 화학기상증착(CVD) 공정을 통해 형성될 수 있다.
도 24 및 도 25를 참조하면, 충전막(280) 상부, 제1 및 제2 스페이서들(250, 270) 상부 및 희생막 패턴(215)의 상부를 평탄화하여 제1 및 제2 패턴들(285, 275)을 형성한 후, 제1 및 제2 패턴들(285, 275) 및 희생막 패턴(215) 상에 제2 캐핑막(290) 및 제3 캐핑막(295)을 순차적으로 형성한다.
예시적인 실시예들에 있어서, 상기 평탄화 공정은 화학 기계적 연마(CMP) 공정 및/또는 에치 백 공정을 통해 수행될 수 있다.
상기 평탄화 공정에 의해, 제1 스페이서들(250) 및 충전막(280)이 제1 패턴들(285)로 변환될 수 있고, 제2 스페이서들(270)이 제2 패턴들(275)로 변환될 수 있다. 이에 따라, 각 제1 및 제2 패턴들(285, 275)은 상기 제1 방향으로 연장될 수 있으며, 상기 제2 방향을 따라 교대로 반복적으로 형성될 수 있다. 이때, 제1 및 제2 패턴들(285, 275)은 서로 접촉할 수 있다. 예시적인 실시예들에 있어서, 제1 패턴들(285) 중 일부는 상기 제1 게이트 구조물에 오버랩 될 수 있고, 제1 패턴들(285) 중 나머지 일부는 소자 분리막(110)에 오버랩 될 수 있다. 예시적인 실시예들에 있어서, 제2 패턴들(275)은 상기 제1 게이트 구조물에 인접한 불순물 영역(103)에 오버랩 되도록 형성될 수 있다.
한편, 제1 패턴들(285)은 예를 들어 실리콘 질화물을 포함할 수 있고, 제2 패턴들(275)은 예를 들어 실리콘 산화물을 포함할 수 있다. 또한, 제2 캐핑막(290)은 예를 들어 실리콘 산화물을 사용하여 형성할 수 있으며, 이에 따라 제2 패턴들(275)과 병합될 수도 있다. 한편, 제3 캐핑막(295)은 예를 들어 실리콘 질화물을 사용하여 형성할 수 있다.
도 26 및 도 27을 참조하면, 제2 포토레지스트 패턴(305)을 제3 캐핑막(295) 상에 형성한 후, 이를 식각 마스크로 사용하여 제3 및 제2 캐핑막들(295, 290) 및 그 하부의 제1 및 제2 패턴들(285, 275) 상부를 식각함으로써 리세스들(287)을 형성한다.
예시적인 실시예들에 있어서, 제2 포토레지스트 패턴(305)은 상기 제1 방향으로 각각 연장되고 상기 제2 방향을 따라 복수 개로 형성된 제5 개구들(307)을 포함할 수 있다. 이때, 각 제5 개구들(307)은 각 액티브 영역들 내에서 서로 인접하는 상기 제1 게이트 구조물들 사이의 기판(100) 상에 형성된 제2 패턴(275) 및 이에 인접하는 제1 패턴들(285) 일부에 오버랩 될 수 있다. 이에 따라, 상기 식각 공정을 수행함에 따라 형성되는 리세스들(287)에 의해, 제2 패턴들(275) 중에서 상기 제2 방향을 따라 3의 배수 번째의 제2 패턴들(275)이 노출될 수 있다. 예시적인 실시예들에 있어서, 상기 식각 공정은 건식 식각 공정에 의해 수행될 수 있다.
도 28 및 도 29를 참조하면, 제2 포토레지스트 패턴(305)을 제거한 후, 제3 및 제2 캐핑막들(295, 290)의 측벽 및 리세스(287)에 의해 노출된 제1 패턴들(285) 상부 측벽 상에 식각 방지막 패턴(309)을 형성한다.
식각 방지막 패턴(309)은 리세스(287)의 내벽 및 제3 캐핑막(295) 상에 식각 방지막을 형성한 후, 상기 식각 방지막을 이방성 식각함으로써 형성할 수 있다. 이에 따라, 식각 방지막 패턴(309)은 적어도 제2 캐핑막(290)의 측벽을 커버할 수 있다.
식각 방지막 패턴(309)은 제1 패턴들(285) 혹은 제3 캐핑막(295)과 실질적으로 동일한 물질, 예를 들어 실리콘 질화물을 포함할 수 있으며, 이에 따라 제1 패턴들(285) 혹은 제3 캐핑막(295)에 병합될 수도 있다. 또한, 식각 방지막 패턴(309)은 제2 패턴들(275) 혹은 제2 캐핑막(290)과 다른 물질, 즉 식각 선택비가 큰 물질인 실리콘 질화물을 포함함으로써, 이후 수행되는 제2 패턴들(275)에 대한 습식 식각 공정 시 제2 캐핑막(290)이 식각되는 것을 방지할 수 있다.
이후, 리세스들(287)에 의해 노출된 제2 패턴들(275)을 제거한 후, 그 하부의 식각 저지막(200) 부분 및 제2 게이트 절연막(160) 부분도 제거하여, 기판(100) 상부를 노출시키며 리세스들(287)에 각각 연통되는 제6 개구들(217)을 형성한다.
예시적인 실시예들에 있어서, 상기 노출된 제2 패턴들(275)은 예를 들어 불산을 식각액으로 사용하는 습식 식각 공정을 통해 제거될 수 있으며, 그 하부의 식각 저지막(200) 및 제2 게이트 절연막(160)은 건식 식각 공정을 통해 제거될 수 있다.
각 제6 개구들(217)은 상기 제1 방향을 따라 연장되도록 형성될 수 있다. 한편, 제6 개구(217) 및 이에 연통되는 리세스(287)는 경우에 따라 설명의 편의상 하나의 "제7 개구"로 참조될 수도 있다.
도 30 및 도 31을 참조하면, 상기 제7 개구의 하부를 채우는 소스 라인(300) 및 상기 제7 개구의 상부를 채우는 제4 캐핑막 패턴(310)을 형성한다. 다시 말하면, 각 제6 개구들(217)을 채우는 소스 라인(300)을 형성하고, 각 리세스들(287)을 채우는 제4 캐핑막 패턴(310)을 형성할 수 있다.
소스 라인들(300)은 제6 개구들(217) 및 리세스들(287)을 채우는 제1 도전막을 상기 노출된 기판(100) 상부에 형성하고, 상기 제1 도전막 상부를 제거함으로써 형성될 수 있다. 예시적인 실시예들에 있어서, 각 리세스들(287) 내에 형성된 상기 제1 도전막 부분을 전부 제거함으로써, 각 소스 라인들(300)은 각 제6 개구들(217)만을 채우도록 형성될 수 있다. 이와는 달리, 각 리세스들(287) 내에 형성된 상기 제1 도전막 부분의 일부만을 제거함으로써, 각 소스 라인들(300)은 각 제6 개구들(217) 및 각 리세스들(287)의 하부를 채우도록 형성될 수도 있다. 상기 제1 도전막은 예를 들어, 텅스텐, 티타늄, 탄탈륨 등의 금속 혹은 텅스텐 질화물, 티타늄 질화물, 탄탈륨 질화물 등의 금속 질화물 중의 적어도 하나를 포함하도록 형성될 수 있다.
각 소스 라인들(300)은 상기 제1 방향으로 연장될 수 있으며, 상기 제2 방향을 따라 복수 개로 형성될 수 있다. 예시적인 실시예들에 있어서, 각 소스 라인들(300)은 서로 인접하는 상기 제1 게이트 구조물들 사이의 기판(100) 및 소자 분리막(110) 상에 형성될 수 있다.
제4 캐핑막 패턴(310)은 리세스들(287)을 채우는 제4 캐핑막을 소스 라인들(300), 식각 방지막 패턴들(309) 및 제3 캐핑막(295) 상에 형성하고, 상기 제4 캐핑막의 상부 및 제3 캐핑막(295)을 평탄화 함으로써 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 평탄화 공정은 제2 캐핑막(290)이 노출될 때까지 수행될 수 있으며, 이에 따라 제3 캐핑막(295)은 모두 제거될 수 있다. 상기 제4 캐핑막은 예를 들어 실리콘 질화물을 사용하여 형성할 수 있으며, 이에 따라 제1 패턴들(285) 및/또는 식각 방지막 패턴들(309)에 병합될 수도 있다.
도 32 및 도 33을 참조하면, 제2 캐핑막(290), 제4 캐핑막 패턴(310), 식각 방지막 패턴(309) 및 희생막 패턴(215) 상에 제4 마스크(320)를 형성한다.
예시적인 실시예들에 있어서, 제4 마스크(320)는 상기 제2 방향으로 각각 연장되고 상기 제1 방향을 따라 복수 개로 형성된 제8 개구들(325)을 포함할 수 있다. 각 제8 개구들(325)은 제1 영역(I)에 형성되며, 하부의 제2 캐핑막(290), 제4 캐핑막 패턴(310) 및 희생막 패턴(215)을 부분적으로 노출시킬 수 있다. 예시적인 실시예들에 있어서, 각 제8 개구들(325)은 기판(100)의 필드 영역 즉, 소자 분리막(110)에 오버랩 되도록 형성될 수 있다.
예시적인 실시예들에 있어서, 미세한 폭을 갖는 제8 개구들(325)을 포함하는 제4 마스크(320)는 소위 더블 패터닝 기술(Double Patterning Technology: DPT)에 의해 형성될 수 있다. 제4 마스크(320)는 실리콘 질화물 및 실리콘 산화물과 식각 선택비를 갖는 물질, 예를 들어 폴리실리콘을 포함하도록 형성할 수 있다.
도 34 및 도 35를 참조하면, 제4 마스크(320)를 식각 마스크로 사용하여 하부의 제2 캐핑막(290) 및 제2 패턴들(275)을 식각한다.
예시적인 실시예들에 있어서, 상기 식각 공정은 건식 식각 공정을 통해 수행될 수 있다. 상기 건식 식각 공정을 수행할 때, 제2 패턴들(275)에 인접한 제1 패턴들(285) 일부 및 제4 캐핑막 패턴(310) 일부도 함께 식각될 수 있으나, 소스 라인들(300)은 제4 캐핑막 패턴(310)에 의해 보호되므로 식각되지 않을 수 있다.
한편, 상기 건식 식각 공정 시, 제2 패턴들(275) 하부의 식각 저지막(200), 제2 게이트 절연막(160) 및 기판(100) 일부도 함께 제거될 수 있으며, 이에 따라 기판(100) 상부를 노출시키는 제9 개구들(218)이 형성될 수 있다.
도 36 및 도 37을 참조하면, 제9 개구들(218)을 채우는 제3 패턴들(330)을 형성한다.
제3 패턴들(330)은 제9 개구들(218)을 충분히 채우는 절연막을 기판(100), 제1 패턴들(285), 제4 캐핑막 패턴(310) 및 제4 마스크(320) 상에 형성한 후, 상기 절연막을 평탄화 함으로써 형성할 수 있다. 일 실시예에 있어서, 상기 평탄화 공정은 제4 마스크(320)의 상부가 제거될 때까지 수행될 수 있다. 상기 절연막은 예를 들어 실리콘 질화물을 사용하여 형성할 수 있으며, 이에 따라 제1 패턴들(285), 제4 캐핑막 패턴(310), 식각 방지막 패턴(309) 및 제2 캐핑막(290)에 병합될 수도 있다.
예시적인 실시예들에 있어서, 각 제3 패턴들(330)은 상기 제2 방향으로 연장될 수 있으며, 상기 제1 방향을 따라 복수 개로 형성될 수 있다.
이에 따라, 제2 패턴들(275)의 측벽은 제1 및 제3 패턴들(285, 330)에 의해 둘러싸일 수 있다.
도 38 내지 도 41을 참조하면, 제3 포토레지스트 패턴(340)을 제3 패턴들(330) 및 제4 마스크(320) 상에 형성한 후, 이에 커버되지 않은 제2 캐핑막(290) 및 그 아래의 제2 패턴들(275)을 제거한다.
제3 포토레지스트 패턴(340)은 제2 영역(II)과 이에 인접하는 제1 영역(I) 일부를 커버하도록 형성될 수 있다. 예시적인 실시예들에 있어서, 제3 포토레지스트 패턴(340)은 제2 영역(II)과, 제1 영역(I)에서 상기 제2 방향을 따라 제2 영역(II)에 가장 근접한 소스 라인(300)의 일부를 커버하고, 상기 제1 방향을 따라 제2 영역(II)에 가장 근접한 제3 패턴(330)의 일부를 커버하도록 형성될 수 있다. 이에 따라 상기 식각 공정에서 제2 영역(II)의 희생막 패턴(215)이 식각되지 않고 보호될 수 있다.
상기 노출된 제2 캐핑막(290) 및 그 아래의 제2 패턴들(275)은 제1 및 제3 패턴들(285, 330), 제4 캐핑막 패턴(310) 및 식각 방지막 패턴(309)과는 식각 선택비를 갖는 물질, 예를 들어 실리콘 산화물을 포함하므로, 예를 들어 불산을 식각액으로 사용하는 습식 식각 공정을 통해 제거될 수 있다.
이후, 제2 패턴들(275) 하부의 식각 저지막(200) 및 제2 게이트 절연막(160)을 제거하여 기판(100) 상면을 노출시키는 제10 개구들(219)을 형성할 수 있다. 예시적인 실시예들에 있어서, 식각 저지막(200) 및 제2 게이트 절연막(160)은 건식 식각 공정을 통해 제거될 수 있다.
도 42 내지 도 46을 참조하면, 각 제10 개구들(219)을 채우는 콘택 플러그(350) 및 패드막(360)을 동시에 형성한다.
콘택 플러그들(350) 및 패드막들(360)은 제10 개구들(219)을 채우는 제2 도전막을 기판(100), 제1 및 제3 패턴들(285, 330), 제4 캐핑막 패턴(310), 식각 방지막 패턴(309) 및 제4 마스크(320) 상에 형성하고, 상기 제2 도전막 상부를 평탄화 하여 형성할 수 있다. 이때, 상기 평탄화된 제2 도전막 상부는 패드막(360)의 기능을 수행할 수 있고, 상기 평탄화된 제2 도전막의 하부는 콘택 플러그(350)의 기능을 수행할 수 있다. 즉, 콘택 플러그(350)와 패드막(360)은 하나의 공정에서 실질적으로 동일한 물질을 포함하도록 동시에 형성되며, 이에 따라 서로 일체적으로 형성될 수 있다. 즉, 패드막(360)은 콘택 플러그(350)에 셀프-얼라인 되도록 형성될 수 있다. 따라서 콘택 플러그(350)와 패드막(360)을 별도의 공정을 통해 형성할 필요가 없으므로, 미세 패턴 형성을 위한 식각 공정을 줄일 수 있다.
상기 제2 도전막은 예를 들어, 텅스텐, 티타늄, 탄탈륨 등의 금속 혹은 텅스텐 질화물, 티타늄 질화물, 탄탈륨 질화물 등의 금속 질화물 중의 적어도 하나를 포함하도록 형성될 수 있다.
콘택 플러그들(350)은 상기 각 제1 및 제2 방향들을 따라 복수 개로 형성될 수 있으며, 각 콘택 플러그들(350)은 기판(100)의 불순물 영역(103)에 접촉하도록 형성될 수 있다. 예시적인 실시예들에 있어서, 상기 각 제1 방향으로 연장되는 2개의 소스 라인들(300) 사이에 상기 제2 방향을 따라 2개의 콘택 플러그들(350)이 형성될 수 있다.
한편, 각 패드막들(360)은 소스 라인들(300) 사이에 상기 제2 방향을 따라 배치된 2개의 콘택 플러그들(350) 상에 형성될 수 있으며, 수평 단면이 2개의 콘택 플러그들(350)의 수평 단면보다 넓을 수 있다. 각 패드막들(360)의 한 쌍의 양 측벽들은 식각 방지막 패턴(309)에 의해 커버될 수 있으며, 나머지 한 쌍의 양 측벽들은 제3 패턴들(330)에 의해 커버될 수 있다. 예시적인 실시예들에 있어서, 패드막(360)의 상면은 제3 패턴(330), 제4 캐핑막 패턴(310) 및 식각 방지막 패턴(309)의 상면과 실질적으로 동일한 높이로 형성될 수 있다.
도 47 및 도 48을 참조하면, 제5 마스크(370)를 패드막들(360), 제4 캐핑막 패턴들(310), 식각 방지막 패턴들(309) 및 제4 마스크(320) 상에 형성한 후, 이를 식각 마스크로 사용하여 패드막들(360)을 식각함으로써, 제11 개구(367)에 의해 서로 분리된 패드들(365)을 형성한다.
예시적인 실시예들에 있어서, 제5 마스크(370)는 제1 패턴들(285) 상의 패드막(360) 부분을 노출시킬 수 있으며, 이에 따라 제11 개구(367)는 제1 패턴들(285) 상면을 노출시킬 수 있다.
각 패드막들(360)은 상기 식각 공정에 의해 2개의 패드들(265)로 분리될 수 있으며, 각 패드들(365)은 1개의 콘택 플러그들(350)의 상면에 형성될 수 있다. 이때, 각 패드들(365)은 상기 제2 방향으로의 폭이 각 콘택 플러그들(350)의 폭보다 클 수 있다.
도 49 및 도 50을 참조하면, 제11 개구(367)를 채우는 분리막 패턴(380)을 형성한다.
분리막 패턴(380)은 제5 마스크(370)를 제거한 후, 제11 개구(367)를 채우는 절연막을 제3 패턴들(330), 패드들(365), 제4 캐핑막 패턴들(310), 식각 방지막 패턴들(309) 및 제4 마스크(320) 상에 형성하고, 상기 절연막 상부를 평탄화함으로써 형성할 수 있다. 상기 절연막은 예를 들어 실리콘 질화물을 사용하여 형성할 수 있다.
도 51 내지 도 53을 참조하면, 각 패드들(365) 상면에 접촉하며 순차적으로 적층된 하부 전극(390), 자기터널접합(Magnetic Tunnel Junction: MTJ) 구조물(430) 및 상부 전극(440)을 형성한다. 일 실시예에 있어서, MTJ 구조물(430)은 순차적으로 적층된 고정막 구조물 패턴(400), 터널 배리어막 패턴(410) 및 자유막 패턴(420)을 포함할 수 있다.
구체적으로, 패드들(365), 분리막 패턴들(380), 제4 캐핑막 패턴들(310), 식각 방지막 패턴들(309) 및 제4 마스크(320) 상에 하부 전극막, 고정막 구조물, 터널 배리어막, 자유막 및 상부 전극막을 순차적으로 형성하고, 사진 식각 공정을 통해 상기 상부 전극막을 패터닝 하여 상부 전극(440)을 형성한다. 이후 상부 전극(440)을 식각 마스크로 사용하는 건식 식각 공정을 통해 상기 자유막, 터널 배리어막, 고정막 구조물 및 하부 전극막을 패터닝 함으로써, 각 패드들(365) 상면에 접촉하면서 순차적으로 적층된 하부 전극(390), 고정막 구조물 패턴(400), 터널 배리어막 패턴(410) 및 자유막 패턴(420)을 형성할 수 있다.
상기 하부 및 상부 전극막들은 금속 또는 금속 질화물을 사용하여 형성할 수 있다.
한편, 도시하지는 않았으나, 상기 하부 전극막 상에 배리어막을 더 형성하여, 이후 형성되는 상기 고정막 구조물에 포함되는 금속의 이상 성장을 방지할 수도 있다. 상기 배리어막은 비정질의 금속 혹은 금속 질화물, 예를 들어 탄탈륨, 탄탈륨 질화물, 티타늄, 티타늄 질화물 등을 사용하여 형성할 수 있다.
일 실시예에 있어서, 상기 고정막 구조물은 고정막(pinning layer), 하부 강자성막, 반강자성 커플링 스페이서막, 상부 강자성막을 포함할 수 있다.
이때, 상기 고정막은 예를 들어, 망간철(FeMn), 망간이리듐(IrMn), 망간백금(PtMn), 산화망간(MnO), 황화망간(MnS), 텔루르망간(MnTe), 불화망간(MnF2), 불화철(FeF2), 염화철(FeCl2), 산화철(FeO), 염화코발트(CoCl2), 산화코발트(CoO), 염화니켈(NiCl2), 산화니켈(NiO), 크롬(Cr) 등을 사용하여 형성할 수 있다. 상기 상부 및 하부 강자성막들은 예를 들어, 철(Fe), 니켈(Ni) 및 코발트(Co) 중 적어도 하나를 포함하는 강자성체를 사용하여 형성할 수 있다. 상기 반강자성 커플링 스페이서막은 예를 들어, 루테늄(Ru), 이리듐(Ir) 또는 로듐(Rh) 중 적어도 하나를 사용하여 형성할 수 있다.
또한, 상기 터널 배리어막은 예를 들어, 알루미늄 산화물 또는 마그네슘 산화물을 사용하여 형성할 수 있다.
상기 자유막은 예를 들어, 철(Fe), 니켈(Ni) 및 코발트(Co) 중 적어도 하나를 포함하는 강자성체를 사용하여 형성할 수 있다.
MTJ 구조물(430)의 구성은 예시적으로 설명한 상기 구성에 한정되지 않으며, 다양한 변형 실시예들이 가능하다.
한편, 상기 상부 전극(440)을 식각 마스크로 사용하는 건식 식각 공정은 예를 들어 플라스마 반응 식각 공정 혹은 스퍼터링 공정을 포함할 수 있다. 상기 플라스마 반응 식각 공정의 경우, 불소 함유 가스 및 암모니아(NH3) 가스를 포함하는 식각 가스와, 상부 전극(440)의 소모를 억제하기 위한 산소 가스를 반응 가스로 사용하여 수행될 수 있다.
상기 건식 식각 공정 수행 시, MTJ 구조물들(430)의 측벽에 도전성 폴리머가 부착되어 각 MTJ 구조물들(430)의 고정막 구조물(400)과 자유막 패턴(420)이 서로 전기적으로 쇼트 되는 문제가 발생할 수 있다. 이를 방지하기 위해서 MTJ 구조물들(430)은 최대한 서로 멀리 이격되도록 형성되는 것이 바람직하다. 이에 따라, 예시적인 실시예들에 있어서, MTJ 구조물들(430)은 상면에서 보았을 때 육각형의 꼭짓점들 및 중심에 위치하도록 형성될 수 있다.
한편, 각 MTJ 구조물들(430)은 하부 전극(390)을 통해 패드(365)에 접촉하며, 패드(365)와 일체적으로 형성된 콘택 플러그(350)를 통해 기판(100)의 불순물 영역(103)과 전기적으로 연결될 수 있다. 이에 따라, MTJ 구조물들(430) 혹은 하부 전극들(390)은 패드들(365)의 위치도 고려하여 배열되어야 한다(이하에서는 설명의 편의상 MTJ 구조물들(430)의 위치에 대해서만 언급한다).
MTJ 구조물들(430)은 상기 제1 방향과 상기 제2 방향을 따라 각각 복수 개로 배열되도록 형성되며, 1개의 MTJ 구조물(430)은 1개의 패드(365)에 오버랩 되도록 형성된다.
예시적인 실시예들에 있어서, 상기 제1 방향을 따라 홀수 번째에 배열되는 MTJ 구조물들(430)이 이에 대응하는 각 패드들(365)에 오버랩 되는 면적은 짝수 번째에 배열되는 MTJ 구조물들(430)이 이에 대응하는 각 패드들(365)에 오버랩 되는 면적과 서로 다를 수 있다. 또한, 상기 제2 방향을 따라 홀수 번째에 배열되는 MTJ 구조물들(430)이 이에 대응하는 각 패드들(365)에 오버랩 되는 면적은 짝수 번째에 배열되는 MTJ 구조물들(430)이 이에 대응하는 각 패드들(365)에 오버랩 되는 면적과 서로 다를 수 있다. 이와 같이 배열됨으로 인해서, MTJ 구조물들(430)은 상면에서 보았을 때 육각형의 꼭짓점 및 중심에 위치할 수 있으며, 이에 따라 MTJ 구조물들(430)은 서로 최대한 멀리 이격되도록 배열될 수 있다. 이와 동시에, MTJ 구조물들(430)은 하부의 패드들(365)에 일대일로 대응하도록 배열될 수 있다.
도 54 내지 도 56을 참조하면, 하부 전극(390), 자기터널접합(Magnetic Tunnel Junction: MTJ) 구조물 및 상부 전극(440)을 커버하는 제2 층간 절연막(450)을 패드들(365), 분리막 패턴들(380), 제4 캐핑막 패턴들(310), 식각 방지막 패턴들(309) 및 제4 마스크(320) 상에 형성하고, 상부 전극(440)에 접촉하는 비트 라인(460)을 제2 층간 절연막(450) 상에 형성함으로써, 상기 자기 저항 메모리 장치를 제조할 수 있다.
제2 층간 절연막(450)은 예를 들어 실리콘 산화물을 사용하여 형성할 수 있으며, 비트 라인(460)은 예를 들어 금속, 금속 질화물 및/또는 금속 실리사이드를 사용하여 형성할 수 있다. 예시적인 실시예들에 있어서, 비트 라인(460)은 각각이 상기 제2 방향으로 연장되고 상기 제1 방향을 따라 복수 개로 형성될 수 있다.
전술한 것과 같이, 상기 자기 저항 메모리 장치의 제조 방법에서, 콘택 플러그(350)와 패드막(360)이 하나의 공정에서 일체적으로 형성되며, 패드막(360)을 간단한 공정을 통해 분리하여 패드들(365)을 형성할 수 있다. 이에 따라, 미세한 사이즈의 패드들(365)을 용이하게 형성할 수 있다. 또한, 패드들(365)에 대응하면서 서로 최대한 멀리 이격되는 위치에 MTJ 구조물들(430)을 형성함으로써, MTJ 구조물들(430) 형성을 위한 식각 공정에서 발생하는 불량을 줄일 수 있다.
100: 기판 103: 불순물 영역
105: 제2 트렌치 110: 소자 분리막
120, 195, 260, 320, 370: 제1, 제2, 제3, 제4, 제5 마스크
130, 160: 제1, 제2 게이트 절연막
140, 170, 180: 제1, 제2, 제3 게이트 전극막
145, 175, 185: 제1, 제2, 제3 게이트 전극
150, 290, 295: 제1, 제2, 제3 캐핑막
155, 310: 제1, 제4 캐핑막 패턴 190: 제2 마스크막
200: 식각 저지막 210, 450: 제1, 제2 층간 절연막
215: 제1 층간 절연막 패턴(희생막 패턴)
220: SOH 막 230: 실리콘 산질화막
240, 305, 340: 제1, 제2, 제3 포토레지스트 패턴
245, 227, 211, 213, 307, 217: 제1, 제2, 제3, 제4, 제5, 제6 개구
250, 270: 제1, 제2 스페이서 275, 285: 제2, 제1 패턴
280: 충전막 300: 소스 라인
309: 식각 방지막 패턴
325, 218, 219, 367: 제8, 제9, 제10, 제11 개구
350: 콘택 플러그 360: 패드막
365: 패드 380: 분리막 패턴
390: 하부 전극 400: 고정막 구조물 패턴
410: 터널 배리어막 패턴 420: 자유막 패턴
430: MTJ 구조물 440: 상부 전극

Claims (20)

  1. 기판 상에 서로 접촉하여 교대로 반복적으로 배치된 제1 및 제2 패턴들을 형성하는 단계;
    상기 제1 및 제2 패턴들 상면에 제1 캐핑막을 형성하는 단계;
    상기 제1 캐핑막의 제1 부분 및 그 아래의 상기 제2 패턴을 제거하여 상기 기판 상면을 노출시키는 제1 개구를 형성하는 단계;
    상기 제1 개구의 하부를 채우는 소스 라인을 형성하는 단계;
    상기 제1 개구의 상부를 채우는 제2 캐핑막 패턴을 형성하는 단계;
    상기 제1 캐핑막의 제2 부분 및 그 아래의 상기 제2 패턴을 제거하여 제2 개구를 형성하는 단계;
    상기 제2 개구를 채우며 상기 기판 상에 순차적으로 적층된 콘택 플러그 및 패드막을 일체적으로 형성하는 단계를 포함하는 자기 저항 메모리 장치 제조 방법.
  2. 제1항에 있어서, 상기 제1 개구를 형성하는 단계는,
    상기 제1 캐핑막의 상기 제1 부분 및 그 아래의 상기 제2 패턴의 상부와, 상기 제2 패턴에 인접하는 상기 제1 패턴들의 상부를 제거하여 리세스를 형성하는 단계;
    상기 리세스에 의해 노출된 상기 제1 캐핑막의 측벽을 커버하는 식각 방지막 패턴을 형성하는 단계; 및
    상기 리세스에 의해 노출된 상기 제2 패턴의 하부를 제거하여 상기 리세스에 연통되며 상기 기판 상면을 노출시키는 제3 개구를 형성하는 단계를 포함하는 것을 특징으로 하는 자기 저항 메모리 장치 제조 방법.
  3. 제2항에 있어서, 상기 제3 개구를 형성하는 단계는 상기 제2 패턴의 하부를 습식 식각하는 단계를 포함하는 것을 특징으로 하는 자기 저항 메모리 장치 제조 방법.
  4. 제2항에 있어서, 상기 제1 패턴들, 상기 식각 방지막 패턴 및 상기 제2 캐핑막 패턴은 실질적으로 동일한 물질을 사용하여 형성되고, 상기 제1 캐핑막 및 상기 제2 패턴들은 실질적으로 동일한 물질을 사용하여 형성되는 것을 특징으로 하는 자기 저항 메모리 장치 제조 방법.
  5. 제2항에 있어서, 식각 방지막 패턴을 형성하는 단계는,
    상기 리세스의 내벽 및 상기 제1 캐핑막 상에 식각 방지막을 형성하는 단계; 및
    상기 식각 방지막을 이방성 식각하여 상기 리세스의 측벽 상에 상기 식각 방지막 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 자기 저항 메모리 장치 제조 방법.
  6. 제2항에 있어서, 상기 소스 라인을 형성하는 단계는,
    상기 제3 개구 및 상기 리세스의 적어도 일부를 채우는 도전막을 형성하는 단계; 및
    상기 도전막 상부를 제거하여 상기 제3 개구를 채우는 상기 소스 라인을 형성하는 단계를 포함하는 것을 특징으로 하는 자기 저항 메모리 장치 제조 방법.
  7. 제1항에 있어서, 상기 제2 개구를 형성하는 단계는 상기 제1 캐핑막의 상기 제2 부분 및 그 아래의 상기 제2 패턴들을 습식 식각하는 단계를 포함하는 것을 특징으로 하는 자기 저항 메모리 장치 제조 방법.
  8. 제1항에 있어서, 상기 콘택 플러그 및 상기 패드막을 일체적으로 형성하는 단계 이후에, 상기 패드막을 복수 개의 패드들로 분리하는 단계를 더 포함하는 것을 특징으로 하는 자기 저항 메모리 장치 제조 방법.
  9. 제8항에 있어서, 상기 패드막을 상기 복수 개의 패드들로 분리하는 단계 이후에,
    상기 각 패드들에 전기적으로 연결되는 자기 터널 접합(MTJ) 구조물을 형성하는 단계를 더 포함하는 것을 특징으로 하는 자기 저항 메모리 장치 제조 방법.
  10. 제9항에 있어서, 상기 MTJ 구조물들은 상면에서 보았을 때 육각형의 꼭짓점들 및 중심 위치에 형성되는 것을 특징으로 하는 자기 저항 메모리 장치 제조 방법.
  11. 제1항에 있어서, 상기 제1 및 제2 패턴들을 형성하는 단계는,
    상기 기판 상에 제1 방향으로 각각 연장되고 상기 제1 방향에 수직한 제2 방향을 따라 교대로 반복적으로 배치된 상기 제1 및 제2 패턴들을 형성하는 단계를 포함하고,
    상기 제1 개구를 형성하는 단계는,
    상기 제1 방향으로 연장되는 복수 개의 상기 제1 개구들을 형성하는 단계를 포함하는 것을 특징으로 하는 자기 저항 메모리 장치 제조 방법.
  12. 제11항에 있어서, 상기 제1 개구를 형성하는 단계는,
    상기 제2 패턴들 중에서 상기 제2 방향을 따라 3의 배수 번째에 배치된 제2 패턴들을 제거하는 단계를 포함하는 것을 특징으로 하는 자기 저항 메모리 장치 제조 방법.
  13. 제12항에 있어서, 상기 제2 개구를 형성하는 단계는 상기 제1 캐핑막의 상기 제2 부분과, 상기 제2 패턴들 중에서 상기 제2 방향을 따라 3의 배수 번째가 아닌 제2 패턴들을 부분적으로 제거하는 단계를 포함하는 것을 특징으로 하는 자기 저항 메모리 장치 제조 방법.
  14. 제11항에 있어서, 상기 제2 캐핑막 패턴을 형성하는 단계 이후에,
    상기 제2 방향으로 각각 연장되고 상기 제1 방향을 따라 복수 개로 형성된 제5 개구들을 갖는 마스크를 사용하여 상기 제5 개구들에 의해 노출된 상기 제1 캐핑막 부분 및 그 아래의 상기 제2 패턴들을 제거함으로써 제6 개구들을 형성하는 단계; 및
    상기 각 제6 개구들을 채우는 제3 패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 자기 저항 메모리 장치 제조 방법.
  15. 제14항에 있어서, 상기 제6 개구들을 형성하는 단계는 건식 식각 공정을 통해 상기 제5 개구들에 의해 노출된 상기 제1 캐핑막 부분 및 그 아래의 상기 제2 패턴들을 제거하는 단계를 포함하며, 상기 건식 식각 공정 시 상기 소스 라인들은 상기 제2 캐핑막 패턴에 의해 보호되는 것을 특징으로 하는 자기 저항 메모리 장치 제조 방법.
  16. 기판 상에 제1 방향으로 각각 연장되며 제2 방향을 따라 배치된 복수 개의 소스 라인들;
    상기 소스 라인들 사이의 상기 기판 상에 상기 각 제1 및 제2 방향들을 따라 복수 개로 형성된 콘택 플러그들;
    상기 각 콘택 플러그들 상에 이와 일체적으로 형성된 패드; 및
    상기 각 패드들 상에 형성된 터널 접합(MTJ) 구조물을 포함하며,
    상기 MTJ 구조물들은 상면에서 보았을 때 육각형의 꼭짓점들 및 중심 위치에 배열되는 것을 특징으로 하는 자기 저항 메모리 장치.
  17. 제16항에 있어서, 상기 제1 방향을 따라 홀수 번째 상기 MTJ 구조물들이 이에 대응하는 상기 각 패드들에 오버랩 되는 면적과 짝수 번째 상기 MTJ 구조물들이 이에 대응하는 상기 각 패드들에 오버랩 되는 면적이 서로 다르며,
    또한 상기 제2 방향을 따라 홀수 번째 상기 MTJ 구조물들이 이에 대응하는 상기 각 패드들에 오버랩 되는 면적과 짝수 번째 상기 MTJ 구조물들이 이에 대응하는 상기 각 패드들에 오버랩 되는 면적이 서로 다른 것을 특징으로 하는 자기 저항 메모리 장치.
  18. 제16항에 있어서,
    상기 콘택 플러그들의 측벽 및 상기 소스 라인들의 측벽을 둘러싸는 절연막 패턴들;
    상기 각 패드들의 일 측벽을 커버하는 식각 방지막 패턴;
    상기 각 패드들의 타 측벽을 커버하는 분리막 패턴; 및
    상기 각 소스 라인들의 상면을 커버하는 캐핑막 패턴을 더 포함하는 것을 특징으로 하는 자기 저항 메모리 장치.
  19. 제18항에 있어서, 상기 절연막 패턴들, 상기 식각 방지막 패턴들, 상기 분리막 패턴들 및 상기 캐핑막 패턴들은 실질적으로 동일한 물질을 포함하고,
    상기 캐핑막 패턴들 및 상기 식각 방지막 패턴들의 상면은 상기 패드들의 상면과 동일한 높이를 갖는 것을 특징으로 하는 자기 저항 메모리 장치.
  20. 제16항에 있어서, 상기 기판 상부에 매립되고 상기 제1 방향으로 각각 연장되며, 상기 제1 방향에 수직한 제2 방향을 따라 배치된 복수 개의 매립 게이트 구조물들을 더 포함하며,
    상기 각 소스 라인들은 상기 매립 게이트 구조물들 사이의 상기 기판 상에 형성되고,
    상기 각 콘택 플러그들은 상기 매립 게이트 구조물들에 오버랩 되지 않도록 배치되는 것을 특징으로 하는 자기 저항 메모리 장치.
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