KR20150015949A - 트랜지스터 및 이의 제조 방법 - Google Patents

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Abstract

트랜지스터는, 상부에 소자 분리막 패턴이 형성된 필드 영역 및 상부에 상기 소자 분리막 패턴이 형성되지 않은 액티브 영역으로 구분되는 기판; 제1 방향을 기준으로 상기 기판의 액티브 영역의 가운데 상에 형성되어 상기 제1 방향에 수직한 제2 방향을 따라 제1 폭을 갖는 중심부 및 상기 제1 방향을 기준으로 상기 기판의 액티브 영역의 적어도 하나의 양단 상에 형성되어 상기 중심부에 연결되며 상기 제2 방향을 따라 상기 제1 폭보다 작은 제2 폭을 갖는 에지부를 포함하는 게이트 구조물; 및 상기 제2 방향을 기준으로 상기 게이트 구조물의 양단에 각각 인접하도록 상기 기판의 액티브 영역 상부에 형성된 불순물 영역 구조물들을 포함한다. 이에 따라, 상기 트랜지스터에는 문턱 전압 산포가 발생하지 않을 수 있고, 따라서 험프(hump) 현상 및/또는 HEIP(hot-electron-induced punchthough) 현상이 발생하지 않을 수 있다.

Description

트랜지스터 및 이의 제조 방법{TRANSISTOR AND METHOD OF MANUFACTURING THE SAME}
본 발명은 트랜지스터 및 이의 제조 방법에 관한 것이다.
기판 상에 소자 분리막을 형성하여 상기 기판을 액티브 영역 및 필드 영역으로 구분하고, 상기 기판 상에 게이트 구조물을 형성한 후, 상기 게이트 구조물과 인접하는 상기 액티브 영역 상부에 불순물 영역을 형성함으로써 트랜지스터를 형성한다. 하지만, 상기 게이트 구조물이 상기 액티브 영역과 상기 필드 영역의 계면에 중첩되는 경우, 상기 계면에서 상기 트랜지스터의 문턱전압이 감소할 수 있으며, 험프(hump) 현상 및/또는 HEIP(Hot Electron Induced Punch-through) 현상에 의해 상기 트랜지스터의 전기적 특성이 열화될 수 있다.
본 발명의 일 목적은 우수한 특성을 갖는 트랜지스터를 제공하는 것이다.
본 발명의 다른 목적은 우수한 특성을 갖는 트랜지스터의 제조 방법을 제공하는 것이다.
본 발명의 일 목적을 달성하기 위한 예시적인 실시예들에 따른 트랜지스터는, 상부에 소자 분리막 패턴이 형성된 필드 영역 및 상부에 상기 소자 분리막 패턴이 형성되지 않은 액티브 영역으로 구분되는 기판; 제1 방향을 기준으로 상기 기판의 액티브 영역의 가운데 상에 형성되어 상기 제1 방향에 수직한 제2 방향을 따라 제1 폭을 갖는 중심부 및 상기 제1 방향을 기준으로 상기 기판의 액티브 영역의 적어도 하나의 양단 상에 형성되어 상기 중심부에 연결되며 상기 제2 방향을 따라 상기 제1 폭보다 작은 제2 폭을 갖는 에지부를 포함하는 게이트 구조물; 및 상기 제2 방향을 기준으로 상기 게이트 구조물의 양단에 각각 인접하도록 상기 기판의 액티브 영역 상부에 형성된 불순물 영역 구조물들을 포함한다.
예시적인 실시예들에 있어서, 상기 게이트 구조물의 에지부는 상기 제1 방향을 기준으로 상기 기판의 액티브 영역의 양단 상에 각각 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 게이트 구조물의 에지부는 상기 제1 방향을 기준으로 상기 기판의 액티브 영역의 적어도 하나의 양단에 인접하는 상기 소자 분리막 부분 상에도 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 각 불순물 영역 구조물들은 상기 기판의 액티브 영역 내에서 상기 제1 방향을 따라 연장될 수 있다.
예시적인 실시예들에 있어서, 상기 각 불순물 영역 구조물들은 상기 제2 방향으로의 폭이 일정하도록 상기 제1 방향을 따라 연장될 수 있다.
예시적인 실시예들에 있어서, 상기 각 불순물 영역 구조물들은 제1 불순물 농도를 갖는 제1 불순물 영역 및 상기 제1 불순물 농도보다 높은 제2 불순물 농도를 갖는 제2 불순물 영역을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 불순물 영역은 상면에서 보았을 때 상기 제1 불순물 영역 내에 형성될 수 있다.
본 발명의 일 목적을 달성하기 위한 예시적인 실시예들에 따른 트랜지스터의 제조 방법에 있어서, 기판 상에 소자 분리막 패턴을 형성하여, 상기 기판을 액티브 영역 및 필드 영역으로 구분한다. 제1 방향을 기준으로 상기 기판의 액티브 영역의 가운데 상에 배치되어 상기 제1 방향에 수직한 제2 방향을 따라 제1 폭을 갖는 중심부와, 상기 제1 방향을 기준으로 상기 기판의 액티브 영역의 적어도 하나의 양단 상에 배치되어 상기 중심부에 연결되며 상기 제1 폭보다 작은 제2 폭을 갖는 에지부를 포함하는 게이트 구조물을 형성한다. 상기 제2 방향을 기준으로 상기 게이트 구조물의 양단에 각각 인접하도록 상기 기판의 액티브 영역 상부에 불순물 영역 구조물들을 형성한다.
예시적인 실시예들에 있어서, 상기 불순물 영역 구조물들을 형성할 때, 상기 제2 방향을 기준으로 각각 상기 게이트 구조물의 양단에 인접하며 상기 제1 방향을 따라 연장되는 개구들을 갖는 마스크를 이온 주입 마스크로 사용하여 이온 주입 공정을 수행할 수 있다.
예시적인 실시예들에 있어서, 상기 불순물 영역 구조물들을 형성할 때, 상기 제2 방향을 따라 상기 제1 폭과 동일하거나 혹은 이보다 큰 폭을 가지며, 상기 게이트 구조물의 에지부 및 이에 인접하는 상기 액티브 영역을 커버하는 마스크를 사용하여 이온 주입 공정을 수행할 수 있다.
예시적인 실시예들에 있어서, 상기 게이트 구조물의 에지부는 상기 제1 방향을 기준으로 상기 기판의 액티브 영역의 양단 상에 각각 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 게이트 구조물의 에지부는 상기 제1 방향을 기준으로 상기 기판의 액티브 영역의 적어도 하나의 양단에 인접하는 상기 소자 분리막 패턴 부분 상에도 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 각 불순물 영역 구조물들은 상기 기판의 액티브 영역 내에서 상기 제1 방향을 따라 연장되면서 상기 제2 방향으로의 폭이 일정하도록 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 각 불순물 영역 구조물들은 제1 불순물 농도를 갖는 제1 불순물 영역 및 상기 제1 불순물 농도보다 높은 제2 불순물 농도를 갖는 제2 불순물 영역을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 게이트 구조물을 형성할 때, 상기 기판 및 소자 분리막 패턴 상에 게이트 절연막, 게이트 전극막 및 마스크를 순차적으로 형성할 수 있다. 상기 마스크를 식각 마스크로 사용하여 상기 게이트 전극막 및 상기 게이트 절연막을 순차적으로 패터닝할 수 있다.
예시적인 실시예들에 따른 트랜지스터의 게이트 구조물은 액티브 영역과 필드 영역으로 구분되는 기판의 상기 액티브 영역의 가운데에 형성되는 중심부보다 상기 액티브 영역의 가장자리에 형성되는 에지부의 폭이 작도록 형성됨으로써, 상기 트랜지스터의 소스/드레인 영역들이 상기 게이트 구조물의 에지부에 인접하지 않을 수 있다. 혹은, 상기 게이트 구조물은 상기 액티브 영역 내에 고립된 형상을 갖도록 형성되어 상기 소스/드레인 영역들과 이격될 수 있다. 이에 따라, 상기 트랜지스터는 실질적으로 상기 액티브 영역의 가운데에서만 형성될 수 있으므로, 상기 액티브 영역과 필드 영역의 계면에서 발생할 수 있는 험프(hump) 및/또는 HEIP 현상이나 문턱 전압 산포에 의한 전기적 특성 열화를 방지할 수 있다.
도 1은 본 발명의 예시적인 실시예들에 따른 트랜지스터를 설명하기 위한 평면도이며, 도 2 및 도 3은 상기 트랜지스터를 설명하기 위한 단면도들이다.
도 4, 5, 7 및 10은 예시적인 실시예들에 따른 트랜지스터의 제조 방법을 설명하기 위한 단면도들이며, 도 6, 8 및 9는 상기 트랜지스터의 제조 방법을 설명하기 위한 평면도들이다.
도 11은 본 발명의 다른 예시적인 실시예들에 따른 트랜지스터를 설명하기 위한 평면도이며, 도 12는 상기 트랜지스터를 설명하기 위한 단면도이다.
도 13 내지 도 15는 본 발명의 다른 예시적인 실시예들에 따른 트랜지스터의 제조 방법을 설명하기 위한 평면도들이다.
도 16 및 도 18은 본 발명의 또 다른 예시적인 실시예들에 따른 트랜지스터를 설명하기 위한 평면도이며, 도 17 및 도 19는 상기 트랜지스터를 설명하기 위한 단면도이다.
도 20 내지 도 22는 또 다른 예시적인 실시예들에 따른 트랜지스터의 제조 방법을 설명하기 위한 평면도들이다.
도 23, 25 내지 29, 32 및 36 내지 56은 예시적인 실시예들에 따른 반도체 장치 제조 방법의 단계들을 설명하기 위한 단면도들이고, 도 24, 30, 31 및 33 내지 35는 상기 반도체 장치 제조 방법의 단계들을 설명하기 위한 평면도들이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
도 1은 예시적인 실시예들에 따른 트랜지스터를 설명하기 위한 평면도이며, 도 2 및 도 3은 상기 트랜지스터를 설명하기 위한 단면도들이다. 구체적으로, 도 2는 도 1의 A-A'선으로 절단한 단면도이며, 도 3은 도 1의 B-B'선으로 절단한 단면도이다. 이때, A-A'선은 기판 상면에 평행한 제2 방향을 따라 연장되고, B-B'선은 상기 기판 상면에 평행하고 상기 제2 방향에 실질적으로 수직한 제1 방향을 따라 연장된다.
도 1 내지 도 3을 참조하면, 상기 트랜지스터는 기판(100), 게이트 구조물(160) 및 불순물 영역 구조물들(180)을 포함한다.
기판(100)은 상부에 소자 분리막 패턴(110)을 포함할 수 있으며, 이에 따라, 기판(100)에서 소자 분리막 패턴(110)이 형성된 영역은 필드 영역으로 정의될 수 있고, 소자 분리막 패턴(110)이 형성되지 않은 영역은 액티브 영역(105)으로 정의될 수 있다. 기판(100)은 예를 들어, 실리콘 기판, 게르마늄 기판, 실리콘-게르마늄 기판, 실리콘 온 인슐레이터(Silicon On Insulator: SOI) 기판, 게르마늄 온 인슐레이터(Germanium On Insulator: GOI) 기판 등일 수 있다. 소자 분리막 패턴(110)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
게이트 구조물(160)은 상기 제1 방향을 기준으로 기판(100)의 액티브 영역(105)의 가운데 상에 형성된 중심부(161) 및 중심부(161)에 연결되어 상기 제1 방향을 기준으로 기판(100)의 액티브 영역(105)의 양단 중 어느 하나 상에 형성된 에지부(edge)(163)를 포함할 수 있다.
이때, 게이트 구조물(160)은 중심부(161)에서 상기 제1 방향에 수직한 상기 제2 방향을 따라 제1 폭(D1)을 가질 수 있으며, 에지부(163)에서 상기 제2 방향을 따라 제1 폭(D1)보다 작은 제2 폭(D2)을 가질 수 있다. 제2 폭(D2)이 제1 폭(D1)보다 작기만 하면, 제1 및 제2 폭들(D1, D2)의 크기는 특별히 제한되지 않으며, 형성하고자 하는 트랜지스터에 따라 용이하게 변경이 가능하다. 예시적인 실시예들에 있어서, 게이트 구조물(160)의 에지부(163)는 상기 제1 방향을 기준으로 기판(100)의 액티브 영역(105) 양단 중 어느 하나에 인접하는 소자 분리막 패턴(110) 부분 상에도 형성될 수 있다.
예시적인 실시예들에 있어서, 게이트 구조물(160)은 기판(100) 상에 순차적으로 적층된 게이트 절연막 패턴(125), 제1 게이트 전극(135), 제2 게이트 전극(145) 및 마스크(155)를 포함할 수 있다. 이와는 달리, 게이트 구조물(160)은 제2 게이트 전극(145)은 포함하지 않고 제1 게이트 전극(135)만을 포함할 수도 있다.
게이트 절연막 패턴(125)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다. 제1 및 제2 게이트 전극들(135, 145)은 도전성 물질을 포함할 수 있으며, 예를 들어 텅스텐(W)과 같은 금속 및/또는 불순물이 도핑된 폴리실리콘을 포함할 수 있다. 마스크(155)는 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
게이트 구조물(160)의 측벽은 스페이서(170)에 의해 둘러싸일 수 있으며, 스페이서(170)는 예를 들어 실리콘 질화물과 같은 질화물을 포함할 수 있다.
불순물 영역 구조물들(180)은 기판(100)의 액티브 영역(105) 상부에 형성될 수 있으며, 상기 제2 방향을 기준으로 게이트 구조물(160)의 양단에 각각 인접할 수 있다. 이때, 각 불순물 영역 구조물들(180)은 예를 들어, 액티브 영역(105) 내에서 상기 제2 방향으로의 폭이 일정하도록 상기 제1 방향을 따라 연장될 수 있다. 이에 따라, 불순물 영역 구조물들(180)은 상기 제2 방향을 기준으로 게이트 구조물(160)의 중심부(161)와는 인접할 수 있으나, 에지부(163)와는 인접하지 않을 수 있다.
예시적인 실시예들에 있어서, 각 불순물 영역 구조물들(180)은 제1 불순물 농도를 갖는 제1 불순물 영역(181) 및 상기 제1 불순물 농도보다 높은 제2 불순물 농도를 갖는 제2 불순물 영역(183)을 포함할 수 있다. 이때, 제2 불순물 영역(183)은 기판(100)의 상면에서 보았을 때 제1 불순물 영역(181) 내에 형성되어, 제1 불순물 영역(181)에 의해 둘러싸일 수 있다. 이때, 게이트 구조물(160) 및 불순물 영역 구조물들(180)은 고전압 트랜지스터를 형성할 수 있으며, 불순물 영역 구조물들(180)은 상기 고전압 트랜지스터의 소스/드레인 영역으로 제공될 수 있다. 제1 및 제2 불순물 영역들(181, 183)은 예를 들어, 인, 비소와 같은 n형 불순물, 혹은 갈륨과 같은 p형 불순물을 포함할 수 있다.
이와는 달리, 각 불순물 영역 구조물들(180)은 제2 불순물 영역(183)을 포함하지 않고 제1 불순물 영역(181)만을 포함할 수 있다. 이때, 게이트 구조물(160) 및 불순물 영역 구조물들(180)은 저전압 트랜지스터를 형성할 수 있으며, 불순물 영역 구조물들(160)은 상기 저전압 트랜지스터의 소스/드레인 영역으로 제공될 수 있다.
불순물 영역 구조물들(180), 게이트 구조물(160) 및 스페이서(170)는 기판(100) 상에 형성된 층간 절연막(190)에 의해 커버될 수 있다. 층간 절연막(190)은 예를 들어, 비피에스지(BPSG), 유에스지(USG) 및 에스오지(SOG) 등과 같은 산화물을 포함할 수 있다.
한편, 콘택 플러그들(210)이 층간 절연막(190)을 관통하여 각각 불순물 영역 구조물들(180)의 상면과 접촉함으로써 게이트 구조물(160)과 전기적으로 연결될 수 있다. 콘택 플러그(210)는 도전성 물질을 포함할 수 있으며, 예를 들어 금속 및/또는 도핑된 폴리실리콘을 포함할 수 있다.
전술한 바와 같이, 게이트 구조물(160)은 상기 제1 방향을 기준으로 액티브 영역(105)의 가운데 상에 형성되어 상기 제2 방향을 따라 제1 폭(D1)을 갖는 중심부(161) 및 상기 제1 방향을 기준으로 액티브 영역(105)의 양단 중 어느 하나 상에 형성되어 중심부(161)에 연결되고 상기 제2 방향을 따라 제1 폭(D1)보다 작은 제2 폭(D2)을 갖는 에지부(163)를 포함함으로써, 이를 포함하는 상기 트랜지스터는 상기 제1 방향을 기준으로 액티브 영역(105)의 상기 가운데 부분에만 제한적으로 형성될 수 있다.
즉, 불순물 영역 구조물들(180)은 액티브 영역(105) 내에서 상기 제2 방향으로 일정한 폭을 가지며 상기 제1 방향으로 연장되는 반면, 게이트 구조물(160)은 상기 제1 방향을 기준으로 액티브 영역(105)의 가운데 및 양단에서 서로 다른 폭을 갖기 때문에, 게이트 구조물(160)의 중심부(161)와는 달리 게이트 구조물(160)의 에지부(163)는 불순물 영역 구조물들(180)과 인접하지 않을 수 있다. 그 결과, 상기 제1 방향을 기준으로 상기 필드 영역 및 액티브 영역(105)의 계면 부분에는 트랜지스터의 채널이 형성되지 않아 상기 트랜지스터에는 문턱 전압 산포가 발생하지 않을 수 있으며, 이에 따라 험프(hump) 현상 및/또는 HEIP 현상이 발생하지 않을 수 있다.
도 4, 5, 7 및 10은 예시적인 실시예들에 따른 트랜지스터의 제조 방법을 설명하기 위한 단면도들이며, 도 6, 8 및 9는 상기 트랜지스터의 제조 방법을 설명하기 위한 평면도들이다. 구체적으로 도 5는 도 6의 A-A'선을 따라 절단한 단면도이고, 도 7은 도 8의 A-A'선을 따라 절단한 단면도이다.
도 4를 참조하면, 기판(100) 상부에 소자 분리막 패턴(110)을 형성하여 기판(100)을 액티브 영역(105) 및 필드 영역으로 구분한 뒤, 기판(100) 및 소자 분리막 패턴(110) 상에 게이트 절연막(120), 제1 게이트 전극막(130), 제2 게이트 전극막(140) 및 마스크막(150)을 순차적으로 형성한다.
기판(100)은 예를 들어, 실리콘 기판, 게르마늄 기판, 실리콘-게르마늄 기판, 실리콘 온 인슐레이터(Silicon On Insulator: SOI) 기판, 게르마늄 온 인슐레이터(Germanium On Insulator: GOI) 기판 등일 수 있다.
소자 분리막 패턴(110)은 기판(100) 상부에 트렌치(도시되지 않음)를 형성하고, 상기 트렌치를 충분히 채우는 소자 분리막을 기판(100) 상에 형성한 후, 기판(100)의 상면이 노출될 때까지 상기 소자 분리막 상부를 평탄화함으로써 형성할 수 있다. 이에 따라, 기판(100)에서 소자 분리막 패턴(110)이 형성된 영역은 필드 영역으로 정의될 수 있고, 소자 분리막 패턴(110)이 형성되지 않은 영역은 액티브 영역(105)으로 정의될 수 있다. 상기 소자 분리막은 예를 들어, 실리콘 산화물과 같은 산화물을 포함하도록 형성될 수 있다.
게이트 절연막(120)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함하도록 형성할 수 있다. 제1 및 제2 게이트 전극막들(130, 140)은 도전성 물질을 포함하도록 형성할 수 있으며, 예를 들어, 텅스텐(W)과 같은 금속 및/또는 불순물이 도핑된 폴리실리콘을 포함하도록 형성할 수 있다. 마스크막(150)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함하도록 형성할 수 있다.
도 5 및 도 6을 참조하면, 마스크막(150)을 식각하여 마스크(155)를 형성하고, 이를 식각 마스크로 사용하여 제2 게이트 전극막(140), 제1 게이트 전극막(130) 및 게이트 절연막(120)을 순차적으로 패터닝한다. 이에 따라, 기판(100) 및 소자 분리막 패턴(110) 상에 순차적으로 적층된 게이트 절연막 패턴(125), 제1 게이트 전극(135), 제2 게이트 전극(145) 및 마스크(155)를 포함하는 게이트 구조물(160)이 형성될 수 있다.
게이트 구조물(160)은 상기 패터닝 공정에 의해, 상기 제1 방향을 기준으로 기판(100)의 액티브 영역(105) 가운데 상에서 상기 제1 방향에 수직한 상기 제2 방향을 따라 제1 폭(D1)을 가지고, 상기 제1 방향을 기준으로 기판(100)의 액티브 영역(105)의 양단 중 어느 하나 상에서 제1 폭(D1)보다 작은 제2 폭(D2)을 갖도록 형성될 수 있다. 즉, 게이트 구조물(160)은 상기 제1 방향을 기준으로 액티브 영역(105)의 상기 가운데 상에서 제1 폭(D1)을 갖는 중심부(161) 및 중심부(161)에 연결되고 액티브 영역(105)의 양단 중 어느 하나 상에서 제2 폭(D2)을 갖는 에지부(163)를 포함하도록 형성될 수 있다. 예시적인 실시예들에 있어서, 게이트 구조물(160)의 에지부(163)는 상기 제1 방향을 기준으로 기판(100)의 액티브 영역(105)의 양단 중 어느 하나에 인접하는 소자 분리막 패턴(110) 부분 상에도 형성될 수 있다. 한편, 제2 폭(D2)이 제1 폭(D1)보다 작기만 하면, 제1 및 제2 폭들(D1, D2)의 크기는 특별히 제한되지 않으며, 형성하고자 하는 트랜지스터에 따라 용이하게 변경이 가능하다.
도 7 내지 도 9를 참조하면, 게이트 구조물(160)의 측벽 상에 스페이서(170)를 형성한다. 이후, 상기 제2 방향을 기준으로 게이트 구조물(160)의 양단에 각각 인접하도록 기판(100)의 액티브 영역(105) 상부에 불순물 영역 구조물들(180)을 형성한다. 이때, 불순물 영역 구조물들(180)은 예를 들어, 기판(100)의 액티브 영역(105) 내에서 상기 제1 방향을 따라 연장되면서 상기 제2 방향으로의 폭이 일정하도록 형성될 수 있다. 따라서 불순물 영역 구조물들(180)은 게이트 구조물(160)의 중심부(161)와는 인접하되, 에지부(163)와는 인접하지 않을 수 있다.
예시적인 실시예들에 있어서, 스페이서(170)는 기판(100) 및 게이트 구조물(160) 상에 스페이서막을 형성한 후, 이를 이방성 식각함으로써 형성할 수 있다. 이에 따라, 스페이서(170)는 게이트 구조물(160)의 측벽을 감싸도록 형성될 수 있다. 상기 스페이서막은 예를 들어, 실리콘 질화물과 같은 질화물을 포함하도록 형성할 수 있다.
불순물 영역 구조물들(180)은 예를 들어, 기판(100)의 액티브 영역(105) 상부에 마스크(도시하지 않음)를 사용하여 이온 주입 공정을 수행함으로써 형성할 수 있다. 예시적인 실시예들에 있어서, 불순물 영역 구조물들(180)은 상기 제2 방향을 기준으로 각각 게이트 구조물(160)의 양단에 인접하며 상기 제1 방향을 따라 연장되는 개구들(도시하지 않음)을 포함하는 상기 마스크를 이온 주입 마스크로 사용하여 이온 주입 공정을 수행함으로써 형성할 수 있다.
예시적인 실시예들에 있어서, 불순물 영역 구조물들(180)은 제1 불순물 농도를 갖는 제1 불순물 영역(181) 및 상기 제1 불순물 농도보다 높은 제2 불순물 농도를 갖는 제2 불순물 영역(183)을 포함하도록 형성될 수 있다. 이때, 각각 상기 제2 방향으로 일정한 제3 폭을 갖는 제1 개구들(도시하지 않음)을 포함하는 제1 마스크(도시하지 않음)를 사용하여 제1 불순물 영역(181)을 형성한 후, 각각 상기 제2 방향으로 일정하며 상기 제3 폭보다 작은 제4 폭을 갖는 제2 개구들(도시하지 않음)을 포함하는 제2 마스크(도시하지 않음)를 사용하여 제2 불순물 영역(183)을 형성할 수 있다. 이에 따라, 제2 불순물 영역(183)은 기판(100) 상면에서 보았을 때 제1 불순물 영역(181) 내에 형성될 수 있다.
혹은 이와는 다르게, 불순물 영역 구조물들(180)은 도 9에 도시된 바와 같이, 상기 제2 방향을 따라 게이트 구조물(160)의 제1 폭(D1)과 동일하거나 또는 이보다 큰 폭을 가지며 게이트 구조물(160)의 에지부(163) 및 이에 인접하는 액티브 영역(105)을 커버하는 마스크(185)를 사용하여 이온 주입 공정을 수행함으로써 형성할 수도 있다. 이때, 제2 불순물 영역(183)은 형성되지 않을 수 있으며, 이에 따라 각 불순물 영역 구조물들(180)은 제1 불순물 영역(181)만을 포함할 수 있다.
한편, 불순물 영역 구조물들(180)은 게이트 구조물(160)과 함께 트랜지스터를 형성할 수 있고, 이때 불순물 영역 구조물들(180)은 상기 트랜지스터의 소스/드레인 영역으로 제공될 수 있다. 예시적인 실시예들에 있어서, 불순물 영역 구조물들(180)이 제1 및 제2 불순물 영역들(181, 183)을 포함하도록 형성될 경우, 이를 포함하는 트랜지스터는 고전압 트랜지스터로 형성될 수 있으며, 불순물 영역 구조물들(180)이 제1 불순물 영역(181)은 포함하되 제2 불순물 영역(183)은 포함하지 않도록 형성될 경우, 이를 포함하는 트랜지스터는 저전압 트랜지스터로 형성될 수 있다.
제1 및 제2 불순물 영역들(181, 183)은 예를 들어, 인, 비소와 같은 n형 불순물, 혹은 갈륨과 같은 p형 불순물을 포함하도록 형성될 수 있다.
한편, 경우에 따라서는 게이트 구조물(160)을 형성한 이후 불순물 영역 구조물들(180)을 형성하지 않고, 불순물 영역 구조물들(180)을 형성한 이후에 게이트 구조물(160)을 형성할 수도 있다.
도 10을 참조하면, 기판(100) 상에 게이트 구조물(160)을 커버하는 층간 절연막(190)을 형성한 후, 이를 관통하며 각 불순물 영역 구조물들(180)의 상면을 부분적으로 노출시키는 콘택 홀(200)을 형성한다.
층간 절연막(190)은 예를 들어, 비피에스지(BPSG), 유에스지(USG) 및 에스오지(SOG) 등과 같은 산화물을 포함하도록 형성될 수 있다.
콘택 홀(200)은 층간 절연막(190) 상에 하드 마스크(도시하지 않음)를 형성하고, 이를 식각 마스크로 사용하여 층간 절연막(190)을 식각함으로써 형성할 수 있다. 예시적인 실시예들에 있어서, 콘택 홀(200)은 고전압 트랜지스터가 형성될 경우 제2 불순물 영역(183)의 상면을 부분적으로 노출시키도록 형성될 수 있고, 저전압 트랜지스터가 형성될 경우 제1 불순물 영역(181)의 상면을 부분적으로 노출시키도록 형성될 수 있다.
다시 도 1 내지 도 3을 참조하면, 상기 콘택 홀(200)을 채우는 도전막(도시하지 않음)을 기판(100) 및 층간 절연막(190) 상에 형성하고, 층간 절연막(190)의 상면이 노출될 때까지 상기 도전막 상부를 평탄화함으로써 콘택 플러그(210)를 형성한다. 상기 도전막은, 예를 들어 금속 및/또는 도핑된 폴리실리콘을 포함하도록 형성될 수 있다. 예시적인 실시예들에 있어서, 콘택 플러그(210)는 고전압 트랜지스터가 형성될 경우 제2 불순물 영역(183)의 상면과 접촉하도록 형성될 수 있고, 저전압 트랜지스터가 형성될 경우 제1 불순물 영역(181)의 상면과 접촉하도록 형성될 수 있다. 이에 따라, 콘택 플러그(210)는 게이트 구조물(160)과 전기적으로 연결될 수 있다.
도 11은 다른 예시적인 실시예들에 따른 트랜지스터를 설명하기 위한 평면도이며, 도 12는 상기 트랜지스터를 설명하기 위한 단면도이다. 구체적으로, 도 12는 도 11의 B-B'선으로 절단한 단면도이다. 이때, B-B' 선은 제1 방향으로 연장될 수 있다. 한편, 도 11의 A-A'선으로 절단한 단면도는 도 2에 도시된 바와 동일하다. 상기 트랜지스터는 게이트 구조물(160)의 에지부(163)를 제외하고는 도 1 내지 도 3을 참조로 설명한 트랜지스터와 실질적으로 동일하다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고 이에 대한 자세한 설명은 생략한다.
도 11, 도 12 및 도 2를 참조하면, 상기 트랜지스터는 기판(100), 게이트 구조물(160) 및 불순물 영역 구조물들(180)을 포함한다.
기판(100)은 상부에 형성된 소자 분리막 패턴(110)에 의해, 필드 영역 및 액티브 영역(105)으로 구분될 수 있다.
게이트 구조물(160)은 상기 제1 방향을 기준으로 액티브 영역(105)의 가운데 상에 형성된 중심부(161) 및 중심부(161)에 연결되어 상기 제1 방향으로 기준으로 액티브 영역(105)의 양단 상에 각각 형성된 에지부(163)를 포함할 수 있다. 이때, 게이트 구조물(160)은 중심부(161)에서 상기 제1 방향에 수직한 상기 제2 방향을 따라 제1 폭(D1)을 가질 수 있으며, 에지부(163)에서 상기 제2 방향을 따라 제1 폭(D1)보다 작은 제2 폭(D2)을 가질 수 있다. 예시적인 실시예들에 있어서, 게이트 구조물(160)의 에지부(163)는 상기 제1 방향을 기준으로 액티브 영역(105)의 상기 각 양단에 인접하는 소자 분리막 패턴(110) 부분 상에도 형성될 수 있으며, 이에 따라, 게이트 구조물(160)은 상기 제1 방향을 따라 연장될 수 있다.
게이트 구조물(160)은 기판(100) 상에 순차적으로 적층된 게이트 절연막 패턴(125), 제1 게이트 전극(135), 제2 게이트 전극(145) 및 마스크(155)를 포함할 수 있고, 게이트 구조물(160)의 측벽은 스페이서(170)가 감쌀 수 있다.
불순물 영역 구조물들(180)은 기판(100)의 액티브 영역(105) 상부에 형성될 수 있으며, 상기 제2 방향을 기준으로 게이트 구조물(160)의 양단에 각각 인접할 수 있다. 예시적인 실시예들에 있어서, 불순물 영역 구조물들(180)은 액티브 영역(105) 내에서 상기 제2 방향으로의 폭이 일정하도록 상기 제1 방향을 따라 연장될 수 있다. 그러므로 불순물 영역 구조물들(180)은 상기 제2 방향을 기준으로 게이트 구조물(160)의 중심부(161)와 인접할 수 있고, 에지부(163)와는 인접하지 않을 수 있다.
예시적인 실시예들에 있어서, 불순물 영역 구조물들(180)은 제1 불순물 영역(181) 및 제2 불순물 영역(183)을 포함할 수 있다. 혹은 이와는 다르게, 불순물 영역 구조물들(180)은 제1 불순물 영역(181)은 포함하되, 제2 불순물 영역(183)은 포함하지 않을 수도 있다. 불순물 영역 구조물들(180)이 제1 및 제2 불순물 영역들(181, 183)을 포함할 경우에 이는 게이트 구조물(160)과 함께 고전압 트랜지스터를 형성할 수 있다. 반면, 불순물 영역 구조물들(180)이 제1 불순물 영역(181)만을 포함할 경우에 이는 게이트 구조물(160)과 함께 저전압 트랜지스터를 형성할 수 있다. 한편, 불순물 영역 구조물들(180)은 상기 트랜지스터들의 소스/드레인 영역으로 제공될 수 있다.
불순물 영역 구조물들(180), 게이트 구조물(160) 및 스페이서(170)는 기판(100) 상에 형성된 층간 절연막(190)에 의해 커버될 수 있다. 층간 절연막(190) 내부에는 이를 관통하는 콘택 플러그(210)가 형성되어 불순물 영역 구조물들(180)의 상면과 접촉할 수 있으며, 이에 따라 게이트 구조물(160)과 콘택 플러그(210)는 전기적으로 연결될 수 있다.
전술한 바와 같이, 게이트 구조물(160)이 상기 제1 방향을 기준으로 액티브 영역(105)의 가운데 상에 형성되어 상기 제2 방향을 따라 제1 폭(D1)을 갖는 중심부(161) 및 상기 제1 방향을 기준으로 액티브 영역(105)의 양단 상에 각각 형성되어 중심부(161)에 연결되고 상기 제2 방향을 따라 제1 폭(D1)보다 작은 제2 폭(D2)을 갖는 에지부(163)를 포함함으로써, 이를 포함하는 상기 트랜지스터는 상기 제1 방향을 기준으로 액티브 영역(105)의 가운데 부분에만 실질적으로 형성될 수 있다.
즉, 게이트 구조물(160)의 에지부(163)는 게이트 구조물(160)의 중심부(161)와 달리 불순물 영역 구조물들(180)과 인접하지 않을 수 있기 때문에, 상기 제1 방향을 기준으로 상기 필드 영역 및 액티브 영역(105)의 계면 부분에는 트랜지스터의 채널이 형성되지 않아 문턱 전압 산포가 발생하지 않을 수 있다. 그러므로 상기 트랜지스터에는 험프(hump) 현상 및/또는 HEIP 현상이 발생하지 않을 수 있다.
도 13 내지 도 15는 다른 예시적인 실시예들에 따른 트랜지스터의 제조 방법을 설명하기 위한 평면도들이다. 이때, 도 13의 A-A'선으로 절단한 단면도는 도 5에 도시된 바와 동일하고, 도 14의 A-A'선으로 절단한 단면도는 도 7에 도시된 바와 동일하다. 한편, 상기 트랜지스터의 제조 방법은 게이트 구조물(160)의 에지부(163)를 제외하고는 도 4 내지 도 10을 참조로 설명한 트랜지스터의 제조 방법과 실질적으로 동일하다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고 이에 대한 자세한 설명은 생략한다.
먼저, 도 4를 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정들을 수행한다. 이후, 도 13 및 도 5를 참조하면, 마스크막(150), 제2 게이트 전극막(140), 제1 게이트 전극막(130) 및 게이트 절연막(120)을 순차적으로 패터닝하여 게이트 구조물(160)을 형성한다.
게이트 구조물(160)은 상기 패터닝 공정에 의해, 상기 제1 방향을 기준으로 기판(100)의 액티브 영역(105) 가운데 상에서 상기 제1 방향에 수직한 상기 제2 방향을 따라 제1 폭(D1)을 갖고, 상기 제1 방향을 기준으로 기판(100)의 액티브 영역(105)의 각 양단 상에서 제1 폭(D1)보다 작은 제2 폭(D2)을 갖도록 형성될 수 있다. 즉, 게이트 구조물(160)은 상기 제1 방향을 기준으로 액티브 영역(105)의 상기 가운데 상에서 제1 폭(D1)을 갖는 중심부(161) 및 중심부(161)에 연결되고 액티브 영역(105)의 상기 각 양단 상에서 제2 폭(D2)을 갖는 에지부(163)를 포함하도록 형성될 수 있다. 예시적인 실시예들에 있어서, 게이트 구조물(160)의 에지부(163)는 상기 제1 방향을 기준으로 기판(100)의 액티브 영역(105)의 상기 각 양단에 인접하는 소자 분리막 패턴(110) 부분 상에도 형성될 수 있고, 이에 따라 게이트 구조물(160)은 상기 제1 방향을 따라 연장되도록 형성될 수 있다.
도 14, 15 및 도 7을 참조하면, 게이트 구조물(160)의 측벽 상에 스페이서(170)를 형성한 후, 상기 제2 방향을 기준으로 게이트 구조물(160)의 양단에 각각 인접하도록 기판(100)의 액티브 영역(105) 상부에 불순물 영역 구조물들(180)을 형성한다. 이때, 각 불순물 영역 구조물들(180)은 예를 들어, 기판(100)의 액티브 영역(105) 내에서 상기 제1 방향을 따라 연장되면서 상기 제2 방향으로의 폭이 일정하도록 형성될 수 있다. 따라서 불순물 영역 구조물들(180)은 게이트 구조물(160)의 중심부(161)와는 인접하되, 에지부(163)와는 인접하지 않을 수 있다.
불순물 영역 구조물들(180)은, 예를 들어 기판(100)의 액티브 영역(105) 상부에 마스크(도시하지 않음)를 사용하여 이온 주입 공정을 수행함으로써 형성할 수 있다. 예시적인 실시예들에 있어서, 불순물 영역 구조물들(180)은 상기 제2 방향을 기준으로 각각 게이트 구조물(160)의 양단에 인접하며 상기 제1 방향을 따라 연장되는 개구들(도시하지 않음)을 포함하는 상기 마스크를 이온 주입 마스크로 사용하여 이온 주입 공정을 수행함으로써 형성할 수 있다. 예시적인 실시예들에 있어서, 각 불순물 영역 구조물들(180)은 제1 및 제2 불순물 영역들(181, 183)을 포함하도록 형성되어, 게이트 구조물(160)과 함께 고전압 트랜지스터를 형성할 수 있다.
혹은 이와는 다르게, 불순물 영역 구조물들(180)은 도 15에 도시된 바와 같이, 상기 제2 방향을 따라 게이트 구조물(160)의 제1 폭(D1)과 동일하거나 또는 이보다 큰 폭을 가지며 게이트 구조물(160)의 에지부(163) 및 이에 인접하는 액티브 영역(105)을 커버하는 마스크(185)를 사용하여 이온 주입 공정을 수행함으로써 형성할 수도 있다. 이때, 불순물 영역 구조물들(180)은 제1 불순물 영역(181)은 포함하되, 제2 불순물 영역(183)은 포함하지 않도록 형성되어, 게이트 구조물(160)과 함께 저전압 트랜지스터를 형성할 수 있다.
이후, 도 10 및 도 1 내지 도 3을 참조로 설명한 공정들과 실질적으로 유사한 공정을 수행한다. 이에 따라, 층간 절연막(190) 및 콘택 플러그(210)가 형성된다.
도 16 및 도 18은 또 다른 예시적인 실시예들에 따른 트랜지스터를 설명하기 위한 평면도이며, 도 17 및 도 19는 상기 트랜지스터를 설명하기 위한 단면도이다. 구체적으로, 도 17은 도 16의 B-B'선으로 절단한 단면도이며, 도 19는 도 18의 B-B'선으로 절단한 단면도이다. 이때, B-B'선은 상기 제1 방향으로 연장될 수 있다. 도 16 및 도 18의 A-A'선으로 절단한 단면도는 도 2에 도시된 바와 동일하다. 한편, 상기 트랜지스터는 게이트 구조물(165)을 제외하고는 도 1 내지 도 3을 참조로 설명한 트랜지스터 및/또는 도 11 및 도 12를 참조로 설명한 트랜지스터와 실질적으로 동일하다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고 이에 대한 자세한 설명은 생략한다.
도 16 내지 도 19 및 도 2를 참조하면, 상기 트랜지스터는 기판(100), 게이트 구조물(165) 및 불순물 영역 구조물들(180)을 포함한다.
기판(100)은 상부에 형성된 소자 분리막 패턴(110)에 의해, 필드 영역 및 액티브 영역(105)으로 구분될 수 있다.
게이트 구조물(165)은 액티브 영역(105) 상에 형성되어 고립된 형상을 가질 수 있다. 즉, 게이트 구조물(165)은 상기 제1 방향을 기준으로 액티브 영역(105)의 폭보다 작은 폭을 갖도록 형성될 수 있으며, 따라서 상기 제1 방향을 기준으로 액티브 영역(105) 및 상기 필드 영역의 계면과 인접한 액티브 영역(105) 상에는 게이트 구조물(165)이 형성되지 않을 수 있다. 예시적인 실시예들에 있어서, 게이트 구조물(165)은 도 16에 도시된 바와 같이, 액티브 영역(105) 가운데 상에 형성되고, 액티브 영역(105)의 각 양단 및 상기 양단에 인접한 소자 분리막 패턴(110) 부분 상에는 형성되지 않을 수 있다. 또한, 게이트 구조물(165)은 상기 제2 방향을 기준으로 액티브 영역(105)의 폭보다 작은 폭을 갖도록 형성될 수 있다.
한편, 게이트 구조물(165)은 기판(100) 상에 순차적으로 적층된 게이트 절연막 패턴(125), 제1 게이트 전극(135), 제2 게이트 전극(145) 및 마스크(155)를 포함할 수 있으며, 경우에 따라 제2 게이트 전극(145)은 형성되지 않을 수도 있다.
게이트 구조물(165)의 측벽은 스페이서(170)에 의해 둘러싸일 수 있다. 게이트 구조물(165)이 액티브 영역(105)의 가운데 상에서 고립된 형상을 가짐에 따라, 도 16에 도시된 바와 같이 스페이서(170) 역시 액티브 영역(105)의 가운데 상에만 형성될 수 있고, 상기 필드 영역 상에는 형성되지 않을 수 있다.
이와는 달리, 도 21에 도시된 바와 같이, 스페이서(170)는 상기 제1 방향을 기준으로 액티브 영역(105)의 각 양단 상에 형성될 수 있으며, 경우에 따라 이에 인접한 소자 분리막 패턴(110) 부분 상에도 형성될 수 있다.
불순물 영역 구조물들(180)은 기판(100)의 액티브 영역(105) 상부에 형성될 수 있으며, 상기 제2 방향을 기준으로 게이트 구조물(165)의 양단에 각각 인접할 수 있다. 예시적인 실시예들에 있어서, 불순물 영역 구조물들(180)은 액티브 영역(105) 내에서 상기 제2 방향으로의 폭이 일정하도록 상기 제1 방향을 따라 연장될 수 있다.
예시적인 실시예들에 있어서, 불순물 영역 구조물들(180)은 제1 및 제2 불순물 영역들(181, 183)을 포함할 수 있으며, 이 경우 불순물 영역 구조물들(180)은 게이트 구조물(165)과 함께 고전압 트랜지스터를 형성할 수 있다. 이와는 달리, 예시적인 실시예들에 있어서, 불순물 영역 구조물들(180)은 제1 불순물 영역(181)은 포함하되, 제2 불순물 영역(183)은 포함하지 않을 수 있다. 이 경우, 불순물 영역 구조물들(180)은 게이트 구조물(165)과 함께 저전압 트랜지스터를 형성할 수 있다. 한편, 불순물 영역 구조물들(180)은 상기 트랜지스터들의 소스/드레인으로 제공될 수 있다.
불순물 영역 구조물들(180), 게이트 구조물(165) 및 스페이서(170)는 기판(100) 상에 형성된 층간 절연막(190)에 의해 커버될 수 있다. 층간 절연막(190)은 내부에 이를 관통하며 불순물 영역 구조물들(180)의 상면과 접촉하는 콘택 플러그(210)를 포함하며, 이에 따라 게이트 구조물(165)과 콘택 플러그(210)는 전기적으로 연결될 수 있다.
전술한 바와 같이, 상기 트랜지스터는 액티브 영역(105) 상에 형성되어 고립된 형상을 갖는 게이트 구조물(165)을 포함함으로써, 상기 제1 방향을 기준으로 액티브 영역(105)의 가운데 부분에만 제한적으로 형성될 수 있고, 액티브 영역(105)과 필드 영역의 계면과 인접한 부분에는 형성되지 않을 수 있다. 즉, 상기 계면 상에는 게이트 구조물(165)이 형성되지 않아 상기 계면과 게이트 구조물(165)의 중첩이 원천적으로 방지될 수 있다. 이에 따라, 상기 트랜지스터에는 문턱 전압의 산포가 발생하지 않을 수 있고, 험프(hump) 현상 및/또는 HEIP 현상이 발생하지 않을 수 있다.
도 20 내지 도 22는 또 다른 예시적인 실시예들에 따른 트랜지스터의 제조 방법을 설명하기 위한 평면도들이다. 이때, 도 20의 A-A'선으로 절단한 단면도는 도 5에 도시된 바와 동일하고, 도 21의 A-A'선으로 절단한 단면도는 도 7에 도시된 바와 동일하다. 한편, 상기 트랜지스터의 제조 방법은 게이트 구조물(165)을 제외하고는 도 4 내지 도 10을 참조로 설명한 트랜지스터의 제조 방법 및/또는 도 13 내지 도 15를 참조로 설명한 트랜지스터의 제조 방법과 실질적으로 동일하다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고 이에 대한 자세한 설명은 생략한다.
먼저, 도 4를 참조로 설명한 공정과 실질적으로 유사한 공정을 수행한다. 이후, 도 20 및 도 5를 참조하면, 게이트 절연막(120), 제1 게이트 전극막(130), 제2 게이트 전극막(140) 및 마스크막(150)을 순차적으로 패터닝하여 게이트 구조물(165)을 형성한다.
게이트 구조물(165)은 상기 패터닝 공정에 의해, 액티브 영역(105) 상에서 고립된 형상을 갖도록 형성될 수 있다. 즉, 게이트 구조물(165)은 상기 제1 방향을 기준으로 액티브 영역(105)의 폭보다 작은 폭을 갖도록 형성될 수 있으며, 따라서 게이트 구조물(165)은 액티브 영역(105)과 상기 필드 영역이 접하는 계면이나 이에 인접한 소자 분리막 패턴(110) 상에는 형성되지 않을 수 있다. 또한, 게이트 구조물(165)은 상기 제2 방향을 기준으로 액티브 영역(105)의 폭보다 작은 폭을 갖도록 형성될 수 있다.
도 21, 22 및 도 7을 참조하면, 게이트 구조물(165)의 측벽 상에 스페이서(170)를 형성한 후, 상기 제2 방향을 기준으로 게이트 구조물(165)의 양단에 각각 인접하도록 기판(100)의 액티브 영역(105) 상부에 불순물 영역 구조물들(180)을 형성한다. 이때, 각 불순물 영역 구조물들(180)은 기판(100)의 액티브 영역(105) 내에서 상기 제1 방향을 따라 연장되면서 상기 제2 방향으로의 폭이 일정하도록 형성될 수 있다.
스페이서(170)는 게이트 구조물(165)의 측벽을 감싸도록 형성될 수 있다. 이때, 게이트 구조물(165)이 액티브 영역(105)의 상기 가운데 상에서 고립된 형상을 갖도록 형성됨에 따라, 스페이서(170) 역시 액티브 영역(105)의 가운데 상에 형성될 수 있다. 이와는 달리, 스페이서(170)는 상기 제1 방향을 기준으로 액티브 영역(105)의 각 양단 상에 형성될 수도 있으며, 경우에 따라 이에 인접한 소자 분리막 패턴(110) 부분 상에도 형성될 수 있다.
불순물 영역 구조물들(180)은, 예를 들어 기판(100)의 액티브 영역(105) 상부에 마스크(도시하지 않음)를 사용하여 이온 주입 공정을 수행함으로써 형성할 수 있다. 예시적인 실시예들에 있어서, 불순물 영역 구조물들(180)은 상기 제2 방향을 기준으로 각각 게이트 구조물(165)의 양단에 인접하며 상기 제1 방향을 따라 연장되는 개구들(도시하지 않음)을 포함하는 상기 마스크를 이온 주입 마스크로 사용하여 이온 주입 공정을 수행함으로써 형성할 수 있다. 혹은 이와는 다르게, 불순물 영역 구조물들(180)은 도 22에 도시된 바와 같이, 상기 제2 방향을 따라 게이트 구조물(165)의 상기 폭과 동일하거나 또는 이보다 큰 폭을 가지며 상기 제1 방향을 기준으로 게이트 구조물(165)에 의해 커버되지 않고 노출된 액티브 영역(105) 부분을 커버하는 마스크(185)를 사용하여 이온 주입 공정을 수행함으로써 형성할 수 있다.
한편, 불순물 영역 구조물들(180)은 별도의 이온 주입 마스크 없이 기판(100)에 이온 주입 공정을 수행하여 형성할 수도 있다. 즉, 도 18에 도시된 바와 같이, 게이트 구조물(165)이 상기 제1 방향을 기준으로 액티브 영역(105) 상에 형성되고 스페이서(107)가 액티브 영역(105)의 양단 및/또는 이에 인접한 소자 분리막 패턴(110) 상에 형성될 경우에는, 상기 제2 방향을 기준으로 액티브 영역(105)의 가운데 부분은 게이트 구조물(165) 및 스페이서(170)에 의해 커버되어 이온 주입 마스크로 기능할 수 있다. 이에 따라, 불순물 영역 구조물들(180)은 별도의 이온 주입 마스크 없이도 노출된 액티브 영역(105)의 상부, 즉 상기 제2 방향으로 게이트 구조물(165)의 양단과 인접한 부분에 형성될 수 있다. 이때, 각 불순물 영역 구조물들(180)은 제1 불순물 영역(181)은 포함하되 제2 불순물 영역(183)은 포함하지 않도록 형성되어, 게이트 구조물(165)과 함께 저전압 트랜지스터를 형성할 수 있다.
이후, 도 10 및 도 1 내지 도 3을 참조로 설명한 공정들과 실질적으로 유사한 공정을 수행함으로써, 층간 절연막(190) 및 콘택 플러그(210)를 형성한다.
도 23, 25 내지 29, 32 및 36 내지 56은 예시적인 실시예들에 따른 반도체 장치 제조 방법의 단계들을 설명하기 위한 단면도들이고, 도 24, 30, 31 및 33 내지 35는 상기 반도체 장치 제조 방법의 단계들을 설명하기 위한 평면도들이다. 이때, 도 23은 도 24의 H-H'선을 따라 절단한 단면도이고, 도 29는 도 30 및 도 31의 H-H'선을 따라 절단한 단면도이며, 도 32는 도 33 내지 도 35의 H-H'선을 따라 절단한 단면도이다. 또한, 상기 단면도들 및 평면도들은 기판의 셀 영역(C) 및 주변 회로 영역(P)을 도시한다.
도 23 및 도 24를 참조하면, 기판(300)의 셀 영역(C) 상부에 불순물들을 주입하여 제1 불순물 영역(303)을 형성한 후, 기판(300) 상부에 소자 분리막 패턴(310)을 형성함으로써 기판(100)을 액티브 영역(307) 및 필드 영역으로 구분한다. 이후, 기판(300) 상에 제1 마스크(320)를 형성하고, 이를 식각 마스크로 사용하여 셀 영역(C)에서 기판(100) 상부를 부분적으로 제거하여 제2 트렌치(305)를 형성한다.
기판(300)은 실리콘 기판, 게르마늄 기판, 실리콘-게르마늄 기판, 실리콘 온 인슐레이터(Silicon On Insulator: SOI) 기판, 게르마늄 온 인슐레이터(Germanium On Insulator: GOI) 기판 등일 수 있다.
제1 불순물 영역(303)은 기판(300) 상에 이온 주입 공정을 수행함으로써 형성할 수 있고, 예를 들어, 인, 비소와 같은 n형 불순물들, 혹은 붕소, 갈륨과 같은 p형 불순물들을 포함하도록 형성할 수 있다. 한편, 제1 불순물 영역(303)은 후속하여 형성되는 제1 게이트 구조물과 함께 제1 트랜지스터를 형성할 수 있으며, 이때 제1 불순물 영역(303)은 상기 제1 트랜지스터의 소스/드레인 영역으로 제공될 수 있다.
소자 분리막 패턴(310)은 기판(300) 상부에 제1 트렌치(도시하지 않음)를 형성하고, 상기 제1 트렌치를 충분히 채우도록 기판(300) 상에 소자 분리막을 형성한 후, 기판(300) 상면이 노출될 때까지 상기 소자 분리막을 평탄화함으로써 형성할 수 있다. 상기 소자 분리막은 예를 들어, 실리콘 산화물과 같은 산화물을 포함하도록 형성할 수 있다.
한편, 경우에 따라서는 제1 불순물 영역(303)을 형성한 후 소자 분리막 패턴(310)을 형성하지 않고, 소자 분리막 패턴(310)을 형성한 이후에 제1 불순물 영역(303)을 형성할 수도 있다.
제2 트렌치(305)는 상기 제1 방향으로 연장되도록 형성될 수 있으며, 상기 제2 방향을 따라 복수 개로 형성될 수 있다. 예시적인 실시예들에 있어서, 제2 트렌치(305)는 소자 분리막 패턴(310)에 의해 구분되는 각 액티브 영역(307) 내에서 2개씩 형성될 수 있다.
도 25를 참조하면, 제2 트렌치(305)의 내벽 상에 제1 게이트 절연막(330)을 형성하고, 제1 게이트 절연막(330) 및 제1 마스크(320) 상에 제2 트렌치(305)를 충분히 매립하도록 제1 게이트 전극막(340)을 형성한다.
예시적인 실시예들에 있어서, 제1 게이트 절연막(330)은 제2 트렌치(305)에 의해 노출된 기판(300) 상부에 열산화 공정 또는 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정을 수행함으로써 형성할 수 있으며, 이에 따라 제1 게이트 절연막(330)은 실리콘 산화물과 같은 산화물을 포함하도록 형성될 수 있다.
제1 게이트 전극막(340)은 예를 들어, 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta) 등과 같은 금속, 금속 질화물 및/또는 금속 실리사이드를 포함하도록 형성할 수 있다.
도 26을 참조하면, 제1 게이트 전극막(340)의 상부를 제거하여, 제2 트렌치(305) 내부를 부분적으로 채우는 제1 게이트 전극(345)을 형성하고, 제2 트렌치(305)의 나머지 부분을 매립하는 제1 캐핑막(350)을 제1 게이트 전극(345), 제1 게이트 절연막(330) 및 제1 마스크(320) 상에 형성한다.
예시적인 실시예들에 있어서, 제1 게이트 전극막(340)은 화학 기계적 연마(Chemical Mechenical Polishing, CMP) 공정 및/또는 에치 백(Etch Back) 공정을 통해 제거할 수 있다. 이에 따라, 제1 게이트 전극(345)은 제2 트렌치(305) 하부에서 상기 제1 방향으로 연장되고 상기 제2 방향으로 복수 개가 형성될 수 있다. 한편, 제1 게이트 전극(345) 형성 시, 제1 게이트 절연막(330)이 부분적으로 제거될 수도 있다. 이 경우, 제1 게이트 절연막(330)은 제2 트렌치(305) 하부 내벽 상에 형성될 수 있다.
제1 캐핑막(350)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함하도록 형성할 수 있다.
도 27을 참조하면, 기판(300)의 상면이 노출될 때까지 제1 캐핑막(350)의 상부 및 제1 마스크(320)를 예를 들어, 화학 기계적 연마(CMP) 공정을 통해 제거한다. 이에 따라, 제2 트렌치(305) 상부를 채우는 제1 캐핑막 패턴(355)이 형성될 수 있으며, 제1 캐핑막 패턴(355)은 상기 제1 방향으로 연장되고 상기 제2 방향으로 복수 개가 형성될 수 있다.
한편, 게1 게이트 절연막(330), 제1 게이트 전극(345) 및 제1 캐핑막 패턴(355)은 제1 게이트 구조물을 형성할 수 있다. 즉, 상기 제1 게이트 구조물은 제2 트렌치(305)를 채우는 매립 게이트 구조물로 형성될 수 있고, 기판(300)의 셀 영역(C)에서 상기 제1 방향을 따라 연장되고 상기 제2 방향을 따라 복수 개가 형성될 수 있다.
도 28을 참조하면, 기판(300)의 셀 영역(C) 및 주변 회로 영역(P) 상에 제2 게이트 절연막(360), 제2 게이트 전극막(370), 제3 게이트 전극막(380) 및 제2 마스크막(390)을 순차적으로 형성한다.
제2 게이트 절연막(360)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함하도록 형성할 수 있다. 제2 및 제3 게이트 전극막들(370, 380)은 도전성 물질을 포함하도록 형성할 수 있으며, 예를 들어 텅스텐(W)과 같은 금속 및/또는 불순물이 도핑된 폴리실리콘을 포함하도록 형성할 수 있다. 제2 마스크막(390)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함하도록 형성할 수 있다.
도 29 내지 도 31을 참조하면, 제2 게이트 절연막(360), 제2 게이트 전극막(370), 제3 게이트 전극막(380) 및 제2 마스크막(390)을 패터닝함으로써, 주변 회로 영역(P)의 기판(300) 상에 제2 게이트 절연막 패턴(365), 제2 게이트 전극(375), 제3 게이트 전극(385) 및 제2 마스크(395)를 포함하는 제2 게이트 구조물(400)을 형성한다.
예시적인 실시예들에 있어서, 제2 게이트 구조물(400)은 상기 패터닝 공정에 의해, 도 30에 도시된 바와 같이, 상기 제1 방향을 기준으로 주변 회로 영역(P)의 액티브 영역(307) 가운데 상에서 상기 제2 방향을 따라 제1 폭(D1)을 갖고, 상기 제1 방향을 기준으로 주변 회로 영역(P)의 액티브 영역(307)의 적어도 하나의 양단 상에서 제1 폭(D1)보다 작은 제2 폭(D2)을 갖도록 형성될 수 있다. 즉, 제2 게이트 구조물(400)은 상기 제1 방향을 기준으로 액티브 영역(307)의 상기 가운데 상에서 제1 폭(D1)을 갖는 중심부(401)와, 중심부에 연결되고 액티브 영역(307)의 양단 중 적어도 하나 상에서 제2 폭(D2)을 갖는 에지부(403)를 포함하도록 형성될 수 있다. 예시적인 실시예들에 있어서, 제2 게이트 구조물(400)의 에지부(403)는 상기 제1 방향을 기준으로 주변 회로 영역(P)의 액티브 영역(307)의 양단 중 적어도 하나에 인접하는 소자 분리막 패턴(310) 부분 상에도 형성될 수 있으며, 이에 따라, 제2 게이트 구조물(400)은 상기 제1 방향을 따라 연장될 수도 있다. 한편, 제2 폭(D2)이 제1 폭(D1)보다 작기만 하면, 제1 및 제2 폭들(D1, D2)의 크기는 특별히 제한되지 않으며, 형성하고자 하는 제2 트랜지스터에 따라 용이하게 변경이 가능하다.
혹은 이와는 다르게, 제2 게이트 구조물(400)은 상기 패터닝 공정의 의해, 도 31에 도시된 바와 같이, 주변 회로 영역(P)의 액티브 영역(307) 상에서 고립된 형상을 갖도록 형성될 수도 있다. 즉, 제2 게이트 구조물(400)은 상기 제1 방향을 기준으로 주변 회로 영역(P)의 액티브 영역(307)의 폭보다 작은 폭을 갖도록 형성될 수 있으며, 따라서 제2 게이트 구조물(400)은 상기 제1 방향을 기준으로 액티브 영역(307)과 상기 필드 영역이 접하는 계면이나 이에 인접한 소자 분리막 패턴(310) 상에는 형성되지 않을 수 있다. 또한, 제2 게이트 구조물(400)은 상기 제2 방향을 기준으로 액티브 영역(307)의 폭보다 작은 폭을 갖도록 형성될 수 있다.
도 32 내지 도 35를 참조하면, 제2 게이트 구조물(400)의 측벽 상에 제1 스페이서(410)를 형성하고, 상기 제2 방향을 기준으로 제2 게이트 구조물(400)의 양단에 각각 인접하도록 주변 회로 영역(P)의 액티브 영역(307) 상부에 불순물 영역 구조물들(420)을 형성한다. 이때, 불순물 영역 구조물들(420)은 각각의 액티브 영역(307) 내에서 상기 제1 방향을 따라 연장되고 상기 제2 방향으로의 폭이 일정하도록 형성될 수 있다. 한편, 불순물 영역 구조물들(420)은 제2 게이트 구조물(400)과 함께 제2 트랜지스터를 형성할 수 있으며, 이때 불순물 영역 구조물들(400)은 상기 제2 트랜지스터의 소스/드레인 영역으로 제공될 수 있다.
제1 스페이서(410)는 예를 들어, 주변 회로 영역(P)의 기판(300) 및 제2 게이트 구조물(400) 상에 제1 스페이서막을 형성한 후, 이를 이방성 식각함으로써 형성할 수 있다. 이에 따라, 제1 스페이서(410)는 제2 게이트 구조물(400)의 측벽을 감싸도록 형성될 수 있다. 상기 제1 스페이서막은 예를 들어, 실리콘 질화물과 같은 질화물을 포함하도록 형성할 수 있다.
예시적인 실시예들에 있어서, 제2 게이트 구조물(400)이 상기 제1 방향으로 연장되도록 형성될 경우, 제1 스페이서(410)는 도 33에 도시된 바와 같이, 상기 제1 방향으로 연장되도록 형성될 수 있다.
반면, 제2 게이트 구조물(400)이 주변 회로 영역(P)의 액티브 영역(307) 상에 고립된 형상을 갖도록 형성될 경우, 제1 스페이서(410)는 도 34에 도시된 바와 같이, 액티브 영역(307)의 가운데 상에 형성될 수 있다. 혹은 이와는 달리, 도 35에 도시된 바와 같이, 제1 스페이서(410)는 상기 제1 방향을 기준으로 액티브 영역(307)의 각 양단 상에 형성될 수도 있으며, 경우에 따라 이에 인접한 소자 분리막 패턴(310) 부분 상에도 형성될 수 있다.
불순물 영역 구조물들(420)은, 예를 들어 주변 회로 영역(P)의 액티브 영역(307) 상부에 마스크(도시하지 않음)를 사용하여 이온 주입 공정을 수행함으로써 형성할 수 있다. 예시적인 실시예들에 있어서, 불순물 영역 구조물들(420)은 상기 제2 방향을 기준으로 각각 제2 게이트 구조물(420)의 양단에 인접하며 상기 제1 방향을 따라 연장되는 개구들(도시하지 않음)을 포함하는 상기 마스크를 이온 주입 마스크로 사용하여 이온 주입 공정을 수행함으로써 형성할 수 있다. 이 경우, 불순물 영역 구조물들(420)은 상대적으로 불순물 농도가 낮은 제2 불순물 영역(421) 및 상대적으로 불순물 농도가 높은 제3 불순물 영역(423)을 포함하도록 형성될 수 있으며, 따라서 제2 게이트 구조물(400)과 함께 고전압 트랜지스터를 형성할 수 있다.
혹은 이와는 다르게, 예시적인 실시예들에 있어서, 상기 제2 방향을 따라 액티브 영역(307)의 가운데 부분 상에 형성된 제2 게이트 구조물(400)의 폭과 동일하거나 또는 이보다 큰 폭을 가지며 상기 제1 방향을 기준으로 제2 게이트 구조물(400)의 에지부(403) 및/또는 제2 게이트 구조물(400)에 의해 커버되지 않고 노출된 액티브 영역(307) 부분을 커버하는 마스크(도시하지 않음)를 사용하여 이온 주입 공정을 수행함으로써 형성할 수 있다. 이 경우, 불순물 영역 구조물들(420)은 제2 불순물 영역(421)은 포함하되, 제3 불순물 영역(423)은 포함하지 않도록 형성될 수 있으며, 따라서 제2 게이트 구조물(400)과 함께 저전압 트랜지스터를 형성할 수 있다.
한편, 불순물 영역 구조물들(420)은 별도의 이온 주입 마스크 없이 주변 회로 영역(P)의 기판(300) 상에 이온 주입 공정을 수행하여 형성할 수도 있다. 즉, 도 35에 도시된 바와 같이, 제1 게이트 구조물(400)이 상기 제1 방향을 기준으로 액티브 영역(307) 상에 형성되고 제1 스페이서(410)가 액티브 영역(307)의 양단 및/또는 이에 인접한 소자 분리막 패턴(310) 부분 상에 형성될 경우에는, 상기 제2 방향을 기준으로 액티브 영역(307)의 가운데 부분은 제2 게이트 구조물(400) 및 제1 스페이서(410)에 의해 커버되어 이온 주입 마스크로 기능할 수 있다. 이에 따라, 불순물 영역 구조물들(420)은 별도의 이온 주입 마스크 없이도 노출된 액티브 영역(307)의 상부, 즉 상기 제2 방향으로 제2 게이트 구조물(400)의 양단가 인접한 부분에 형성될 수 있다. 이 경우, 불순물 영역 구조물들(420)은 제2 불순물 영역(421)은 포함하되, 제3 불순물 영역(423)은 포함하지 않도록 형성될 수 있으며, 따라서 제2 게이트 구조물(400)과 함께 저전압 트랜지스터를 형성할 수 있다.
한편, 제2 게이트 구조물(400)을 형성한 후 불순물 영역 구조물들(420)을 형성하지 않고, 불순물 영역 구조물들(420)을 형성한 후 제2 게이트 구조물(400)을 형성할 수도 있다.
전술한 바에 따라, 제2 게이트 구조물(400) 및 불순물 영역 구조물들(410)을 포함하는 상기 제2 트랜지터는 주변 회로 영역(P)에서 상기 제1 방향을 기준으로 액티브 영역(307)의 상기 가운데 부분에만 제한적으로 형성될 수 있다. 그러므로 상기 제2 트랜지스터에는 문턱 전압 산포가 발생하지 않을 수 있고, 그 결과 험프(hump) 현상 및/또는 HEIP 현상이 발생하지 않을 수 있다.
도 36을 참조하면, 셀 영역(C)의 기판(300) 및 상기 제1 게이트 구조물과 주변 회로 영역(P)의 기판(300) 및 제2 게이트 구조물(400) 상에 식각 저지막(430)을 형성하고, 셀 영역(C) 및 주변 회로 영역(P)의 식각 저지막(430) 상에 제2 게이트 구조물(400)을 커버하는 제1 층간 절연막(440)을 형성한다.
식각 저지막(430)은 예를 들어 실리콘 질화물과 같은 질화물을 사용하여 형성할 수 있고, 이에 따라 식각 저지막(430)은 제2 게이트 구조물(400)의 제2 마스크(395)와 실질적으로 동일한 물질을 포함하여 이에 병합될 수도 있다.
제1 층간 절연막(440)은 예를 들어 비피에스지(BPSG), 유에스지(USG) 및 에스오지(SOG) 등과 같은 산화물을 포함하도록 형성할 수 있다. 한편, 셀 영역(C)의 기판(300) 상에 형성된 제1 층간 절연막(440) 부분은 이후 수행되는 공정들에서 대부분 제거될 수 있으며, 이에 따라 일종의 희생막으로 기능할 수 있다.
도 37을 참조하면, 셀 영역(C) 및 주변 회로 영역(P)의 제1 층간 절연막(440) 상에 실리콘-온-하드마스크(Silicon-On-Hardmask: SOH)(450)막, 실리콘 산질화막(460) 및 제1 포토레지스트 패턴(470)을 순차적으로 형성한다.
제1 포토레지스트 패턴(470)은 기판(300)의 셀 영역(C)에서 실리콘 산질화막(460)의 상면을 부분적으로 노출시키는 제1 개구들(495)을 포함할 수 있다. 이때, 제1 개구들(495)은 상기 제1 방향으로 각각 연장되고 상기 제2 방향을 따라 복수 개로 형성될 수 있다. 예시적인 실시예들에 있어서, 각 제1 개구들(495)은 셀 영역(C)의 각 액티브 영역들(307) 내에서 서로 인접하는 2개의 상기 제1 게이트 구조물들 및 이들 사이의 기판(300) 부분에 오버랩 될 수 있다.
도 38을 참조하면, 제1 포토레지스트 패턴(470)을 식각 마스크로 사용하여, 실리콘 산질화막(460) 및 SOH 막(450)을 순차적으로 식각한다. 그 결과, SOH 막 패턴(455)이 형성될 수 있으며, 이때 SOH 막 패턴(455)은 셀 영역(C)의 제1 층간 절연막(440) 상면을 부분적으로 노출시키는 제2 개구들(457)을 포함하도록 형성될 수 있다.
도 39를 참조하면, SOH 막 패턴(455)을 식각 마스크로 사용하여 제1 층간 절연막(440)을 식각한다. 이에 따라, 셀 영역(C)에 형성된 제1 층간 절연막(440) 부분이 제거되어 제3 개구들(441)을 갖는 제1 층간 절연막 패턴(445)이 형성될 수 있고, 셀 영역(C)에 형성된 식각 저지막(430) 상면이 부분적으로 노출될 수 있다.
도 40을 참조하면, 각 제3 개구들(441)의 측벽 상에 제2 스페이서(480)를 형성한다.
제2 스페이서(480)는 셀 영역(C)에서 제3 개구들(441)의 측벽, 상기 노출된 식각 저지막(430) 상면 및 제1 층간 절연막 패턴(445) 상에 제2 스페이서막(을 형성하고, 이를 이방성 식각함으로써 형성할 수 있다. 이에 따라, 제2 스페이서(480)는 셀 영역(C)의 각 액티브 영역(307)에 2개가 형성될 수 있고, 각각의 제2 스페이서들(480)은 예를 들어 상기 제1 게이트 구조물에 오버랩 되도록 형성될 수 있다. 한편, 제3 개구(441)가 상기 제1 방향으로 연장되고 상기 제2 방향으로 복수 개 형성됨에 따라, 제2 스페이서(480)는 상기 제1 방향으로 연장되고 상기 제2 방향으로 복수 개가 형성될 수 있다. 상기 제2 스페이서막은 예를 들어, 실리콘 질화물과 같은 질화물을 포함하도록 형성할 수 있다.
도 41을 참조하면, 제1 층간 절연막 패턴(445)의 일부 상에 제3 마스크(490)를 형성하고, 제3 마스크(490)에 의해 커버되지 않은 제1 층간 절연막 패턴(445) 부분을 제거함으로써, 식각 저지막(430)의 일부 상면을 노출시키는 제4 개구들(443)을 형성한다.
예시적인 실시예들에 있어서, 제3 마스크(490)는 주변 회로 영역(P) 및 이에 인접하는 셀 영역(C) 일부에 형성된 제1 층간 절연막 패턴(445)의 상면을 커버하도록 형성할 수 있고, 이에 따라 셀 영역(C)의 중앙부는 노출될 수 있다.
상기 노출된 제1 층간 절연막 패턴(445) 부분은 예를 들어, 습식 식각 공정을 수행함으로써 제거될 수 있다. 반면, 제2 스페이서들(480)은 셀 영역(C)의 기판(300) 상에 잔류할 수 있으며, 상기 제2 방향을 따라 이격될 수 있다.
도 42를 참조하면, 제3 마스크(490)를 제거한 후, 제2 스페이서들(480)에 접촉하는 제3 스페이서들(485)을 기판 상에 형성한다.
예시적인 실시예들에 있어서, 제3 스페이서들(485)은 제2 스페이서(480)를 커버하는 제3 스페이서막(도시하지 않음)을 식각 저지막(430) 및 제1 층간 절연막 패턴(445) 상에 형성한 후, 이를 이방성 식각함으로써 형성할 수 있다. 상기 제3 스페이서막은 예를 들어, 실리콘 산화물과 같은 산화물을 포함하도록 형성할 수 있고, 이에 따라 제1 층간 절연막 패턴(445)에 접촉하는 상기 제3 스페이서막 부분은 제1 층간 절연막 패턴(445)과 병합될 수도 있다.
예시적인 실시예들에 있어서, 제3 스페이서(485)는 각 액티브 영역(307)에서 상기 제2 방향으로 이격된 2개의 제2 스페이서(480) 사이 공간은 완전히 채울 수 있고, 제4 개구(443)를 정의하는 인접한 2개의 제2 스페이서(480) 사이 공간은 부분적으로 채울 수 있다. 즉, 제4 개구(443)에 의해 노출된 식각 저지막(430) 상면 일부는 제3 스페이서(485)에 의해 커버되지 않고 노출될 수 있다.
도 43을 참조하면, 각 제4 개구들(443)의 나머지 부분을 채우는 충전막(500)을 식각 저지막(430), 제2 스페이서들(480), 제3 스페이서들(485) 및 제1 층간 절연막 패턴(445) 상에 형성한다.
예시적인 실시예들에 있어서, 충전막(500)은 제2 스페이서들(480)과 실질적으로 동일한 물질, 즉 실리콘 질화물과 같은 질화물을 포함하도록 형성할 수 있다.
도 44를 참조하면, 충전막(500) 상부, 제2 및 제3 스페이서들(480, 485)의 상부 및 제1 층간 절연막 패턴(445)의 상부를 평탄화하여 셀 영역(C)에 제1 및 제2 패턴들(505, 487)을 형성한 후, 셀 영역(C) 및 주변 회로 영역(P)에서 제2 캐핑막(510) 및 제3 캐핑막(515)을 순차적으로 형성한다.
예시적인 실시예들에 있어서, 상기 평탄화 공정은 화학 기계적 연마(CMP) 공정 및/또는 에치 백 공정을 통해 수행될 수 있다.
한편, 상기 평탄화 공정에 의해, 제2 스페이서들(480) 및 충전막(500)은 제1 패턴들(505)로 변환될 수 있고, 제3 스페이서들(485)은 제2 패턴들(487)로 변환될 수 있다. 그러므로 각 제1 및 제2 패턴들(505, 487)은 상기 제1 방향으로 연장될 수 있으며, 상기 제2 방향을 따라 교대로 반복적으로 형성될 수 있다. 이때, 제1 및 제2 패턴들(505, 487)은 서로 접촉할 수 있다. 예시적인 실시예들에 있어서, 제1 패턴들(505) 중 일부는 상기 제1 게이트 구조물에 오버랩 될 수 있고, 제1 패턴들(505) 중 나머지 일부는 소자 분리막 패턴(310)에 오버랩 될 수 있다. 예시적인 실시예들에 있어서, 제2 패턴들(487)은 상기 제1 게이트 구조물에 인접한 제1 불순물 영역(303)에 오버랩 되도록 형성될 수 있다.
제2 캐핑막(510)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함하도록 형성할 수 있다. 이에 따라, 제2 캐핑막(510)은 제1 및 제2 패턴들(505, 487)의 상면 및 제1 층간 절연막 패턴(445)의 상면을 커버하되, 제2 패턴들(487) 및 제1 층간 절연막 패턴(445)과는 병합될 수도 있다. 한편, 제3 캐핑막(515)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함하도록 형성할 수 있다.
도 45를 참조하면, 제3 캐핑막(515) 상에 제2 포토레지스트 패턴(525)을 형성한 후, 이를 식각 마스크로 사용하여 셀 영역(C)에 형성된 제2 및 제3 캐핑막(510, 515) 부분 및 그 하부의 제1 및 제2 패턴들(505, 487) 상부를 식각함으로써 리세스들(507)을 형성한다.
예시적인 실시예들에 있어서, 제2 포토레지스트 패턴(525)은 셀 영역(C)을 부분적으로 노출시키는 제5 개구(527)를 포함할 수 있고, 제5 개구(527)는 상기 제1 방향으로 각각 연장되고 상기 제2 방향을 따라 복수 개로 형성될 수 있다. 이때, 제5 개구들(527)은 각 액티브 영역들(307) 내에서 서로 인접하는 상기 제1 게이트 구조물들 사이의 기판(300) 상에 형성된 제2 패턴들(487) 및 이에 인접하는 제1 패턴들(505) 일부에 오버랩 될 수 있다. 그러므로 리세스들(507)에 의해, 각 액티브 영역들(307) 내에서 서로 인접하는 상기 제1 게이트 구조물들 사이의 기판(300) 상에 형성된 제2 패턴들(487)이 노출될 수 있다.
도 46을 참조하면, 제2 포토레지스트 패턴(525)을 제거한 후, 셀 영역(C)에서 제2 및 제3 캐핑막들(510, 515)의 측벽 및 리세스(507)에 의해 노출된 제1 패턴들(505) 상부 측벽 상에 식각 방지막 패턴(529)을 형성한다.
식각 방지막 패턴(529)은 리세스(507)의 내벽 및 제3 캐핑막(515) 상에 식각 방지막(도시하지 않음)을 형성한 후, 이를 이방성 식각함으로써 형성할 수 있다. 이에 따라, 식각 방지막 패턴(529)은 적어도 제2 캐핑막(510)의 측벽을 커버할 수 있다.
식각 방지막 패턴(529)은 제1 패턴들(505) 혹은 제3 캐핑막(515)과 실질적으로 동일한 물질, 예를 들어 실리콘 질화물과 같은 질화물을 포함하도록 형성할 수 있다. 이에 따라, 식각 방지막 패턴(529)은 제1 패턴들(505) 혹은 제3 캐핑막(515)과 병합될 수도 있고, 특히, 식각 방지막 패턴(529)은 제2 패턴들(487) 혹은 제2 캐핑막(510)보다 큰 식각 선택비를 가질 수 있다. 그러므로 식각 방지막 패턴(529)은 이후 수행되는 제1 패턴들(505)에 대한 습식 식각 공정 시, 제2 캐핑막(510)이 식각되는 것을 방지할 수 있다.
이후, 리세스들(507)에 의해 노출된 제2 패턴들(487) 및 그 하부의 식각 저지막(430) 부분을 제거하여, 셀 영역(C)의 기판(300) 상부를 노출시키며 리세스들(507)에 각각 연통되는 제 6 개구들(447)을 형성한다. 상기 노출된 제2 패턴들(487)은 예를 들어 습식 식각 공정을 수행함으로써 제거할 수 있고, 상기 식각 저지막(430) 부분은 예를 들어 건식 식각 공정을 수행함으로써 제거할 수 있다.
각 제6 개구들(447)은 셀 영역(C)에서 상기 제1 방향을 따라 연장되도록 형성될 수 있다. 한편, 리세스(507) 및 이에 연통되는 제6 개구들(447)은 설명의 편의상 '제 7 개구'로 참조될 수도 있다.
도 47을 참조하면, 각 제6 개구들(447)을 채우는 소스 라인(530)을 형성하고, 소스 라인(530) 상에 각 리세스들(507)을 채우는 제4 캐핑막 패턴(540)을 형성한다.
소스 라인(530)은 제6 개구들(447) 및 리세스들(507)을 채우도록 셀 영역(C)의 상기 노출된 기판(300) 상부에 제1 도전막(도시하지 않음)을 형성하고, 상기 제1 도전막 상부를 부분적으로 제거함으로써 형성할 수 있다. 예시적인 실시예들에 있어서, 상기 제1 도전막은 각 리세스들(507) 내에 형성된 부분이 제거될 수 있다. 이에 따라, 소스 라인(530)은 상기 제1 방향으로 연장되고 상기 제2 방향을 따라 복수 개로 형성될 수 있으며, 상기 제7 개구의 하부를 채울 수 있다. 상기 제1 도전막은 예를 들어, 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta) 등의 금속 혹은 텅스텐 질화물, 티타늄 질화물, 탄탈륨 질화물 등의 금속 질화물을 포함하도록 형성할 수 있다.
제4 캐핑막 패턴(540)은 셀 영역(C)에서 소스 라인들(530), 식각 방지막 패턴들(529) 및 제3 캐핑막(515) 상에 리세스들(507)을 채우도록 제4 캐핑막(도시하지 않음)을 형성하고, 제2 캐핑막(510)의 상면이 노출될 때까지 상기 제4 캐핑막의 상부 및 제3 캐핑막(515)을 평탄화함으로써 형성할 수 있다. 그러므로 제3 캐핑막(515)은 모두 제거될 수 있으며, 제4 캐핑막 패턴(540)은 상기 제7 개구의 상부를 채울 수 있다. 상기 제4 캐핑막은 예를 들어 실리콘 질화물과 같은 질화물을 포함하도록 형성할 수 있고, 따라서 제4 캐핑막 패턴(540)은 제1 패턴들(505) 및/또는 식각 방지막 패턴들(529)과 병합될 수도 있다.
이어, 기판(300) 상에 셀 영역(C)을 부분적으로 노출시키는 제4 마스크(550)를 형성한 후, 이를 식각 마스크로 사용하여 제2 캐핑막(510) 및 제2 패턴들(487)을 식각한다. 예시적인 실시예들에 있어서, 상기 식각 공정은 건식 식각 공정을 통해 수행될 수 있으며, 이때 제2 패턴들(487) 하부의 식각 저지막(430) 및 기판(300) 일부도 함께 제거되어, 셀 영역(C)의 기판(300) 상부를 노출시키는 제8 개구들(도시하지 않음)이 형성될 수 있다.
이후, 상기 제8 개구들을 채우는 충분히 채우는 절연막(도시하지 않음)을 기판(300), 제1 패턴들(505), 제4 캐핑막 패턴(540) 및 제4 마스크(550) 상에 형성한 후, 제4 마스크(550)의 상부가 제거될 때까지 상기 절연막의 상부를 평탄화함으로써, 제3 패턴들(도시하지 않음)을 형성한다. 상기 절연막은 예를 들어 실리콘 질화물과 같은 질화물을 포함하도록 형성할 수 있고, 따라서 제1 패턴들(505), 제4 캐핑막 패턴(540), 식각 방지막 패턴(529) 및 제2 캐핑막(510)과 병합될 수도 있다.
예시적인 실시예들에 있어서, 상기 각 제3 패턴들은 셀 영역(C)에서 상기 제2 방향으로 연장될 수 있으며, 상기 제1 방향을 따라 복수 개가 형성될 수 있다.
도 48을 참조하면, 주변 회로 영역(P)을 부분적으로 노출시키는 제5 마스크(555)를 형성하고, 이를 식각 마스크로 사용하여 제4 마스크(550), 제1 층간 절연막 패턴(445) 및 식각 저지막(430) 부분을 식각함으로써, 제1 콘택 홀(449)을 형성한다. 제1 콘택 홀(449)은 주변 회로 영역(P)에서 불순물 영역 구조물들(420)의 상면을 부분적으로 노출시키도록 형성될 수 있다. 상기 식각 공정은 예를 들어, 건식 식각 공정을 통해 수행될 수 있다.
도 49를 참조하면, 제1 콘택 홀(449)을 채우는 제1 콘택 플러그(560)를 형성한다.
제1 콘택 플러그(560)는 주변 회로 영역(P)의 기판(300) 및 제5 마스크(555) 상에 제1 콘택 홀(449)을 채우도록 제2 도전막(도시하지 않음)을 형성한 후, 제4 마스크(550)의 상면이 노출될 때까지 상기 제2 도전막을 평탄화함으로써 형성할 수 있다. 이에 따라, 제5 마스크(555)는 모두 제거될 수 있으며, 제1 콘택 플러그(560)는 불순물 영역 구조물들(420)의 상면과 접촉하도록 형성될 수 있다. 예시적인 실시예들에 있어서, 제1 콘택 플러그(560)는 상기 제2 트랜지스터가 고전압 트랜지스터인 경우에 상대적으로 불순물 농도가 높은 제3 불순물 영역(423)과 접촉하도록 형성될 수 있고, 상기 제2 트랜지스터가 저전압 트랜지스터인 경우에 제2 불순물 영역(421)과 접촉하도록 형성될 수 있다. 상기 제2 도전막은 금속 및/또는 도핑된 폴리실리콘을 포함하도록 형성될 수 있다.
도 50을 참조하면, 상기 제3 패턴들 및 제4 마스크(550) 상에 제3 포토레지스트 패턴(570)을 형성한 후, 이에 커버되지 않은 제2 캐핑막(510) 및 그 하부의 제2 패턴들(487)을 식각한다.
제3 포토레지스트 패턴(570)은 주변 회로 영역(P) 및 이에 인접하는 셀 영역(C)의 일부를 커버하도록 형성될 수 있다. 이에 따라, 상기 식각 공정에서 주변 회로 영역(P)의 제1 층간 절연막 패턴(445)이 식각되지 않고 보호될 수 있다.
제2 캐핑막(510) 및 그 하부의 제2 패턴들(487)은 제1 패턴들(505), 상기 제3 패턴들, 제4 캐핑막 패턴(540) 및 식각 방지막 패턴(529)과는 다른 식각 선택비를 갖는 물질, 즉 실리콘 산화물과 같은 산화물을 포함하기 때문에, 예를 들어 습식 식각 공정을 수행함으로써 제거할 수 있다.
이후, 셀 영역(C)의 노출된 식각 저지막(430) 부분을 예를 들어 건식 식각 공정을 통해 제거함으로써, 기판(300)의 상면을 노출시키는 제9 개구들(448)을 형성할 수 있다.
도 51을 참조하면, 각 제9 개구들(448)을 채우는 제2 콘택 플러그(580) 및 패드막(590)을 동시에 형성한다.
제2 콘택 플러그들(580) 및 패드막들(590)은 제9 개구들(448)을 채우는 제3 도전막(도시하지 않음)을 기판(300), 제1 패턴들(505), 상기 제3 패턴들, 제4 캐핑막 패턴(540), 식각 방지막 패턴(529) 및 제4 마스크(550) 상에 형성하고, 제4 캐핑막 패턴(540)의 상면이 노출될 때까지 상기 제3 도전막 상부를 평탄화함으로써 형성할 수 있다. 이때, 상기 평탄화된 제3 도전막의 상부는 패드막(590)으로 기능할 수 있고, 상기 평탄화된 제3 도전막의 하부는 제2 콘택 플러그(580)로 기능할 수 있다. 즉, 제2 콘택 플러그(580) 및 패드막(590)은 하나의 공정에서 실질적으로 동일한 물질을 포함하도록 동시에 형성되며, 이에 따라 셀프-얼라인 되도록 형성될 수 있다. 또한, 제2 콘택 플러그(580)와 패드막(590)을 별도의 공정을 통해 각각 형성하지 않기 때문에, 미세 패턴 형성을 위한 식각 공정을 줄일 수 있다. 상기 제3 도전막은 예를 들어, 금속 및/또는 도핑된 폴리실리콘을 포함하도록 형성될 수 있다.
제2 콘택 플러그들(580)은 셀 영역(C)에서 상기 각 제1 및 제2 방향을 따라 복수 개로 형성될 수 있으며, 제1 불순물 영역(303)과 접촉하도록 형성될 수 있다. 예시적인 실시예들에 있어서, 패드막(590)의 상면은 상기 제3 패턴, 제4 캐핑막 패턴(540) 및 식각 방지막 패턴(529)의 상면과 실질적으로 동일한 높이로 형성될 수 있다.
도 52를 참조하면, 셀 영역(C) 및 주변 회로 영역(P)에서 패드막들(590), 제4 캐핑막 패턴들(540), 식각 방지막 패턴들(529) 및 제4 마스크(550) 상에 제6 마스크(600)를 형성한 후, 이를 식각 마스크로 사용하여 패드막들(590)을 식각한다. 이에 따라, 제 10 개구(597)에 의해 서로 분리된 패드들(595)이 형성될 수 있다.
예시적인 실시예들에 있어서, 제6 마스크(600)는 셀 영역(C)에서 제1 패턴들(505) 상의 패드막(590) 부분을 노출시킬 수 있으며, 주변 회로 영역(P)은 커버할 수 있다. 그러므로 상기 식각 공정에 의해, 각 패드막들(590)은 2개의 패드들(595)로 분리될 수 있으며, 제 10 개구들(597)은 제1 패턴들(505)의 상면을 노출시킬 수 있다. 이때, 각 패드들(595)은 상기 제2 방향으로의 폭이 각 제2 콘택 플러그들(580)의 폭보다 크도록 형성될 수 있다.
도 53을 참조하면, 제10 개구(597)를 채우는 분리막 패턴(610)을 형성한다.
분리막 패턴(610)은 제6 마스크(600)를 제거한 후, 셀 영역(C)에서 제10 개구(597)를 채우는 절연막을 상기 제3 패턴들, 패드들(595), 제4 캐핑막 패턴들(540), 식각 방지막 패턴들(529) 및 제4 마스크(550) 상에 형성하고, 상기 절연막의 상부를 평탄화함으로써 형성할 수 있다. 상기 절연막은 예를 들어, 실리콘 질화물과 같은 질화물을 포함하도록 형성할 수 있다.
도 54를 참조하면, 각 패드들(595) 상면에 접촉하며 순차적으로 적층된 하부 전극(620), 자기터널접합(Magnetic Tunnel Junction: MTJ) 구조물(660) 및 상부 전극(670)을 형성한다. 일 실시예에 있어서, MTJ 구조물(660)은 순차적으로 적층된 고정막 구조물 패턴(630), 터널 배리어막 패턴(640) 및 자유막 패턴(650)을 포함하도록 형성될 수 있다.
하부 전극(620), MTJ 구조물(660) 및 상부 전극(670)은 셀 영역(C)에서 패드들(595), 분리막 패턴들(610), 제4 캐핑막 패턴들(540), 식각 방지막 패턴들(529) 및 제4 마스크(550) 상에 하부 전극막, 고정막 구조물, 터널 배리어막, 자유막 및 상부 전극막을 순차적으로 형성한 후, 상기 상부 전극막을 식각하여 상부 전극(670)을 형성하고, 이를 식각 마스크로 사용하여 건식 식각 공정을 통해 상기 자유막, 상기 터널 배리어막, 상기 고정막 구조물 및 상기 하부 전극막을 패터닝함으로써 형성할 수 있다.
상기 하부 전극막 및 상부 전극막은 예를 들어, 금속 및/또는 금속 질화물을 포함하도록 형성할 수 있다.
한편, 도시하지는 않았으나, 상기 하부 전극막 상에 배리어막을 더 형성할 수도 있다. 이때, 배리어막은 비정질의 금속 혹은 금속 질화물, 예를 들어 탄탈륨, 탈탈륨 진화물, 티타늄, 티타늄 질화물 등을 포함하도록 형성할 수 있으며, 상기 고정막 구조물에 포함되는 금속의 이상 성장을 방지할 수 있다.
일 실시예에 있어서, 상기 고정막 구조물은 고정막(pinning layer), 하부 강자성막, 반강자성 커플링 스페이서막, 상부 강자성막을 포함할 수 있다. 이때, 상기 고정막은 예를 들어, 망간철(FeMn), 망간이리듐(IrMn), 망간백금(PtMn), 산화망간(MnO), 황화망간(MnS), 텔루르망간(MnTe), 불화망간(MnF2), 불화철(FeF2), 염화철(FeCl2), 산화철(FeO), 염화코발트(CoCl2), 산화코발트(CoO), 염화니켈(NiCl2), 산화니켈(NiO), 크롬(Cr) 등을 포함하도록 형성할 수 있다. 상기 상부 및 하부 강자성막들은 예를 들어 철(Fe), 니켈(Ni) 및 코발트(Co) 중 적어도 하나를 포함하는 강자성체를 포함하도록 형성할 수 있으며, 상기 반강자성 커플링 스페이서막은 예를 들어 루테늄(Ru), 이리듐(Ir) 또는 로듐(Rh) 중 적어도 하나를 포함하도록 형성할 수 있다.
상기 터널 배리어막은 예를 들어, 알루미늄 산화물 또는 마그네슘 산화물을 포함하도록 형성할 수 있다. 상기 자유막은 예를 들어, 철(Fe), 니켈(Ni) 및 코발트(Co) 중 적어도 하나를 포함하는 강자성체를 사용하여 형성할 수 있다.
이 밖에, MTJ 구조물(660)의 구성은 예시적으로 설명한 상기 구성에 한정되지 않으며, 다양한 변형 실시예들이 가능하다.
한편, 상기 건식 식각 공정 수행 시, MTJ 구조물들(660)의 측벽에 도전성 폴리머가 부착되어 각 MTJ 구조물들(660)의 고정막 구조물 패턴(630)과 자유막 패턴(650)이 서로 전기적으로 쇼트될 수 있다. 따라서 이를 방지하기 위해서는, MTJ 구조물들(660)은 서로 최대한 멀리 이격되도록 형성될 수 있다. 그러므로 예시적인 실시예들에 있어서, MTJ 구조물들(660)은 상면에서 보았을 때 육각형의 꼭짓점들 및 중심에 위치하도록 형성될 수 있다.
각 MTJ 구조물들(660)은 하부 전극(620)을 통해 패드(595)와 접촉할 수 있으며, 이를 통해 기판(300)의 제1 불순물 영역(303)과 전기적으로 연결될 수 있다. MTJ 구조물들(660)은 상기 제1 및 제2 방향을 따라 각각 복수 개로 배열되도록 형성될 수 있으며, 1개의 MTJ 구조물(660)은 1개의 패드(595)에 오버랩 되도록 형성될 수 있다.
도 55를 참조하면, 하부 전극(620), MTJ 구조물(660) 및 상부 전극(670)을 커버하고, 내부에 이를 관통하는 제3 콘택 플러그(690)를 포함하는 제2 층간 절연막(680)을 셀 영역(C) 및 주변 회로 영역(P)에 형성한다.
제2 층간 절연막(680)은 예를 들어, 비피에스지(BPSG), 유에스지(USG) 및 에스오지(SOG) 등과 같은 산화물을 포함하도록 형성할 수 있다.
제3 콘택 플러그(690)는 제2 층간 절연막(680) 상에 주변 회로 영역(P)을 부분적으로 노출시키는 제7 마스크(도시하지 않음)를 형성하고, 이를 식각 마스크로 사용하여 제2 층간 절연막(680) 부분을 식각함으로써 제2 콘택 홀(도시하지 않음)을 형성한 후, 상기 제2 콘택 홀을 채우는 제4 도전막 패턴을 형성함으로써 형성할 수 있다. 상기 식각 공정에 의해, 상기 제2 콘택 홀은 제1 콘택 플러그(560)의 상면을 노출시킬 수 있고, 이에 따라, 제3 콘택 플러그(690)는 제1 콘택 플러그(560) 상면과 접촉하도록 형성되어 상기 제2 트랜지스터와 전기적으로 연결될 수 있다. 상기 제4 도전막 패턴은 예를 들어, 금속 및/또는 도핑된 폴리실리콘을 포함하도록 형성할 수 있다.
도 56를 참조하면, 셀 영역(C)에서 제2 층간 절연막(680) 상에 제1 비트 라인(700)을 형성한다.
제1 비트 라인(700)은 상부 전극(670)과 접촉하도록 형성할 수 있으며, 상기 제2 방향으로 연장되고 상기 제1 방향을 따라 복수 개가 형성될 수 있다. 이때, 제1 비트 라인(700)은 예를 들어, 금속, 금속 질화물 및/또는 금속 실리사이드를 포함하도록 형성할 수 있다.
이후, 주변 회로 영역(P)에서 제2 층간 절연막(680) 상에 제3 콘택 플러그(690) 및 제1 비트 라인(700)과 접촉하는 배선(도시하지 않음)을 형성한다. 이에 따라 셀 영역(C) 및 주변 회로 영역(P)은 전기적으로 연결될 수 있으며, 상기 반도체 장치를 제조할 수 있다.
전술한 바와 같이, 주변 회로 영역(P)에 형성되는 상기 제2 트랜지스터를 상기 제1 방향을 기준으로 각 액티브 영역(307)의 가운데 부분에 제한적으로 형성함으로써, 험프(hump) 현상 및/또는 HEIP 현상을 방지할 수 있다. 이에 따라, 상기 반도체 장치는 전기적 특성의 열화 없이, 주변 회로 영역(P)을 통해 셀 영역(C)에 저장된 데이터를 정확하게 인식할 수 있다.
100: 기판 105: 액티브 영역
110: 소자 분리막 패턴 120: 게이트 절연막
125: 게이트 절연막 패턴 130, 140: 제1 및 제2 게이트 전극막
135, 145: 제1 및 제2 게이트 전극 150, 155: 마스크막, 마스크
160, 165: 게이트 구조물 170: 스페이서
161: 게이트 구조물의 중심부 163: 게이트 구조물의 에지부
180: 불순물 영역 구조물들 181, 183: 제1 및 제2 불순물 영역
190: 층간 절연막 200: 콘택 홀
210: 콘택 플러그
300: 기판 305: 제2 트렌치
307: 액티브 영역 310: 소자 분리막 패턴
390: 제2 마스크막 330, 360: 제1 및 제2 게이트 절연막
365: 제2 게이트 절연막 패턴 400: 제2 게이트 구조물
355, 540: 제1 및 제4 캐핑막 패턴 410, 480, 485: 제1 내지 제3 스페이서
420: 불순물 영역 구조물들 430: 식각 저지막
440, 680: 제1 및 제2 층간 절연막 455: 제1 층간 절연막 패턴
460: 실리콘 산질화막 450, 455: SOH 막, SOH 막 패턴
500: 충전막 505, 4870: 제1 및 제2 패턴
507: 리세스 529: 식각 방지막 패턴
530: 소스 라인 449: 제1 콘택 홀
590, 595: 패드막, 패드 610: 분리막 패턴
700, 710: 제1 및 제2 비트 라인
303, 421, 423: 제1 내지 제3 불순물 영역
320, 394, 490, 550, 555, 600: 제1 내지 제6 마스크
340, 370, 380: 제1 내지 제3 게이트 전극막
345, 375, 385: 제1 내지 제3 게이트 전극
350, 510, 515: 제1 내지 제3 캐핑막
401, 403: 제2 게이트 구조물의 중심부 및 에지부
470, 525, 570: 제1 내지 제3 포토레지스트 패턴
495, 457, 441, 443, 527, 447, 448, 597: 제1, 2, 3, 4, 5, 6, 9, 10 개구
560, 580, 690: 제1 내지 제3 콘택 플러그

Claims (10)

  1. 상부에 소자 분리막 패턴이 형성된 필드 영역 및 상부에 상기 소자 분리막 패턴이 형성되지 않은 액티브 영역으로 구분되는 기판;
    제1 방향을 기준으로 상기 기판의 액티브 영역의 가운데 상에 형성되어, 상기 제1 방향에 수직한 제2 방향을 따라 제1 폭을 갖는 중심부; 및
    상기 제1 방향을 기준으로 상기 기판의 액티브 영역의 적어도 하나의 양단 상에 형성되어 상기 중심부에 연결되며, 상기 제2 방향을 따라 상기 제1 폭보다 작은 제2 폭을 갖는 에지부를 포함하는 게이트 구조물; 및
    상기 제2 방향을 기준으로 상기 게이트 구조물의 양단에 각각 인접하도록 상기 기판의 액티브 영역 상부에 형성된 불순물 영역 구조물들을 포함하는 트랜지스터.
  2. 제1항에 있어서, 상기 게이트 구조물의 에지부는 상기 제1 방향을 기준으로 상기 기판의 액티브 영역 양단 상에 각각 형성되는 것을 특징으로 하는 트랜지스터.
  3. 제1항에 있어서, 상기 게이트 구조물의 에지부는 상기 제1 방향을 기준으로 상기 기판의 액티브 영역의 적어도 하나의 양단에 인접하는 상기 소자 분리막 패턴 부분 상에도 형성되는 것을 특징으로 하는 트랜지스터.
  4. 제1항에 있어서, 상기 각 불순물 영역 구조물들은 상기 기판의 액티브 영역 내에서 상기 제1 방향을 따라 연장되는 것을 특징으로 하는 트랜지스터.
  5. 제4항에 있어서, 상기 각 불순물 영역 구조물들은 상기 제2 방향으로의 폭이 일정하도록 상기 제1 방향을 따라 연장되는 것을 특징으로 하는 트랜지스터.
  6. 제1항에 있어서, 상기 각 불순물 영역 구조물들은 제1 불순물 농도를 갖는 제1 불순물 영역 및 상기 제1 불순물 농도보다 높은 제2 불순물 농도를 갖는 제2 불순물 영역을 포함하는 것을 특징으로 하는 트랜지스터.
  7. 제1항에 있어서, 상기 제2 불순물 영역은 상면에서 보았을 때 상기 제1 불순물 영역 내에 형성되는 것을 특징으로 하는 트랜지스터.
  8. 기판 상에 소자 분리막 패턴을 형성하여, 상기 기판을 액티브 영역 및 필드 영역으로 구분하는 단계;
    제1 방향을 기준으로 상기 기판의 액티브 영역의 가운데 상에 배치되어 상기 제1 방향에 수직한 제2 방향을 따라 제1 폭을 갖는 중심부와, 상기 제1 방향을 기준으로 상기 기판의 액티브 영역의 적어도 하나의 양단 상에 배치되어 상기 중심부에 연결되며 상기 제1 폭보다 작은 제2 폭을 갖는 에지부를 포함하는 게이트 구조물을 형성하는 단계; 및
    상기 제2 방향을 기준으로 상기 게이트 구조물의 양단에 각각 인접하도록 상기 기판의 액티브 영역 상부에 불순물 영역 구조물들을 형성하는 단계를 포함하는 트랜지스터의 제조 방법.
  9. 제8항에 있어서, 상기 불순물 영역 구조물들을 형성하는 단계는,
    상기 제2 방향을 기준으로 각각 상기 게이트 구조물의 양단에 인접하여 상기 제1 방향을 따라 연장되는 개구들을 갖는 마스크를 이온 주입 마스크로 사용하여 이온 주입 공정을 수행하는 것을 특징으로 하는 트랜지스터의 제조 방법.
  10. 제8항에 있어서, 상기 불순물 영역 구조물들을 형성하는 단계는,
    상기 제2 방향을 따라 상기 제1 폭과 동일하거나 혹은 이보다 큰 폭을 가지며, 상기 게이트 구조물의 에지부 및 이에 인접하는 상기 액티브 영역을 커버하는 마스크를 사용하여 이온 주입 공정을 수행하는 것을 특징으로 하는 트랜지스터의 제조 방법.
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