KR102450329B1 - 마스크 설계 방법 및 이를 이용한 반도체 장치 제조 방법 - Google Patents

마스크 설계 방법 및 이를 이용한 반도체 장치 제조 방법 Download PDF

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Abstract

마스크 설계 방법에서, 액티브 영역, 게이트 구조물, 및 상기 액티브 영역 및 상기 게이트 구조물에 부분적으로 오버랩되는 게이트 탭을 포함하는 제1 마스크를 설계하고, 상기 게이트 탭의 일부가 연장되도록 상기 제1 마스크를 변경하고, 상기 변경된 제1 마스크에 광 근접 보정(OPC)을 수행하여 제2 마스크를 설계할 수 있다.

Description

마스크 설계 방법 및 이를 이용한 반도체 장치 제조 방법{METHOD OF DESIGNING A MASK AND METHOD OF MANUFACTURING A SEMICONDUCTOR DEVICE USING THE SAME}
본 발명은 마스크 설계 방법 및 이를 이용한 반도체 장치 제조 방법에 관한 것이다. 보다 자세하게, 본 발명은 게이트 탭을 갖는 반도체 장치의 마스크 설계 방법 및 이를 이용한 반도체 장치 제조 방법에 관한 것이다.
피모스(PMOS) 트랜지스터에서의 HEIP 현상을 완화시키기 위해서, 게이트와 액티브 영역의 경계에 위치한 상기 게이트 부분에 탭을 형성할 수 있다. 이에 따라, 상기 탭이 형성된 영역에서 상기 게이트의 폭이 변동할 수 있으며, 소자가 미세화됨에 따라 실제 패터닝 공정에서 상기 게이트의 폭 변화를 잘 구현하지 못할 수 있다.
본 발명의 일 과제는 개선된 마스크 설계 방법을 제공하는데 있다.
본 발명의 다른 과제는 상기 마스크 설계 방법을 이용하여 반도체 장치를 제조하는 방법을 제공하는데 있다.
상기한 본 발명의 일 과제를 달성하기 위한 예시적인 실시예들에 따른 마스크 설계 방법에서, 액티브 영역, 게이트 구조물, 및 상기 액티브 영역 및 상기 게이트 구조물에 부분적으로 오버랩되는 게이트 탭을 포함하는 제1 마스크를 설계하고, 상기 게이트 탭의 일부가 연장되도록 상기 제1 마스크를 변경하고, 상기 변경된 제1 마스크에 광 근접 보정(OPC)을 수행하여 제2 마스크를 설계할 수 있다.
상기한 본 발명의 일 과제를 달성하기 위한 다른 예시적인 실시예들에 따른 마스크 설계 방법에서, 액티브 영역, 제1 방향으로 연장되는 게이트 구조물, 및 상기 액티브 영역 및 상기 게이트 구조물에 부분적으로 오버랩되는 게이트 탭을 포함하는 마스크를 설계하고, 일 에지가 상기 게이트 구조물의 일부 혹은 상기 게이트 탭의 일부에 접촉할 때까지, 상기 액티브 영역의 바깥에 형성된 상기 게이트 탭 부분이 상기 제1 방향으로 연장되도록 상기 마스크를 변경하고, 상기 변경된 마스크에 광 근접 보정(OPC)을 수행할 수 있다.
상기한 본 발명의 다른 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 장치 제조 방법에서, 기판 상에 소자 분리 패턴을 형성하여 액티브 영역을 정의하고, 상기 액티브 영역 및 상기 소자 분리 패턴 상에 상기 기판 상면에 평행한 제1 방향으로 연장되는 제1 게이트 구조물, 및 상기 소자 분리 패턴 상에 상기 기판 상면에 평행하고 상기 제1 방향과 교차하는 제2 방향으로 연장되어 상기 제1 게이트 구조물과 접촉하는 제2 게이트 구조물을 형성할 수 있다. 상기 소자 분리 패턴 상에 형성되어 상기 제2 게이트 구조물에 인접한 상기 제1 게이트 구조물의 제1 부분은 상기 액티브 영역의 가운데 부분 상에 형성된 상기 제1 게이트 구조물의 제2 부분보다 상기 제2 방향으로의 폭이 클 수 있다.
예시적인 실시예들에 따른 마스크 설계 방법에 있어서, 설계된 마스크를 사용하여 포토레지스트 패턴을 실제로 제작하기 위한 포토 공정 시 발생하는 광 근접 효과를 상쇄시키기 위해 수행되는 광 근접 보정(OPC) 시, 상대적으로 작은 폭을 갖는 게이트 구조물 부분이 상대적으로 큰 폭을 갖는 게이트 탭 부분으로 대체되어 기준 미만의 폭을 갖지 않을 수 있다. 따라서, 상기 부분에 의해 마스크 제작 룰 체킹(MRC) 시 에러가 발생하지 않을 수 있으며, 상기 마스크를 사용하여 기판 상에 상기 게이트 구조물을 구현할 때, 공정 마진을 확보할 수 있다.
도 1은 예시적인 실시예들에 따른 마스크 설계 방법의 일부를 설명하기 위한 순서도이다.
도 2 내지 도 5는 예시적인 실시예들에 따른 마스크 설계 방법을 설명하기 위한 평면도들이다.
도 6은 도 5에서 설계된 제2 마스크(110)를 사용하여 포토레지스트 패턴을 형성한 경우, 각 소자들의 레이아웃을 나타내는 평면도이다.
도 7 내지 도 9는 예시적인 실시예들에 따른 마스크 설계 방법을 설명하기 위한 평면도들이다.
도 10은 도 9에서 설계된 제4 마스크(310)를 사용하여 포토레지스트 패턴을 형성한 경우, 각 소자들의 레이아웃을 나타내는 평면도이다.
도 11 내지 도 14는 예시적인 실시예들에 따른 반도체 장치의 제조 방법의 단계들을 설명하기 위한 평면도들 및 단면도들이다.
도 15는 예시적인 실시예들에 따른 반도체 장치의 제조 방법에 따라 제조된 반도체 장치를 설명하기 위한 평면도이다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들에 따른 반도체 장치 및 그 제조 방법에 대하여 상세하게 설명한다.
[실시예]
도 1은 예시적인 실시예들에 따른 마스크 설계 방법의 일부를 설명하기 위한 순서도이다.
도 1을 참조하면, 액티브 영역들, 게이트 구조물들, 및 게이트 탭들을 포함하는 마스크를 설계한 후, 제1 단계(S10)에서, 레이아웃을 수정해야 할 게이트 탭이 형성된 게이트 구조물의 사이즈를 결정할 수 있다.
상기 마스크 설계는 이에 포함되는 각 소자들의 레이아웃을 설계하는 것이지만, 설명의 복잡성을 피하기 위해서, 이하에서는 특별한 사정이 없는 한, 단순히 상기 소자를 설계하는 것으로 기재하기로 한다.
예시적인 실시예들에 있어서, 상기 게이트 구조물들은 제1 방향으로 연장되어 상기 액티브 영역들 중 적어도 하나와 부분적으로 오버랩되는 제1 게이트 구조물, 및 상기 제1 방향과 직교하는 제2 방향으로 연장되어 상기 액티브 영역들과 오버랩되지 않는 제2 게이트 구조물을 포함할 수 있다.
상기 각 게이트 탭들은 상기 액티브 영역과 상기 제1 게이트 구조물 사이의 경계 영역에서 이들에 각각 부분적으로 오버랩될 수 있다. 예시적인 실시예들에 있어서, 상기 각 게이트 탭들의 상기 제2 방향으로의 폭은 상기 제1 게이트 구조물의 상기 제2 방향으로의 폭보다 클 수 있다.
예시적인 실시예들에 있어서, 상기 게이트 사이즈는 연장 방향과 직교하는 방향으로의 상기 게이트 구조물들의 폭, 예를 들어, 상기 제1 게이트 구조물의 경우, 상기 제2 방향으로의 폭이 일정 크기 이하인 것으로 결정할 수 있다.
제2 단계(S20)에서, 상기 결정된 게이트 구조물 사이즈에 부합되는 게이트 구조물 및 이에 오버랩되는 게이트 탭을 선정할 수 있다.
예를 들어, 상기 제1 게이트 구조물들 중에서 상기 제2 방향으로의 폭이 일정 크기 이하인 것, 및 이에 오버랩되는 게이트 탭들을 각각 수정이 필요한 게이트 구조물 및 게이트 탭으로 선정할 수 있다.
제3 단계(S30)에서, 상기 선정된 각 게이트 탭들에서 상기 액티브 영역 바깥에 위치하는 부분을 선택할 수 있다.
예를 들어, 상기 제1 게이트 구조물에 오버랩되는 상기 각 게이트 탭들이 사각형인 경우, 상기 액티브 영역의 바깥에 위치하는 상기 사각형의 일 에지 및 상기 제1 방향으로 이에 인접하는 부분을 상기 게이트 탭 부분으로 선택할 수 있다.
제4 단계(S40)에서, 상기 선택된 게이트 탭의 에지가 다른 게이트 구조물 혹은 다른 게이트 탭과 접촉할 때까지 상기 선택된 게이트 탭 부분을 일 방향으로 연장할 수 있다.
예를 들어, 상기 제1 게이트 구조물과 오버랩되는 게이트 탭 부분의 상기 에지가 상기 제2 게이트 구조물의 측벽과 접촉할 때까지 상기 게이트 탭 부분을 상기 제1 방향으로 연장할 수 있다.
혹은, 상기 제1 게이트 구조물과 오버랩되는 제1 게이트 탭 부분의 에지가 역시 상기 제1 게이트 구조물과 오버랩되며 상기 제1 게이트 탭으로부터 상기 제1 방향을 따라 이격된 제2 게이트 탭의 일 에지에 접촉할 때까지 상기 제1 게이트 탭 부분을 상기 제1 방향으로 연장할 수 있다.
제5 단계(S50)에서, 일정한 길이 이내에서, 상기 연장된 게이트 탭 부분이 다른 게이트 구조물 혹은 다른 게이트 탭과 접촉하지 않는 경우, 이를 제거하여 원래대로 되돌릴 수 있다.
예를 들어, 상기 제1 게이트 구조물과 오버랩되는 상기 제1 게이트 탭 부분의 에지가 일정 길이 이내에서, 상기 제2 게이트 구조물의 측벽과 접촉하지 않거나 상기 제2 게이트 탭의 에지에 접촉하지 않는 경우, 상기 연장된 제1 게이트 탭 부분을 제거하여 원래의 크기를 갖도록 할 수 있다.
전술한 단계들을 수행함으로써, 액티브 영역과 게이트 구조물의 경계 영역에 형성되어 상기 게이트 구조물보다 큰 폭을 갖도록 설계된 게이트 탭이 상기 액티브 영역 바깥에서 다른 게이트 구조물 혹은 게이트 탭과 접촉하는 상기 게이트 구조물 부분까지 오버랩되도록 연장될 수 있다.
이에 따라, 상기 설계된 마스크를 사용하여 포토레지스트 패턴을 실제로 제작하기 위한 포토 공정 시 발생하는 광 근접 효과를 상쇄시키기 위해 수행되는 광 근접 보정(Optical Proximity Correction: OPC) 시, 상대적으로 작은 폭을 갖는 게이트 구조물 부분이 상대적으로 큰 폭을 갖는 게이트 탭 부분으로 대체되어 기준 미만의 폭을 갖지 않을 수 있다. 따라서, 상기 부분에 의해 마스크 제작 룰 체킹(Mask Manufacturing Rule Checking: MRC) 시 에러가 발생하지 않을 수 있으며, 상기 마스크를 사용하여 기판 상에 상기 게이트 구조물을 구현할 때, 공정 마진을 확보할 수 있다.
도 2 내지 도 5는 예시적인 실시예들에 따른 마스크 설계 방법을 설명하기 위한 평면도들이다. 상기 마스크 설계 방법은 도 1을 참조로 설명한 마스크 설계 방법의 단계들과 실질적으로 동일하거나 유사한 단계들을 포함할 수 있다.
도 2를 참조하면, 액티브 영역(20), 제1 내지 제3 게이트 구조물들(32, 34, 36), 제1 및 제2 게이트 탭들(42, 44), 및 콘택 플러그(50)를 포함하는 제1 마스크(10)를 설계할 수 있다.
액티브 영역(20)은 각 제1 및 제2 방향들을 따라 서로 이격되도록 복수 개로 배치될 수 있다. 예시적인 실시예들에 있어서, 각 액티브 영역들(20)은 직사각 형상을 가질 수 있으나, 본 발명의 개념은 반드시 이에 한정되지는 않는다. 한편, 제1 마스크(10)에서 액티브 영역(20) 바깥의 영역은 필드 영역으로 지칭될 수 있다.
제1 게이트 구조물(32)은 상기 제1 방향으로 연장될 수 있으며, 액티브 영역들(20) 중 적어도 하나와 부분적으로 오버랩될 수 있다. 제2 게이트 구조물(34)은 상기 제1 방향으로 연장될 수 있으며, 상기 필드 영역과 오버랩될 수 있다. 제3 게이트 구조물(36)은 상기 제2 방향으로 연장될 수 있으며, 그 측벽이 제1 게이트 구조물(32)의 일단과 접촉하거나 혹은 부분적으로 오버랩될 수 있다.
제1 및 제2 게이트 탭들(42, 44)은 각각 제1 게이트 구조물(32)과 액티브 영역(20)의 경계 영역에 배치되어 이들과 오버랩될 수 있다. 각 제1 및 제2 게이트 탭들(42, 44)의 상기 제2 방향으로의 폭은 제1 게이트 구조물(32)의 상기 제2 방향으로의 폭보다 클 수 있다.
제1 게이트 탭(42)은 제3 게이트 구조물(36)의 측벽에 대향하며 상기 제2 방향으로 연장되는 액티브 영역(20)의 일 에지에 인접하는 제1 게이트 구조물(32) 부분에 오버랩될 수 있으며, 제2 게이트 탭(44)은 상기 제2 방향으로 연장되며 상기 액티브 영역(20) 에지의 반대편에 위치하는 타 에지에 인접하는 제1 게이트 구조물(32) 부분에 오버랩될 수 있다.
예시적인 실시예들에 있어서, 각 제1 및 제2 게이트 탭들(42, 44)은 직사각 형상을 가질 수 있다. 이에 따라, 제1 게이트 탭(42)은 상기 필드 영역에서 제3 게이트 구조물(36) 측벽에 대향하며 상기 제2 방향으로 연장되는 제1 에지(42a), 액티브 영역(20)에서 제1 에지(42a)에 대향하며 상기 제2 방향으로 연장되는 제2 에지(42b), 및 액티브 영역(20) 및 상기 필드 영역에서 서로 대향하며 상기 제1 방향으로 각각 연장되는 나머지 제3 에지들(42c)을 포함할 수 있다. 또한, 제2 게이트 탭(44)은 상기 필드 영역에서 상기 제2 방향으로 연장되는 제4 에지(44a), 액티브 영역(20)에서 제4 에지(44a)에 대향하며 상기 제2 방향으로 연장되는 제5 에지(44b), 및 액티브 영역(20) 및 상기 필드 영역에서 서로 대향하며 상기 제1 방향으로 각각 연장되는 나머지 제6 에지들(44c)을 포함할 수 있다.
콘택 플러그(50)는 액티브 영역(20) 내에서 상기 제1 방향으로 연장될 수 있으며, 제1 게이트 구조물(32)의 상기 제2 방향으로의 각 양측에 배치될 수 있다.
도 3을 참조하면, 도 1의 제1 내지 제4 단계들(S10, S20, S30, S40)과 실질적으로 동일하거나 유사한 단계들을 수행할 수 있다.
즉, 레이아웃을 수정해야 할 게이트 탭이 형성된 게이트 구조물의 사이즈를 결정하여, 이에 부합되는 상기 게이트 구조물 및 이에 오버랩되는 게이트 탭을 선정하고, 상기 선정된 게이트 탭에서 상기 액티브 영역 바깥에 위치하는 부분 즉, 필드 영역 내에 위치하는 부분을 선택한 후, 상기 선택된 게이트 탭의 에지가 다른 게이트 구조물 혹은 다른 게이트 탭과 접촉할 때까지 상기 선택된 게이트 부분을 일 방향으로 연장할 수 있다.
이에 따라, 예를 들어 제1 게이트 구조물(32) 및 이에 오버랩되는 제1 및 제2 게이트 탭들(42, 44)을 선정한 후, 각 제1 및 제2 게이트 탭들(42, 44)의 상기 필드 영역에 형성된 부분을 상기 제1 방향으로 연장할 수 있다.
예시적인 실시예들에 있어서, 제1 게이트 탭(42)의 제1 에지(42a)가 제3 게이트 구조물(36)의 측벽에 접촉할 때까지, 상기 필드 영역 내의 제1 게이트 탭(42) 부분을 상기 제1 방향으로 연장할 수 있다. 이에 따라, 제1 에지(42a)는 상기 제1 방향을 따라 제3 게이트 구조물(36)의 상기 측벽으로 위치 이동할 수 있으며, 각 제3 에지들(42c)은 상기 제1 방향으로 연장되어 그 길이가 늘어날 수 있다.
또한, 상기 필드 영역 내의 제2 게이트 탭(44) 부분은 상기 일정한 길이만큼 상기 제1 방향으로 연장될 수 있다. 이에 따라, 제4 에지(44a)는 상기 일정한 길이만큼 상기 제1 방향으로 위치 이동할 수 있으며, 각 제6 에지들(44c)은 상기 제1 방향으로 연장되어 그 길이가 늘어날 수 있다.
도 4를 참조하면, 도 1의 제5 단계(S50)와 실질적으로 동일하거나 유사한 단계들을 수행할 수 있다.
즉, 일정한 길이 이내에서, 상기 연장된 게이트 탭 부분이 다른 게이트 구조물 혹은 다른 게이트 탭과 접촉하지 않는 경우, 이를 제거하여 원래대로 되돌릴 수 있다.
이에 따라, 제2 게이트 탭(44)의 경우, 상기 일정한 길이 내에서 다른 게이트 구조물 혹은 다른 게이트 탭과 접촉하지 않으므로, 상기 연장된 부분을 제거하여, 원래의 크기를 갖도록 되돌릴 수 있다. 즉, 제4 에지(44a)는 상기 제1 방향을 따라 원래의 위치로 이동할 수 있으며, 이에 따라 각 제6 에지들(44c)은 연장된 길이가 원래의 길이로 축소될 수 있다.
도 5를 참조하면, 제1 마스크(10)에 광 근접 보정(OPC)을 수행하여, 각 소자의 레이아웃들이 변경된 제2 마스크(110)를 설계할 수 있다.
이에 따라, 제2 마스크(110)는 제1 마스크(10)에 설계된 레이아웃이 각각 변경된 액티브 영역(120), 제1 내지 제3 게이트 구조물들(132, 134, 136), 제1 및 제2 게이트 탭들(142, 144), 및 콘택 플러그(150)를 포함할 수 있다.
예시적인 실시예들에 있어서, 제1 게이트 탭(142)이 연장되어 제3 게이트 구조물(136)에 인접한 부분의 상기 제2 방향으로의 폭은 제1 게이트 구조물(132)의 상기 제1 방향으로의 폭보다 크거나 동일할 수 있다. 이에 따라, 마스크 제작 룰 체킹(MRC) 시, 상기 부분이 기준 미만의 폭을 가짐에 따라 발생하는 에러를 방지할 수 있다.
도 6은 도 5에서 설계된 제2 마스크(110)를 사용하여 포토레지스트 패턴을 형성한 경우, 각 소자들의 레이아웃을 나타내는 평면도이다.
도 6을 참조하면, 제1 게이트 탭(142)이 연장되어 제3 게이트 구조물(136)에 인접한 부분의 상기 제2 방향으로의 폭은 제1 게이트 구조물(132)의 상기 제2 방향으로의 폭보다 크거나 동일하며, 제3 게이트 구조물(136)에 가까워질수록 점차 증가할 수 있다.
이에 따라, 상기 부분을 형성하는 실제 패터닝 공정 시, 충분한 공정 마진을 확보할 수 있다.
도 7 내지 도 9는 예시적인 실시예들에 따른 마스크 설계 방법을 설명하기 위한 평면도들이다. 상기 마스크 설계 방법은 도 2 내지 도 6을 참조로 설명한 마스크 설계 방법의 단계들과 실질적으로 동일하거나 유사한 단계들을 포함할 수 있으며, 또한 설계되는 각 소자들의 레이아웃 역시 도 2 내지 도 6을 참조로 설명한 각 소자들의 레이아웃과 실질적으로 동일하거나 유사할 수 있다.
도 7을 참조하면, 액티브 영역(220), 제4 내지 제6 게이트 구조물들(232, 234, 236), 제3 내지 제5 게이트 탭들(242, 244, 246), 및 콘택 플러그(250)를 포함하는 제3 마스크(210)를 설계할 수 있다.
제4 게이트 구조물(232)은 제1 방향으로 연장될 수 있으며, 상기 제1 방향으로 서로 이격된 복수의 액티브 영역들(220)과 부분적으로 오버랩될 수 있다. 제5 게이트 구조물(234)은 상기 제1 방향으로 연장될 수 있으며, 상기 필드 영역과 오버랩될 수 있다. 제6 게이트 구조물(236)은 상기 제2 방향으로 연장될 수 있으며, 그 측벽이 제4 게이트 구조물(232)의 일단과 접촉하거나 혹은 부분적으로 오버랩될 수 있다.
제3 내지 제5 게이트 탭들(242, 244, 246)은 각각 제4 게이트 구조물(232)과 액티브 영역(220)의 경계 영역에 배치되어 이들과 오버랩될 수 있다.
제3 게이트 탭(242)은 제6 게이트 구조물(236)의 측벽에 대향하며 상기 제2 방향으로 연장되는 액티브 영역(220)의 일 에지에 인접하는 제4 게이트 구조물(232) 부분에 오버랩될 수 있고, 제4 게이트 탭(244)은 상기 제2 방향으로 연장되며 상기 액티브 영역(220) 에지의 반대편에 위치하는 타 에지에 인접하는 제4 게이트 구조물(232) 부분에 오버랩될 수 있으며, 제5 게이트 탭(246)은 제4 게이트 탭(244)에 대향하며 상기 제2 방향으로 연장되는 액티브 영역(220)의 일 에지에 인접하는 제4 게이트 구조물(232) 부분에 오버랩될 수 있다.
예시적인 실시예들에 있어서, 각 제3 내지 제5 게이트 탭들(242, 244, 246)은 직사각 형상을 가질 수 있다. 이에 따라, 제3 게이트 탭(242)은 상기 필드 영역에서 제6 게이트 구조물(236) 측벽에 대향하며 상기 제2 방향으로 연장되는 제7 에지(242a), 액티브 영역(220)에서 제7 에지(242a)에 대향하며 상기 제2 방향으로 연장되는 제8 에지(242b), 및 액티브 영역(220) 및 상기 필드 영역에서 서로 대향하며 상기 제1 방향으로 각각 연장되는 나머지 제9 에지들(242c)을 포함할 수 있다.
또한, 제4 게이트 탭(244)은 상기 필드 영역에서 상기 제2 방향으로 연장되는 제10 에지(244a), 액티브 영역(220)에서 제10 에지(244a)에 대향하며 상기 제2 방향으로 연장되는 제11 에지(244b), 및 액티브 영역(220) 및 상기 필드 영역에서 서로 대향하며 상기 제1 방향으로 각각 연장되는 나머지 제12 에지들(244c)을 포함할 수 있다.
한편, 제5 게이트 탭(246)은 상기 필드 영역에서 제10 에지(244a)에 대향하며 상기 제2 방향으로 연장되는 제13 에지(246a), 액티브 영역(220)에서 제13 에지(246a)에 대향하며 상기 제2 방향으로 연장되는 제14 에지(246b), 및 액티브 영역(220) 및 상기 필드 영역에서 서로 대향하며 상기 제1 방향으로 각각 연장되는 나머지 제15 에지들(246c)을 포함할 수 있다.
도 8을 참조하면, 도 3을 참조로 설명한 단계들과 실질적으로 동일하거나 유사한 단계들을 수행할 수 있다.
예시적인 실시예들에 있어서, 제3 게이트 탭(242)의 제7 에지(242a)가 제6 게이트 구조물(236)의 측벽에 접촉할 때까지, 상기 필드 영역 내의 제3 게이트 탭(242) 부분을 상기 제1 방향으로 연장할 수 있다. 이에 따라, 제7 에지(242a)는 상기 제1 방향을 따라 제6 게이트 구조물(236)의 상기 측벽으로 위치 이동할 수 있으며, 각 제9 에지들(242c)은 상기 제1 방향으로 연장되어 그 길이가 늘어날 수 있다.
한편, 제4 게이트 탭(244)의 제10 에지(244a)가 제5 게이트 탭(246)의 제13 에지(246a)에 접촉할 때까지, 상기 필드 영역 내의 제4 게이트 탭(244) 부분을 상기 제1 방향으로 연장할 수 있다. 이에 따라, 제10 에지(244a)는 상기 제1 방향을 따라 제5 게이트 탭(246)의 제13 에지(246a)로 위치 이동할 수 있으며, 각 제12 에지들(244c)은 상기 제1 방향으로 연장되어 그 길이가 늘어날 수 있다.
제5 게이트 탭(246) 역시 상기 제1 방향으로 연장되어, 제13 에지(246a)가 제4 게이트 탭(244)의 제10 에지(244a)로 위치 이동을 할 수 있으며, 각 제15 에지들(246c)이 상기 제1 방향으로 연장되어 그 길이가 늘어날 수 있으나, 이는 제4 게이트 탭(244)이 연장되는 것과 동일한 결과이다.
이후, 도 4를 참조로 설명한 단계들과 실질적으로 동일하거나 유사한 단계들을 수행할 수 있으나, 제3 내지 제5 게이트 탭들(242, 244, 246)은 각각 제6 게이트 구조물(236), 제5 게이트 탭(246), 및 제4 게이트 탭(244)과 접촉하므로, 상기 단계에 의해 제거되는 부분은 없을 수 있다.
도 9를 참조하면, 도 5를 참조로 설명한 단계들과 실질적으로 동일하거나 유사한 단계들을 수행할 수 있다.
이에 따라, 제3 마스크(210)에 광 근접 보정(OPC)을 수행하여, 각 소자의 레이아웃들이 변경된 제4 마스크(310)를 설계할 수 있다.
즉, 제4 마스크(310)는 제3 마스크(210)에 설계된 레이아웃이 각각 변경된 액티브 영역(320), 제4 내지 제6 게이트 구조물들(332, 334, 336), 제3 내지 제5 게이트 탭들(342, 344, 346), 및 콘택 플러그(350)를 포함할 수 있다.
예시적인 실시예들에 있어서, 제3 게이트 탭(342)이 연장되어 제6 게이트 구조물(336)에 인접한 부분의 상기 제2 방향으로의 폭은 제4 게이트 구조물(332)의 상기 제1 방향으로의 폭보다 크거나 동일할 수 있다. 또한, 제4 게이트 탭(344)이 연장되어 제5 게이트 탭(346)에 인접한 부분의 상기 제2 방향으로의 폭 역시 제4 게이트 구조물(332)의 상기 제1 방향으로의 폭보다 크거나 동일할 수 있다. 이에 따라, 마스크 제작 룰 체킹(MRC) 시, 상기 부분들이 기준 미만의 폭을 가짐에 따라 발생하는 에러를 방지할 수 있다.
도 10은 도 9에서 설계된 제4 마스크(310)를 사용하여 포토레지스트 패턴을 형성한 경우, 각 소자들의 레이아웃을 나타내는 평면도이다.
도 10을 참조하면, 제3 게이트 탭(342)이 연장되어 제6 게이트 구조물(336)에 인접한 부분의 상기 제2 방향으로의 폭은 제4 게이트 구조물(332)의 상기 제2 방향으로의 폭보다 크거나 동일하며, 제6 게이트 구조물(336)에 가까워질수록 점차 증가할 수 있다. 또한, 제4 게이트 탭(344)이 연장되어 제5 게이트 탭(346)에 인접한 부분의 상기 제2 방향으로의 폭 역시 제4 게이트 구조물(332)의 상기 제1 방향으로의 폭보다 크거나 동일할 수 있다.
이에 따라, 상기 부분들을 형성하는 실제 패터닝 공정 시, 충분한 공정 마진을 확보할 수 있다.
도 11 내지 도 14는 예시적인 실시예들에 따른 반도체 장치의 제조 방법의 단계들을 설명하기 위한 평면도들 및 단면도들이다. 구체적으로, 도 11 및 13은 평면도들이고, 도 12 및 14는 각각 도 11 및 13의 A-A'선을 따라 절단한 단면도들이다.
상기 반도체 장치 제조 방법은 도 2 내지 도 5를 참조로 설명한 단계들에 따라 설계된 제2 마스크(110)를 사용하여 수행될 수 있다. 즉, 제2 마스크(110)를 사용하여 기판 혹은 상기 기판 상에 형성된 식각 대상막 상에 포토레지스트 패턴을 형성하고, 이를 식각 마스크로 사용하여 상기 기판 혹은 상기 식각 대상막을 패터닝함으로써 상기 반도체 장치를 제조할 수 있다.
도 11 및 도 12를 참조하면, 기판(500) 상에 소자 분리 패턴(510)을 형성하여 액티브 영역(505)을 정의한 후, 액티브 영역(505) 및 소자 분리 패턴(510) 상에 제1 내지 제3 게이트 구조물들(552, 554, 556), 및 제1 및 제2 게이트 탭들(562, 564)을 형성할 수 있다.
기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄, 또는 GaP, GaAs, GaSb 등과 같은 Ⅲ-Ⅴ족 화합물을 포함할 수 있다. 일부 실시예들에 따르면, 기판(100)은 실리콘-온-인슐레이터(SOI) 기판 또는 게르마늄-온-인슐레이터(GOI) 기판일 수 있다.
소자 분리 패턴(510)은 기판(500) 상부에 제1 포토레지스트 패턴(도시되지 않음)을 식각 마스크로 사용하는 식각 공정을 통해 트렌치를 형성하고, 상기 트렌치를 채우는 소자 분리막을 기판(500) 상에 형성한 후, 기판(500) 상면이 노출될 때까지 상기 소자 분리막을 평탄화함으로써 형성될 수 있다.
상기 제1 포토레지스트 패턴은 기판(500) 상에 제1 포토레지스트 막(도시되지 않음)을 형성한 후, 액티브 영역(120)의 레이아웃이 설계된 제2 마스크(110)를 사용하는 포토 공정을 통해 상기 제1 포토레지스트 막을 패터닝함으로써 형성될 수 있다.
상기 소자 분리막은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있으며, 상기 평탄화 공정은 예를 들어, 화학 기계적 연마(CMP) 공정 및/또는 에치 백 공정을 통해 수행될 수 있다.
액티브 영역(505)은 기판(500) 상면에 평행하고 서로 교차하는 각 제1 및 제2 방향들을 따라 복수 개로 형성될 수 있다. 예시적인 실시예들에 있어서, 상기 제1 및 제2 방향들은 서로 직교할 수 있다.
제1 내지 제3 게이트 구조물들(552, 554, 556), 및 제1 및 제2 게이트 탭들(562, 564)은 기판(500)의 액티브 영역(505) 및 소자 분리 패턴(510) 상에 게이트 절연막, 게이트 전극막 및 게이트 마스크 막을 순차적으로 적층하고, 제2 포토레지스트 패턴(도시되지 않음)을 식각 마스크로 사용하는 식각 공정을 통해 상기 게이트 마스크 막을 패터닝하여 게이트 마스크(542)를 형성한 후, 게이트 마스크(542)를 식각 마스크로 사용하는 식각 공정을 통해 상기 게이트 전극막 및 상기 게이트 절연막을 패터닝함으로써 형성될 수 있다.
상기 제2 포토레지스트 패턴은 상기 게이트 마스크 막 상에 제2 포토레지스트 막(도시되지 않음)을 형성한 후, 제1 내지 제3 게이트 구조물들(132, 134, 136) 및 제1 및 제2 게이트 탭들(142, 144)의 레이아웃이 설계된 제2 마스크(110)를 사용하는 포토 공정을 통해 상기 제2 포토레지스트 막을 패터닝함으로써 형성될 수 있다.
상기 게이트 절연막은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있고, 상기 게이트 전극막은 예를 들어, 금속, 금속 질화물, 금속 실리사이드, 혹은 불순물이 도핑된 폴리실리콘을 포함할 수 있으며, 상기 게이트 마스크 막은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 제1 게이트 구조물(552)은 상기 제1 방향으로 연장될 수 있으며, 액티브 영역들(505) 중 적어도 하나와 부분적으로 오버랩될 수 있다. 제2 게이트 구조물(554)은 상기 제1 방향으로 연장될 수 있으며, 상기 필드 영역과 오버랩될 수 있다. 제3 게이트 구조물(556)은 상기 제2 방향으로 연장될 수 있다.
제1 게이트 구조물(552)은 순차적으로 적층된 제1 게이트 절연 패턴(522), 제1 게이트 전극(532), 및 제1 게이트 마스크(542)를 포함할 수 있고, 제2 게이트 구조물(554)은 순차적으로 적층된 제2 게이트 절연 패턴(524), 제2 게이트 전극(534), 및 제2 게이트 마스크(544)를 포함할 수 있으며, 제3 게이트 구조물(556)은 순차적으로 적층된 제3 게이트 절연 패턴(도시되지 않음), 제3 게이트 전극(도시되지 않음), 및 제3 게이트 마스크(도시되지 않음)를 포함할 수 있다.
예시적인 실시예들에 있어서, 액티브 영역(505)과 소자 분리 패턴(510) 사이의 경계 영역에는 제1 및 제2 게이트 탭들(562, 564)이 형성될 수 있다. 각 제1 및 제2 게이트 탭들(562, 564)은 각 제1 내지 제3 게이트 구조물들(552, 554, 556)과 동일한 패터닝 공정에 의해 형성될 수 있으며, 이들이 갖는 적층 구조와 동일한 구조를 가질 수 있다.
즉, 각 제1 및 제2 게이트 탭들(562, 564)은 제1 게이트 구조물(552) 중의 일부를 지칭할 수 있다. 예시적인 실시예들에 있어서, 제1 게이트 구조물(552) 중에서 액티브 영역(505)의 일 에지 및 이에 인접한 소자 분리 패턴(510) 상에서 상기 제1 방향으로 연장되어 제3 게이트 구조물(556)의 측벽에 접촉하는 부분이 제1 게이트 탭(562)으로 지칭될 수 있으며, 제1 게이트 구조물(552) 중에서 액티브 영역(505)의 타 에지 및 이에 인접한 소자 분리 패턴(510) 상에서 상기 제1 방향으로 연장되는 부분은 제2 게이트 탭(564)으로 지칭될 수 있다.
예시적인 실시예들에 있어서, 각 제1 및 제2 게이트 탭들(562, 564)은 상기 제2 방향으로의 폭이 제1 게이트 구조물(552)의 상기 제2 방향으로의 폭보다 클 수 있다. 이에 따라, 제1 및 제2 게이트 탭들(562, 564) 특히, 제3 게이트 구조물(556)의 측벽에 인접한 제1 게이트 탭(562) 부분이 상대적으로 큰 폭을 가질 수 있으므로, 이를 형성하기 위한 패터닝 공정의 공정 마진을 확보될 수 있다.
이후, 제1 게이트 구조물(552)에 인접한 액티브 영역(505) 상부에 불순물을 주입하여 불순물 영역(도시되지 않음)을 형성할 수 있다. 예시적인 실시예들에 있어서, 상기 불순물 영역은 예를 들어, 붕소, 알루미늄 등과 같은 p형 불순물을 포함할 수 있으며, 이에 따라 제1 게이트 구조물(552) 및 상기 불순물 영역은 피모스(PMOS) 트랜지스터를 정의할 있다.
예시적인 실시예들에 있어서, PMOS 트랜지스터에서 발생할 수 있는 열전자 유도 펀치쓰루(Hot Electron Induced Punch-through: HEIP) 현상이 액티브 영역(505)의 각 에지들에 형성되어 제1 게이트 구조물(552)의 다른 부분에 비해 큰 폭을 갖는 제1 및 제2 게이트 탭들(562, 564)에 의해 완화될 수 있다.
한편, 제1 게이트 탭(562)이 제3 게이트 구조물(556)에 접촉하도록 상기 제1 방향으로 연장되어 결과적으로 제1 게이트 구조물(552)이 상기 제2 방향으로 증가된 폭을 갖더라도, 상기 연장된 제1 게이트 탭(562) 부분은 액티브 영역(505) 상부가 아니라 소자 분리 패턴(510) 상부에 형성된 것이므로, 상기 PMOS 트랜지스터의 특성에는 변화가 없을 수 있다.
도 13 및 도 14를 참조하면, 기판(500)의 액티브 영역(505) 및 소자 분리 패턴(510) 상에 제1 내지 제3 게이트 구조물들(552, 554, 556), 및 제1 및 제2 게이트 탭들(562, 564)을 커버하는 층간 절연막(570)을 형성한 후, 이를 관통하여 제1 게이트 구조물(552)의 양측의 액티브 영역(505) 상면에 형성된 상기 불순물 영역에 접촉하는 콘택 플러그(580)를 형성할 수 있다.
층간 절연막(570)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
콘택 플러그(580)는 층간 절연막(570) 상에 제3 포토레지스트 패턴(도시되지 않음)을 형성하고, 이를 식각 마스크로 사용하는 식각 공정을 통해 층간 절연막(570)을 관통하는 콘택 홀을 형성한 후, 상기 콘택 홀을 채우는 도전막을 형성하고, 층간 절연막(570) 상면이 노출될 때까지 상기 도전막을 평탄화함으로써 형성될 수 있다.
상기 도전막은 예를 들어, 텅스텐, 구리, 알루미늄 등과 같은 금속 및/또는 금속 질화물을 포함할 수 있다.
상기 제3 포토레지스트 패턴은 층간 절연막(570) 상에 제3 포토레지스트 막(도시되지 않음)을 형성한 후, 콘택 플러그(150)의 레이아웃이 설계된 제2 마스크(110)를 사용하는 포토 공정을 통해 상기 제3 포토레지스트 막을 패터닝함으로써 형성될 수 있다.
전술한 공정들을 수행함으로써 상기 반도체 장치를 완성할 수 있다.
도 15는 예시적인 실시예들에 따른 반도체 장치의 제조 방법에 따라 제조된 반도체 장치를 설명하기 위한 평면도이다.
상기 반도체 장치는 도 7 내지 도 9를 참조로 설명한 단계들에 따라 설계된 제4 마스크(310)를 사용하여 제조된 것이다. 즉, 제4 마스크(310)를 사용하여 기판 혹은 상기 기판 상에 형성된 식각 대상막 상에 포토레지스트 패턴을 형성하고, 이를 식각 마스크로 사용하여 상기 기판 혹은 상기 식각 대상막을 패터닝함으로써 상기 반도체 장치를 제조할 수 있다.
상기 반도체 장치는 도 11 내지 도 14를 참조로 설명한 반도체 장치 체조 방법에 따라 제조된 반도체 장치와 게이트 구조물 및 게이트 탭을 제외하고는 실질적으로 동일하거나 유사하다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이들에 대한 자세한 설명은 생략한다.
도 15를 참조하면, 제1 게이트 구조물(552)은 서로 이격된 복수의 액티브 영역들(505) 상에서 상기 제1 방향으로 연장될 수 있다.
예시적인 실시예들에 있어서, 각 액티브 영역(505)의 상기 제1 방향으로의 에지 부분 상에 형성된 제1 게이트 구조물(552) 부분의 상기 제2 방향으로의 폭은 각 액티브 영역(505)의 상기 제1 방향으로의 가운데 부분 상에 형성된 제1 게이트 구조물(552) 부분의 상기 제2 방향으로의 폭보다 클 수 있다. 이때, 각 액티브 영역(505)의 상기 제1 방향으로의 에지 부분 상에 형성된 제1 게이트 구조물(552) 부분 및 이로부터 상기 제1 방향으로 연장되어 소자 분리 패턴(510) 상에 형성된 부분은 게이트 탭으로 지칭될 수 있다.
예시적인 실시예들에 있어서, 제1 게이트 구조물(552)은 제1 내지 제3 게이트 탭들(562, 564, 566)을 포함할 수 있다. 제1 게이트 탭(562)은 제1 게이트 구조물(552) 중에서 하나의 액티브 영역(505)의 일 에지 및 이에 인접한 소자 분리 패턴(510) 상에서 상기 제1 방향으로 연장되어 제3 게이트 구조물(556)의 측벽에 접촉하는 부분일 수 있고, 제2 게이트 탭(564)은 제1 게이트 구조물(552) 중에서 상기 액티브 영역(505)의 타 에지 및 이에 인접한 소자 분리 패턴(510) 상에서 상기 제1 방향으로 연장되는 부분일 수 있으며, 제3 게이트 탭(566)은 제1 게이트 구조물(552) 중에서 다른 액티브 영역(505)의 일 에지 및 이에 인접한 소자 분리 패턴(510) 상에서 상기 제1 방향으로 연장되는 부분일 수 있다. 예시적인 실시예들에 있어서 제2 및 제3 게이트 탭들(564, 566)은 소자 분리 패턴(510) 상에서 서로 접촉할 수 있다.
상기 반도체 장치에서는, 제3 게이트 구조물(556)에 인접한 부분에 제1 게이트 탭(562)이 형성될 뿐만 아니라, 제2 게이트 탭(564)가 상기 제1 방향으로 연장되어 제3 게이트 탭(566)에 접촉할 수 있다. 이에 따라, 제3 게이트 구조물(552)은 소자 분리 패턴(510) 상에서 증가된 폭을 가질 수 있으므로, 패터닝 공정 시 공정 마진이 증가할 수 있다.
10, 110, 210, 310: 제1 내지 제4 마스크
20, 120, 220, 320: 액티브 영역
32, 132: 제1 게이트 구조물 34, 134: 제2 게이트 구조물
36, 136: 제3 게이트 구조물 42, 142: 제1 게이트 탭
44, 144: 제2 게이트 탭 50, 150, 250, 350: 콘택 플러그
232, 332: 제4 게이트 구조물 234, 334: 제5 게이트 구조물
236, 336: 제6 게이트 구조물 242, 342: 제3 게이트 탭
244, 344: 제4 게이트 탭 246, 346: 제5 게이트 탭
505: 액티브 영역
552, 554, 556: 제1 내지 제3 게이트 구조물
562, 564, 566: 제1 내지 제3 게이트 탭
570: 층간 절연막 580: 콘택 플러그

Claims (10)

  1. 액티브 영역, 게이트 구조물, 및 상기 액티브 영역 및 상기 게이트 구조물에 부분적으로 오버랩되는 게이트 탭을 포함하는 제1 마스크를 설계하고;
    상기 게이트 탭의 일부가 연장되도록 상기 제1 마스크를 변경하고; 그리고
    상기 변경된 제1 마스크에 광 근접 보정(OPC)을 수행하여 제2 마스크를 설계하는 것을 포함하며,
    상기 게이트 탭의 일부가 연장되도록 상기 제1 마스크를 변경하는 것은,
    상기 액티브 영역의 바깥에 형성된 상기 게이트 탭 부분을 제1 방향으로 연장하는 것을 포함하고,
    상기 게이트 구조물은 상기 제1 방향으로 연장되는 제1 게이트 구조물 및 상기 제1 방향과 직교하는 제2 방향으로 연장되는 제2 게이트 구조물을 포함하며,
    상기 게이트 탭의 일 에지가 연장되는 것은, 상기 제1 게이트 구조물에 부분적으로 오버랩되는 게이트 탭의 일 에지가 상기 제2 게이트 구조물의 측벽에 접촉할 때까지 연장되는 것을 포함하는 마스크 설계 방법.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 액티브 영역, 제1 방향으로 각각 연장되는 게이트 구조물들, 및 상기 액티브 영역 및 상기 게이트 구조물들 중 하나에 부분적으로 오버랩되는 적어도 하나의 게이트 탭을 포함하는 게이트 탭들을 포함하는 마스크를 설계하고;
    상기 적어도 하나의 게이트 탭의 일 에지가 상기 게이트 구조물들 중 다른 하나의 일부 혹은 상기 게이트 탭들 중 다른 하나의 일부에 접촉할 때까지, 상기 액티브 영역의 바깥에 형성된 상기 적어도 하나의 게이트 탭 부분이 상기 제1 방향으로 연장되도록 상기 마스크를 변경하고; 그리고
    상기 변경된 마스크에 광 근접 보정(OPC)을 수행하는 것을 포함하는 마스크 설계 방법.
  7. 제6항에 있어서, 일정한 길이 이내에서 상기 적어도 하나의 게이트 탭의 에지가 상기 게이트 구조물들 중 다른 하나 혹은 상기 게이트 탭들 중 다른 하나에 접촉하지 않는 경우, 상기 연장된 적어도 하나의 게이트 탭 일부를 다시 제거하는 것을 포함하는 마스크 설계 방법.
  8. 기판 상에 소자 분리 패턴을 형성하여 액티브 영역을 정의하고; 그리고
    상기 액티브 영역 및 상기 소자 분리 패턴 상에 상기 기판 상면에 평행한 제1 방향으로 연장되는 제1 게이트 구조물, 및 상기 소자 분리 패턴 상에 상기 기판 상면에 평행하고 상기 제1 방향과 교차하는 제2 방향으로 연장되어 상기 제1 게이트 구조물과 접촉하는 제2 게이트 구조물을 형성하는 것을 포함하며,
    상기 제2 게이트 구조물은 상기 액티브 영역 상에는 형성되지 않고,
    상기 소자 분리 패턴 상에 형성되어 상기 제2 게이트 구조물에 직접 물리적으로 접촉하는 상기 제1 게이트 구조물의 제1 부분은 상기 액티브 영역의 가운데 부분 상에 형성된 상기 제1 게이트 구조물의 제2 부분보다 상기 제2 방향으로의 폭이 크며,
    상기 제1 게이트 구조물의 상기 제1 부분은 상기 제1 게이트 구조물의 상기 제2 부분과 상기 제2 게이트 구조물 사이에 형성된 반도체 장치 제조 방법.
  9. 제8항에 있어서, 상기 제1 게이트 구조물은, 상기 액티브 영역 및 상기 소자 분리 패턴의 일 경계 영역 상에서 상기 제1 게이트 구조물의 제1 및 제2 부분들 사이에 형성되어 상기 제1 게이트 구조물 제1 부분의 상기 제2 방향으로의 폭과 동일한 폭을 갖는 제3 부분을 더 포함하는 반도체 장치 제조 방법.
  10. 제9항에 있어서, 상기 제1 게이트 구조물은, 상기 액티브 영역 및 상기 소자 분리 패턴의 타 경계 영역 상에서 상기 제1 게이트 구조물의 제2 부분과 연결되어 상기 제1 게이트 구조물 제3 부분의 상기 제2 방향으로의 폭과 동일한 폭을 갖는 제4 부분을 더 포함하는 반도체 장치 제조 방법.
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