KR20090044481A - 반도체 장치 - Google Patents

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Abstract

본 발명에 따른 반도체 장치는, 반도체 기판 상에 소자분리 영역에 의하여 구획된 다수의 액티브 영역; 및 상기 액티브 영역들과 교차되도록 다수개로 배열되고, 두 개가 한쌍을 이루며, 상기 액티브 영역 사이의 소자분리 영역 및 상기 한 쌍의 대향하는 대응면들 각각에 인접하는 두 개의 액티브 영역의 가장자리와 오버랩되게 다수의 게이트 탭이 형성된 다수의 서브 워드라인;을 포함하는 반도체 장치에 있어서, 상기 한쌍의 서브 워드라인에 의하여 구분되는 액티브 영역은 하나 이상의 컨택을 갖는 컨택 단위 영역으로 정의되고, 상기 적어도 하나 이상의 컨택 단위 영역에는 각 모서리의 게이트 탭들에 상기 각 게이트 탭들과 일체를 이루도록 형성된 확장 탭을 포함하며, 상기 확장 탭을 포함하는 상기 컨택 단위 영역이 상기 소자 분리 영역을 경계로 상기 확장 탭이 형성되지 않은 다른 컨택 단위 영역과 이웃하는 경우, 상기 한쌍의 서브 워드라인 사이 부분의 소자분리 영역이 상기 확장 탭을 포함하는 상기 컨택 단위 영역 방향으로 시프트된다.

Description

반도체 장치{semiconductor device}
본 발명은 반도체 장치에 관한 것으로서, 보다 상세하게는, 서브 워드라인 드라이버의 액티브 영역 레이아웃 변경으로 공정 마진을 확보하여 서브 워드라인 드라이버의 HEIP 특성을 개선할 수 있는 반도체 장치에 관한 것이다.
반도체 기술의 진보와 더불어 반도체 소자의 고속화 및 고집적화가 급속하게 진행되고 있고, 이에 수반해서 패턴의 미세화 및 패턴 치수의 고정밀화에 대한 요구가 점점 높아지고 있다.
현재 DRAM(Dynamic Random Acess Memory)의 생산성 향상 및 기술 진보에 따라 DRAM에 대한 디자인 룰(Design Rule)의 축소가 이루어지고 있고, 디자인 룰이 축소됨에 따라 트랜지스터의 크기가 점점 작아지고 있다. 이에 따라, 주변지역의 PMOS 트랜지스터에서 게이트의 HEIP(Hot Electron Induced Punch-through) 열화가 점점 심해지고 있다.
상기 DRAM은 동작에서 논리적 "1" 데이터를 스토리지 노드(Storage Node)에 충분히 전달하기 위한 동작을 위하여 셀 트랜지스터의 게이트 전압으로 DRAM의 내부 전압 중 가장 큰 고전압 Vpp를 사용하고 있다. 상기 고전압 Vpp는 서브 워드라 인 드라이버(Sub word line driver)에 의해 각 단위 블럭(Block)의 셀 트랜지스터 게이트에 전달되어지며, 상기 고전압 Vpp를 충분히 전달시키기 위해서는 TPMOS(Thick P-channel metal oxide semiconductor) 구조가 사용되고 있다.
그러나, 상기 고전압 Vpp로 동작하는 TPMOS는 HEIP 특성에 취약하여 후속 번-인(Burn-in) 테스트와 같은 반도체 소자의 신뢰성 테스트 후, 전류에 의한 열화에 따른 페일(Fail)을 유발한다. 그러므로, HEIP 특성이 개선시키기 위하여 고전압 Vpp로 동작되는 TPMOS의 소자분리막 가장자리에 게이트 탭을 형성하여 사용하고 있다.
도 1a 및 도 1b는 주변영역에서의 일반적인 TPMOS와 서브 워드라인 드라이버에서 사용되는 TPMOS의 게이트 탭 구조를 각각 설명하기 위하여 도시한 도면이며, 도 2는 주변영역에서의 종래 서브 워드라인 드라이버의 레이 아웃을 도시한 도면이다.
도 1a 및 도 1b를 참조하면, 서브 워드라인 드라이버의 크기는 반도체 칩의 크기에 매우 큰 영향을 주기 때문에 디자인 룰(Design rule)이 아주 엄격하게 지켜져야 한다. 이에 따라, 일반적인 반도체 기판(100)의 TPMOS에서는 액티브 영역(102)과 소자분리영역(104)의 경계에 형성된 게이트 탭(120)이 서브 워드 라인(110)의 양방향으로 돌출되도록 형성되어 있으나, 서브 워드라인 드라이버의 TPMOS에서는 게이트 탭(120)이 서브 워드 라인(110)의 일방향으로 돌출되도록 형성된다.
한편, 일반적으로 PMOS 구조에서의 HEIP은 PMOS의 신호 전달이 케리어인 정 공이 소스 영역으로부터 드레인 영역으로 흐름에 따라 발생하는 것으로서, 액티브 영역(102)과 소자분리영역(104)의 경계 지역을 구성하는 물질들에 전자가 트랩(Trap)되어 발생하며, 상기 HEIP에 의해 액티브 영역(102) 및 소자분리영역(104)의 경계 지역에서 문턱전압(Vt)이 크게 강하(Drop)한다.
따라서, 도 1a 및 도 1b에 도시된 바와 같이, 종래에는 상기 HEIP 열화 문제를 방지하는 방법으로 게이트 탭을 형성하여 채널 길이를 인위적으로 늘려 해결하고 있다. 상기 게이트 탭(120)은 액티브 영역(104)과 소자분리영역(106)의 경계 지역에서 게이트의 길이 및 폭을 크게 하고, 따라서, 액티브 영역(104)과 소자분리영역(106)의 경계 지역에서 유효 채널 길이가 줄어들더라도 전자 트랩에 의한 데미지를 받지 않는다.
그러나, 도 2에 도시된 바와 같이, 최근에는 반도체 소자의 디자인 룰이 급격하게 줄어듦에 따라 반도체 기판(100) 서브 워드 라인(110)의 게이트 탭(120) 영역의 하부에 위치되는 액티브 영역(102)을 한정하는 소자분리영역(104) 간의 간격이 줄어들어 소자분리영역(104)과 게이트 탭(120) 간의 오버랩(Overlap)이 취약해진다.
미도시된 도면부호, 150은 서브 워드라인 그룹을, 162, 164, 166은 비트라인 콘택을 각각 나타낸다.
따라서, 상기 서브 워드라인 드라이버의 HEIP 특성이 크게 열화되고 있으며, 번-인 테스트 후 전류에 의한 열화가 증가되고 있어 디자인 룰(Design rule)이 아주 엄격하게 지키면서 서브 워드라인 드라이버에서의 HEIP을 개선할 수 있는 방법 이 요구되고 있다.
본 발명은 서브 워드라인 드라이버의 액티브 영역 레이아웃 변경으로 공정 마진을 확보하여 서브 워드라인 드라이버의 HEIP 특성을 개선할 수 있는 반도체 장치에 관한 것이다.
본 발명에 따른 반도체 장치는, 반도체 기판 상에 소자분리 영역에 의하여 구획된 다수의 액티브 영역; 및 상기 액티브 영역들과 교차되도록 다수개로 배열되고, 두 개가 한쌍을 이루며, 상기 액티브 영역 사이의 소자분리 영역 및 상기 한 쌍의 대향하는 대응면들 각각에 인접하는 두 개의 액티브 영역의 가장자리와 오버랩되게 다수의 게이트 탭이 형성된 다수의 서브 워드라인;을 포함하는 반도체 장치에 있어서, 상기 한쌍의 서브 워드라인에 의하여 구분되는 액티브 영역은 하나 이상의 컨택을 갖는 컨택 단위 영역으로 정의되고, 상기 적어도 하나 이상의 컨택 단위 영역에는 각 모서리의 게이트 탭들에 상기 각 게이트 탭들과 일체를 이루도록 형성된 확장 탭을 포함하며, 상기 확장 탭을 포함하는 상기 컨택 단위 영역이 상기 소자 분리 영역을 경계로 상기 확장 탭이 형성되지 않은 다른 컨택 단위 영역과 이웃하는 경우, 상기 한쌍의 서브 워드라인 사이 부분의 소자분리 영역이 상기 확장 탭을 포함하는 상기 컨택 단위 영역 방향으로 시프트된다.
상기 확장 탭은 상기 게이트 탭의 측면 연장 선상에 컨택이 형성되지 않는 상기 컨택 단위 영역에 형성된다.
상기 시프트되는 소자분리 영역은 중심이 상기 확장 탭과 상기 게이트 탭의 폭의 합의 중심에 위치한다.
상기 확장 탭이 형성되지 않은 컨택 단위 영역 컨택은 상기 게이트 탭의 측면 연장 선상에 컨택이 형성된다.
본 발명은 반도체 칩 크기의 증가 없이 서브 워드라인 드라이버의 TPMOS에서 서브 워드라인 드라이버에 구비된 게이트 탭의 측면으로 확장 탭을 형성하여 각 액티브 영역 간의 거리를 유지하면서 액티브 영역과 게이트 탭 간의 오버랩 영역을 증가하는 방법으로 디자인 룰에 위배됨이 없이 서브 워드라인 드라이버의 레이아웃을 변경함으로써 공정 마진을 증가시켜 서브 워드라인 드라이버의 TPMOS의 HEIP 특성을 개선하여 TPMOS의 신뢰성을 향상시킬 수 있다.
본 발명은 반도체 칩 크기의 증가와 같은 디자인 룰에 위배됨이 없이 서브 워드라인 드라이버의 레이아웃을 변경하여 공정 마진을 증가시킴으로써 서브 워드라인 드라이버의 TPMOS의 HEIP 특성을 개선할 수 있고, TPMOS의 신뢰성을 향상시킬 수 있다.
자세하게, 본 발명은 서브 워드라인 드라이버의 TPMOS에서 비트라인 콘택이 서브 워드라인에 구비된 게이트 탭의 측면 상부에 형성된 액티브 영역의 상기 게이트 탭 측면으로 가능한 큰 폭을 갖도록 확장 탭을 형성하고, 상기 확장 탭이 형성 된 액티브 영역과 이에 인접한 액티브 영역의 가장자리 부분을 전기적 균형을 맞추기 위하여 상기 확장 탭이 방향으로 쉬프트 시킨다.
따라서, 각 액티브 영역 간의 거리를 유지하면서 액티브 영역과 게이트 탭 간의 오버랩 영역을 증가하는 방법으로 디자인 룰에 위배됨이 없이 서브 워드라인 드라이버의 레이아웃을 변경하여 공정 마진을 증가시킴으로써 서브 워드라인 드라이버의 TPMOS의 HEIP 특성을 개선할 수 있고, 이에 따라, TPMOS의 신뢰성을 향상시킬 수 있다.
이하에서는, 도 3에 도시된 바와 같이, 본 발명의 실시예에 따른 주변 영역에서의 TPMOS 구조를 갖는 서브 워드라인 드라이버의 레이아웃에 관하여 상세히 설명하도록 한다.
도시된 바와 같이, 반도체 기판(200)의 서브 워드 드라이버 영역에는 소자분리영역(204)으로 구획되고, 제1방향으로 연장하면서 상기 제1방향과 교차하는 제2방향으로 다수개가 배열되며, 두 개가 한 쌍을 이루는 다수의 액티브 영역(202)이 구비된다.
상기 반도체 기판(200) 상에는 상기 제2방향으로 연장하면서 제1방향으로 다수개가 배열되고, 두 개가 한 쌍을 이루어 그룹을 구성하며, 상기 그룹을 이룬 한 쌍의 대향하는 대응면들 각각에 인접하는 두 개의 액티브 영역(202)의 가장자리 및 상기 대응면들 사이의 소자분리 영역(204)과 오버랩되게 다수의 게이트 탭(220)이 형성된 다수의 서브 워드라인(210)이 형성된다.
상기 한쌍의 서브 워드라인(210)으로 이루어진 서브 워드라인 그룹(250)들 사이의 액티브 영역(202) 부분에는 제1 비트라인 콘택(262)이 형성된다.
상기 한쌍의 서브 워드라인(210)에 의하여 구분되는 액티브 영역(202)은 컨택 단위 영역으로 정의될 수 있고, 상기 각 컨택 단위 영역에는 적어도 하나 이상의 컨택이 형성된다.
자세하게, 상기 한 쌍의 서브 워드라인(210)들 사이의 상기 한 쌍의 액티브 영역(202)들 중 어느 하나의 액티브 영역(202), 즉, 하나의 컨택 단위 영역에는 상기 게이트 탭(220)의 측면 연장 선상에 제2 비트라인 콘택(264)이 형성되며, 상기 한 쌍의 서브 워드라인(210)들 사이의 상기 한 쌍의 액티브 영역(202)들 중 나머지 하나의 컨택 단위 영역인 액티브 영역(202)에는 상기 게이트 탭(220)의 측면 연장 선상 상부에 위치하도록 형성된 제3 비트라인 콘택(266)이 형성된다.
상기 제2 및 제3 비트라인 콘택(264, 266)은 상기 제1 비트라인 콘택(262)의 양측에 위치하는 서브 워드라인 그룹(250) 중 제1 비트라인 콘택(262)과 전기적인 신호 전달을 위해 대응하는 하나의 서브 워드라인 그룹(250)의 제1 비트라인 콘택(262)과 인접한 서브 워드라인(210)의 게이트 탭(220)에 인접하도록 형성된다.
상기 제3 비트라인 콘택(266)이 형성된 액티브 영역(202) 부분에 상기 제3 비트라인 콘택(266)이 형성된 액티브 영역(202)의 게이트 탭(220) 측면으로 확장 탭(240)이 형성된다.
상기 확장 탭(220)은 게이트 탭(220)과 액티브 영역의 오버랩 마진을 증가시키기 위하여 형성하는 것으로서, 상기 확장 탭(240)은 상기 제3 비트라인 콘택(266)이 형성된 서브 워드라인(210) 부분의 게이트 탭(220)의 측면에만 형성되는 것이 아니고, 전기적인 균형을 맞추기 위하여 제3 비트라인 콘택(266)이 형성되지 않은 서브 워드라인(210) 부분의 게이트 탭(220) 측면에도 형성된다. 즉, 상기 확장 탭(220)은 상기 제3 비트라인 콘택(266)이 형성된 컨택 단위 영역인 액티브 영역(202) 내의 각 모서리에 배치된 게이트 탭(220)의 측면에 모두 형성된다.
여기서, 상기 확장 탭(240)의 형성으로 상기 제2 및 제3비트라인 콘택(264, 266)이 형성된 액티브 영역들의 내에 배치되는 게이트 탭(220)은 서로 다른 면적을 가지게 되고, 이에 따라, 상기 제2 및 제3비트라인 콘택(264, 266)이 상호 인접한 부분에서의 소자분리 영역(204)은 상기 소자분리 영역(204)의 중심이 상기 확장 탭(240)과 상기 게이트 탭(220)의 폭의 합의 중심에 위치하도록 상기 제3 비트라인 콘택(266) 부분으로 쉬프트(Shift)된다.
즉, 상기 제2 및 제3비트라인 콘택(264, 266)이 형성된 액티브 영역들은 상기 한 쌍의 서브 워드라인(210)들 사이의 인접하는 상기 한쌍의 액티브 영역(202) 가장자리 부분들이 상기 확장 탭(240)이 형성된 액티브 영역(202)의 제3비트라인 콘택(266) 방향으로 상기 액티브 영역(202)들 간의 전기적인 균형을 맞추기 위하여 상기 확장 탭(240) 폭의 절반 폭만큼 쉬프트된다.
따라서, 상기 제2 비트라인 콘택(264)이 형성된 액티브 영역(202) 내의 게이트 탭(220) 부분의 폭은 상기 제3 비트라인 콘택(266)이 형성된 액티브 영역(202) 내의 상기 확장 탭(240)과 게이트 탭(220)의 폭을 합한 폭과 동일해진다. 상기 액티브 영역(202)과 게이트 탭(220) 간의 오버랩 영역의 폭은, 바람직하게, 74nm 이상이 된다.
아울러, 상기 한쌍의 액티브 영역(202)들에 형성된 제2 및 제3비트라인 콘택(264, 266)과 이웃하는 한쌍의 액티브 영역(202)들에 형성된 제2 및 제3비트라인 콘택(264, 266)은 서로 반대 부분에 형성된다.
이상에서와 같이, 확장 탭이 형성된 컨택 단위 영역인 액티브 영역이 상기 소자 분리 영역을 경계로 상기 확장 탭이 형성되지 않은 다른 액티브 영역과 이웃하는 경우, 상기 한쌍의 서브 워드라인 사이 부분의 소자분리 영역이 상기 확장 탭을 포함하는 상기 액티브 영역 방향으로 시프트 된다.
즉, 비트라인 콘택이 게이트 탭의 측면 상부에 형성된 액티브 영역의 상기 게이트 탭 측면으로 확장 탭을 형성하고 상기 확장 탭이 형성된 액티브 영역과 이에 인접한 액티브 영역의 가장자리 부분을 상기 확장 탭의 방향으로 쉬프트 시킨다.
이에 따라, 각 액티브 영역 간의 거리를 유지하면서 액티브 영역과 게이트 탭 간의 오버랩 영역을 증가하는 방법으로 서브 워드라인 드라이버의 레이아웃을 변경함으로써 공정 마진을 증가시켜 서브 워드라인 드라이버의 TPMOS의 HEIP 특성을 개선할 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
도 1a 및 도 1b는 주변영역에서의 일반적인 TPMOS와 서브 워드라인 드라이버에서 사용되는 TPMOS의 게이트 탭 구조를 각각 설명하기 위하여 도시한 도면.
도 2는 주변영역에서의 종래 서브 워드라인 드라이버의 레이 아웃을 도시한 도면.
도 3은 본 발명의 실시예에 따른 주변 영역에서의 TPMOS 구조를 갖는 서브 워드라인 드라이버의 레이아웃을 도시한 도면.

Claims (4)

  1. 반도체 기판 상에 소자분리 영역에 의하여 구획된 다수의 액티브 영역; 및
    상기 액티브 영역들과 교차되도록 다수개로 배열되고, 두 개가 한쌍을 이루며, 상기 액티브 영역 사이의 소자분리 영역 및 상기 한 쌍의 대향하는 대응면들 각각에 인접하는 두 개의 액티브 영역의 가장자리와 오버랩되게 다수의 게이트 탭이 형성된 다수의 서브 워드라인;을 포함하는 반도체 장치에 있어서,
    상기 한쌍의 서브 워드라인에 의하여 구분되는 액티브 영역은 하나 이상의 컨택을 갖는 컨택 단위 영역으로 정의되고,
    상기 적어도 하나 이상의 컨택 단위 영역에는 각 모서리의 게이트 탭들에 상기 각 게이트 탭들과 일체를 이루도록 형성된 확장 탭을 포함하며,
    상기 확장 탭을 포함하는 상기 컨택 단위 영역이 상기 소자 분리 영역을 경계로 상기 확장 탭이 형성되지 않은 다른 컨택 단위 영역과 이웃하는 경우, 상기 한쌍의 서브 워드라인 사이 부분의 소자분리 영역이 상기 확장 탭을 포함하는 상기 컨택 단위 영역 방향으로 시프트 됨을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 확장 탭은 상기 게이트 탭의 측면 연장 선상에 컨택이 형성되지 않는 상기 컨택 단위 영역에 형성됨을 특징으로 하는 반도체 장치.
  3. 제 1 항에 있어서,
    상기 시프트되는 소자분리 영역은 중심이 상기 확장 탭과 상기 게이트 탭의 폭의 합의 중심에 위치하는 것을 특징으로 하는 반도체 장치.
  4. 제 1 항에 있어서,
    상기 확장 탭이 형성되지 않은 컨택 단위 영역 컨택은 상기 게이트 탭의 측면 연장 선상에 컨택이 형성된 것을 특징으로 하는 반도체 장치.
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130017344A (ko) * 2011-08-10 2013-02-20 삼성전자주식회사 반도체 소자
US8901646B2 (en) 2012-01-03 2014-12-02 Samsung Electronics Co., Ltd. Semiconductor device
KR20180113722A (ko) * 2017-04-07 2018-10-17 삼성전자주식회사 반도체 장치
US11068635B2 (en) 2017-11-27 2021-07-20 Samsung Electronics Co., Ltd. Method of designing a mask and method of manufacturing a semiconductor device using the same

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130017344A (ko) * 2011-08-10 2013-02-20 삼성전자주식회사 반도체 소자
US8901646B2 (en) 2012-01-03 2014-12-02 Samsung Electronics Co., Ltd. Semiconductor device
KR20180113722A (ko) * 2017-04-07 2018-10-17 삼성전자주식회사 반도체 장치
CN108711571A (zh) * 2017-04-07 2018-10-26 三星电子株式会社 半导体器件
CN108711571B (zh) * 2017-04-07 2023-09-05 三星电子株式会社 半导体器件
US11068635B2 (en) 2017-11-27 2021-07-20 Samsung Electronics Co., Ltd. Method of designing a mask and method of manufacturing a semiconductor device using the same

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