KR20210045607A - 패턴 레이아웃 설계 방법, 이를 이용한 패턴 형성 방법, 및 이를 이용한 반도체 장치 제조 방법 - Google Patents

패턴 레이아웃 설계 방법, 이를 이용한 패턴 형성 방법, 및 이를 이용한 반도체 장치 제조 방법 Download PDF

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Abstract

패턴 레이아웃 설계 방법에서, 마스크 상에 설계된 원본 패턴의 레이아웃을 제1 회전 방향으로 일정한 각도만큼 회전시켜 회전 패턴의 레이아웃을 형성한다. 상기 회전 패턴 레이아웃의 각 꼭짓점들 및 분절점들을 이들에 가장 가까운 기준점들에 각각 매칭시킨 후, 이들을 서로 연결함으로써 제1 수정 패턴의 레이아웃을 형성한다. 상기 제1 수정 패턴 레이아웃의 영역을 확장하여 제2 수정 패턴의 레이아웃을 형성한다. 상기 회전 패턴 레이아웃과 동일한 방향성을 갖는 기준 패턴의 레이아웃을 형성한다. 상기 기준 패턴 레이아웃과 상기 제2 수정 패턴 레이아웃이 서로 중첩되는 영역을 기초로 타깃 패턴의 레이아웃을 형성한다. 상기 타깃 패턴의 레이아웃에 대해 광 근접 보정(OPC)을 수행하여 제3 수정 패턴의 레이아웃을 형성한다. 상기 제3 수정 패턴의 레이아웃을 상기 제1 회전 방향과 반대 방향인 제2 회전 방향으로 상기 각도만큼 회전시켜 최종 패턴의 레이아웃을 형성한다.

Description

패턴 레이아웃 설계 방법, 이를 이용한 패턴 형성 방법, 및 이를 이용한 반도체 장치 제조 방법{METHOD OF DESIGNING LAYOUTS OF PATTERNS, METHOD OF FORMING PATTERNS USING THE SAME, AND METHOD OF MANUFACTURING A SEMICONDUCTOR DEVICE USING THE SAME}
본 발명은 패턴 레이아웃 설계 방법, 이를 이용한 패턴 형성 방법, 및 이를 이용한 반도체 장치 제조 방법에 관한 것이다.
패턴의 레이아웃이 그려진 레티클을 사용하는 사진 식각 공정을 통해 물질막에 물질 패턴을 형성하는 경우, 상기 물질 패턴이 상기 레티클에 그려진 패턴의 레이아웃과는 다른 형상으로 형성될 수 있다. 이는 상기 레티클을 사용하는 노광 공정을 통해 상기 물질막 상에 형성된 포토레지스트 막에 상기 패턴의 레이아웃을 전사시킬 때, 광학 효과에 의해 상기 패턴의 레이아웃이 변형되어 전사되기 때문이다. 이에, 상기 노광 공정에서의 패턴 레이아웃의 변형을 고려하여, 상기 패턴의 레이아웃을 설계한 후 상기 레티클을 제작하기 이전에, 광 근접 보정(OPC)을 수행할 수 있다. 그런데, 상기 패턴의 레이아웃이 기준선에 대해 0도, 45도 혹은 90도가 아닌 각도의 에지를 갖는 경우, 상기 OPC 작업을 자동으로 수행하기가 어렵다.
본 발명의 일 과제는 패턴의 레이아웃을 설계하는 방법을 제공하는 것이다.
본 발명의 다른 과제는 상기 패턴 레이아웃 설계 방법을 이용하여 패턴을 형성하는 방법을 제공하는 것이다.
본 발명의 또 다른 과제는 상기 패턴 레이아웃 설계 방법을 이용하여 반도체 장치를 제조하는 방법을 제공하는 것이다.
본 발명의 일 과제를 달성하기 위한 예시적인 실시예들에 따른 패턴 레이아웃 설계 방법에서, 마스크 상에 설계된 원본 패턴의 레이아웃을 제1 회전 방향으로 일정한 각도만큼 회전시켜 회전 패턴의 레이아웃을 형성할 수 있다. 상기 회전 패턴 레이아웃의 각 꼭짓점들 및 분절점들을 이들에 가장 가까운 기준점들에 각각 매칭시킨 후, 이들을 서로 연결함으로써 제1 수정 패턴의 레이아웃을 형성할 수 있다. 상기 제1 수정 패턴 레이아웃의 영역을 확장하여 제2 수정 패턴의 레이아웃을 형성할 수 있다. 상기 회전 패턴 레이아웃과 동일한 방향성을 갖는 기준 패턴의 레이아웃을 형성할 수 있다. 상기 기준 패턴 레이아웃과 상기 제2 수정 패턴 레이아웃이 서로 중첩되는 영역을 기초로 타깃 패턴의 레이아웃을 형성할 수 있다. 상기 타깃 패턴의 레이아웃에 대해 광 근접 보정(OPC)을 수행하여 제3 수정 패턴의 레이아웃을 형성할 수 있다. 상기 제3 수정 패턴의 레이아웃을 상기 제1 회전 방향과 반대 방향인 제2 회전 방향으로 상기 각도만큼 회전시켜 최종 패턴의 레이아웃을 형성할 수 있다.
본 발명의 일 과제를 달성하기 위한 다른 예시적인 실시예들에 따른 패턴 레이아웃 설계 방법에서, 격자(grid) 형상으로 배열된 복수의 기준점들 및 이들 중 일부를 통과하면서 제1 방향으로 연장되는 기준선을 포함하는 마스크 상에 설계되며, 꼭짓점들이 상기 기준점들에 각각 중첩되는 다각 형상을 갖되, 적어도 하나의 에지는 상기 기준선에 대해 0도, 45도 및 95도 중 어느 각도에도 해당하지 않는 각도를 이루는 원본 패턴의 레이아웃을 제1 회전 방향으로 일정한 각도만큼 회전시켜 회전 패턴의 레이아웃을 형성할 수 있다. 상기 회전 패턴 레이아웃의 각 꼭짓점들 및 분절점들을 이들에 가장 가까운 기준점들에 각각 매칭시킨 후, 이들을 서로 연결함으로써 제1 수정 패턴의 레이아웃을 형성할 수 있다. 상기 제1 수정 패턴 레이아웃의 영역을 확장하여 제2 수정 패턴의 레이아웃을 형성할 수 있다. 상기 회전 패턴 레이아웃과 동일한 방향성을 갖는 기준 패턴의 레이아웃을 형성할 수 있다. 상기 기준 패턴 레이아웃과 상기 제2 수정 패턴 레이아웃이 서로 중첩되는 영역을 기초로 타깃 패턴의 레이아웃을 형성할 수 있다. 상기 타깃 패턴 레이아웃에 대해 광 근접 보정(OPC)을 수행하여 제3 수정 패턴의 레이아웃을 형성할 수 있다. 상기 제3 수정 패턴 레이아웃을 상기 제1 회전 방향과 반대 방향인 제2 회전 방향으로 상기 각도만큼 회전시켜 최종 패턴의 레이아웃을 형성할 수 있다.
본 발명의 다른 과제를 달성하기 위한 예시적인 실시예들에 따른 패턴 형성 방법에서, 마스크 상에 설계된 원본 패턴의 레이아웃을 제1 회전 방향으로 일정한 각도만큼 회전시켜 회전 패턴의 레이아웃을 형성하고, 상기 회전 패턴 레이아웃의 각 꼭짓점들 및 분절점들을 이들에 가장 가까운 기준점들에 각각 매칭시킨 후, 이들을 서로 연결함으로써 제1 수정 패턴의 레이아웃을 형성하고, 상기 제1 수정 패턴 레이아웃의 영역을 확장하여 제2 수정 패턴의 레이아웃을 형성하고, 상기 회전 패턴 레이아웃과 동일한 방향성을 갖는 기준 패턴의 레이아웃을 형성하고, 상기 기준 패턴 레이아웃과 상기 제2 수정 패턴 레이아웃이 서로 중첩되는 영역을 기초로 타깃 패턴의 레이아웃을 형성하고, 상기 타깃 패턴 레이아웃에 대해 광 근접 보정(OPC)을 수행하여 제3 수정 패턴의 레이아웃을 형성하고, 그리고 상기 제3 수정 패턴 레이아웃을 상기 제1 회전 방향과 반대 방향인 제2 회전 방향으로 상기 각도만큼 회전시켜 최종 패턴의 레이아웃을 형성함으로써 상기 최종 패턴의 레이아웃을 설계할 수 있다. 상기 최종 패턴의 레이아웃이 설계된 상기 마스크를 사용하여 기판 상에 패턴을 형성할 수 있다.
본 발명의 또 다른 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 장치 제조 방법에서, 마스크 상에 설계된 원본 패턴의 레이아웃을 제1 회전 방향으로 일정한 각도만큼 회전시켜 회전 패턴의 레이아웃을 형성하고, 상기 회전 패턴 레이아웃의 각 꼭짓점들 및 분절점들을 이들에 가장 가까운 기준점들에 각각 매칭시킨 후, 이들을 서로 연결함으로써 제1 수정 패턴의 레이아웃을 형성하고, 상기 제1 수정 패턴 레이아웃의 영역을 확장하여 제2 수정 패턴의 레이아웃을 형성하고, 상기 회전 패턴 레이아웃과 동일한 방향성을 갖는 기준 패턴의 레이아웃을 형성하고, 상기 기준 패턴 레이아웃과 상기 제2 수정 패턴 레이아웃이 서로 중첩되는 영역을 기초로 타깃 패턴의 레이아웃을 형성하고, 상기 타깃 패턴 레이아웃에 대해 광 근접 보정(OPC)을 수행하여 제3 수정 패턴의 레이아웃을 형성하고, 그리고 상기 제3 수정 패턴 레이아웃을 상기 제1 회전 방향과 반대 방향인 제2 회전 방향으로 상기 각도만큼 회전시켜 최종 패턴의 레이아웃을 형성함으로써 상기 최종 패턴의 레이아웃을 설계할 수 있다. 상기 최종 패턴의 레이아웃이 설계된 상기 마스크를 사용하여 기판 상에 액티브 패턴을 형성할 수 있다. 상기 액티브 패턴 상부에 매립되는 게이트 구조물을 형성할 수 있다. 상기 액티브 패턴의 일부 상에 비트 라인 구조물을 형성할 수 있다. 상기 액티브 패턴의 일부 상에 콘택 플러그 구조물을 형성할 수 있다. 상기 콘택 플러그 구조물 상에 커패시터를 형성할 수 있다.
예시적인 실시예들에 따른 패턴 레이아웃 설계 방법에서, 원본 패턴의 레이아웃이 기준선에 대해 0도, 45도 혹은 90도 이외의 각도를 이루는 에지들을 포함하더라도, 컴퓨터 프로그램을 활용하여 OPC 작업을 자동으로 수행할 수 있다.
도 1은 예시적인 실시예들에 따른 패턴 레이아웃 설계 방법을 설명하기 위한 순서도이고, 도 2 내지 도 7은 원본 패턴의 레이아웃을 수정하여 최종 패턴의 레이아웃을 형성하는 방법을 설명하기 위한 평면도들이다.
도 8 및 9은 예시적인 실시예들에 따른 패턴 형성 방법을 설명하기 위한 평면도들이다.
도 10 내지 도 29는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다. 본 발명에서, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
도 1은 예시적인 실시예들에 따른 패턴 레이아웃 설계 방법을 설명하기 위한 순서도이고, 도 2 내지 도 7은 원본 패턴의 레이아웃을 수정하여 최종 패턴의 레이아웃을 형성하는 방법을 설명하기 위한 평면도들이다.
도 1 및 도 2를 참조하면, 제1 단계(S110)에서, 마스크(10) 상에 설계된 원본 패턴(20)의 레이아웃을 제1 회전 방향으로 일정한 회전 각도(θ)만큼 회전시켜 회전 패턴(30)의 레이아웃을 형성할 수 있다.
마스크(10)는 격자(grid) 형상으로 배열된 가상의 기준점들(2)을 포함할 수 있으며, 또한 기준점들(2) 중 일부를 통과하면서 상기 제1 방향으로 연장되는 가상의 기준선(4)을 포함할 수 있다. 마스크(10)에는 상기 제1 방향과 직교하는 제2 방향, 상기 제1 방향 혹은 제2 방향과 예각을 이루는 제3 방향, 및 상기 제3 방향과 직교하는 제4 방향이 정의될 수 있다.
예시적인 실시예들에 있어서, 원본 패턴(20)의 레이아웃은 다각 형상을 가질 수 있으며, 상기 다각 형상의 제1 내지 제4 에지들(25, 26, 27, 28)이 서로 만나는 제1 꼭짓점들(21)은 기준점(2)에 중첩될 수 있다.
일 실시예에 있어서, 상기 다각 형상은 상기 제4 방향으로 각각 연장되며 서로 마주보는 제1 및 제2 에지들(25, 26), 및 상기 제3 방향으로 각각 연장되며 서로 마주보는 제3 및 제4 에지들(27, 28)을 포함하는 직사각 형상일 수 있다. 이때, 상기 직사각 형상의 상기 제3 방향으로의 길이는 상기 제4 방향으로의 폭보다 클 수 있다. 즉, 상기 직사각 형상은 상기 제3 방향으로 연장된다고 할 수 있으며, 이에 따라 상기 제3 방향을 향한 방향성을 갖는 것으로 볼 수 있다.
한편, 상기 직사각 형상이 각 에지들(25, 26, 27, 28)은 제1 분절점들(24)을 기준으로 몇 개의 부분들로 분절될 수 있다. 제1 분절점들(24) 중에서 일부는 대응하는 기준점들(2)에 각각 중첩될 수 있으며, 다른 일부는 이들에 각각 중첩되지 않을 수도 있다.
원본 패턴(20)의 레이아웃은 상기 다각 형상의 제1 꼭짓점들(21) 중에서 기준선(4)이 통과하는 기준 꼭짓점(5)을 기준으로 상기 제1 방향으로 회전하여 회전 패턴(30)의 레이아웃을 형성할 수 있다. 이때, 상기 제1 회전 방향은 시계 방향 혹은 반시계 방향일 수 있으며, 도면 상에서는 반시계 방향이 도시되어 있다.
회전 각도(θ)는 상기 다각 형상의 일 에지가 기준선(4)에 대해 이루는 각도와의 합이 90도일 수 있다. 즉, 상기 직사각 형상에서 회전 각도(θ)는 제3 에지(27)가 기준선(4)에 대해 이루는 각도와의 합이 90도일 수 있다. 예시적인 실시예들에 있어서, 상기 다각 형상의 에지들 중에서 적어도 하나의 에지는 기준선(4)에 대해 이루는 각도가 0도, 45도 및 90도 어느 것에도 해당하지 않을 수 있다. 상기 직사각 형상에서는 모든 제1 내지 제4 에지들(25, 26, 27, 28)이 기준선(4)과 이루는 각도가 0도, 45도 및 90도 어느 것에도 해당하지 않을 수 있다.
회전 패턴(30)의 레이아웃은 원본 패턴(20)의 레이아웃이 갖는 상기 다각 형상과 동일한 다각 형상을 가질 수 있으며, 다만 기준선(4)에 대해 갖는 방향성이 달라질 수 있다. 즉, 원본 패턴(20)의 레이아웃이 상기 제3 방향을 향한 직사각 형상인 경우, 원본 패턴(20)이 상기 제1 방향으로 상기 각도(θ)만큼 회전하여 형성되는 회전 패턴(30)의 레이아웃은 상기 제2 방향을 향한 직사각 형상을 가질 수 있으며, 상기 제2 방향으로의 길이가 상기 제1 방향으로의 폭보다 클 수 있다. 이때, 상기 직사각 형상은 상기 제1 방향으로 각각 연장되며 서로 마주보는 제5 및 제6 에지들(35, 36), 및 상기 제2 방향으로 각각 연장되며 서로 마주보는 제7 및 제8 에지들(37, 38)을 포함할 수 있으며, 또한 제5 내지 제8 에지들(35, 36, 37, 38)이 서로 만나는 제2 꼭짓점들(31)을 포함할 수 있다.
한편, 회전 패턴(30)의 레이아웃이 갖는 상기 직사각 형상에서, 각 제5 내지 제8 에지들(35, 36, 37, 38)은 제2 및 제3 분절점들(33, 34)을 기준으로 몇 개의 부분들로 분절될 수 있다. 이때, 제2 분절점들(33)은 대응하는 기준점들(2)에 각각 중첩될 수 있으며, 제3 분절점들(34)은 중첩되는 기준점들(2)이 존재하지 않을 수 있다. 또한, 상기 직사각 형상의 제2 꼭지점들(31) 중의 일부 역시 기준점들(2)에 중첩되지 않을 수 있다. 다만 회전 패턴(30)의 기준 꼭짓점(5)은 원본 패턴(20)의 기준 꼭짓점(5)과 동일하므로, 이는 기준점(2)에 중첩될 수 있다. 이때, 기준 꼭짓점(5)에서 만나는 제5 및 제7 에지들(35, 37)은 기준선(4)에 대해 각각 0도 및 90도의 각도를 이룰 수 있다.
도 1 및 도 3을 참조하면, 제2 단계(S120)에서, 회전 패턴(30) 레이아웃의 각 제2 꼭짓점들(31) 및 제2 및 제3 분절점들(33, 34)을 이들에 가장 가까운 기준점들(2)에 각각 매칭시킨 후, 이들을 서로 연결함으로써 제1 수정 패턴(40)의 레이아웃을 형성할 수 있다.
회전 패턴(30) 레이아웃의 각 제2 꼭짓점들(31) 및 제2 및 제3 분절점들(33, 34)을 이들에 가장 가까운 기준점들(2)에 각각 매칭시키는 작업은 그리드 스냅핑(grid snapping)으로 지칭될 수 있으며, 이에 따라 기준점들(2)에 중첩되는 제3 꼭짓점들(41) 및 제4 분절점들(43)이 형성될 수 있다.
전술한 바와 같이, 회전 패턴(30) 레이아웃의 제2 분절점들(33)은 대응하는 기준점들(2)에 각각 중첩되므로 추가적인 매칭 작업을 수행할 필요가 없으나, 제3 분절점들(34)은 중첩되는 기준점들(2)이 존재하지 않으므로 이에 가장 가까운 기준점들(2)을 찾아 이에 매칭하는 추가적인 작업을 수행할 필요가 있다. 또한, 회전 패턴(30) 레이아웃의 제2 꼭짓점들(31) 중에서 일부 역시 중첩되는 기준점들(2)이 존재하지 않을 수 있으며, 이 경우 이들에 대해서도 추가적인 매칭 작업을 수행할 수 있다.
도면 상에서는 삼각형으로 표시된 회전 패턴(30)의 제2 꼭짓점들(31) 및 제2 및 제3 분절점들(33, 34)과 구별하여, 상기 그리드 스냅핑으로 형성되는 제3 꼭짓점들(41) 및 제4 분절점들(43)은 역삼각형으로 표시되어 있다.
제3 꼭짓점들(41) 및 제4 분절점들(43)을 서로 연결함으로써 제1 수정 패턴(40)의 레이아웃이 형성될 수 있다. 도면 상에서 제1 수정 패턴(40)의 레이아웃은 기준 꼭짓점(5)을 하나의 꼭짓점으로 하고 상기 제2 방향을 향한 직사각 형상일 수 있다. 상기 직사각 형상은 상기 제1 방향으로 각각 연장되고 서로 마주보는 제9 및 제10 에지들(45, 46), 및 상기 제2 방향으로 각각 연장되고 서로 마주보는 제11 및 제12 에지들(47, 48)을 포함할 수 있다.
일 실시예에 있어서, 제1 수정 패턴(40) 레이아웃의 상기 제2 방향으로의 길이는 회전 패턴(30) 레이아웃의 상기 제2 방향으로의 길이보다는 클 수 있으며, 제1 수정 패턴(40) 레이아웃의 상기 제1 방향으로의 폭은 회전 패턴(30) 레이아웃의 상기 제1 방향으로의 폭보다 작을 수 있다.
도 1 및 4를 참조하면, 제3 단계(S130)에서, 제1 수정 패턴(40) 레이아웃의 영역을 확장하여 제2 수정 패턴(50)의 레이아웃을 형성할 수 있다.
즉, 제1 수정 패턴(40)의 레이아웃에 플러스 바이어스를 줄 수 있다.
예시적인 실시예들에 있어서, 제1 수정 패턴(40) 레이아웃의 상기 제1 방향으로의 폭을 확장함으로써 그 영역을 확장할 수 있다. 즉, 상기 직사각 형상의 상기 제1 방향으로 각각 연장되는 제9 및 제10 에지들(45, 46)의 길이를 양 방향으로 연장시켜 각각 제13 및 제14 에지들(55, 56)을 각각 형성하고, 이에 대응하여 상기 제2 방향으로 각각 연장되는 제11 및 제12 에지들(47, 48)을 상기 제1 방향으로 이동하여 제13 및 제14 에지들(55, 56)의 양단에서 각각 만나는 제15 및 제16 에지들(57, 58)을 형성함으로써, 제13 내지 제16 에지들(55, 56, 57, 58)에 의해 형성되며 제1 수정 패턴(40)의 레이아웃보다 더 큰 영역을 갖는 직사각 형상의 제2 수정 패턴(50) 레이아웃을 형성할 수 있다. 이때, 제13 내지 제16 에지들(55, 56, 57, 58)은 제4 꼭짓점들(51)에서 서로 만날 수 있다.
다만 본 발명의 개념은 위에 한정되지 않으며, 제2 수정 패턴(50)의 레이아웃은 제1 수정 패턴(40) 레이아웃의 영역을 상기 제1 방향뿐만 아니라 상기 제2 방향으로 확장하여 형성될 수도 있다.
도 1 및 5를 참조하면, 제4 단계(S140)에서, 회전 패턴(30) 레이아웃과 동일한 방향성을 갖는 기준 패턴(60)의 레이아웃을 형성할 수 있다.
예시적인 실시예들에 있어서, 기준 패턴(60)의 레이아웃은 원본 패턴(20) 레이아웃의 기준 꼭짓점(5)을 통과하면서 상기 제2 방향으로 연장되는 제1 라인(67), 및 기준점들(2)을 통과하며 상기 제2 방향으로 연장되는 라인들 중에서, 제1 라인(67)으로부터 상기 제1 방향을 따라 원본 패턴(20) 레이아웃의 상기 제4 방향으로의 폭에 가장 근접한 거리만큼 이격된 제2 라인(68)을 포함할 수 있다.
일 실시예에 있어서, 기준 패턴(60)의 레이아웃에 포함된 제1 및 제2 라인들(67, 68)은 제1 수정 패턴(40)의 레이아웃에 포함된 제11 및 제12 에지들(47, 48)을 각각 상기 제2 방향으로 연장시킨 것에 대응할 수 있다.
도 1 및 도 6을 참조하면, 제5 단계(S150)에서, 기준 패턴(60) 레이아웃과 제2 수정 패턴(50) 레이아웃이 서로 중첩되는 영역을 기초로 타깃 패턴(70)의 레이아웃을 형성할 수 있다.
즉, 기준 패턴(60) 레이아웃과 제2 수정 패턴(50) 레이아웃에 대해 불 연산자(Boolean Operator) 중에서 논리곱(AND)을 사용하여 타깃 패턴(70)의 레이아웃을 형성할 수 있다.
예시적인 실시예들에 있어서, 타깃 패턴(70)의 레이아웃은 기준 패턴(60)의 제1 및 제2 라인들(67, 68), 및 제2 수정 패턴(50) 제1 및 제2 라인들(67, 68) 사이의 각 제13 및 제14 에지들(55, 56) 부분들로 구성되는 직사각 형상을 가질 수 있다.
이에 따라, 타깃 패턴(70)의 레이아웃은 기준 꼭짓점(5)으로부터 상기 제1 방향으로 연장되는 제17 에지(75), 상기 제1 방향으로 연장되며 제17 에지(75)와 마주보는 제18 에지(76), 기준 꼭짓점(5)으로부터 상기 제2 방향으로 연장되는 제19 에지(77), 및 상기 제2 방향으로 연장되며 제19 에지(77)와 마주보는 제20 에지(78)를 포함할 수 있으며, 이들은 제5 꼭짓점들(71)에서 서로 만날 수 있다.
한편, 타깃 패턴(70)의 레이아웃은 각 17 내지 제20 에지들(75, 76, 77, 78)을 복수의 부분들로 분리하는 제5 분절점들(73)을 포함할 수 있다. 예시적인 실시예들에 있어서, 제5 분절점들(73)은 제4 분절점들(43)과 각각 중첩될 수 있다.
이후, 제6 단계(S160)에서, 타깃 패턴(70)의 레이아웃에 대해 광 근접 보정(Optical Proximity Correction: OPC)을 수행하여 제3 수정 패턴의 레이아웃을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 OPC는 타깃 패턴(70)의 레이아웃에 포함된 제5 꼭짓점들(71) 및 제5 분절점들(73)에 대한 정보를 토대로 수행될 수 있다. 상기 OPC를 수행하기 위한 정보들은 마스크(10)에 포함된 각 기준점들(2) 단위로 데이터베이스에 저장되어 있으며, 제5 꼭짓점들(71) 및 제5 분절점들(73)은 기준점들(2)과 중첩될 수 있으므로, 이들에 대한 정보를 통해 상기 OPC를 수행할 수 있다.
예시적인 실시예들에 있어서, 상기 OPC는 코너(corner) 처리를 포함할 수 있다. 즉, 타깃 패턴(70)의 레이아웃이 갖는 직사각 형상의 각 코너들, 즉 제5 꼭짓점들(71)에 인접한 각 17 내지 제20 에지들(75, 76, 77, 78) 부분들을 외곽으로 확장할 수 있으며, 이에 따라 상기 제3 수정 패턴의 레이아웃은 외부로 확장된 제1 코너들(79)을 갖는 직사각 형상을 가질 수 있다.
도 7을 참조하면, 제7 단계(S170)에서, 상기 제3 수정 패턴의 레이아웃을 상기 제1 회전 방향과 반대 방향인 제2 회전 방향으로 회전 각도(θ)만큼 회전시켜 최종 패턴(80)의 레이아웃을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 제3 수정 패턴의 레이아웃은 기준 꼭짓점(5)을 기준으로 상기 제2 회전 방향으로 회전시킬 수 있으며, 도면 상에서는 반시계 방향으로 회전시킨 것이 도시되어 있다. 최종 패턴(80)의 레이아웃은 상기 제3 수정 패턴과 동일한 형상을 가질 수 있으며, 다만 방향성만 다를 수 있다. 즉, 최종 패턴(80)의 레이아웃은 외부로 확장된 제2 코너들(89)을 갖는 직사각 형상을 가질 수 있으며, 상기 직사각 형상은 상기 제3 방향을 향할 수 있다.
전술한 단계들을 통해서, 원본 패턴(20)의 레이아웃에 대한 OPC를 수행한 최종 패턴(80)의 레이아웃을 형성할 수 있다. 즉, 원본 패턴(20)의 레이아웃은 마스크(10)에 포함된 가상의 기준선(4)에 대해 0도, 45도 및 90도 어느 것에도 해당하지 않는 제1 내지 제4 에지들(25, 26, 27, 28)을 포함할 수 있으며, 이에 따라 각 제1 내지 제4 에지들(25, 26, 27, 28)을 복수 개로 분리하는 제1 분절점들(24) 중에서 적어도 일부는 마스크(10)에 포함된 가상의 기준점들(2)에 중첩되지 않을 수 있다. 이에 따라, 각 기준점들(2)에 대해 저장된 OPC 수행을 위한 정보들을 활용할 수 없으므로, 종래에는 이를 컴퓨터 프로그램을 활용하여 자동으로 수행할 수 없었으며, 일일이 원본 패턴(20)의 레이아웃을 수동으로 분절하고 시뮬레이션을 통해 최적의 바이어스를 찾는 작업이 필요하였다.
하지만 예시적인 실시예들에 있어서, 원본 패턴(20)의 레이아웃이 갖는 직사각 형상의 각 제1 내지 제4 에지들(25, 26, 27, 28)이 기준선(4)에 대해 0도, 45도 및 90도의 각도가 아닌 각도를 이루더라도, 이를 기준 꼭짓점(5)에 대해 회전시켜 형성된 회전 패턴(30) 레이아웃의 각 제5 내지 제8 에지들(35, 36, 37, 38)이 기준선(4)에 대해 0도 혹은 90도의 각도를 이루도록 하고, 그리드 스냅핑을 통해 형성된 제1 수정 패턴(40) 레이아웃의 제3 꼭짓점들(41) 및 제4 분절점들(43)이 기준점들(2)과 중첩됨으로써, 이들에 저장된 OPC 정보들을 활용할 수 있어 예를 들어, 컴퓨터 프로세서를 통해 컴퓨터 프로그램을 활용하여 자동으로 OPC를 수행할 수 있다.
또한, 제1 수정 패턴(40)의 레이아웃에 플러스 바이어스를 주어 제2 수정 패턴(50)의 레이아웃을 형성하고, 원본 패턴(20)의 레이아웃과 유사한 크기를 가지면서 기준점들(2)을 통과하는 제1 및 제2 라인들(67, 68)을 갖는 기준 패턴(60)의 레이아웃을 형성한 후, 이들 사이의 논리곱(AND) 연산자를 적용함으로써, 원본 패턴(20)의 레이아웃에 매우 유사하면서도 기준점들(2)에 저장된 OPC 수행을 위한 정보를 활용할 수 있는 타깃 패턴(70)의 레이아웃을 형성할 수 있다.
한편, 지금까지는 마스크(10) 상에 하나의 패턴이 설계된 것에 대해서만 설명하였으나, 본 발명의 개념은 마스크(10) 상에 복수의 패턴들이 설계된 경우에 대해서도 적용될 수 있음은 자명하다.
즉, 마스크(10) 상에 예를 들어, 상기 제1 방향을 따라 일정한 간격으로 서로 이격되도록 복수의 원본 패턴들(20)의 레이아웃들이 설계된 경우, 이에 대응하여 마스크(10) 상에는 복수의 회전 패턴들(30)의 레이아웃들, 각 복수의 제1 및 제2 수정 패턴들(40, 50)의 레이아웃들, 복수의 제3 수정 패턴들의 레이아웃들, 복수의 기준 패턴들(60)의 레이아웃들, 복수의 타깃 패턴들(70)의 레이아웃들, 및 복수의 최종 패턴들(80)의 레이아웃들이 형성될 수 있다. 예시적인 실시예들에 있어서, 기준 패턴들(60)의 레이아웃들은 제2 수정 패턴들(50)의 레이아웃들에 각각 대응하여 형성될 수 있으며, 상기 제1 방향으로 서로 일정한 거리만큼 서로 이격될 수 있다.
도 8 및 9은 예시적인 실시예들에 따른 패턴 형성 방법을 설명하기 위한 평면도들이다. 상기 패턴 형성 방법은 도 1 내지 도 7을 참조로 설명한 패턴 레이아웃 설계 방법을 통해 설계된 최종 패턴의 레이아웃을 사용하여 수행되므로, 이에 대한 중복적인 설명은 생략한다.
도 7 및 8을 함께 참조하면, 먼저 상부에 식각 대상막 및 포토레지스트 막(16)이 순차적으로 적층된 기판(12, 도 9 참조)에 대해 최종 패턴(80)의 레이아웃이 설계된 마스크(10)를 사용하여 노광 공정을 수행할 수 있다.
상기 노광 공정을 통해 마스크(10)에 설계된 최종 패턴(80)의 레이아웃이 포토레지스트 막(16)에 전사될 수 있으나, 이전에 OPC를 수행함에 따라 확장된 제2 코너들(89)은 축소될 수 있다. 이에 따라, 포토레지스트 막(16)에는 원본 패턴(20, 도 2 참조)의 레이아웃에 매우 유사한 전사 패턴(90)의 레이아웃이 형성될 수 있다.
이때, 전사 패턴(90)의 레이아웃은 상기 제3 방향을 향한 직사각 형상을 가질 수 있으며, 상기 제4 방향으로 각각 연장되며 서로 마주보는 제21 및 제22 에지들(95, 96), 및 상기 제3 방향으로 각각 연장되며 서로 마주보는 제23 및 제24 에지들(97, 98)을 포함할 수 있으며, 또한 이들이 서로 만나는 제6 꼭짓점들(91)을 포함할 수 있다.
도 9를 참조하면, 포토레지스트 막(16)에 현상 공정을 수행함으로써, 전사 패턴(90)의 레이아웃과 동일한 형상을 갖는 포토레지스트 패턴(도시되지 않음)을 형성할 수 있다.
이후, 상기 포토레지스트 패턴을 식각 마스크로 사용하여 상기 식각 대상막을 식각함으로써 원하는 형상을 갖는 패턴(14)을 기판(12) 상에 형성할 수 있으며, 상기 포토레지스트 패턴은 예를 들어, 애싱 및/또는 스트립 공정을 통해 제거될 수 있다.
다른 실시예들에 있어서, 기판(12) 상에는 상기 식각 대상막 및 포토레지스트 막(16) 사이에 식각 마스크 막(도시되지 않음)이 추가적으로 형성될 수 있으며, 상기 포토레지스트 패턴을 식각 마스크로 사용하여 상기 식각 대상막을 직접 식각하는 대신에, 상기 포토레지스트 패턴을 사용하여 상기 식각 마스크 막을 식각함으로써 별도의 식각 마스크를 형성한 후, 이를 사용하여 상기 식각 대상막을 식각함으로써 원하는 형상을 갖는 패턴(14)을 형성할 수도 있다.
전술한 바와 같이, 도 1 내지 도 7을 참조로 설명한 패턴 레이아웃 설계 방법에 의해 설계된 최종 패턴(80)의 레이아웃으로부터 원본 패턴(20)의 레이아웃과 매우 유사한 형상을 갖는 패턴(14)을 형성할 수 있다.
도 10 내지 도 29는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다. 구체적으로, 도 10, 11, 13, 15, 18, 22 및 28은 평면도들이고, 도 12, 14, 16, 17, 19-21, 23-27 및 29는 단면도들이다.
이때, 도 13, 15, 18, 22 및 28은 도 11의 X 영역에 대한 확대 평면도들이고, 도 12, 14, 16, 17, 19-21, 23-27 및 29는 대응하는 평면도들의 X 영역을 A-A'선 및 B-B'선으로 각각 절단한 단면들을 포함한다.
상기 반도체 장치 제조 방법은 도 1 내지 도 7을 참조로 설명한 패턴 레이아웃 설계 방법, 및 도 8 및 9를 참조로 설명한 패턴 형성 방법을 사용하여 수행되므로, 이들에 대한 중복적인 설명은 생략한다.
이하의 발명의 상세한 설명에서는, 기판(100) 상면에 평행하며 서로 직교하는 두 개의 방향들을 각각 제1 및 제2 방향들로 정의하며, 또한 기판(100) 상면에 평행하고 상기 각 제1 및 제2 방향들과 45도를 제외한 예각을 이루는 방향을 제3 방향으로 정의하기로 한다.
도 10을 참조하면, 도 1 내지 도 8을 참조로 설명한 공정들을 수행할 수 있다.
이에 따라, 기판(100, 도 11 및 12 참조) 상에 포토레지스트 막(16)을 형성하고, 이에 대해 최종 패턴(80)의 레이아웃이 설계된 마스크(10)를 사용하여 노광 공정을 수행함으로써, 포토레지스트 막(16)에는 원본 패턴(20, 도 2 참조)의 레이아웃에 매우 유사한 전사 패턴(90)의 레이아웃이 형성될 수 있다. 다만, 포토레지스트 막(16)에는 상기 제3 방향 및 이에 수직한 방향을 따라 각각 서로 이격된 복수의 전사 패턴들(90)의 레이아웃들이 형성될 수 있다.
예시적인 실시예들에 있어서, 각 전사 패턴들(90)의 레이아웃은 상기 제3 방향을 향한 직사각 형상을 가질 수 있다.
기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄, 또는 GaP, GaAs, GaSb 등과 같은 Ⅲ-Ⅴ족 화합물을 포함하는 웨이퍼(wafer)일 수 있다. 일부 실시예들에 따르면, 기판(100)은 실리콘-온-인슐레이터(Silicon On Insulator: SOI) 웨이퍼 또는 게르마늄-온-인슐레이터(Germanium On Insulator: GOI) 웨이퍼일 수 있다.
도 11을 참조하면, 포토레지스트 막(16)에 현상 공정을 수행함으로써, 전사 패턴들(90)의 레이아웃들과 각각 동일한 형상을 갖는 포토레지스트 패턴들(도시되지 않음)을 형성할 수 있으며, 이후 상기 포토레지스트 패턴들을 식각 마스크로 사용하여 기판(100) 상부를 식각함으로써 액티브 패턴들(105)을 형성할 수 있다.
예시적인 실시예들에 있어서, 각 액티브 패턴들(105)은 각 전사 패턴들(90)의 레이아웃과 유사한 직사각 형상을 가질 수 있다. 다만, 상기 식각 공정의 특성 상, 상기 직사각 형상의 상기 제3 방향으로의 각 양단들은 라운드질 수 있다.
이후, 액티브 패턴들(105)의 측벽을 커버하는 소자 분리 패턴(110)을 형성할 수 있다.
도 13 및 14를 참조하면, 기판(100) 상에 예를 들어 이온 주입 공정을 수행함으로써 불순물 영역(도시되지 않음)을 형성한 후, 액티브 패턴(105) 및 소자 분리 패턴(110)을 부분적으로 식각하여 상기 제1 방향으로 연장되는 제1 리세스를 형성할 수 있다.
이후, 상기 제1 리세스 내부에 게이트 구조물(160)을 형성할 수 있다. 게이트 구조물(160)은 상기 제1 리세스에 의해 노출된 액티브 패턴(105)의 표면 상에 형성된 게이트 절연막(130), 게이트 절연막(130) 상에 형성되어 상기 제1 리세스의 하부를 채우는 게이트 전극(140), 및 게이트 전극(140) 상에 형성되어 상기 제1 리세스의 상부를 채우는 게이트 마스크(150)를 포함할 수 있다. 이때, 게이트 구조물(160)은 상기 제1 방향을 따라 연장될 수 있으며, 상기 제2 방향을 따라 서로 이격되도록 복수 개로 형성될 수 있다.
게이트 절연막(130)은 상기 제1 리세스에 의해 노출된 액티브 패턴(105)의 표면에 대한 열산화 공정을 통해 형성될 수 있다.
도 15 및 16을 참조하면, 액티브 패턴들(105) 및 소자 분리 패턴(110) 상에 절연막 구조물(200)을 형성할 수 있다.
예시적인 실시예들에 있어서, 절연막 구조물(200)은 순차적으로 적층된 제1 내지 제3 절연막들(170, 180, 190)을 포함할 수 있다. 각 제1 및 제3 절연막들(170, 190)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있으며, 제2 절연막(180)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
이후, 절연막 구조물(200) 상에 제1 도전막(210) 및 제1 마스크(220)를 순차적으로 형성하고, 제1 마스크(220)를 식각 마스크로 사용하는 식각 공정을 수행하여 하부의 제1 도전막(210) 및 절연막 구조물(200)을 식각함으로써 액티브 패턴(105)을 노출시키는 제1 개구(230)를 형성할 수 있다.
이때, 제1 도전막(210)은 예를 들어, 불순물이 도핑된 폴리실리콘을 포함할 수 있으며, 제1 마스크(220)는 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
상기 식각 공정 시, 제1 개구(230)에 의해 노출된 액티브 패턴(105) 및 이에 인접하는 소자 분리 패턴(110)의 상부, 및 게이트 마스크(150)의 상부도 함께 식각되어 이들 상면에 제2 리세스가 형성될 수 있다. 즉, 제1 개구(230)의 저면은 제2 리세스로도 지칭될 수 있다.
예시적인 실시예들에 있어서, 제1 개구(230)는 상기 제3 방향으로 연장되는 각 액티브 패턴들(105)의 가운데 부분 상면을 노출시킬 수 있으며, 이에 따라 상기 각 제1 및 제2 방향들을 따라 복수 개로 형성될 수 있다.
이후, 제1 개구(230)를 채우는 제2 도전막(240)을 형성할 수 있다.
예시적인 실시예들에 있어서, 제2 도전막(240)은 액티브 패턴(105), 소자 분리 패턴(110), 게이트 마스크(150), 및 제1 마스크(220) 상에 제1 개구(230)를 채우는 예비 제2 도전막을 형성한 후, 상기 예비 제2 도전막 상부를 CMP 공정 및/또는 에치 백 공정을 통해 제거함으로써 형성할 수 있다. 이에 따라, 제2 도전막(240)은 제1 도전막(210)의 상면과 실질적으로 동일한 높이에 위치하는 상면을 갖도록 형성될 수 있다.
예시적인 실시예들에 있어서, 제2 도전막(240)은 서로 이격되도록 상기 각 제1 및 제2 방향들을 따라 복수 개로 형성될 수 있다. 제2 도전막(240)은 예를 들어, 불순물이 도핑된 폴리실리콘을 포함할 수 있으며, 제1 도전막(210)과 병합될 수도 있다.
도 17을 참조하면, 제1 마스크(220)를 제거한 후, 제1 및 제2 도전막들(210, 240) 상에 제3 도전막(250), 배리어 막(270) 및 제1 금속막(280)을 순차적으로 형성할 수 있다.
예시적인 실시예들에 있어서, 제3 도전막(250)은 제1 및 제2 도전막들(210, 240)과 실질적으로 동일한 물질을 포함할 수 있다. 즉, 제3 도전막(250)은 불순물이 도핑된 폴리실리콘을 포함할 수 있으며, 이에 따라 제1 및 제2 도전막들(210, 240)과 병합될 수도 있다. 배리어 막(270)은 예를 들어, 티타늄 질화물, 탄탈륨 질화물, 텅스텐 질화물 등과 같은 금속 질화물을 포함할 수 있다. 제1 금속막(280)은 예를 들어, 텅스텐, 티타늄, 탄탈륨 등과 같은 금속을 포함할 수 있다.
이후, 제1 금속막(280) 상에 캐핑막(290)을 형성할 수 있다. 캐핑막(290)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
도 18 및 19를 참조하면, 캐핑막(290)을 부분적으로 식각하여 제1 캐핑 패턴(295)을 형성할 수 있으며, 이를 식각 마스크로 사용하여 제1 금속막(280), 배리어 막(270), 제3 도전막(250), 제1 및 제2 도전막들(210, 240), 및 제3 절연막(190)을 순차적으로 식각할 수 있다.
예시적인 실시예들에 있어서, 제1 캐핑 패턴(295)은 상기 제2 방향으로 각각 연장되고 상기 제1 방향을 따라 서로 이격되도록 복수 개로 형성될 수 있다. 상기 식각 공정을 수행함에 따라, 제1 개구(230) 내의 액티브 패턴(105), 소자 분리 패턴(110), 및 게이트 마스크(150) 상에는 순차적으로 적층된 제2 도전 패턴(245), 제3 도전 패턴(255), 배리어 패턴(275), 금속 패턴(285), 및 제1 캐핑 패턴(295)이 형성될 수 있으며, 제1 개구(230) 바깥의 절연막 구조물(200)의 제2 절연막(180) 상에는 순차적으로 적층된 제3 절연 패턴(195), 제1 도전 패턴(215), 제3 도전 패턴(255), 배리어 패턴(275), 금속 패턴(285), 및 제1 캐핑 패턴(295)이 형성될 수 있다.
전술한 바와 같이 제1 내지 제3 도전막들(210, 240, 250)은 서로 병합될 수 있으며, 이에 따라 순차적으로 적층된 제2 및 제3 도전 패턴들(245, 255), 및 제1 및 제3 도전 패턴들(215, 255)은 각각 하나의 도전 구조물(265)을 형성할 수 있다. 이하에서는, 순차적으로 적층된 도전 구조물(265), 배리어 패턴(275), 금속 패턴(285), 및 제1 캐핑 패턴(295)을 비트 라인 구조물(305)로 지칭하기로 한다.
예시적인 실시예들에 있어서, 비트 라인 구조물(305)은 상기 제2 방향으로 연장될 수 있으며, 상기 제1 방향을 따라 서로 이격되도록 복수 개로 형성될 수 있다.
상기 제1 방향으로 서로 이웃하는 비트 라인 구조물들(305) 사이에는 상기 제2 방향으로 연장되어 제2 절연막(180) 상면을 노출시키며 제1 개구(230)와 연결되는 제2 개구(705)가 형성될 수 있다.
도 20을 참조하면, 비트 라인 구조물(305)을 커버하는 제1 스페이서 막을 제1 개구(230)에 의해 노출된 액티브 패턴(105), 소자 분리 패턴(110) 및 게이트 마스크(150)의 상면, 제1 개구(230)의 측벽, 및 제2 절연막(180) 상에 형성한 후, 상기 제1 스페이서 막 상에 제4 및 제5 절연막들을 순차적으로 형성할 수 있다.
상기 제1 스페이서 막은 제2 절연막(180) 상에 형성된 비트 라인 구조물(305) 부분 아래의 제3 절연 패턴(195)의 측벽도 커버할 수 있으며, 상기 제5 절연막은 제1 개구(230)를 모두 채우도록 형성될 수 있다.
이후, 식각 공정을 수행하여, 상기 제4 및 제5 절연막들을 식각할 수 있다. 예시적인 실시예들에 있어서, 상기 식각 공정은 습식 식각 공정에 의해 수행될 수 있으며, 상기 제4 및 제5 절연막들 중에서 제1 개구(230) 내의 부분을 제외한 나머지 부분은 모두 제거될 수 있다. 이에 따라, 상기 제1 스페이서 막의 표면 대부분, 즉 제1 개구(230) 내에 형성된 부분 이외의 상기 제1 스페이서 막 부분이 모두 노출될 수 있으며, 제1 개구(230) 내에 잔류하는 상기 제4 및 제5 절연막들 부분은 각각 제5 및 제6 절연 패턴들(320, 330)을 형성할 수 있다.
이후, 상기 노출된 제1 스페이서 막 표면, 및 제1 개구(230) 내에 형성된 제5 및 제6 절연 패턴들(320, 330) 상에 제2 스페이서 막을 형성한 후, 이를 이방성 식각하여 비트 라인 구조물(305)의 측벽을 커버하는 제2 스페이서(340)를 상기 제1 스페이서 막 표면, 및 제5 및 제6 절연 패턴들(320, 330) 상에 형성할 수 있다. 제2 스페이서(340)는 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
이후, 제1 캐핑 패턴(295) 및 제2 스페이서(340)을 식각 마스크로 사용하는 건식 식각 공정을 수행하여, 액티브 패턴(105) 상면을 노출시키는 제3 개구(350)를 형성할 수 있으며, 제3 개구(350)에 의해 소자 분리 패턴(110) 상면 및 게이트 마스크(150)의 상면도 노출될 수 있다.
상기 건식 식각 공정에 의해서, 제1 캐핑 패턴(295) 상면 및 제2 절연막(180) 상면에 형성된 상기 제1 스페이서 막 부분이 제거될 수 있으며, 이에 따라 비트 라인 구조물(305)의 측벽을 커버하는 제1 스페이서(315)가 형성될 수 있다. 제1 스페이서(315)는 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다. 또한, 상기 건식 식각 공정에서, 제1 및 제2 절연막들(170, 180)도 부분적으로 제거되어 비트 라인 구조물(305) 하부에 각각 제1 및 제2 절연 패턴들(175, 185)로 잔류할 수 있다. 비트 라인 구조물(305) 하부에 순차적으로 적층된 제1 내지 제3 절연 패턴들(175, 185, 195)은 절연 패턴 구조물을 형성할 수 있다.
도 21을 참조하면, 제1 캐핑 패턴(295) 상면, 제2 스페이서(340)의 외측벽, 제5 및 제6 절연 패턴들(320, 330) 상면 일부, 및 제3 개구(350)에 의해 노출된 액티브 패턴(105), 소자 분리 패턴(110) 및 게이트 마스크(150)의 상면에 제3 스페이서 막을 형성한 후, 이를 이방성 식각하여 비트 라인 구조물(305)의 측벽을 커버하는 제3 스페이서(375)를 형성할 수 있다. 제3 스페이서(375)는 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
비트 라인 구조물(305)의 측벽에 기판(100) 상면에 평행한 수평 방향을 따라 순차적으로 적층된 제1 내지 제3 스페이서들(315, 340, 375)은 함께 예비 스페이서 구조물로 지칭될 수 있다.
이후, 식각 공정을 수행하여 액티브 패턴(105) 상부를 식각함으로써, 제3 개구(350)에 연통하는 제3 리세스(390)를 형성할 수 있다.
이후, 제3 개구(350) 및 제3 리세스(390)를 채우는 하부 콘택막을 충분한 높이로 형성할 수 있다. 상기 하부 콘택막은 예를 들어, 불순물이 도핑된 폴리실리콘을 포함할 수 있다.
이후, 제1 캐핑 패턴(295)의 상면이 노출될 때까지 상기 하부 콘택막의 상부를 평탄화할 수 있으며, 이에 따라 비트 라인 구조물들(305) 사이에 하부 콘택 플러그(405)가 형성될 수 있다.
예시적인 실시예들에 있어서, 하부 콘택 플러그(405)는 상기 제2 방향으로 연장될 수 있으며, 상기 제1 방향을 따라 서로 이격되도록 복수 개로 형성될 수 있다.
도 22 및 23을 참조하면, 상기 제1 방향으로 각각 연장되며 상기 제2 방향으로 서로 이격된 복수의 제4 개구들을 포함하는 제2 마스크(도시되지 않음)를 제1 캐핑 패턴(295) 및 하부 콘택 플러그(405) 상에 형성하고 이를 식각 마스크로 사용하는 식각 공정을 수행하여 하부 콘택 플러그(405)를 식각할 수 있다.
예시적인 실시예들에 있어서, 상기 각 제4 개구들은 기판(100) 상면에 수직한 수직 방향으로 게이트 구조물(160)에 오버랩될 수 있다. 상기 식각 공정을 수행함에 따라서, 비트 라인 구조물들(305) 사이에서 게이트 구조물(160)의 게이트 마스크(150) 상면을 노출시키는 제5 개구가 형성될 수 있다.
상기 제2 마스크를 제거한 후, 상기 제5 개구를 채우는 제2 캐핑 패턴(410)을 형성할 수 있다. 제2 캐핑 패턴(410)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다. 예시적인 실시예들에 있어서, 제2 캐핑 패턴(410)은 비트 라인 구조물들(305) 사이에서 상기 제1 방향으로 연장될 수 있으며, 상기 제2 방향을 따라 복수 개로 형성될 수 있다.
이에 따라, 비트 라인 구조물들(305) 사이에서 상기 제2 방향으로 연장되는 각 하부 콘택 플러그들(405)이 제2 캐핑 패턴들(410)에 의해 상기 제2 방향을 따라 서로 이격되도록 복수 개로 분리될 수 있다.
도 24를 참조하면, 하부 콘택 플러그(405)의 상부를 제거할 수 있다.
예시적인 실시예들에 있어서, 하부 콘택 플러그(405)의 상부는 에치 백(etch back) 공정을 통해 제거될 수 있다. 하부 콘택 플러그(405)의 상부를 제거함에 따라서, 비트 라인 구조물(305)의 측벽에 형성된 상기 예비 스페이서 구조물의 상부가 노출될 수 있으며, 이어서 상기 노출된 예비 스페이서 구조물의 제2 및 제3 스페이서들(340, 375)의 상부를 제거할 수 있다.
이후, 에치 백 공정을 추가로 수행함으로써, 하부 콘택 플러그(405)의 상부를 추가적으로 제거할 수 있다. 이에 따라, 하부 콘택 플러그(405)의 상면은 제2 및 제3 스페이서들(340, 375)의 최상면보다 낮아질 수 있다.
이후, 비트 라인 구조물(305), 상기 예비 스페이서 구조물, 제2 캐핑 패턴(410), 및 하부 콘택 플러그(405) 상에 제4 스페이서 막을 형성하고 이를 이방성 식각함으로써, 비트 라인 구조물(305)의 상기 제1 방향으로의 각 양 측벽에 형성된 제1 내지 제3 스페이서들(315, 340, 375)을 커버하는 제4 스페이서(425)를 형성할 수 있으며, 하부 콘택 플러그(405)의 상면은 제4 스페이서(425)에 의해 커버되지 않고 노출될 수 있다.
이후, 상기 노출된 하부 콘택 플러그(405)의 상면의 상면에 금속 실리사이드 패턴(435)을 형성할 수 있다. 예시적인 실시예들에 있어서, 금속 실리사이드 패턴(435)은 제1 및 제2 캐핑 패턴들(295, 410), 제4 스페이서(425), 및 하부 콘택 플러그(405) 상에 제2 금속막을 형성하고 열처리한 후, 상기 제2 금속막 중에서 미반응 부분을 제거함으로써 형성될 수 있다. 금속 실리사이드 패턴(435)은 예를 들어, 코발트 실리사이드, 니켈 실리사이드, 티타늄 실리사이드 등을 포함할 수 있다.
도 25를 참조하면, 제1 및 제2 캐핑 패턴들(295, 410), 제1 내지 제4 스페이서들(315, 340, 375, 425), 금속 실리사이드 패턴(435), 및 하부 콘택 플러그(405) 상에 상부 콘택막(450)을 형성할 수 있다.
예시적인 실시예들에 있어서, 상부 콘택막(450)은 예를 들어, 텅스텐과 같은 금속을 포함할 수 있다.
도 26을 참조하면, CMP 공정을 통해 상부 콘택막(450)의 상부를 평탄화할 수 있다.
이후, 상부 콘택막(450)을 부분적으로 식각하여 홀(470)을 형성할 수 있다.
홀(470)은 상부 콘택막(450)의 상부, 제1 캐핑 패턴(295) 상부, 및 제1, 제3 및 제4 스페이서들(315, 375, 425) 상부를 제거함으로써 형성될 수 있으며, 이에 따라 제2 스페이서(340)의 상면을 노출시킬 수 있다.
홀(470)이 형성됨에 따라서, 상부 콘택막(450)은 상부 콘택 플러그(455)로 변환될 수 있다. 예시적인 실시예들에 있어서, 상부 콘택 플러그(455)는 상기 각 제1 및 제2 방향들을 따라 서로 이격되도록 복수 개로 형성될 수 있으며, 상부에서 보았을 때 벌집 모양으로 배열될 수 있다. 각 상부 콘택 플러그들(455)은 상면에서 보았을 때 원형, 타원형 혹은 다각형 모양을 가질 수 있다.
순차적으로 적층된 하부 콘택 플러그(405), 금속 실리사이드 패턴(435), 및 상부 콘택 플러그(455)는 함께 콘택 플러그 구조물을 형성할 수 있다.
도 27을 참조하면, 홀(470)에 의해 노출된 제2 스페이서(340)를 제거하여, 홀(470)에 연통하는 에어 갭(345)를 형성할 수 있다. 제2 스페이서(340)는 예를 들어, 습식 식각 공정에 의해 제거될 수 있다.
예시적인 실시예들에 있어서, 상기 제2 방향으로 연장되는 비트 라인 구조물(305)의 측벽에 형성된 제2 스페이서(340)는 홀(470)에 의해 직접 노출된 부분뿐만 아니라, 상기 부분과 수평 방향으로 평행한 부분까지 모두 제거될 수 있다. 즉, 홀(470)에 의해 노출되어 상부 콘택 플러그(455)에 의해 커버되지 않는 제2 스페이서(340) 부분뿐만 아니라, 상기 제2 방향으로 이웃하여 제2 캐핑 패턴(410)에 의해 커버된 부분, 및 이에 상기 제2 방향으로 이웃하여 상부 콘택 플러그(455)에 의해 커버된 부분까지 모두 제거될 수 있다.
이후, 홀(470)을 채우면서 순차적으로 적층된 제1 및 제2 층간 절연막들(480, 490)을 형성할 수 있다. 제1 및 제2 층간 절연막들(480, 490)은 제2 캐핑 패턴(410) 상에도 순차적으로 적층될 수 있다.
제1 층간 절연막(480)은 갭필 특성이 낮은 절연 물질을 사용하여 형성될 수 있으며, 이에 따라 홀(470) 하부의 에어 갭(345)이 채워지지 않고 잔류할 수 있다. 이때, 에어 갭(345)은 에어 스페이서(345)로 지칭될 수도 있으며, 제1, 제3 및 제4 스페이서들(315, 375, 425)과 함께 스페이서 구조물을 형성할 수 있다. 즉, 에어 갭(345)은 공기를 포함하는 스페이서일 수 있다. 한편, 제2 층간 절연막(490)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
도 28 및 29를 참조하면, 상부 콘택 플러그(455)의 상면과 접촉하는 커패시터(540)를 형성할 수 있다.
즉, 상부 콘택 플러그(455), 및 제3 및 제4 층간 절연막들(480, 490) 상에 식각 저지막(500) 및 몰드막(도시하지 않음)을 순차적으로 형성하고, 이들을 부분적으로 식각하여 상부 콘택 플러그(455)의 상면을 부분적으로 노출시키는 제6 개구를 형성할 수 있다.
상기 제6 개구의 측벽, 노출된 상부 콘택 플러그(455)의 상면 및 상기 몰드막 상에 하부 전극막(도시하지 않음)을 형성하고, 상기 제6 개구의 나머지 부분을 충분히 채우는 희생막(도시하지 않음)을 상기 하부 전극막 상에 형성한 후, 상기 몰드막 상면이 노출될 때까지 상기 하부 전극막 및 상기 희생막의 상부를 평탄화함으로써 상기 하부 전극막을 노드 분리할 수 있다. 잔류하는 상기 희생막 및 상기 몰드막은 예를 들어, 습식 식각 공정을 수행함으로써 제거할 수 있고, 이에 따라 상기 노출된 상부 콘택 플러그(455)의 상면에는 실린더형(cylindrical) 하부 전극(510)이 형성될 수 있다. 이와는 달리, 상기 제6 개구를 전부 채우는 필라형(pillar) 하부 전극(510)이 형성될 수도 있다.
이후, 하부 전극(510)의 표면 및 식각 저지막(500) 상에 유전막(520)을 형성하고, 유전막(520) 상에 상부 전극(530)을 형성함으로써, 하부 전극(510), 유전막(520) 및 상부 전극(530)을 각각 포함하는 커패시터(540)를 형성할 수 있다.
이후, 커패시터(540)를 커버하는 제3 층간 절연막(550)을 형성할 수 있다. 제3 층간 절연막(550)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다. 이후, 제3 층간 절연막(550) 상에 상부 배선(도시되지 않음)을 추가로 형성함으로써 상기 반도체 장치를 완성할 수 있다.
전술한 패턴 레이아웃 설계 방법, 이를 이용한 패턴 형성 방법, 및 이를 이용한 반도체 장치 제조 방법은, 예를 들어 중앙처리장치(CPU, MPU), 애플리케이션 프로세서(AP) 등과 같은 로직 소자, 예를 들어 에스램(SRAM) 장치, 디램(DRAM) 장치 등과 같은 휘발성 메모리 장치, 및 예를 들어 플래시 메모리 장치, 피램(PRAM) 장치, 엠램(MRAM) 장치, 알램(RRAM) 장치 등과 같은 불휘발성 메모리 장치의 제조 방법에 적용될 수 있다.
2: 기준점 4: 기준선
5: 기준 꼭짓점 10: 마스크
12: 기판 14: 패턴
16: 포토레지스트 막 20: 원본 패턴
21, 31, 41, 51, 71, 91: 제1 내지 제6 꼭짓점
24, 33, 34, 43, 73; 제1 내지 제5 분절점
25, 26, 27, 28, 35, 36, 37, 38, 45, 46, 47, 48, 55, 56, 57, 58, 75, 76, 77, 78, 95, 96, 97, 98: 제1 내지 제24 에지
30: 회전 패턴 40, 50: 제1, 제2 수정 패턴
60: 기준 패턴 70: 타깃 패턴
79, 89: 제1, 제2 코너 80: 최종 패턴
90: 전사 패턴 100: 기판
105: 액티브 패턴 110: 소자 분리 패턴
130: 게이트 절연막 140: 게이트 전극
150: 게이트 마스크 160: 게이트 구조물
170, 180, 190: 제1 내지 제3 절연막
175, 185, 195, 199, 320, 330: 제1 내지 제6 절연 패턴
200: 절연막 구조물 210, 240, 250: 제1 내지 제3 도전막
215, 245, 255: 제1 내지 제3 도전 패턴
220: 제1 마스크 230, 705, 350: 제1 내지 제3 개구
265: 도전 구조물 270: 배리어 막
275: 배리어 패턴 280: 제1 금속막
285: 금속 패턴 290: 캐핑막
295, 410: 제1 및 제2 캐핑 패턴
305: 비트 라인 구조물
315, 340, 375, 425: 제1 내지 제4 스페이서
345: 에어 스페이서 390: 제3 리세스
405: 하부 콘택 플러그 435: 금속 실리사이드 패턴
450: 상부 콘택막 455: 상부 콘택 플러그
480, 490, 550: 제1 내지 제3 층간 절연막
500: 식각 저지막 510: 하부 전극
520: 유전막 530: 상부 전극
540: 커패시터

Claims (20)

  1. i) 마스크 상에 설계된 원본 패턴의 레이아웃을 제1 회전 방향으로 일정한 각도만큼 회전시켜 회전 패턴의 레이아웃을 형성하고;
    ii) 상기 회전 패턴 레이아웃의 각 꼭짓점들 및 분절점들을 이들에 가장 가까운 기준점들에 각각 매칭시킨 후, 이들을 서로 연결함으로써 제1 수정 패턴의 레이아웃을 형성하고;
    iii) 상기 제1 수정 패턴 레이아웃의 영역을 확장하여 제2 수정 패턴의 레이아웃을 형성하고;
    iv) 상기 회전 패턴 레이아웃과 동일한 방향성을 갖는 기준 패턴의 레이아웃을 형성하고;
    v) 상기 기준 패턴 레이아웃과 상기 제2 수정 패턴 레이아웃이 서로 중첩되는 영역을 기초로 타깃 패턴의 레이아웃을 형성하고;
    vi) 상기 타깃 패턴의 레이아웃에 대해 광 근접 보정(OPC)을 수행하여 제3 수정 패턴의 레이아웃을 형성하고; 그리고
    vii) 상기 제3 수정 패턴의 레이아웃을 상기 제1 회전 방향과 반대 방향인 제2 회전 방향으로 상기 각도만큼 회전시켜 최종 패턴의 레이아웃을 형성하는 것을 포함하는 패턴 레이아웃 설계 방법.
  2. 제1항에 있어서, 상기 마스크는 격자(grid) 형상으로 배열된 상기 복수의 기준점들을 포함하며, 상기 원본 패턴의 레이아웃은 꼭짓점들이 상기 기준점들에 각각 중첩되는 다각 형상을 갖는 패턴 레이아웃 설계 방법.
  3. 제2항에 있어서, 상기 마스크는 상기 기준점들 중 일부 및 상기 원본 패턴의 꼭짓점들 중 기준 꼭짓점을 통과하면서 제1 방향으로 연장되는 기준선을 포함하고,
    상기 원본 패턴 레이아웃의 적어도 하나의 에지는 상기 기준선에 대해 0도, 45도 및 95도 중 어느 각도에도 해당하지 않는 각도를 이루는 패턴 레이아웃 설계 방법.
  4. 제3항에 있어서, 상기 원본 패턴의 레이아웃은 상기 기준 꼭짓점을 기준으로 상기 제1 회전 방향으로 회전하여 상기 회전 패턴의 레이아웃을 형성하며,
    상기 회전 패턴의 레이아웃은 상기 기준 꼭짓점에서 만나는 각 에지들이 상기 기준선에 대해 0도 혹은 90도의 각도를 이루는 패턴 레이아웃 설계 방법.
  5. 제3항에 있어서, 상기 원본 패턴 레이아웃의 각 에지들은 분절점들에 의해 복수 개로 분리되고,
    상기 회전 패턴의 레이아웃 형성 시, 상기 원본 패턴 레이아웃의 꼭짓점들 및 분절점들에 각각 대응하는 상기 회전 패턴 레이아웃의 꼭짓점들 및 분절점들은 그 중 일부가 상기 기준점들에 중첩되지 않으며,
    상기 제1 수정 패턴의 레이아웃은 상기 기준점들에 중첩되지 않는 상기 회전 패턴 레이아웃의 상기 일부 꼭짓점들 및 분절점들을 이들에 가장 가까운 상기 기준점들에 각각 매칭시킴으로써 형성되는 패턴 레이아웃 설계 방법.
  6. 제3항에 있어서, 상기 제1 수정 패턴의 레이아웃은 상기 제1 방향으로 각 에지들이 연장되거나 이동하여 그 영역이 확장됨으로써 상기 제2 수정 패턴의 레이아웃이 형성되는 패턴 레이아웃 설계 방법.
  7. 제3항에 있어서, 상기 기준 패턴의 레이아웃은
    상기 원본 패턴 레이아웃의 상기 기준 꼭짓점을 통과하면서 상기 제1 방향과 수직인 제2 방향으로 연장되는 제1 라인; 및
    상기 기준점들을 통과하며 상기 제2 방향으로 연장되는 라인들 중에서, 상기 제1 라인으로부터 상기 제1 방향을 따라 상기 원본 패턴 레이아웃의 폭에 가장 근접한 거리만큼 이격된 제2 라인을 포함하는 패턴 레이아웃 설계 방법.
  8. 제7항에 있어서, 상기 타깃 패턴의 레이아웃은 상기 제2 방향으로 연장되는 상기 기준 패턴 레이아웃의 상기 제1 및 제2 라인들, 및 상기 제1 방향으로 연장되지 않으며 상기 제1 및 제2 라인들 사이에 형성된 상기 제2 수정 패턴 레이아웃의 에지 부분들로 구성되는 다각 형상인 패턴 레이아웃 설계 방법.
  9. 제1항에 있어서, 상기 OPC는 상기 타깃 패턴 레이아웃에 대한 코너 처리를 포함하는 패턴 레이아웃 설계 방법.
  10. 제9항에 있어서, 상기 타깃 패턴의 레이아웃은 상기 기준점들에 각각 중첩되며 각 에지들을 분리하는 분절점들 및 상기 에지들이 서로 만나는 꼭짓점들을 포함하며,
    상기 타깃 패턴 레이아웃에 대한 코너 처리는 상기 각 분절점들 및 꼭짓점들에 대한 정보를 토대로 수행되는 패턴 레이아웃 설계 방법.
  11. 제1항에 있어서, i) 내지 vii)은 컴퓨터 프로세서를 통해 자동으로 수행되는 패턴 레이아웃 설계 방법.
  12. 격자(grid) 형상으로 배열된 복수의 기준점들 및 이들 중 일부를 통과하면서 제1 방향으로 연장되는 기준선을 포함하는 마스크 상에 설계되며, 꼭짓점들이 상기 기준점들에 각각 중첩되는 다각 형상을 갖되, 적어도 하나의 에지는 상기 기준선에 대해 0도, 45도 및 95도 중 어느 각도에도 해당하지 않는 각도를 이루는 원본 패턴의 레이아웃을 제1 회전 방향으로 일정한 각도만큼 회전시켜 회전 패턴의 레이아웃을 형성하고;
    상기 회전 패턴 레이아웃의 각 꼭짓점들 및 분절점들을 이들에 가장 가까운 기준점들에 각각 매칭시킨 후, 이들을 서로 연결함으로써 제1 수정 패턴의 레이아웃을 형성하고;
    상기 제1 수정 패턴 레이아웃의 영역을 확장하여 제2 수정 패턴의 레이아웃을 형성하고;
    상기 회전 패턴 레이아웃과 동일한 방향성을 갖는 기준 패턴의 레이아웃을 형성하고;
    상기 기준 패턴 레이아웃과 상기 제2 수정 패턴 레이아웃이 서로 중첩되는 영역을 기초로 타깃 패턴의 레이아웃을 형성하고;
    상기 타깃 패턴 레이아웃에 대해 광 근접 보정(OPC)을 수행하여 제3 수정 패턴의 레이아웃을 형성하고; 그리고
    상기 제3 수정 패턴 레이아웃을 상기 제1 회전 방향과 반대 방향인 제2 회전 방향으로 상기 각도만큼 회전시켜 최종 패턴의 레이아웃을 형성하는 것을 포함하는 패턴 레이아웃 설계 방법.
  13. 마스크 상에 설계된 원본 패턴의 레이아웃을 제1 회전 방향으로 일정한 각도만큼 회전시켜 회전 패턴의 레이아웃을 형성하고;
    상기 회전 패턴 레이아웃의 각 꼭짓점들 및 분절점들을 이들에 가장 가까운 기준점들에 각각 매칭시킨 후, 이들을 서로 연결함으로써 제1 수정 패턴의 레이아웃을 형성하고;
    상기 제1 수정 패턴 레이아웃의 영역을 확장하여 제2 수정 패턴의 레이아웃을 형성하고;
    상기 회전 패턴 레이아웃과 동일한 방향성을 갖는 기준 패턴의 레이아웃을 형성하고;
    상기 기준 패턴 레이아웃과 상기 제2 수정 패턴 레이아웃이 서로 중첩되는 영역을 기초로 타깃 패턴의 레이아웃을 형성하고;
    상기 타깃 패턴 레이아웃에 대해 광 근접 보정(OPC)을 수행하여 제3 수정 패턴의 레이아웃을 형성하고; 그리고
    상기 제3 수정 패턴 레이아웃을 상기 제1 회전 방향과 반대 방향인 제2 회전 방향으로 상기 각도만큼 회전시켜 최종 패턴의 레이아웃을 형성함으로써 상기 최종 패턴의 레이아웃을 설계하고; 그리고
    상기 최종 패턴의 레이아웃이 설계된 상기 마스크를 사용하여 기판 상에 패턴을 형성하는 패턴 형성 방법.
  14. 제13항에 있어서, 상기 기판 상에는 식각 대상막 및 포토레지스트 막이 순차적으로 적층되고,
    상기 기판 상에 상기 패턴을 형성하는 것은,
    상기 최종 패턴의 레이아웃이 설계된 상기 마스크를 사용하는 노광 공정을 통해 상기 포토레지스트 막에 일정한 패턴의 레이아웃이 전사되고;
    현상 공정을 통해 상기 포토레지스트 막을 포토레지스트 패턴으로 변환시키고; 그리고
    상기 포토레지스트 패턴을 사용하여 상기 식각 대상막을 식각하는 것을 포함하는 패턴 형성 방법.
  15. 제14항에 있어서, 상기 노광 공정을 통해 상기 포토레지스트 막에 전사되는 상기 일정한 패턴의 레이아웃은 상기 마스크 상에 설계된 상기 원본 패턴의 레이아웃에 유사한 패턴 형성 방법.
  16. 마스크 상에 설계된 원본 패턴의 레이아웃을 제1 회전 방향으로 일정한 각도만큼 회전시켜 회전 패턴의 레이아웃을 형성하고;
    상기 회전 패턴 레이아웃의 각 꼭짓점들 및 분절점들을 이들에 가장 가까운 기준점들에 각각 매칭시킨 후, 이들을 서로 연결함으로써 제1 수정 패턴의 레이아웃을 형성하고;
    상기 제1 수정 패턴 레이아웃의 영역을 확장하여 제2 수정 패턴의 레이아웃을 형성하고;
    상기 회전 패턴 레이아웃과 동일한 방향성을 갖는 기준 패턴의 레이아웃을 형성하고;
    상기 기준 패턴 레이아웃과 상기 제2 수정 패턴 레이아웃이 서로 중첩되는 영역을 기초로 타깃 패턴의 레이아웃을 형성하고;
    상기 타깃 패턴 레이아웃에 대해 광 근접 보정(OPC)을 수행하여 제3 수정 패턴의 레이아웃을 형성하고; 그리고
    상기 제3 수정 패턴 레이아웃을 상기 제1 회전 방향과 반대 방향인 제2 회전 방향으로 상기 각도만큼 회전시켜 최종 패턴의 레이아웃을 형성함으로써 상기 최종 패턴의 레이아웃을 설계하고;
    상기 최종 패턴의 레이아웃이 설계된 상기 마스크를 사용하여 기판 상에 액티브 패턴을 형성하고;
    상기 액티브 패턴 상부에 매립되는 게이트 구조물을 형성하고;
    상기 액티브 패턴의 일부 상에 비트 라인 구조물을 형성하고;
    상기 액티브 패턴의 일부 상에 콘택 플러그 구조물을 형성하고; 그리고
    상기 콘택 플러그 구조물 상에 커패시터를 형성하는 것을 포함하는 반도체 장치 제조 방법.
  17. 제16항에 있어서, 상기 기판 상에는 포토레지스트 막이 형성되고,
    상기 기판 상에 상기 액티브 패턴을 형성하는 것은,
    상기 최종 패턴의 레이아웃이 설계된 상기 마스크를 사용하는 노광 공정을 통해 상기 포토레지스트 막에 일정한 패턴의 레이아웃이 전사되고;
    현상 공정을 통해 상기 포토레지스트 막을 포토레지스트 패턴으로 변환시키고; 그리고
    상기 포토레지스트 패턴을 사용하여 상기 기판 상부를 식각하는 것을 포함하는 반도체 장치 제조 방법.
  18. 제17항에 있어서, 상기 마스크는 격자(grid) 형상으로 배열된 상기 복수의 기준점들을 포함하며, 상기 원본 패턴의 레이아웃은 꼭짓점들이 상기 기준점들에 각각 중첩되고 제1 방향으로의 길이가 이에 수직한 제2 방향으로의 폭보다 큰 직사각 형상을 갖는 반도체 장치 제조 방법.
  19. 제18항에 있어서, 상기 마스크는 상기 기준점들 중 일부 및 상기 원본 패턴의 꼭짓점들 중 기준 꼭짓점을 통과하면서 상기 제1 방향과 예각을 이루는 제3 방향으로 연장되는 기준선을 포함하고,
    상기 원본 패턴 레이아웃의 각 에지들은 상기 제3 방향에 대해 0도, 45도 및 95도 중 어느 각도에도 해당하지 않는 각도를 이루는 반도체 장치 제조 방법.
  20. 제19항에 있어서, 상기 원본 패턴의 레이아웃은 상기 기준 꼭짓점을 기준으로 상기 제1 회전 방향으로 회전하여 상기 회전 패턴의 레이아웃을 형성하며,
    상기 회전 패턴의 레이아웃은 상기 기준 꼭짓점에서 만나는 각 에지들이 상기 제3 방향에 대해 0도 혹은 90도의 각도를 이루는 반도체 장치 제조 방법.
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