TWI774226B - 積體晶片及其設計與製造方法 - Google Patents

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許峻嘉
謝東衡
張育榮
李宗吉
楊寶如
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Abstract

一種積體晶片，包括：半導體基板，包括第一主動元件區、第二主動元件區、及虛置元件區，其延伸於第一主動元件區及第二主動元件區之間；第一線性部件陣列，延伸於第一主動元件區之上，且具有第一線間距以及第一線寬度；第二線性部件陣列，延伸於第二主動元件區之上，且具有第二線間距以及第二線寬度；以及虛置元件結構，位於虛置元件區之上，且延伸於虛置元件區的大部分之上；其中虛置元件結構為第三線性部件陣列，其具有第一線間距以及第一線寬度。

Description

積體晶片及其設計與製造方法
本發明實施例係有關於一種半導體裝置的製造方法，且特別有關於一種虛置元件結構的形成方法。
積體電路布局受限於設計規則。這些規則是鑑於半導體製造製程能力而定的，且確保元件適當運作、可製造性、可靠度、以及可接受的良率。考量到例如電性隔離及可製造性，一些規則與結構之間的適當間距相關。例如，在主動元件結構及在鄰近隔離結構上形成的虛置元件結構之間可能需要最小間距。虛置元件結構可提供例如減輕化學機械研磨(chemical mechanical polishing，CMP)時凹陷的功能。根據這些規則所提供的空間可能消耗晶片面積的很大一部分。
本發明實施例包括一種積體晶片，包括：半導體基板，包括第一主動元件區、第二主動元件區、及虛置元件區，其延伸於第一主動元件區及第二主動元件區之間；第一線性部件陣列，延伸於第一主動元件區之上，且具有第一線間距以及第一線寬度；第二線性部件陣列，延伸於第二主動元件區之上， 且具有第二線間距以及第二線寬度；以及虛置元件結構，位於虛置元件區之上，且延伸於虛置元件區的大部分之上；其中虛置元件結構為第三線性部件陣列，其具有第一線間距以及第一線寬度。
本發明另一實施例包括一種積體晶片的設計方法，包括：產生積體電路布局檔案包括氧化物定義罩幕，其中氧化物定義罩幕定義主動元件區，包括第一主動元件區；增加第一線性部件陣列至積體電路布局檔案，第一線性部件陣列延伸於第一主動元件區之上；以及插入虛置填充物於積體電路布局檔案中；虛置填充物位於主動元件區之外；虛置填充物包括第二線性部件陣列；第二線性部件陣列具有與第一線性部件陣列相同的節距；以及第二線性部件陣列與第一線性部件陣列在格線上。
本發明又一實施例包括一種積體晶片的製造方法，包括：形成隔離結構於半導體基板之上以定義以虛置元件區分離的主動元件區，虛置元件區為半導體基板在主動元件區之外的部分；形成連續多晶線陣列於半導體基板上；連續多晶線陣列的第一部份延伸於主動元件區之上，且連續多晶線陣列的第二部份延伸於虛置元件區上，第二部分為連續多晶線陣列的一大部分；與連續多晶線陣列的第一部分形成主動元件連結；以及從連續多晶線陣列的第二部分形成虛置元件結構。
2:區域
100:積體晶片
101:格線
103:半導體基板
105:虛置元件區
106:距離
107:虛置元件結構
109:線性部件
111:隔離結構
113a,113b,113c:線性部件
115a,115b,115c,115d:主動元件區
117:金屬線
119:虛置元件結構
120:距離
121:線性部件
123:金屬線
125:距離
126:距離
127:虛置元件結構
128:距離
129:虛置元件結構
131:節距
133:節距
135:線間距
137:線寬度
139:距離
143:距離
144:距離
145:寬度
147:節距
149:間距
153:間距
155:節距
160:距離
161:寬度
300:積體晶片設計電腦輔助設計過程
301,303,305,307,309:動作
400:視圖
401:格線
402:陣列
404:邊緣
406:構件
407:虛置元件
409:線性部件
410:距離
412:格線
413:線性部件
415:主動區
420:視圖
421:距離
423:虛置元件
440:視圖
441:距離
443:虛置元件
445:線性部件
460:視圖
461:距離
463:虛置元件
500:剖面圖
601:線性部件
603a,603b:圖案
800:剖面圖
801:罩幕
803:硬罩幕層
805:多晶矽層
807:介電層
811:閘極堆疊
900:剖面圖
901:開口
1000:剖面圖
1001:間隔物
1100:剖面圖
1200:剖面圖
1300:方法
1301,1303,1305,1307,1309,1311,1313,1315,1317,1319:動作
以下將配合所附圖式詳述本發明實施例。應注意的是，各種特徵部件並未按照比例繪製且僅用以說明例示。事實上，元件的尺寸可能經放大或縮小，以清楚地表現出本發明實施例的技術特徵。
第1圖係根據一些實施例繪示出具有虛置元件結構的積體晶片的平面圖。
第2圖為第1圖中標示的區域2的放大圖。
第3圖係根據一些實施例繪示出電腦輔助設計過程的流程圖。
第4A-4D圖繪示出第3圖的過程中所應用的設計規則。
第5-7圖係根據一些實施例繪示出形成虛置元件結構於積體晶片之上的方法的系列平面圖。
第8-12圖係根據一些實施例包括雙重圖案化製程範例而繪示出形成虛置元件結構於積體晶片之上的方法的系列剖面圖。
第13圖係根據一些實施例繪示出形成積體晶片的範例方法的流程圖。
以下的揭露內容提供許多不同的實施例或範例以實施本案的不同特徵。以下的揭露內容敘述各個構件及其排列方式的特定範例，以簡化說明。當然，這些特定的範例並非用以限定。例如，若是本發明實施例敘述了一第一特徵部件形成於一第二特徵部件之上或上方，即表示其可能包含上述第一特徵部件與上述第二特徵部件是直接接觸的實施例，亦可能包含了有附加特徵部件形成於上述第一特徵部件與上述第二特徵部件之間，而使上述第一特徵部件與第二特徵部件可能未直接接觸的實施例。此外，本發明實施例可在各範例重複使用標號及/或文字。這樣的重複是為了簡潔及清楚起見，而並非表示所討論的各實施例及/或形態之間的關係。
本發明實施例的一些方面與設計積體晶片的方法相關。此方法包括產生積體電路布局檔案包括氧化物定義罩幕及第一線性部件陣列。氧化物定 義罩幕定義主動元件區，包括第一主動元件區。第一線性部件陣列延伸於第一主動元件區之上。根據此方法，插入鄰近第一主動元件區的虛置填充物為第二線性部件陣列，其具有與第一線性部件陣列相同的節距，且與第一線性部件陣列在格線上。虛置填充物與第一陣列在格線上使得虛置填充物比其他可能的情況更靠近第一主動元件區。放置虛置填充物更靠近主動元件區改善了反碟形凹陷(anti-dishing)的效能並減少積體晶片上的空白空間。當元件具有相應於5nm或更小的技術節點的臨界尺寸時，這些效應很明顯。
本發明實施例的一些方面與積體晶片相關，其中延伸在主動元件區上定義第一線性部件陣列的圖案以形成第二線性部件陣列，其在元件的鄰近非主動區上提供了虛置元件結構。元件的非主動區包括隔離結構，其限制了主動元件區。第二陣列中的線性部件可與第一陣列中的線性部件具有相同的線寬、線間距、及節距。第一陣列中的線性部件的位置與節距的組合可用於定義格線。第二陣列中線性部件與第一線性部件在格線上。
在一些實施例中，虛置元件結構或其一部分位於第一陣列中線性部件的一側。在一些實施例中，虛置元件結構在那一側與第一陣列僅以線間距相隔。在這樣的情況下，虛置元件結構可以虛置元件結構的尺寸大小與第一陣列端點處的一或二虛置零件區隔。在一些實施例中，在那一側的虛置元件結構包括八個或更多線性部件。在一些實施例中，在那一側的虛置元件結構為第一陣列寬度的八分之一或更多。在一些實施例中，在那一側的虛置元件結構為第一陣列寬度的四分之一或更多。在一些實施例中，虛置元件結構包括與第一陣列中的線性部件端點對齊的線性部件。在一些實施例中，虛置元件結構包括延伸至第一陣列中的線性部件一側的線性部件以及與第一陣列中的線性部件端點 對齊的線性部件。
在一些實施例中，虛置元件結構位於第一主動區及第二主動區之間。第一主動區及第二主動區以距離相隔。虛置元件結構佔據第一主動區及第二主動區之間距離的大部分。距離的大部分為至少距離的八分之一。在一些實施例中，虛置元件結構跨越距離的四分之一或更多。在一些實施例中，虛置元件結構跨越距離的二分之一或更多。虛置元件結構包括四個或更多線性部件。在一些實施例中，虛置元件結構包括八個或更多線性部件。
虛置元件結構可具有與第一或第二主動元件區相當的尺寸。在一些實施例中，虛置元件結構跨越第一主動元件區及第二主動元件區之間距離的一部分，與第一主動元件區的寬度的八分之一或更多相等。在一些實施例中，虛置元件結構跨越距離的一部分，與第一主動元件區的寬度的四分之一或更多相等。在一些實施例中，虛置元件結構跨越距離的一部分，與第一主動元件區的寬度的二分之一或更多相等。
當用以描述物理結構時，線為線性部件，具有遠大於其寬度的有限長度，其寬度亦為有限的。當用以描述虛擬結構時，線為幾何線條，具有無限長度且沒有寬度。本發明實施例中使用的格線為由平均間隔的平行幾何線所組成的虛擬結構。如果存在線間距不大於陣列的節距的格線，且格線平行於線性部件，則線性部件陣列位於格線上，其中可定位格線使得陣列中的每一線性部件位於單一格線上。
線性部件陣列具有一線性部件從陣列的一側到陣列的另一側的下一個線性部件之固定節距。陣列中的線性部件不需全為相同長度。本發明實施例的「線性部件」可指本領域中稱為「多晶線」之物。多晶線為導電部件， 其形成於半導體基板之上及金屬內連結構之下。在一些實施例中，多晶線形成於半導體基板的表面上，且在積體晶片製造階段經受化學機械研磨。於主動元件區上的多晶線可提供為字元線或閘極條狀物。在一些實施例中，在主動元件區中的至少一些多晶線用以作為半導體基板上形成的電晶體的電極。在一些實施例中，電晶體包括鰭狀場效電晶體(fin field effect transistors，finFETs)，其通常在5nm技術節點使用。在一些實施例中，多晶線以多晶矽形成。或者，多晶線可以不同的導電材料例如金屬、金屬矽化物、金屬氮化物、或其相似物形成。
本發明實施例的一些方面與積體晶片相關，其包括具有主動元件區及虛置元件區的半導體基板。第一複數條多晶線位於主動元件區之上。虛置元件結構位於虛置元件區之上。根據這些本發明實施例，虛置元件結構包括第二複數條多晶線，其與第一複數條多晶線在格線上。在一些實施例中，第一複數條多晶線及第二複數條多晶線共同形成多晶線的連續陣列。在一些實施例中，第一複數條多晶線的一部分與第二複數條多晶線的一部分端點對齊。在一些實施例中，第一複數條多晶線為字元線陣列形成交叉於半導體鰭片陣列之上。在一些實施例中，金屬內連線位於第一複數條多晶線的鄰近構件之間。根據本發明實施例，這些後述的部件與虛置元件組合，以促進在5nm技術節點提供積體晶片。
本發明實施例的一些方面與積體晶片相關，其包括第一主動元件區、第二主動元件區、及延伸於第一主動元件區及第二主動元件區之間的虛置元件區。第一線性部件陣列位於第一主動元件區之上，具有第一線間距及第一線寬度。第二線性部件陣列位於第二主動元件區之上，具有第二線間距及第二線寬度。虛置元件區延伸於第一主動元件區及第二主動元件區之間。虛置元件 結構位於虛置元件區之上，延伸於大部分的虛置元件區之上。虛置元件結構為第三線性部件陣列，具有第一線間距及第一線寬度。虛置元件區的大部分為虛置元件區的至少八分之一。在一些實施例中，虛置元件結構延伸於虛置元件區的四分之一或更多之上。在一些實施例中，虛置元件結構延伸於虛置元件區的二分之一或更多之上。虛置元件結構包括四個或更多個線性部件。在一些實施例中，虛置元件結構包括八個或更多個線性部件。
在一些實施例中，虛置元件結構的線性部件的第一部分與第一陣列的線性部件平行，且第一部分中的線性部件之一以第一線寬度與第一陣列相隔。在一些實施例中，一些虛置元件結構的線性部件與第一陣列的線性部件端點對齊。在一些實施例中，虛置元件結構的線性部件的第一部分與第一陣列的線性部件平行，且虛置元件結構的線性部件的第二部分與第一陣列的線性部件端點對齊。
在一些實施例中，第一陣列中的線性部件及虛置元件結構中的線性部件位於虛擬格線上，其具有與第一陣列中線性部件節距相等的節距。在一些實施例中，第二線間距與第一線間距不同，第二線寬度與第一線寬度不同，且相較於第二線性部件陣列，虛置元件結構較靠近第一線性部件陣列。在一些實施例中，第二線間距與第一線間距相等，且第二線寬度與第一線寬度相等。在一些實施例中，虛置元件結構跨越第一主動元件區及第二主動元件區之間的距離。
本發明實施例的一些方面與製造積體晶片的方法相關。此方法包括形成隔離結構於半導體基板之上以定義以虛置元件區分離的複數個主動元件區。虛置元件區為半導體基板在主動元件區之外的部分。根據此方法，形成連 續多晶線陣列於半導體基板上。連續陣列的第一部份延伸於複數個主動元件區之一之上，且連續陣列的第二部份延伸於虛置元件區上。第二部分構成連續多晶線陣列的一大部分。八分之一或更多可為一大部分。在一些實施例中，連續陣列的四分之一或更多在虛置元件區上。在一些實施例中，蝕刻一部分的多晶線以分割各個多晶線為延伸於主動元件區之上的片段，以及形成虛置元件的部分的片段。在一些實施例中，形成多晶線的連續陣列包括雙重圖案化。
在這一些本發明實施例中，主動元件區之一包括四側，其可描述為左側、右側、頂側、及底側。在這一些本發明實施例中，與延伸於主動元件區之上的多晶線陣列在格線上的虛置多晶線位於四側中的兩側或更多。在這一些本發明實施例中，在格線上的虛置多晶線位於四側上。在這一些本發明實施例中，主動元件區被格線上的虛置多晶線圍繞。格線上的虛置多晶線平行於左側、或右側、或左側及右側的主動元件區中的多晶線。格線上的虛置多晶線與頂側、或底側、或頂側及底側的主動元件區中的多晶線端點對齊。
根據本發明實施例安排的虛置元件結構對於高密度元件特別有用處。高密度元件可相應於5nm或更小的科技節點。在這一些本發明實施例中，多晶線陣列的線寬度與線間距的比例在約0.12至約0.14的範圍內，此範圍適合高密度元件。在這一些本發明實施例中，多晶線為電晶體的字元線。在這一些本發明實施例中，字元線連接具有與字元線交叉的鰭片之鰭狀場效電晶體的閘極。鰭狀場效電晶體常用於高密度元件之中。在這一些本發明實施例中，零級金屬內連結構位於陣列中鄰近多晶線之間。零級金屬內連結構為高密度元件中常用的另一部件，與本發明實施例特別相關。
根據一些實施例，第1圖為積體晶片100的平面圖。第2圖為第1圖 中標示的區域2的放大圖。積體晶片100包括半導體基板103，分割為主動元件區115a-115d及虛置元件區105。主動元件區115a-115d的邊界以虛置元件區105中形成的隔離結構111定義。主動元件區115a-115d可被稱為氧化物定義區，通常為罩幕所定義，罩幕在那些區域阻擋了製程例如氧化製程，其用以在與主動元件區115a-115d相反處形成隔離結構，即為虛置元件區105。因此，隔離結構111可覆蓋整個虛置元件區105。隔離結構111可為任何合適的隔離結構。合適的隔離結構可為淺溝槽隔離(shallow trench isolation，STI)結構、矽局部氧化(local oxidation of silicon，LOCOS)所形成的類型的場氧化物、或其相似物。在一些實施例中，隔離結構111為淺溝槽隔離結構。在一些相應於N5科技節點的實施例中，隔離結構111由最小尺寸為約0.3μm乘以約1μm的矩形區域組成，且這些尺寸設立鄰近的主動元件區115a-115d之間的最小間距。
半導體基板103可為任何類型的半導體主體(例如矽、SiGe、絕緣體上覆半導體(SOI))，例如半導體晶圓及/或一或多個晶圓上的晶粒、以及任何其他類型的半導體及/或與其相關的磊晶層。半導體基板103合適的半導體可包括矽(silicon，Si)、鍺(geranium，Ge)、矽鍺(silicon geranium，SiGe)、氧化半導體例如銦鎵鋅氧化物(indium gallium zinc oxide，IGZO)、III-V族材料例如砷化銦鎵(indium gallium arsenide，InGaAS)、或其相似物。可摻雜半導體基板103的主動元件區115a-115d以形成深n型井區、深p型井區、或上述之組合。主動元件區115a-115d可包括多個元件(未繪示)例如電晶體元件。電晶體元件可為金屬氧化物半導體場效電晶體(metal oxide semiconductor field effect transistors，MOSFETs)、二極體(bipolar junction transistors，BJTs)、高電子遷移率電晶體(high electron mobility transistors，HEMTs)、或其相似物。在一些實施例中，電晶體元 件包括鰭狀場效電晶體。在一些實施例中，主動元件區115a-115c包括尺寸反應了5nm或更小規模技術節點的元件。
線性部件113a-113c陣列分別延伸於主動元件區115a-115c之上。大部分線性部件113a-113c位於其各別的主動元件區115a-115c，但線性部件113a-113c的端點可延伸於主動元件區的邊緣之上，且任何陣列的端點可延伸於一或兩個零件超出各別的主動元件區的邊緣。陣列通常包括比所繪示的構件數目多出許多的數目，且陣列的一或兩個零件不足以覆蓋至鄰近主動元件區的距離的大部分。線性部件113a-113c全具有相同的線寬度137、線間距135、及節距133。另一方面，線性部件121延伸於主動元件區115d之上，具有寬度145、間距149、及節距147，全部比線性部件113a-113c的大。線性部件113a-113c全在格線101上，格線101具有節距131，與線性部件113a-113c的節距133相等。
線性部件109形成連續陣列於虛置元件區105之上。線性部件109與線性部件113a-113c在格線上，且具有寬度161、間距153、及節距155，其與線性部件113a-113c的線寬度137、線間距135、及節距133相同。線性部件113a-113c及線性部件109全以相同的材料製成，且可為多晶線。線性部件121亦可為多晶線，且以與線性部件113a-113c及線性部件109相同的材料製成。
金屬線117位於半導體基板103之上，且分別位於主動元件區115b-115c中鄰近線性部件113b-113c之間。金屬線123位於半導體基板103之上，且位於主動元件區115d中鄰近線性部件121之間。金屬線117及123為零級金屬內連結構，且可包括與下方源極/汲極區(未繪示)及上方金屬內連結構(亦未繪示)的連結。
在一些實施例中，線寬度137與線間距135的比例在大約0.10至約 0.20的範圍內。在一些實施例中，比例在大約0.12至約0.14的範圍內。這些後述的尺寸通常用於5nm技術節點，且可與本發明實施例的結構及方法所遭遇的防止化學機械研磨期間凹陷的挑戰相關。
虛置元件區105上的線性部件109形成鄰近主動元件區115a-115d之間的一大虛置元件結構及較小的虛置元件結構。線性部件109形成虛置元件結構107於主動元件區115a及主動元件區115b之間、虛置元件結構119於主動元件區115b及主動元件區115d之間、虛置元件結構129於主動元件區115a及主動元件區115c之間、及虛置元件結構127於主動元件區115c及主動元件區115d之間。
虛置元件結構107的線性部件109在主動元件區115a中線性部件113a的右側，且在主動元件區115b中線性部件113b的左側。虛置元件結構107與每一線性部件113a及線性部件113b陣列以線間距135相隔，且基本上跨越主動元件區115a及主動元件區115b之間的整個距離106。距離106與線性部件113a陣列及線性部件113b陣列之間的距離大約相同。主動元件區115a中的線性部件113a、虛置元件結構107中的線性部件109、及主動元件區115b中的線性部件113b全可由均勻相隔線性部件的單一連續陣列形成。此可允許主動元件區115a及主動元件區115b之間的距離106與合適的隔離結構的最窄尺寸一樣小。即使具有距離106為最小值，虛置元件結構107具有大量線性部件109。繪示出八個，但實際數目通常大得多。
虛置元件結構129中的線性部件109與主動元件區115a中的線性部件113a端點對齊，且亦與主動元件區115c中的線性部件113c端點對齊。虛置元件結構129中的線性部件109可以蝕刻形成，以形成原本延伸跨越主動元件區115a及主動元件區115c的較長部件的不連續物。虛置元件結構129跨越主動元件 區115a及主動元件區115c之間距離160的大部分。主動元件區115a及主動元件區115c之間距離160僅受合適的隔離結構的最小尺寸限制。虛置元件結構129及虛置元件結構107可被認為是一個較大的虛置元件結構的部分，與主動元件區115a的兩鄰近側邊界相接。
虛置元件結構119中的線性部件109與主動元件區115b中的線性部件113b端點對齊。虛置元件結構119中的線性部件109可以蝕刻形成，以形成原本延伸跨越主動元件區115b的較長部件的不連續物。虛置元件結構129跨越主動元件區115c及主動元件區115d之間距離120的大部分。主動元件區115a及主動元件區115b之間的距離160可小於主動元件區115c及主動元件區115d之間的距離120。距離120包括虛置元件結構119與形成主動元件區115d上陣列的線性部件121之間的距離144(見第2圖)。基於製造製程的限制，距離144的最小值由設計規則而得。虛置元件結構119與主動元件區115c之間的距離139可小於距離144。
虛置元件結構127中的線性部件109在主動元件區115c中的線性部件113c的一側，且亦在主動元件區115d中的線性部件121的一側。虛置元件結構127跨越距離128，其為主動元件區115c及主動元件區115d之間距離126的四分之一或更多。為了便於說明，僅以四個線性部件109繪示虛置元件結構127。虛置元件結構127通常包括至少八個線性部件109，以在化學機械研磨線性部件113c時提供所需的防止凹陷保護的程度。主動元件區115c中的線性部件113c及虛置元件結構中的線性部件109可由均勻相隔線性部件的單一連續陣列形成。虛置元件結構127與線性部件113c陣列以線間距135相隔。另一方面，虛置元件結構127與主動元件區115d中的線性部件121陣列以距離125相隔，其甚大於線間距135。基於製造製程的限制，距離125的最小值由設計規則而得。
根據一些本發明實施例，第3圖為形成積體晶片設計電腦輔助設計過程300的流程圖。動作301為產生電路布局，其界定一或多個主動元件區中一或多個積體電路元件的位置。電路布局可以任何電腦輔助設計格式呈現，例如庫交換格式(Library Exchange Format，LEF)、設計交換格式(Design Exchange Format，DEF)、Milkyway數據檔案格式、SPICE檔案格式、電路描述語言(Circuit Description Language，CDL)檔案格式、及圖像數據系統(Graphic Database System，GDSII)串流檔案格式、或其相似格式的格式。動作303為根據一組設計規則核對積體晶片設計，來確認是否存在任何違規。若違規存在，再進一步處理前修改晶片設計。
動作305為以插入虛置填充物修正電路布局。根據本發明實施例，至少一些虛置填充物由線性部件陣列提供，其與先前界定的線性部件陣列在格線上。先前界定的線性部件陣列延伸於鄰近虛置填充物的主動元件區之上。在一些實施例中，虛置填充物插入於主動元件區的兩側或更多側。在一些實施例中，虛置填充物插入於主動元件區的所有側面。
動作307為核對具有虛置填充物的修改的電路布局是否滿足設計規則集。第4A-4D圖繪示出在電路佈局中可能發生的主動元件/虛置元件安排方面的一些設計規則。所有這些圖式的共同處為主動元件區415及形成於格線401上的線性部件413陣列402。陣列402延伸於主動元件區415之上。
陣列402包括位於超出主動元件區415的邊緣404的構件406。構件406可能未支持任何主動元件，但在動作305插入虛置填充物之前包含於電路布局之中。包括構件406的潛在原因是滿足要求陣列402具有偶數個線性部件413的設計規則。陣列402被繪示為具有僅八個線性部件413，但這僅為了易於繪示。 陣列402的通常數目要高得多。雖然僅繪示出一個構件406超出主動元件區415的邊緣404，可能有兩個這樣的構件。
第4A圖提供了視圖400，其繪示出在鄰近主動區415插入虛置元件407。虛置元件407由線性部件409組成，其位於與陣列402的線性部件413相同的格線401上。根據另一設計規則，虛置元件407具有偶數個線性部件409。圖式繪示出虛置元件407中的線性部件409為四個，然而，虛置元件407通常具有更多數目的線性部件409。
根據另一設計規則，虛置元件407及陣列402之間的格線401之數目為偶數。在此範例中，虛置元件407及陣列402之間為兩條格線412。參見第1圖，線性部件113a及虛置元件107之間為零格線。此配置亦滿足設計規則。虛置元件407及陣列402之間的距離410可與陣列402中線性部件413之間的間距一樣小，其亦為虛置元件407中線性部件409之間的間距。在這樣的情形下，構件406顯示為根據積體晶片設計所製造元件中虛置元件407的一部分。若距離410大於線性部件413之間的間距，則其為線性部件413的節距兩倍的整數倍。
第4B圖提供了視圖420，其繪示出在鄰近主動區415插入另一虛置元件423。虛置元件423為實心塊狀物，且相對於陣列402中的線性部件413未在格線上。與第4A圖的情況適用不同的設計規則。此設計規則要求虛置元件423及陣列402之間的距離421甚大於虛置元件407及陣列402之間的距離410。例如，在N5科技節點中，距離421可能需要至少約150nm。參見第1圖，此設計規則亦可適用於距離125。
第4C圖提供了視圖440，其繪示出在鄰近主動區415插入虛置元件443。虛置元件443由線性部件445組成，其位於相同的格線401上，且具有與陣 列402的線性部件413相同的寬度。線性部件445與線性部件413端點對齊。根據適用於此配置的設計規則，對於N5科技節點，虛置元件443及陣列402之間的距離441可為小至25nm。根據另一設計規則，虛置元件443具有偶數個線性部件445。
第4D圖提供了視圖460，其繪示出在鄰近主動區415插入另一虛置元件463。虛置元件463為實心塊狀物，且相對於陣列402中的線性部件413未在格線上。適用不同的設計規則，且要求虛置元件463及陣列402之間的距離461甚大於距離441。例如，在N5科技節點中，距離461可能需要至少約225nm。參見第2圖，此設計規則亦可適用於距離143。
若滿足了動作307的設計規則核對，電腦輔助設計過程300可繼續動作309，完成設計過程。完成設計過程可包括加入金屬內連結構。金屬內連結構通常不包括與虛置元件407、423、443、463、或構件406的連接。這些結構並非主動元件結構。
根據一些本發明實施例，第5-7圖繪示出剖面圖500-700，其繪示出具有虛置元件結構的積體晶片的形成方法。雖然以方法描述了第5-7圖，應理解的是，第5-7圖所揭露的結構並不以此方法為限，而可為獨立於此方法的單獨存在結構。此外，雖然第5-7圖繪示出特定的結構及組成，此方法易於延伸至本發明實施例範圍內的其他結構及組成。
如第5圖的剖面圖500中所繪示，隔離結構111形成於半導體基板103之中，以定義主動元件區115a-115d及虛置元件區105。隔離結構111包圍主動元件區115a-115d，且可延伸跨過整個虛置元件區105。主動元件區115a-115d可以n型或p型摻質摻雜。可使用罩幕以在不同主動元件區115a-115d中提供不同的摻雜類型。
如第6圖的剖面圖600所繪示，分別根據圖案603a及圖案603b形成線性部件601及線性部件121。每一圖案603a-603b具有均勻的線寬度及間距，其中線性部件601全在一格線上，且線性部件121全在另一格線上。線性部件601形成連續陣列，且線性部件121形成另一連續陣列。由於這些陣列為連續的，且具有均勻的線寬度及間距，其可以透過任何合適的製程以高部件密度形成，包括雙重圖案化製程、或相似製程。在一些實施例中，線性部件601的數目為偶數。
如第7圖的剖面圖700所繪示，可進行蝕刻製程以由線性部件601定義線性部件113a-113c及線性部件109。蝕刻製程沿著線性部件601的長度產生斷裂，產生與主動元件區115a-115c相關的線性部件113a-113c與虛置元件結構107、119、127、及129的線性部件109之間的電性隔離。形成這些斷裂有助於使線性部件113a-113c及線性部件109之間的端點間距變小，然而，這些斷裂也可以透過形成線性部件601遮蔽及蝕刻引入。可在第7圖的剖面圖700中所繪示的結構上形成金屬線117及123以產生如第1圖中所繪示的積體晶片100。
第8-12圖繪示出描述間隔物雙重圖案化方法的剖面圖800-1200，其為形成如第6圖的剖面圖600中所繪示的線性部件601陣列的許多可能替代方案之一。雖然以方法描述了第8-12圖，應理解的是，第8-12圖所揭露的結構並不以此方法為限，而可為獨立於此方法的單獨存在結構。此外，雖然第8-12圖繪示出特定的結構及組成，此方法易於延伸至本發明實施例範圍內的其他結構及組成。
如第8圖的剖面圖800所繪示，可形成隔離結構111於半導體基板103之中。半導體基板103包括隔離結構111的區域為虛置元件區105的一部分。第8圖的剖面圖800所繪示的半導體基板103的其餘部分可對應於主動元件區 115a。可形成半導體鰭片(未繪示)於半導體基板103之上。若這樣的鰭片存在，第8圖的剖面圖800與那些鰭片平行。
如第8圖的剖面圖800進一步所繪示的，閘極堆疊811可形成於半導體基板103之上。閘極堆疊811可包括介電層807、多晶矽層805、或一些其他層、或上述層之組合。根據雙重圖案化方法，硬罩幕層803形成於閘極堆疊811之上，以及圖案化的罩幕801形成於硬罩幕層803之上。圖案化的罩幕801可為使用光微影製程圖案化的光阻罩幕。在一些實施例中，光微影製程使用極紫外(extreme ultraviolet，EUV)光。極紫外光微影可為5nm技術節點的一部分。
如第9圖的剖面圖900所繪示，可進行蝕刻製程以根據圖案化的罩幕801選擇性圖案化硬罩幕層803，以形成開口901。在圖案化硬罩幕層803之後，可剝除圖案化的罩幕801。
如第10圖的剖面圖1000所繪示，可形成間隔物1001於硬罩幕層803中的開口901的側面。形成間隔物1001可包括沉積間隔物材料層以及蝕刻以僅留下形成間隔物1001的材料。接著可剝除硬罩幕層803。
如第11圖的剖面圖1100所繪示，可接著使用間隔物1001蝕刻多晶矽層805以在主動元件區115a中形成線性部件113a以及在虛置元件區105中形成線性部件109。如第12圖中所繪示，接著可剝除間隔物1001。所得的線性部件113a及109可比單獨使用光微影製程可行的間隔更加緊密。
根據本發明實施例，第13圖提供了形成具有虛置元件結構的積體晶片之方法1300的一些實施例的流程圖。方法1300於下文中被繪示且描述為一系列的動作或事件，應理解的是，所繪示的這樣的動作或事件的順序不應以限制性的意義來詮釋。例如，一些動作可以不同的順序及/或與那些本文中所繪示 的及/或所述之外的動作或事件同時發生。此外，實施本文所描述的一或多個方面或實施例可能不需要所有的動作。此外，本文所描述的一或多個動作可在一或多個單獨動作及/或階段中進行。
動作1301為可選的步驟，形成半導體鰭片在半導體基板之上。方法1300旨在提供5nm技術節點中的範例製程，且5nm技術節點通常使用鰭狀場效電晶體。
動作1301為形成隔離結構。隔離結構可於半導體積板上定義主動元件區。第5圖繪示了範例。在一些實施例中，隔離結構為淺溝槽隔離區域。
動作1305為形成包括多晶矽層的虛置閘極堆疊。第5圖提供了範例。在一些其他實施例中，閘極堆疊並非虛置閘極堆疊，而為具有真實閘極材料的閘極堆疊。在一些其他實施例中，虛置閘極堆疊使用其他材料代替多晶矽層。可使用的其他材料的範例包括金屬、金屬矽化物、金屬氮化物、或其相似物。
動作1307為形成罩幕於虛置閘極堆疊之上。第8-11圖提供了範例，其中使用雙重圖案化製程以形成間隔物1001組成的罩幕。
動作1309為使用動作1307的罩幕以蝕刻閘極堆疊，且從而形成線性部件。第12圖提供了範例。第6圖提供了另一範例。根據本發明實施例，這些線性部件包括主動元件區上的線性部件陣列及虛置元件區上的另一線性部件陣列，其中這兩個線性部件陣列均在一格線上。
其餘的動作，動作1311-1319，為替代閘極製程。替代閘極製程為可選的。另外，根據本發明實施例，可使用與本文所繪示及所描述的不同的替代閘極製程。
動作1311為形成鄰近以動作1309所定義的線性部件的側壁間隔物。動作1313為沉積層間介電(interlevel dielectric，ILD)層，填充線性部件之間剩餘的空間。
動作1315為平坦化製程，在平坦化製程時，在虛置元件區中線性部件所形成的虛置元件結構可減少在主動元件區中的凹陷。平坦化製程可為化學機械研磨。
步驟1317為以高介電常數金屬閘極替代虛置閘極。首先移除虛置閘極以創造開口，後續以高介電常數金屬閘極堆疊填充開口。高介電常數金屬閘極堆疊的金屬，無論成長的或沉積的，最初都不受限於以移除虛置閘極所創造的開口。因此，動作1317可接續動作1319，化學機械研磨製程，在其中移除多餘的金屬。在虛置元件區中線性部件可減少在此化學機械研磨時主動元件區中的凹陷。
本發明實施例的一些方面關於一種積體晶片，其包括半導體基板包括主動元件區及虛置元件區。第一複數個多晶線位於主動元件區之上。虛置元件結構位於虛置元件區之上。虛置元件結構包括第二複數個多晶線，其與第一複數個多晶線在格線上。
本發明實施例的一些方面關於一種積體晶片，包括：半導體基板，包括第一主動元件區、第二主動元件區、及虛置元件區，其延伸於第一主動元件區及第二主動元件區之間。第一線性部件陣列，延伸於第一主動元件區之上，且具有第一線間距以及第一線寬度。第二線性部件陣列，延伸於第二主動元件區之上，且具有第二線間距以及第二線寬度。虛置元件結構，位於虛置元件區之上，且延伸於虛置元件區的大部分之上。根據本發明實施例，虛置元 件結構為第三線性部件陣列，其具有第一線間距以及第一線寬度。在一些實施例中，第一陣列中的線性部件及第三陣列中的線性部件位於虛擬格線上，其具有與第一陣列中的線性部件的節距相等的節距。在一些實施例中，第二線間距與第一線間距不同；第二線寬度與第一線寬度不同；以及虛置元件結構相較於至第二線性部件陣列更靠近第一線性部件陣列。在一些實施例中，虛置元件結構的線性部件的第一部分在第一陣列的線性部件的一側；以及第一部份中的線性部件之一與第一陣列相隔第一線寬度。在一些實施例中，虛置元件結構的線性部件的第一部分在第一陣列的線性部件的一側；以及虛置元件結構的線性部件的第二部分與第一陣列的線性部件端點對齊。在一些實施例中，一些虛置元件結構的線性部件與第一陣列的線性部件端點對齊。在一些實施例中，第三線性部件陣列中的線性部件數目為八或更多。在一些實施例中，虛置元件結構跨越第一主動元件區及第二主動元件區之間距離的一半或更多。在一些實施例中，第二線間距與第一線間距相等；以及第二線寬度與第一線寬度相等。在一些實施例中，虛置元件結構跨越第一主動元件區及第二主動元件區之間距離。在一些實施例中，第一線性部件陣列為形成交叉於半導體鳍片上字元線陣列；以及金屬內連線位於第一線性部件陣列的鄰近構件之間。
本發明實施例的一些方面關於一種積體晶片的設計方法。此方法包括產生積體電路布局檔案包括氧化物定義罩幕，其中氧化物定義罩幕定義主動元件區，包括第一主動元件區。增加第一線性部件陣列至積體電路布局檔案，其中第一線性部件陣列延伸於第一主動元件區之上。插入虛置填充物於積體電路布局檔案中。虛置填充物位於主動元件區之外，且包括第二線性部件陣列。第二線性部件陣列具有與第一線性部件陣列相同的節距，以及與第一線性部件 陣列在格線上。在一些實施例中，第二線性部件陣列包括線性部件在第一陣列中線性部件的一側。在一些實施例中，第二線性部件陣列包括線性部件與第一陣列中線性部件端點相對。在一些實施例中，第二線性部件陣列包括線性部件在第一陣列中的線性部件的一側。在一些實施例中，應用設計規則核對於積體電路布局檔案；第二線性部件陣列與第一線性部件陣列具有接近量，若第二線性部件陣列與第一線性部件陣列不在格線上，將造成設計規則核對失效。在一些實施例中，第二線性部件陣列跨越第一主動元件區及鄰近主動元件區之間距離的四分之一或更多。
本發明實施例的一些方面關於一種積體晶片的製造方法，包括：形成隔離結構於半導體基板之上以定義以虛置元件區分離的複數個主動元件區，虛置元件區為半導體基板在主動元件區之外的部分。形成連續多晶線陣列於半導體基板上。連續多晶線陣列的第一部份延伸於複數個主動元件區之上，且連續多晶線陣列的第二部份延伸於虛置元件區上。第二部分為連續多晶線陣列的大部分。與連續多晶線陣列的第一部分形成主動元件連結。從連續多晶線陣列的第二部分形成虛置元件結構。在一些實施例中，形成主動元件連結及形成虛置元件結構包括蝕刻以形成斷裂於多晶線的一部分之中，以分隔為具有主動元件連結的片段，以及形成部分虛置元件結構的片段。在一些實施例中，形成連續多晶線陣列包括多重圖案化。
前述內文概述了許多實施例的特徵部件，使本技術領域中具有通常知識者可以從各個方面更佳地了解本發明實施例。本技術領域中具有通常知識者應可理解，且可輕易地以本發明實施例為基礎來設計或修飾其他製程及結構，並以此達到相同的目的及/或達到與在此介紹的實施例相同之優點。本技術 領域中具有通常知識者也應了解這些相等的結構並未背離本發明實施例的發明精神與範圍。在不背離本發明實施例的發明精神與範圍之前提下，可對本發明實施例進行各種改變、置換或修改，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。另外，雖然本發明已以數個較佳實施例揭露如上，然其並非用以限定本發明，且並非所有優點都已於此詳加說明。
2:區域
100:積體晶片
101:格線
103:半導體基板
105:虛置元件區
106:距離
107:虛置元件結構
109:線性部件
111:隔離結構
113a,113b,113c:線性部件
115a,115b,115c,115d:主動元件區
117:金屬線
119:虛置元件結構
120:距離
121:線性部件
123:金屬線
125:距離
126:距離
127:虛置元件結構
128:距離
129:虛置元件結構
160:距離

Claims (15)

  1. 一種積體晶片，包括：一半導體基板，包括一第一主動元件區、一第二主動元件區、一第三主動元件區、及一虛置元件區；一第一線性部件陣列，延伸於該第一主動元件區之上，且具有一第一線間距以及一第一線寬度；一第二線性部件陣列，延伸於該第二主動元件區之上，且具有一第二線間距以及一第二線寬度；一第三線性部件陣列，延伸於該第三主動元件區之上，且具有一第三線間距以及一第三線寬度；一第一虛置元件結構及一第二虛置元件結構，位於該虛置元件區之上，且延伸於該虛置元件區的一大部分之上，其中該第一虛置元件結構延伸於該第一主動元件區及該第二主動元件區之間，而該第二虛置元件結構延伸於該第一主動元件區及該第三主動元件區之間；其中該第一虛置元件結構為一第四線性部件陣列，其具有該第一線間距以及該第一線寬度。
  2. 如請求項1所述之積體晶片，其中該第一陣列中的該線性部件及該第四陣列中的該線性部件位於一虛擬格線上，其具有與該第一陣列中的該線性部件的一節距相等的一節距。
  3. 如請求項1至2中任一項所述之積體晶片，其中：該第二線間距與該第一線間距不同；該第二線寬度與該第一線寬度不同；以及 該第一虛置元件結構相較於至該第二線性部件陣列更靠近該第一線性部件陣列。
  4. 如請求項1所述之積體晶片，其中：該第二虛置元件結構的該線性部件在該第一陣列的該線性部件的一側；以及該第二虛置元件結構中的該線性部件之一與該第一陣列相隔該第一線寬度。
  5. 如請求項1所述之積體晶片，其中：該第二虛置元件結構的該線性部件在該第一陣列的該線性部件的一側；以及該第一虛置元件結構的該線性部件與該第一陣列的該線性部件端點對齊。
  6. 如請求項1所述之積體晶片，其中一些該第一虛置元件結構的該線性部件與該第一陣列的該線性部件端點對齊。
  7. 如請求項1所述之積體晶片，其中該第二虛置元件結構跨越該第一主動元件區及該第三主動元件區之間一距離的一半或更多，其中：該第三線間距與該第一線間距相等；該第三線寬度與該第一線寬度相等。
  8. 如請求項7所述之積體晶片，其中該第二虛置元件結構跨越該第一主動元件區及該第三主動元件區之間一距離。
  9. 如請求項1所述之積體晶片，其中：該第一線性部件陣列為形成交叉於一半導體鳍片陣列上一字元線陣列；以及金屬內連線位於該第一線性部件陣列的鄰近構件之間。
  10. 一種積體晶片的設計方法，包括：產生一積體電路布局檔案，包括一氧化物定義罩幕，其中該氧化物定義罩幕 定義主動元件區，包括一第一主動元件區、一第二主動元件區及一第三主動元件區；增加一第一線性部件陣列、一第二線性部件陣列及一第三線性部件陣列至該積體電路布局檔案，其中該第一線性部件陣列延伸於該第一主動元件區之上且具有一第一線間距以及一第一線寬度，該第二線性部件陣列延伸於該第二主動元件區之上且具有一第二線間距以及一第二線寬度，並且該第三線性部件陣列延伸於該第三主動元件區之上且具有一第三線間距以及一第三線寬度，；以及插入虛置填充物於該積體電路布局檔案之中；其中該虛置填充物位於該主動元件區之外；該虛置填充物包括一第一虛置元件結構及一第二虛置元件結構，其中該第一虛置元件結構延伸於該第一主動元件區及該第二主動元件區之間，而該第二虛置元件結構延伸於該第一主動元件區及該第三主動元件區之間；該第一虛置元件結構為一第四線性部件陣列，且該第四線性部件陣列具有與該第一線性部件陣列相同的一節距；以及該第四線性部件陣列與該第一線性部件陣列在格線上。
  11. 如請求項10所述之積體晶片的設計方法，其中該第四線性部件陣列包括線性部件與該第一陣列中該線性部件端點相對，其中該第二虛置元件結構為一第五線性部件陣列，且該第五線性部件陣列包括線性部件在該第一陣列中的該線性部件的一側。
  12. 如請求項10至11中任一項所述之積體晶片的設計方法，更包括：應用一設計規則核對於該積體電路布局檔案； 其中該第四線性部件陣列與該第一線性部件陣列具有一接近量，若該第四線性部件陣列與該第一線性部件陣列不在格線上，將造成一設計規則核對失敗。
  13. 一種積體晶片的製造方法，包括：形成隔離結構於一半導體基板之上以定義以一虛置元件區分離的複數個主動元件區，該虛置元件區為該半導體基板在該些主動元件區之外的部分；形成一連續多晶線陣列於該半導體基板上；其中該連續多晶線陣列的一第一部份延伸於該複數個主動元件區之上，且該連續多晶線陣列的一第二部份延伸於該虛置元件區之上，該第二部分為該連續多晶線陣列的一大部分；與該連續多晶線陣列的該第一部分形成主動元件連結；以及從該連續多晶線陣列的該第二部分形成一虛置元件結構，其中：該些主動元件區包括一第一主動元件區、一第二主動元件區及一第三主動元件區；該連續多晶線陣列的該第一部分包括延伸於該第一主動元件區之上且具有一第一線間距以及一第一線寬度的一第一線性部件陣列、延伸於該第二主動元件區之上且具有一第二線間距以及一第二線寬度的一第二線性部件陣列、及延伸於該第三主動元件區之上且具有一第三線間距以及一第三線寬度的一第三線性部件陣列；該虛置元件結構包括一第一虛置元件結構及一第二虛置元件結構；該第一虛置元件結構延伸於該第一主動元件區及該第二主動元件區之間，而該第二虛置元件結構延伸於該第一主動元件區及該第三主動元件區之間；以及該第一虛置元件結構包括該連續多晶線陣列的該第二部分的一第四線性部件陣列，其具有該第一線間距以及該第一線寬度。
  14. 如請求項13所述之積體晶片的製造方法，其中形成主動元件連結及形成該虛置元件結構包括蝕刻以形成斷裂於該多晶線的一部分之中，以分隔為具有主動元件連結的片段，以及形成部分虛置元件結構的片段。
  15. 如請求項13至14中任一項所述之積體晶片的製造方法，其中形成該連續多晶線陣列包括多重圖案化。
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