TWI672751B - 製造積體電路的方法 - Google Patents

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楊寶如
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Abstract

本揭示內容提供一種製造積體電路(IC)之方法，其包含接收具有多個主動區域之IC佈局、落在上述多個主動區域上之多個導電接觸特徵，及要落在上述多個導電接觸特徵之第一子集上及與上述多個導電接觸特徵之第二子集分隔的導電通孔特徵；評估上述導電通孔特徵至上述多個導電接觸特徵之空間參數；以及根據上述空間參數更改IC佈局使得上述導電通孔特徵具有S形曲線形狀。

Description

製造積體電路的方法
本揭示內容是關於一種積體電路，且特別是有關於積體電路的製造方法。
半導體積體電路(Integrated Circuit；IC)工業已經歷指數性地成長。IC材料及設計之技術進步已經生產了數代IC，其中每一代都具有比上一代更小及更複雜的電路。在IC進化的過程中，幾何尺寸(亦即，用製程可產生之最小元件(或輪廓))減小之同時，功能密度(亦即，單位晶片面積之互連裝置之數目)已普遍增加。
IC可以包括多個標準單元電路，每個標準單元電路由各種邏輯部件，諸如電晶體、電容器等等形成以提供布林(Boolean)邏輯功能或儲存功能。諸如通孔及功率導軌之互連結構則隨後形成於多個標準單元電路上方，以提供標準單元電路之間的連接及/或提供外部裝置之連接。然而，隨著標準單元之尺寸逐漸變小，功率導軌與其他電子部件之間的縫隙及間隙可能隨之減小，可能增大短路的風險。然而，嘗試減小功率導軌之尺寸可能會增大電阻及可能導致速 度減慢。因此，需要一種電路結構及其製造方法來解決上述問題。
為了解決上述問題，本發明內容提供一種製造積體電路(IC)之方法，其包含接收具有多個主動區域之IC佈局、落在上述多個主動區域上之多個導電接觸特徵，及要落在上述多個導電接觸特徵之第一子集上及與上述多個導電接觸特徵之第二子集分隔的導電通孔特徵；評估上述導電通孔特徵至上述多個導電接觸特徵之空間參數；以及根據上述空間參數更改IC佈局使得上述導電通孔特徵具有S形曲線形狀。
本揭示內容提供用於製造積體電路(IC)之方法。方法包括接收具有分別要在半導體基板之多個材料層上形成的第一圖案層、第二圖案層及第三圖案層之IC佈局。第一圖案層包括具有沿第一方向延伸之細長形狀的第一主動區域及第二主動區域。第二圖案層包括具有沿第二方向延伸之細長形狀的複數個導電接觸特徵，第二方向與第一方向正交，其中上述多個導電接觸特徵落在第一及第二主動區域上。第三圖案層包括落在上述多個導電接觸特徵上之導電通孔特徵。方法進一步包括建構導電通孔特徵之初始形狀；以及將導電通孔特徵之初始形狀更改至修改形狀，此修改形狀與上述多個導電接觸特徵之第一子集導電接觸特徵重疊，且遠離上述多個導電接觸特徵之第二子集導電接觸特徵。修改 形狀具有S形曲線多邊形，此S形曲線多邊形具有沿不同於第一方向及第二方向之傾斜方向延伸的邊緣。
本揭示內容提供用於製造積體電路(IC)之方法。方法包括接收具有分別要在半導體基板之多個材料層上形成的第一圖案層及第二圖案層之IC佈局。第一圖案層包括沿第一方向分隔之多個第一導電接觸特徵及多個第二導電接觸特徵，上述多個第一及第二接觸特徵之每個具有沿與第一方向正交之第二方向延伸的細長形狀。第二圖案層包括要落在上述多個第一導電接觸特徵上且遠離上述多個第二導電接觸特徵之導電通孔特徵。方法進一步包括將導電通孔特徵修改至第一多邊形，此第一多邊形與上述多個第一導電接觸特徵重疊且遠離上述多個第二導電接觸特徵。第一多邊形具有沿不同於第一方向及第二方向之傾斜方向延伸的邊緣。
100‧‧‧半導體結構
102A‧‧‧主動區域
104A、104B、104C、104D‧‧‧閘極堆疊
106A、106B、106C、106D、106E、106F‧‧‧導電接觸特徵
108‧‧‧導電特徵
100‧‧‧半導體結構
110‧‧‧金屬線
208A、208B、208C‧‧‧導電通孔特徵
300‧‧‧半導體結構
308‧‧‧導電通孔特徵
602、604、802、804‧‧‧邊緣
700、900、1000‧‧‧方法
701‧‧‧方框
702、704、706、708、710、902、904、906、908、910、1002、1004、1006、1008、1010、1012、1014‧‧‧操作
AA'、BB'‧‧‧虛線
當結合附圖閱讀時，自以下詳細描述很好地理解本揭示內容之態樣。應當注意，根據工業中標準實務，各特徵未按比例繪製。事實上，為論述清楚，各特徵之大小可任意地增加或縮小。
第1A圖為根據一些實施例之半導體結構的俯視圖；第1B圖及第1C圖為根據一些實施例之分別沿AA'及BB'虛線截取的第1A圖之半導體結構的截面圖；第2A圖為根據一些實施例之半導體結構的俯視圖； 第2B圖及第2C圖為根據一些實施例之分別沿AA'及BB'虛線截取的第2A圖之半導體結構的截面圖；第3A圖為根據一些實施例之半導體結構的俯視圖；第3B圖及第3C圖為根據一些實施例之分別沿AA'及BB'虛線截取的第3A圖之半導體結構的截面圖；第4圖為根據一些實施例部分構成之第3A圖之半導體結構的俯視圖；第5A圖、第5B圖、第5C圖及第5D圖為根據一些實施例之在第4圖之半導體結構中的導電通孔特徵的截面圖；第6A圖、第6B圖、第6C圖、第6D圖及第6E圖為根據一些實施例構成之在各製造階段的第4圖之半導體結構中的導電通孔特徵的截面圖；第7圖為根據一些實施例之積體電路製造方法的流程圖；第8A圖、第8B圖、第8C圖、第8D圖及第8E圖為根據一些實施例構成之在各製造階段的第4圖之半導體結構中的導電通孔特徵的截面圖；第9圖為根據一些實施例之積體電路製造方法的流程圖；第10圖為根據其他一些實施例之積體電路製造方法的流程圖；以及第11A圖、第11B圖及第11C圖為根據一些實施例構成之在各製造階段之第4圖的半導體結構中的導電通孔特徵的截面圖。
應理解，以下揭示內容提供許多不同實施例或例子，為實現本發明之不同的特徵。下文描述之組件及排列之特定之實例為了簡化本揭示內容。當然，此等僅僅為實例且不意指限制。舉例而言，在隨後描述中在第二特徵上方或在第二特徵上第一特徵之形成可包括第一及第二特徵形成為直接接觸之實施例，以及亦可包括額外特徵可形成在第一及第二特徵之間，使得第一及第二特徵可不直接接觸之實施例。另外，本揭示內容在各實例中可重複元件符號及/或字母。此重複為出於簡化及清楚之目的，且本身不指示所論述各實施例及/或結構之間之關係。
另外，空間相對術語，諸如「之下」、「下方」、「下部」、「上方」、「上部」及類似者，在此為便於描述可用於描述諸圖中所圖示一個元件或特徵與另一元件(或多個元件)或特徵(或多個特徵)之關係。除圖形中描繪之方向外，空間相對術語意圖是包含裝置在使用或操作中之不同的方向。例如，若反轉附圖中之裝置，描述為在其他元件或特徵「下方」或在其他元件或特徵「下部」的元件則將更改為在其他元件或特徵「上方」。因而，示範性術語「下方」可包含上方及下方之兩者方向。裝置可為不同之朝向(旋轉90度或在其他的方向)及在此使用之空間相對描述詞可因此同樣地解釋。
本揭示內容針對但並不限於場效電晶體(field-effect transistor；FET)裝置。例如，場效電晶體裝置可為互補式金屬氧化物半導體(complementary metal-oxide-semiconductor；CMOS)裝置，其包括P型金屬氧化物半導體(metal-oxide-semiconductor；PMOS)場效電晶體裝置及N型金屬氧化物半導體(metal-oxide-semiconductor；NMOS)場效電晶體裝置。場效電晶體可為二維(平面FET)或三維的，諸如鰭式場效電晶體(fin-type FET；FinFET)。以下揭示內容將繼續使用一或多個鰭式場效電晶體為例來說明本揭示內容之各實施例。然而，應理解，此申請案將不會限於裝置之特定類型，除非特別說明。
第1A圖為半導體結構100之俯視圖。第1B圖及第1C圖為根據一些實施例構成之分別沿AA'及BB'方向之半導體結構100的截面圖。半導體結構100包括具有藉由多個隔離特徵103分隔之各種主動區域(諸如102A及102B)的半導體基板。諸如場效電晶體之各種裝置形成於多個主動區域上。每個主動區域包括沿第一方向(X方向)延伸的細長形狀，諸如矩形。場效電晶體之不同閘極堆疊，諸如閘極堆疊104A、閘極堆疊104B、閘極堆疊104C及閘極堆疊104D形成於主動區域上。每個閘極堆疊包括沿垂直於第一方向之第二方向(Y方向)延伸之細長形狀，諸如矩形。垂直方向為藉由XY平面界定之Z方向，其垂直於半導體基板之表面。各種源極/汲極特徵(未圖示)形成於鰭式主動區 域上且各自配置不同的閘極堆疊以形成多個場效電晶體。半導體結構100進一步包括多個導電特徵(亦稱為多個導電接觸特徵)106，其形成於半導體基板上並經配置以落在源極/汲極特徵上。在本實例中，上述多個導電接觸特徵106包括例示性的導電接觸特徵106A、導電接觸特徵106B、導電接觸特徵106C、導電接觸特徵106D、導電接觸特徵106E及導電接觸特徵106F。進一步描述本實例，導電接觸特徵106A、導電接觸特徵106B及導電接觸特徵106C落在主動區域102A上之各別源極/汲極特徵上且與其直接接觸，而導電接觸特徵106D、導電接觸特徵106E及導電接觸特徵106F落在主動區域102B上之各別源極/汲極特徵上且與其直接接觸。導電特徵(稱為導電通孔特徵)108設置在半導體基板上並經配置以直接連接導電接觸特徵106A、導電接觸特徵106C及導電接觸特徵106E。導電通孔特徵108為經配置以在半導體基板中向源極/汲極特徵提供功率(諸如高功率Vdd或低功率Vss)之功率導軌。包括各種金屬線及通孔特徵之額外的互連結構形成於半導體基板上且經配置以將各種場效電晶體耦接至功能電路。特定言之，互連結構包括經配置以落在導電通孔特徵108上之金屬線110，如第1B圖所示。
第2A圖為半導體結構200之俯視圖。第2B圖及第2C圖為根據一些實施例構成之分別沿AA'及BB'方向之半導體結構100的截面圖。半導體結構200包括具有藉由多個隔離特徵103分隔之各種主動區域(諸如102A及102B) 的半導體基板。諸如場效電晶體之各種裝置形成於多個主動區域上。每個主動區域包括沿第一方向(X方向)延伸的細長形狀，諸如矩形。場效電晶體之不同閘極堆疊，諸如閘極堆疊104A、閘極堆疊104B、閘極堆疊104C及閘極堆疊104D形成於主動區域上。每個閘極堆疊包括沿垂直於第一方向之第二方向(Y方向)延伸之細長形狀，諸如矩形。垂直方向為藉由XY平面界定之Z方向，其垂直於半導體基板之表面。各種源極/汲極特徵(未圖示)形成於鰭式主動區域上且經配置為具有各別閘極堆疊以形成場效電晶體。半導體結構200進一步包括形成於半導體基板上且經配置以落在源極/汲極特徵上之多個導電接觸特徵106。在本實例中，上述多個導電接觸特徵106包括例示性的導電接觸特徵106A、導電接觸特徵106B、導電接觸特徵106C、導電接觸特徵106D、導電接觸特徵106E及導電接觸特徵106F。進一步描述本實例，導電接觸特徵106A、導電接觸特徵106B及導電接觸特徵106C落在主動區域102A上之各別源極/汲極特徵上且與其直接接觸，而導電接觸特徵106D、導電接觸特徵106E及導電接觸特徵106F落在主動區域102B上之各別源極/汲極特徵上且與其直接接觸。三個示範性導電通孔特徵208A、導電通孔特徵208B及導電通孔特徵208C形成於半導體基板上且經配置以分別連接至導電接觸特徵106A、導電接觸特徵106E及導電接觸特徵106C。導電通孔特徵208為經配置以在半導體基板中向源極/汲極特徵提供功率(諸如高功率Vdd或低功率Vss)之功率導軌。 包括各種金屬線及通孔特徵之額外的互連結構形成於半導體基板上且經配置以將各種場效電晶體耦接至功能電路中。特定言之，互連結構包括經配置以落在導電通孔特徵208A、導電通孔特徵208B及導電通孔特徵208C上且與其電連接之金屬線110，如第2B圖所圖示。
第3A圖為半導體結構300之俯視圖。第3B圖及第3C圖為根據一些實施例構成之分別沿AA'及BB'方向之半導體結構300的截面圖。半導體結構300包括具有藉由多個隔離特徵103分隔之各種主動區域(諸如102A及102B)的半導體基板。諸如場效電晶體之各種裝置形成於多個主動區域上。每個主動區域包括沿第一方向(X方向)延伸的細長形狀，諸如矩形。場效電晶體之不同閘極堆疊，諸如閘極堆疊104A、閘極堆疊104B、閘極堆疊104C及閘極堆疊104D形成於主動區域上。每個閘極堆疊包括沿垂直於第一方向之第二方向(Y方向)延伸之細長形狀，諸如矩形。垂直方向為藉由XY平面界定之Z方向，其垂直於半導體基板之表面。各種源極/汲極特徵(未圖示)形成於鰭式主動區域上並經配置為具有各別閘極堆疊以形成場效電晶體。半導體結構300進一步包括形成於半導體基板上且經配置以落在源極/汲極特徵上之多個導電接觸特徵106。在本實例中，上述多個導電接觸特徵106包括例示性的導電接觸特徵106A、導電接觸特徵106B、導電接觸特徵106C、導電接觸特徵106D、導電接觸特徵106E及導電接觸特徵106F。進一步描述本實例，導電接觸特徵106A、導電接觸特徵 106B及導電接觸特徵106C落在主動區域102A之各別源極/汲極特徵上且與其直接接觸，而導電接觸特徵106D、導電接觸特徵106E及導電接觸特徵106F落在主動區域102B上之各別源極/汲極特徵上且與其直接接觸。彎曲導電通孔特徵308形成於半導體基板上且經配置以分別連接至導電接觸特徵106A、導電接觸特徵106E及導電接觸特徵106C。特定言之，導電通孔特徵308經設計以具有S形曲線形狀。S形曲線形狀包括沿不同於第一及第二方向(X及Y方向)之傾斜方向延伸的至少一個邊緣。具有傾斜邊緣之S形曲線形狀之設計提供導電結構以適當地連接至具有足夠接觸面積(重疊目標)之期望導電接觸特徵，並且以充足間隙(間隔目標)遠離不期望的導電接觸特徵。導電通孔特徵308為經配置以在半導體基板中向源極/汲極特徵提供功率(諸如高功率Vdd或低功率Vss)之功率導軌。包括各種金屬線及通孔特徵之額外的互連結構形成於半導體基板上，且經配置以將各種場效電晶體耦接至功能電路中。特定言之，互連結構包括經配置以落在導電通孔特徵308上之金屬線110，如第3B圖所示。
在第4圖中進一步部分地構成半導體結構300，而主動區域102及金屬線110為簡單起見被去除。在本揭示內容中，金屬接觸特徵106根據與導電通孔特徵308之關係分成兩組(或兩個子集)。第一組導電接觸特徵包括導電接觸特徵106A、導電接觸特徵106C及導電接觸特徵106E，此等導電接觸特徵根據設計意圖直接連接至導電通 孔特徵308。第二組導電接觸特徵包括導電接觸特徵106B、導電接觸特徵106D及導電接觸特徵106F，此等導電接觸特徵根據設計意圖遠離導電通孔特徵308。導電通孔特徵308之S形曲線形狀為具有各種移位及變形之連續特徵以與兩組導電接觸特徵具有適當的關係。具有S形曲線形狀之導電通孔特徵308根據各種規則(將後文描述)構成，以落在第一組導電接觸特徵上來滿足重疊目標，且遠離第二組導電接觸特徵來滿足間隔目標。為完成此目標，S形曲線形狀包括不同多邊形，諸如具有不同尺寸之正方形、具有不同寬度及長度之矩形、具有不同角度之傾斜矩形、三角形、梯形、菱形及平行四邊形。第5A圖、第5B圖、第5C圖及第5D圖根據一些實施例繪示導電通孔特徵308之不同例示性的S形曲線形狀在。通常情況下，由於設計人員與製造人員之間的溝通不夠，製造能力不足，無法滿足設計人員之原始IC設計(諸如重疊目標及間隔目標)。以下方法提供合適方式以修改IC設計來滿足製造規則。
第7圖根據具有提取規則之一些實施例提供建構導電通孔特徵308之流程圖700。第6A圖、第6B圖、第6C圖、第6D圖及第6E圖為在各步驟之導電通孔特徵308的形狀。在以下描述中，半導體結構100之IC設計仍然使用第3A圖至第3C圖及第4圖中的IC設計來實現不同特徵(包括主動區域102、閘極堆疊104及其他特徵)及各別空間關係。
參看第7圖，方法700由方框701處開始，接收具有多個圖案層(如第3A圖至第3C圖所示)之半導體結構 之IC佈局。例如，IC佈局包括界定主動區域102之第一圖案層；界定閘極堆疊104之第二圖案層；界定落在各別主動區域上之導電接觸特徵106的第三圖案層；及界定落在導電接觸特徵106之子集(或第一組)上之導電通孔特徵308的第四圖案層。額外的圖案層可以存在於IC佈局中。例如，互連結構，包括在各別圖案層中之各種金屬線及通孔特徵，形成於半導體基板上且經配置以將各場效電晶體耦接至功能電路中。
參看第7圖及第6A圖，方法700進行至操作702，建構具有矩形之導電通孔特徵，此矩形具有落在滿足重疊目標之全部導電接觸特徵上之長度及寬度。在本實例中，矩形之長度沿第一方向(X方向)延伸，如第6A圖所示。此矩形稱作初始矩形。
參看第7圖及第6B圖，方法700進行至操作704，考慮來自第二組的一個導電接觸特徵，及從初始矩形提取多邊形的。特別地，從導電通孔特徵之初始矩形與所考慮導電接觸特徵之間的重疊區的位置抽象多邊形。多邊形之尺寸可以根據某些規則，諸如重疊面積加間距，來評估及決定。多邊形可為具有任意數目邊之多邊形，諸如正方形、矩形、三角形、梯形、菱形及平行四邊形。多邊形之邊緣可以是包括不同於X及Y方向之傾斜角的任何角度。例如，考慮導電接觸特徵106D及從重疊區域中提取一個多邊形。在此情況下，上述多邊形是一個矩形。在操作704提取後，導電通孔特徵之形狀如第6B圖所示。
參看第7圖，方法700進行至操作706，評估所考慮導電接觸特徵(此實例中之106D)與導電通孔特徵之間的橫向距離(或間距)是否滿足間隔目標。若不滿足，則返回操作704，從導電通孔特徵提取另一多邊形。若它滿足間隔目標，則方法700前進至下述的操作708。方法700將迭代直到達到間隔目標。
參看第7圖，方法700進行至操作708，檢查第二組中之全部導電接觸特徵是否耗盡。若否，針對第二組中之另一導電接觸特徵，方法700返回至操作704。例如，考慮第二組中另一導電接觸特徵106F及從導電通孔特徵提取另一多邊形(諸如矩形)，從而生成如第6C圖所示之曲線形狀。對於另一實例，考慮在第二組中又一導電接觸特徵106B及從導電通孔特徵提取另一多邊形(諸如矩形)，從而生成如第6D圖所示之S形曲線形狀。此外，若間隔目標仍然沒有達到，則從導電通孔特徵308提取另一多邊形。例如，若導電接觸特徵106D及導電通孔特徵308未足夠分隔，則提取另一多邊形(諸如三角形)。對於另一實例，若導電接觸特徵106F及導電通孔特徵308未足夠分隔，則提取另一多邊形，諸如三角形等，從而生成具有如第6E圖所示之S形曲線形狀的導電通孔特徵308。特定言之，第6E圖中之S形曲線形狀308具有一或多個傾斜邊緣，諸如邊緣602、邊緣604及其他傾斜邊緣，每個具有不同於X及Y方向之各別傾斜角。
參看第7圖，方法700可以包括其他操作，諸如操作710，根據修改後的之IC設計生成用於掩模製造之下線(tape-out)，此下線包括具有S形曲線形狀之導電通孔特徵308，其另外具有至少一個傾斜邊緣。下線界定要在用於晶圓製造之光罩上形成或藉由直接寫入方法(諸如電子束直接寫入)直接傳遞至半導體晶圓之修改的IC設計。修改的IC設計之下線包括各圖案層(諸如主動區域層、閘極堆疊層等等)及在此等圖案層中間之空間關係，尤其在每個圖案層中之各圖案特徵的各形狀及尺寸。方法700可以另外包括根據界定具有導電通孔特徵308之修改的IC設計的下線製造光罩，此導電通孔特徵具有S形曲線形狀。
第9圖根據具有堆疊規則之一些實施例提供建構導電通孔特徵308之流程圖900。第8A圖、第8B圖、第8C圖、第8D圖及第8E圖為在各步驟處之導電通孔特徵308的形狀。在以下描述中，半導體結構100之IC設計仍然使用在第3A圖至第3C圖及第4圖中的IC設計來實現不同特徵(包括主動區域102、閘極堆疊104及其他特徵)及各別空間關係。
參看第9圖，方法900由方框701處開始，接收具有多個圖案層之半導體結構的IC佈局。例如，IC佈局包括界定主動區域102之第一圖案層；界定閘極堆疊104之第二圖案層；界定落在各別主動區域上之導電接觸特徵的第三圖案層；及界定落在導電接觸特徵之子集上的導電通孔特徵 的第四圖案層，諸如第3A圖至第3C圖所示之此等。額外的圖案層可以存在於IC佈局中。
參看第9圖及第8A圖，方法900進行至操作902，建構具有矩形的導電通孔特徵，此矩形的長度及寬度足夠小以致於不會落在導電接觸特徵之任何一個上，或遠離具有滿足間隔目標(這意謂橫向距離等於或大於間隔目標)之橫向距離的導電接觸特徵之任一個。在本實例中，矩形之長度沿第一方向(X方向)延伸，如第8A圖所示。此矩形稱作初始矩形。
參看第9圖及第8B圖，方法900進行至操作904，考慮來自第一組之一個導電接觸特徵，及將多邊形添至初始矩形的。特別地，將多邊形添加至所考慮導電接觸特徵之位置使得所修改的導電通孔特徵將與所考慮導電接觸特徵重疊。多邊形之尺寸可以根據某些規則，諸如現有間距加重疊目標，來評估及決定。多邊形可為具有任意數目邊之多邊形，諸如正方形、矩形、三角形、梯形、菱形及平行四邊形。多邊形之邊緣可以是包括不同於X及Y方向之傾斜角的任何角度。例如，考慮導電接觸特徵106A及將多邊形添加至導電通孔特徵。在此情況下，多邊形為矩形。在操作904處之添加之後，導電通孔特徵之形狀如第8B圖所示。
參看第9圖，方法900進行至操作906，評估所考慮導電接觸特徵(此實例中之106A)與導電通孔特徵之間的重疊面積是否滿足重疊目標的。若不滿足，則返回操作904，將另一多邊形添至導電通孔特徵的。若滿足重疊目 標，則方法900前進至以下操作908，檢查第一組中之全部導電接觸特徵是否耗盡。方法900將迭代直到達到重疊目標。
參看第9圖，方法900進行至操作908，檢查第一組中之全部導電接觸特徵是否藉由上述操作耗盡的。若沒有，針對第一組中之另一導電接觸特徵，方法900返回至操作904。例如，考慮第一組中另一導電接觸特徵106C及將另一多邊形(諸如矩形)添至導電通孔特徵，從而生成如第8C圖所示之曲線形狀。對於另一實例，考慮第一組中另一導電接觸特徵106E及將另一多邊形(諸如矩形)添至導電通孔特徵，從而生成如第8D圖所示之S形曲線形狀。此外，若未達到重疊目標，則將另一多邊形添至導電通孔特徵308。例如，若導電接觸特徵106A及導電通孔特徵308不具有足夠的接觸面積，則將另一多邊形(諸如梯形)添至導電通孔特徵。對於另一實例，若導電接觸特徵106C及導電通孔特徵308不具有足夠的接觸面積，則添加另一多邊形(諸如梯形)等，從而生成具有如第8E圖所示之S形曲線形狀的導電通孔特徵308。特定言之，第8E圖中之S形曲線形狀308具有一或多個傾斜邊緣，諸如邊緣802、邊緣804及其他傾斜邊緣，每個具有不同於X及Y方向之各別傾斜角。生成導電通孔特徵308之傾斜角，因為添加傾斜多邊形以增大接觸面積且同時避免違反與第二組中之相鄰導電接觸特徵的間隔目標。
參看第9圖，方法900可以包括其他操作，諸如操作910，根據所修改之IC設計生成用於掩模製造之下線，下線包括具有S形曲線形狀之導電通孔特徵，其另外具有至少一個傾斜邊緣。下線界定要在光罩上形成或藉由直接寫入方法(諸如電子束直接寫入)直接傳遞至半導體晶圓之修改的IC設計。修改的IC設計之下線包括各圖案層及在此等圖案層中間之空間關係，尤其在每個圖案層中之各圖案特徵的各形狀及尺寸。方法900可以另外包括根據界定具有導電通孔特徵之修改的IC設計的下線製造光罩，此導電通孔特徵具有S形曲線形狀。
第10圖根據一些實施例提供用於建構導電通孔特徵308之流程圖1000。方法1000由方框701處開始，接收具有多個圖案層之半導體結構的IC佈局。例如，IC佈局包括界定多個主動區域102之第一圖案層；界定閘極堆疊104之第二圖案層；界定落在各別主動區域上之導電接觸特徵的第三圖案層；及界定落在導電接觸特徵之子集上的導電通孔特徵的第四圖案層，諸如第3A圖至第3C圖所示之此等。額外圖案層可以存在於IC佈局中。
方法1000進行至操作1002，建構導電通孔特徵之初始形狀。初始形狀可以為多邊形或其他適合的形狀。當從設計人員接收到初始IC設計時，初始形狀可以為來自設計人員之形狀。在一個實施例中，操作1002建構導電通孔特徵之初始形狀以使矩形具有落在滿足重疊目標之全部導電接觸特徵上之長度及寬度。在另一實施例中，操作1002 建構導電通孔特徵之初始形狀以使矩形具有足夠小以致不會落在導電接觸特徵之任何一個上或遠離具有滿足間隔目標之橫向距離的每個導電接觸特徵的長度及寬度。
方法1000進行至操作1004，考慮一個導電接觸特徵且決定其屬於哪個組。在操作1004中，評估導電通孔特徵與所考慮導電接觸特徵之間的空間參數。此空間關係界定兩個根據IC佈局是否連接或遠離。因此，將導電接觸特徵分成兩組。第一組包括與導電通孔特徵連接之全部導電接觸特徵。第二組包括遠離導電通孔特徵之全部導電接觸特徵。若考慮導電接觸特徵屬於第一組，則進行至操作1006。若屬於第二組，則進行至操作1008。
在操作1004處，當所考慮導電接觸特徵來自於第一組時，方法1000進行至操作1006，將多邊形添至導電通孔特徵。特別地，將多邊形添加至所考慮導電接觸特徵之位置使得所修改導電通孔特徵將與所考慮導電接觸特徵重疊。多邊形之尺寸可以根據某些規則，諸如現有間距加重疊目標，來評估及決定。多邊形可為具有任意數目邊之多邊形，諸如正方形、矩形、三角形、梯形、菱形及平行四邊形。多邊形之邊緣可以是包括不同於X及Y方向之傾斜角的任何角度。例如，考慮導電接觸特徵106A及將多邊形添加至導電通孔特徵。
方法1000進行至操作1010，評估所考慮導電接觸特徵與導電通孔特徵之間的重疊面積是否滿足重疊目標。若不滿足，則返回至操作1006，將另一多邊形添至導 電通孔特徵。方法1000將迭代直到達到重疊目標。若滿足重疊目標，則方法1000前進至述下操作1014。在操作1006及操作1010中，亦考慮間隔規則。當添加多邊形導致導電通孔特徵308與第二組之相鄰導電接觸特徵之間的橫向距離減少時，可添加傾斜多邊形以滿足重疊目標及間隔目標兩者。
在操作1004處，當所考慮導電接觸特徵屬於第二組時，方法1000進行至操作1008，從導電通孔特徵提取多邊形。特別地，從所考慮導電接觸特徵之位置提取多邊形使得所修改導電通孔特徵將遠離考慮導電接觸特徵，從而使得在其間的橫向距離等於或大於間隔目標。多邊形之尺寸可以根據某些規則，諸如現有重疊加間隔目標，來評估及決定。多邊形可為具有任意數目邊之多邊形，諸如正方形、矩形、三角形、梯形、菱形及平行四邊形。多邊形之邊緣可以是包括不同於X及Y方向之傾斜角的任何角度。
方法1000進行至操作1012，評估所考慮導電接觸特徵與導電通孔特徵之間的間距是否滿足間隔目標。若不滿足，則返回操作1008，從導電通孔特徵提取另一多邊形。方法1000將迭代直到達到間隔目標。若滿足間隔目標，則方法1000前進至述下操作1014。在操作1008及操作1012中，亦考慮重疊規則。當提取多邊形導致導電通孔特徵308與第一組之相鄰導電接觸特徵之間的重疊面積減少時，可以提取傾斜多邊形以滿足間隔目標及重疊目標兩者。
操作1014包括檢查全部導電接觸特徵(在第一組及第二組中之兩者)是否藉由上述操作耗盡。若沒有，方法1000返回至針對另一導電接觸特徵之操作1004。因此，導電通孔特徵308最後為具有一或多個傾斜邊緣之S形曲線形狀，每個傾斜邊緣各自具有不同於X及Y方向之傾斜角。
方法1000可以包括其他操作，諸如操作910，根據如此修改之IC設計生成用於掩模製造之下線，下線包括具有S形曲線形狀之導電通孔特徵，其另外具有至少一個傾斜邊緣。下線界定要在光罩上形成或藉由直接寫入方法(諸如電子束直接寫入)直接傳遞至半導體晶圓之所修改IC設計。所修改IC設計之下線包括各圖案層及在此等圖案層中間之空間關係，尤其在每個圖案層中之各圖案特徵的各形狀及尺寸。方法900可以另外包括根據界定具有導電通孔特徵之所修改IC設計的下線製造光罩，此導電通孔特徵具有S形曲線形狀。方法900可以另外包括使用光罩製造半導體晶圓。
本揭示內容提供半導體結構之IC設計及其製造方法的各實施例。其他實施例可以存在於本揭示內容之範疇內。例如，方法700可以從初始形狀開始，隨後以一種方式(按照形狀、大小及傾斜角)添加多邊形以達到第一組中的另一導電接觸特徵，遠離第二組中之相鄰導電接觸特徵。此過程繼續進行，直到導電通孔特徵落在具有足夠接觸面積之第一組中的全部導電接觸特徵上(滿足重疊目標)且以足夠間隙遠離第二組中的全部導電接觸特徵(滿足間隔目 標)。在一個步驟處，在第11A圖例示導電通孔特徵308。在添加一些額外多邊形之後，延伸例示的導電通孔特徵308，如第11B圖所示。在添加多邊形之迭代中的數個循環之後，進一步延伸例示的導電通孔特徵308，如第11C圖所示。
本揭示內容提供用於半導體結構之IC佈局及其製造方法。半導體結構包括落在底層導電層中之落在導電接觸特徵子集上的導電通孔特徵，以在多個主動區域中耦接場效電晶體之各源極/汲極特徵。在半導體結構之IC佈局中的導電通孔特徵經設計以具有S形曲線形狀。S形曲線形狀包括沿不同於標準方向之傾斜方向延伸的至少一個邊緣，諸如細長閘極堆疊之方向及細長鰭式主動區域之方向。
本揭示內容之實施例提供超過現有技術之優勢，但是應理解，其他實施例可提供不同優勢，不是所有優勢在本文中論述，及無特定之優勢為所有實施例所必需。藉由利用本揭示方法及結構，導電通孔特徵之S形曲線形狀提供落在具有充足接觸面積之期望導電接觸特徵上，且遠離具有充足間隙之不期望導電接觸特徵的自由度及靈活性。
因此，本揭示內容提供用於製造積體電路(IC)之方法。方法包括接收具有多個主動區域之IC佈局、落在上述多個主動區域上之多個導電接觸特徵，及要落在上述多個導電接觸特徵之第一子集上及與上述多個導電接觸特徵之第二子集分隔的導電通孔特徵；評估上述導電通孔特徵至 上述多個導電接觸特徵之空間參數；以及根據上述空間參數更改IC佈局使得上述導電通孔特徵具有S形曲線形狀。
於一些實施例中，上述製造IC之方法更包含以下步驟。在一半導體基板上形成複數個淺溝槽隔離特徵，進而界定上述多個主動區域；分別地形成落在上述多個主動區域上之上述多個導電接觸特徵；以及形成直接落在上述多個導電接觸特徵之上述第一子集上的具有該S形曲線形狀的上述導電通孔特徵。
於一些實施例中，形成具有該S形曲線形狀的上述導電通孔特徵在上述半導體基板上包含在光罩上形成圖案，其中上述圖案界定具有上述S形曲線形狀之上述導電通孔特徵；以及藉由使用上述光罩之光刻製程將上述圖案傳遞至上述半導體基板。
於一些實施例中，評估上述導電通孔特徵至上述多個導電接觸特徵之上述空間參數之步驟包含，評估在上述第一子集中之上述導電通孔特徵與上述多個導電接觸特徵其中一者之間的重疊區；以及上述IC佈局之修改包含若上述重疊面積少於重疊目標則將一矩形添至上述導電通孔特徵。
於一些實施例中，評估上述導電通孔特徵至上述多個導電接觸特徵之上述空間參數之步驟包含，評估上述導電通孔特徵與在第二子集中之上述多個導電接觸特徵其中一者之間的橫向距離；以及上述IC佈局之修改包含，若 上述橫向距離少於間隔目標則從上述導電通孔特徵提取一矩形。
於一些實施例中，上述多個導電接觸特徵包含具有細長形狀並沿第一方向延伸之第一導電接觸特徵及第二導電接觸特徵。
於一些實施例中，上述製造IC之方法更包含將一初始形狀分配至上述導電通孔特徵，其中上述導電通孔特徵之上述初始形狀包括一矩形，其中上述矩形的長度沿與上述第一方向正交之第二方向延伸。
於一些實施例中，評估上述導電通孔特徵至上述多個導電接觸特徵之上述空間參數之步驟包含，若上述第一導電接觸特徵屬於上述多個導電接觸特徵之上述第一子集，則評估在上述第一導電接觸特徵與上述導電通孔特徵之間的一重疊面積；以及若上述第二導電接觸特徵屬於上述多個導電接觸特徵之上述第二子集，則評估在上述第二導電接觸特徵與上述導電通孔特徵之間的一橫向距離。
於一些實施例中，修改上述IC佈局包含，若上述重疊面積少於一重疊目標，則將一第一形狀添至上述導電通孔特徵；以及若上述橫向距離少於一間隔目標，則從上述導電通孔特徵提取一第二形狀。
於一些實施例中，上述第一形狀及上述第二形狀之每一者為從一正方形、一矩形、一三角形、一梯形、一菱形及一平行四邊形中選擇的一二維多邊形。
於一些實施例中，為該二維多邊形之該第一形狀及該第二形狀中之一者包含沿不同於上述第一方向及上述第二方向之一第三方向延伸的一邊緣。
於一些實施例中，修改上述IC佈局包含，將一第三形狀添至上述導電通孔特徵，直到在上述第一導電接觸特徵與上述導電通孔特徵之間的上述重疊面積滿足上述重疊目標為止；以及從上述導電通孔特徵提取一第四形狀，直到上述第二導電接觸特徵與上述導電通孔特徵之間的上述橫向距離滿足上述間隔目標。
本揭示內容提供用於製造積體電路(IC)之方法。方法包括接收具有分別要在半導體基板之多個材料層上形成的第一圖案層、第二圖案層及第三圖案層之IC佈局。第一圖案層包括具有沿第一方向延伸之細長形狀的第一主動區域及第二主動區域。第二圖案層包括具有沿第二方向延伸之細長形狀的複數個導電接觸特徵，第二方向與第一方向正交，其中上述多個導電接觸特徵落在第一及第二主動區域上。第三圖案層包括落在上述多個導電接觸特徵上之導電通孔特徵。方法進一步包括建構導電通孔特徵之初始形狀；以及將導電通孔特徵之初始形狀更改至修改形狀，此修改形狀與上述多個導電接觸特徵之第一子集導電接觸特徵重疊，且遠離上述多個導電接觸特徵之第二子集導電接觸特徵。修改形狀具有S形曲線多邊形，此S形曲線多邊形具有沿不同於第一方向及第二方向之傾斜方向延伸的邊緣。
於一些實施例中，建構上述導電通孔特徵之上述初始形狀包含，建構具有一長度及一寬度之一第一矩形，上述長度及上述寬度足夠大以與上述多個導電接觸特徵之每一者重疊。
於一些實施例中，上述製造IC之方法更包含若上述第一導電接觸特徵屬於上述多個導電接觸特徵之上述第二子集及若上述第一導電接觸特徵與上述導電通孔特徵之間的一橫向距離少於一間隔目標，則在對應於上述多個導電接觸特徵之一第一導電接觸特徵的一區域中從上述導電通孔特徵提取一第二矩形。
於一些實施例中，建構上述導電通孔特徵之上述初始形狀包含建構具有遠離上述多個導電接觸特徵之每一者的一長度及一寬度之一第一矩形。
於一些實施例中，上述製造IC之方法更包含若上述第一導電接觸特徵屬於上述多個導電接觸特徵之上述第一子集及若上述第一導電接觸特徵與上述導電通孔特徵之間的一重疊面積少於一重疊目標，則在對應於上述多個導電接觸特徵之一第一導電接觸特徵的一區域中將一第二矩形添至上述導電通孔特徵。
本揭示內容提供用於製造積體電路(IC)之方法。方法包括接收具有分別要在半導體基板之多個材料層上形成的第一圖案層及第二圖案層之IC佈局。第一圖案層包括沿第一方向分隔之多個第一導電接觸特徵及多個第二導電接觸特徵，上述多個第一及第二接觸特徵之每個具有沿與 第一方向正交之第二方向延伸的細長形狀。第二圖案層包括要落在上述多個第一導電接觸特徵上且遠離上述多個第二導電接觸特徵之導電通孔特徵。方法進一步包括將導電通孔特徵修改至第一多邊形，此第一多邊形與上述多個第一導電接觸特徵重疊且遠離上述多個第二導電接觸特徵。第一多邊形具有沿不同於第一方向及第二方向之傾斜方向延伸的邊緣。
於一些實施例中，修改上述導電通孔特徵包含，若上述多個第二導電接觸特徵其中一者與上述導電通孔特徵之間的一橫向距離少於一間隔目標，則從上述導電通孔特徵提取一第二多邊形；若上述多個第一導電接觸特徵其中一者與上述導電通孔特徵之間的一重疊面積少於一重疊目標，則將一第三多邊形添至上述導電通孔特徵；從上述導電通孔特徵提取一第四多邊形直到上述橫向距離滿足上述間隔目標；以及將一第五多邊形添至上述導電通孔特徵直到上述重疊面積滿足上述重疊目標。
於一些實施例中，修改上述導電通孔特徵包含，評估在上述多個第二導電接觸特徵之每一者與上述導電通孔特徵之間的一橫向距離，以及修改上述導電通孔特徵直到上述橫向距離滿足上述間隔目標；以及評估在上述多個第一導電接觸特徵之每一者與上述導電通孔特徵之間的一重疊面積，以及修改上述導電通孔特徵直到上述重疊面積滿足上述重疊目標。
上文概述若干實施例之特徵，使得熟習此項技術者可更好地理解本揭示內容之態樣。熟習此項技術者應瞭解，可輕易使用本揭示內容作為設計或修改其他製程及結構的基礎，以便實施本文所介紹之實施例的相同目的及/或實現相同優勢。熟習此項技術者亦應認識到，此類等效結構並未脫離本揭示內容之精神及範疇，且可在不脫離本揭示內容之精神及範疇的情況下產生本文的各種變化、替代及更改。

Claims (11)

  1. 一種製造積體電路(IC)之方法，包含：接收具有複數個主動區域之一IC佈局、落在該些主動區域上之複數個導電接觸特徵、及要落在該些導電接觸特徵之一第一子集及與該些導電接觸特徵之一第二子集分隔的一導電通孔特徵；評估該導電通孔特徵至該些導電接觸特徵之一空間參數；以及根據該空間參數更改該IC佈局使得該導電通孔特徵具有一S形曲線形狀且該導通孔特徵遠離該些導電接觸特徵之該第二子集。
  2. 如請求項1所述之方法，更包含：在一半導體基板上形成複數個淺溝槽隔離特徵，進而界定該些主動區域；分別地形成落在該些主動區域上之該些導電接觸特徵；以及形成直接落在該些導電接觸特徵之該第一子集上的具有該S形曲線形狀的該導電通孔特徵。
  3. 一種製造積體電路(IC)之方法，包含：接收具有複數個主動區域之一IC佈局、落在該些主動區域上之複數個導電接觸特徵、及要落在該些導電接觸特徵之一第一子集及與該些導電接觸特徵之一第二子集分隔的一導電通孔特徵；評估該導電通孔特徵至該些導電接觸特徵之一空間參數；以及根據該空間參數更改該IC佈局使得該導電通孔特徵具有一S形曲線形狀，其中該評估該導電通孔特徵至該些導電接觸特徵之該空間參數之步驟包含評估在該第一子集中之該導電通孔特徵與該些導電接觸特徵其中一者之間的一重疊區；以及該修改該IC佈局之步驟包含若該重疊面積少於一重疊目標則將一矩形添至該導電通孔特徵。
  4. 一種製造積體電路(IC)之方法，包含：接收具有複數個主動區域之一IC佈局、落在該些主動區域上之複數個導電接觸特徵、及要落在該些導電接觸特徵之一第一子集及與該些導電接觸特徵之一第二子集分隔的一導電通孔特徵；評估該導電通孔特徵至該些導電接觸特徵之一空間參數；以及根據該空間參數更改該IC佈局使得該導電通孔特徵具有一S形曲線形狀，其中該評估該導電通孔特徵至該些導電接觸特徵之該空間參數之步驟包含評估該導電通孔特徵與在一第二子集中之該些導電接觸特徵其中一者之間的一橫向距離；以及該修改該IC佈局包含若該橫向距離少於一間隔目標則從該導電通孔特徵提取一矩形。
  5. 一種製造積體電路(IC)之方法，包含：接收具有複數個主動區域之一IC佈局、落在該些主動區域上之複數個導電接觸特徵、及要落在該些導電接觸特徵之一第一子集及與該些導電接觸特徵之一第二子集分隔的一導電通孔特徵；評估該導電通孔特徵至該些導電接觸特徵之一空間參數；以及根據該空間參數更改該IC佈局使得該導電通孔特徵具有一S形曲線形狀，其中該更改該IC佈局包含：若一重疊面積少於一重疊目標，則將一第一形狀添至該導電通孔特徵；若一橫向距離少於一間隔目標，則從該導電通孔特徵提取一第二形狀；將一第三形狀添至該導電通孔特徵，直到在該第一導電接觸特徵與該導電通孔特徵之間的該重疊面積滿足該重疊目標為止；以及從該導電通孔特徵提取一第四形狀，直到該第二導電接觸特徵與該導電通孔特徵之間的該橫向距離滿足該間隔目標。
  6. 一種製造積體電路(IC)之方法，包含：接收具有分別要在一半導體基板之複數個材料層上形成的一第一圖案層、一第二圖案層及一第三圖案層之一IC佈局，其中該第一圖案層包含具有沿一第一方向延伸之細長形狀的一第一主動區域及一第二主動區域，該第二圖案層包含具有沿正交於該第一方向之一第二方向延伸之一細長形狀的複數個導電接觸特徵，其中該些導電接觸特徵落在該第一主動區及該第二主動區域上，以及該第三圖案層包含落在該些導電接觸特徵上之一導電通孔特徵；建構該導電通孔特徵之一初始形狀；以及將該導電通孔特徵之該初始形狀修改至一修改形狀，該修改形狀與該些導電接觸特徵之一第一子集重疊且遠離該些導電接觸特徵之一第二子集，其中該修改形狀具有一S形曲線多邊形，該S形曲線多邊形具有沿不同於該第一方向及該第二方向之一傾斜方向延伸的一邊緣。
  7. 如請求項6所述之方法，其中該建構該導電通孔特徵之該初始形狀包含：建構具有一長度及一寬度之一第一矩形，該長度及該寬度足夠大以與該些導電接觸特徵之每一者重疊；以及若該第一導電接觸特徵屬於該些導電接觸特徵之該第二子集及若該第一導電接觸特徵與該導電通孔特徵之間的一橫向距離少於一間隔目標，則在對應於該些導電接觸特徵之一第一導電接觸特徵的一區域中從該導電通孔特徵提取一第二矩形。
  8. 如請求項6所述之方法，其中該建構該導電通孔特徵之該初始形狀包含：建構具有遠離該些導電接觸特徵之每一者的一長度及一寬度之一第一矩形；以及若該第一導電接觸特徵屬於該些導電接觸特徵之該第一子集及若該第一導電接觸特徵與該導電通孔特徵之間的一重疊面積少於一重疊目標，則在對應於該些導電接觸特徵之一第一導電接觸特徵的一區域中將一第二矩形添至該導電通孔特徵。
  9. 一種製造積體電路(IC)之方法，包含：接收具有要分別在一半導體基板之複數個材料層上形成的一第一圖案層及一第二圖案層之一IC佈局，其中該第一圖案層包含沿一第一方向分隔之複數個第一導電接觸特徵及複數個第二導電接觸特徵，該些第一導電接觸特徵及該些第二接觸特徵之每一者具有沿與該第一方向正交之一第二方向延伸的一細長形狀，以及該第二圖案層包含要落在該些第一導電接觸特徵上且遠離該些第二導電接觸特徵之一導電通孔特徵；以及將該導電通孔特徵修改至一第一多邊形，該第一多邊形與該些第一導電接觸特徵重疊且遠離該些第二導電接觸特徵，其中該第一多邊形具有沿不同於該第一方向及該第二方向之一傾斜方向延伸的一邊緣。
  10. 如請求項9所述之方法，其中該修改該導電通孔特徵包含：若該些第二導電接觸特徵之其中一者與該導電通孔特徵之間的一橫向距離少於一間隔目標，則從該導電通孔特徵提取一第二多邊形；若該些第一導電接觸特徵之其中一者與該導電通孔特徵之間的一重疊面積少於一重疊目標，則將一第三多邊形添至該導電通孔特徵；從該導電通孔特徵提取一第四多邊形直到該橫向距離滿足該間隔目標；以及將一第五多邊形添至該導電通孔特徵直到該重疊面積滿足該重疊目標。
  11. 如請求項10所述之方法，該修改該導電通孔特徵包含：評估在該些第二導電接觸特徵之每一者與該導電通孔特徵之間的一橫向距離，以及修改該導電通孔特徵直到該橫向距離滿足該間隔目標；以及評估在該些第一導電接觸特徵之每一者與該導電通孔特徵之間的一重疊面積，以及修改該導電通孔特徵直到該重疊面積滿足該重疊目標。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI774226B (zh) * 2020-02-19 2022-08-11 台灣積體電路製造股份有限公司 積體晶片及其設計與製造方法

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10923425B2 (en) * 2017-01-20 2021-02-16 Arm Limited Power distribution
US10515850B2 (en) * 2017-08-25 2019-12-24 Taiwan Semiconductor Manufacturing Co., Ltd. Method and IC design with non-linear power rails
US11232248B2 (en) * 2018-09-28 2022-01-25 Taiwan Semiconductor Manufacturing Company, Ltd. Routing-resource-improving method of generating layout diagram and system for same

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150294057A1 (en) * 2014-04-14 2015-10-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method of Fabricating an Integrated Circuit with Block Dummy for Optimized Pattern Density Uniformity
TWI559509B (zh) * 2014-10-09 2016-11-21 台灣積體電路製造股份有限公司 積體電路

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3229235B2 (ja) 1997-01-27 2001-11-19 インターナショナル・ビジネス・マシーンズ・コーポレーション 配線整形方法及び装置、禁止領域半径決定方法及び装置
US6226560B1 (en) 1996-03-04 2001-05-01 International Business Machines Corporation Method and apparatus for optimizing the path of a physical wire
JP3648964B2 (ja) 1998-01-23 2005-05-18 松下電器産業株式会社 電子部品実装装置におけるパーツフィーダの装着構造
JPWO2003015169A1 (ja) * 2001-08-07 2004-12-02 株式会社ルネサステクノロジ 半導体装置およびｉｃカード
JP2003255508A (ja) 2002-02-28 2003-09-10 Oki Electric Ind Co Ltd マスクパターンの補正方法、フォトマスク、露光方法、半導体装置
US7399671B2 (en) 2005-09-01 2008-07-15 Micron Technology, Inc. Disposable pillars for contact formation
JP2010050311A (ja) 2008-08-22 2010-03-04 Elpida Memory Inc 半導体装置及びその製造方法
US8816444B2 (en) 2011-04-29 2014-08-26 Taiwan Semiconductor Manufacturing Company, Ltd. System and methods for converting planar design to FinFET design
US20130095650A1 (en) 2011-10-14 2013-04-18 Neofocal Systems, Inc. System And Method For Constructing Waffle Transistors
US9236267B2 (en) 2012-02-09 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Cut-mask patterning process for fin-like field effect transistor (FinFET) device
US8785285B2 (en) 2012-03-08 2014-07-22 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacture thereof
US8860148B2 (en) 2012-04-11 2014-10-14 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for FinFET integrated with capacitor
US8859416B2 (en) 2012-04-24 2014-10-14 GlobalFoundries, Inc. Software and method for via spacing in a semiconductor device
US8823065B2 (en) 2012-11-08 2014-09-02 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US9105490B2 (en) 2012-09-27 2015-08-11 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US8772109B2 (en) 2012-10-24 2014-07-08 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus and method for forming semiconductor contacts
US9236300B2 (en) 2012-11-30 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Contact plugs in SRAM cells and the method of forming the same
US9136106B2 (en) 2013-12-19 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
US9443851B2 (en) 2014-01-03 2016-09-13 Samsung Electronics Co., Ltd. Semiconductor devices including finFETs and local interconnect layers and methods of fabricating the same
KR102230198B1 (ko) * 2014-09-23 2021-03-19 삼성전자주식회사 반도체 소자 및 이의 제조 방법
US9431381B2 (en) * 2014-09-29 2016-08-30 Taiwan Semiconductor Manufacturing Company, Ltd. System and method of processing cutting layout and example switching circuit
US9892224B2 (en) * 2015-02-12 2018-02-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming masks
US9520482B1 (en) 2015-11-13 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cutting metal gate
CN105390538A (zh) * 2015-12-04 2016-03-09 哈尔滨工业大学深圳研究生院 一种隧穿场效应晶体管数字标准单元的版图结构设计方法
US10515850B2 (en) * 2017-08-25 2019-12-24 Taiwan Semiconductor Manufacturing Co., Ltd. Method and IC design with non-linear power rails
CN110214898A (zh) 2019-07-29 2019-09-10 赵锦江 一种烧鸡制作工艺

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150294057A1 (en) * 2014-04-14 2015-10-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method of Fabricating an Integrated Circuit with Block Dummy for Optimized Pattern Density Uniformity
US20150294056A1 (en) * 2014-04-14 2015-10-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method of Fabricating an Integrated Circuit with Optimized Pattern Density Uniformity
TWI559509B (zh) * 2014-10-09 2016-11-21 台灣積體電路製造股份有限公司 積體電路

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Atlas of IC Technologies, by M. Maly *

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI774226B (zh) * 2020-02-19 2022-08-11 台灣積體電路製造股份有限公司 積體晶片及其設計與製造方法

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Publication number Publication date
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TW201913836A (zh) 2019-04-01
US20190067097A1 (en) 2019-02-28
US11581221B2 (en) 2023-02-14
US10854512B2 (en) 2020-12-01
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US20210082755A1 (en) 2021-03-18
KR102049606B1 (ko) 2019-11-27
KR20190022248A (ko) 2019-03-06
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CN109427654A (zh) 2019-03-05

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