KR20190022248A - 비선형 전력 레일로의 ic 설계 및 방법 - Google Patents

비선형 전력 레일로의 ic 설계 및 방법 Download PDF

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Abstract

본 개시는 집적 회로(IC)를 제조하기 위한 방법을 제공한다. 방법은, 활성 영역들, 활성 영역들 상에 안착되는 도전성 접촉 피처들, 및 도전성 접촉 피처들 중 제 1 서브세트의 도전성 접촉 피처들 상에 안착되고 도전성 접촉 피처들 중 제 2 서브세트의 도전성 접촉 피처들로부터 이격되는 도전성 비아 피처를 갖는 IC 레이아웃을 수용하는 단계; 도전성 접촉 피처들에 대한 도전성 비아 피처의 공간 파라미터를 산정하는 단계; 및 도전성 비아 피처가 S 커브 형태를 갖도록 공간 파라미터에 따라 IC 레이아웃을 변형하는 단계를 포함한다.

Description

비선형 전력 레일로의 IC 설계 및 방법{METHOD AND IC DESIGN WITH NON-LINEAR POWER RAILS}
본 발명은 비선형 전력 레일로의 IC 설계 및 방법에 관한 것이다.
반도체 집적 회로(integrated circuit; IC) 산업은 기하급수적인 성장을 경험해왔다. IC 재료들 및 설계에서의 기술적 진보들은 각 세대가 이전의 세대보다 보다 작고 보다 복잡한 회로들을 갖는 IC 세대들을 양산해왔다. IC 진화의 과정에서, 기능적 밀도(즉, 칩 면적당 상호연결된 디바이스들의 개수)는 일반적으로 증가되어 온 반면에, 기하학적 사이즈[즉, 제조 프로세스를 사용하여 생성될 수 있는 가장 작은 컴포넌트(또는 라인)]는 감소되어 왔다.
IC들은 불(Boolean) 논리 기능 또는 저장 기능을 제공하는 트랜지스터들, 캐패시터들 등과 같은 다양한 논리 컴포넌트들에 의해 각각 형성되는 복수의 표준 셀 회로들을 포함할 수 있다. 이어서, 복수의 표준 셀 회로들 위에 표준 셀 회로들간의 연결들을 제공하고/제공하거나 외부 디바이스들로의 연결들을 제공하는 비아들 및 전력 레일들과 같은 상호연결 구조물들이 형성된다. 그러나, 표준 셀들의 사이즈가 점점 작아짐에 따라, 전력 레일들과 다른 전자 컴포넌트들 사이의 갭들 및 클리어런스(clearance)가 감소될 수 있고 이는 단락의 위험을 증가시킬 수 있다. 그러나, 전력 레일들의 사이즈를 감소시키려는 시도들은 증가된 저항을 겪을 수 있고 속도 저하를 유발할 수 있다. 따라서, 위에서의 문제들을 처리하기 위한 회로 구조물 및 그 제조 방법이 필요된다.
본 개시의 양태는 첨부 도면과 함께 읽혀질 때 이어지는 상세한 설명으로부터 최상으로 이해된다. 본 산업에서의 표준적인 관행에 따라, 다양한 피처가 축척대로 도시되지 않았음을 유념한다. 실제로, 다양한 피처들의 치수(dimension)들은 논의의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1A는 몇몇 실시예들에 따른 반도체 구조물의 상면도이다.
도 1B 및 도 1C는 몇몇 실시예들에 따른, AA’ 점선 및 BB’ 점선을 각각 따르는 도 1A의 반도체 구조물의 단면도들이다.
도 2A는 몇몇 실시예들에 따른 반도체 구조물의 상면도이다.
도 2B 및 도 2C는 몇몇 실시예들에 따른, AA’ 점선 및 BB’ 점선을 각각 따르는 도 2A의 반도체 구조물의 단면도들이다.
도 3A는 몇몇 실시예들에 따른 반도체 구조물의 상면도이다.
도 3B 및 도 3C는 몇몇 실시예들에 따른, AA’ 점선 및 BB’ 점선을 각각 따르는 도 3A의 반도체 구조물의 단면도들이다.
도 4는 몇몇 실시예들에 따라 구성된 부분적인 도 3A의 반도체 구조물의 단면도이다.
도 5A, 도 5B, 도 5C 및 도 5D는 몇몇 실시예들에 따른 도 4의 반도체 구조물에서의 도전성 비아 피처의 단면도들이다.
도 6A, 도 6B, 도 6C, 도 6D 및 도 6E는 몇몇 실시예들에 따라 구성된, 다양한 제조 단계들에서의 도 4의 반도체 구조물에서의 도전성 비아 피처의 단면도들이다.
도 7은 몇몇 실시예들에 따른 집적 회로 제조 방법의 흐름도이다.
도 8A, 도 8B, 도 8C, 도 8D 및 도 8E는 몇몇 실시예들에 따라 구성된, 다양한 제작 단계들에서의 도 4의 반도체 구조물에서의 도전성 비아 피처의 단면도들이다.
도 9는 몇몇 실시예들에 따른 집적 회로 제조 방법의 흐름도이다.
도 10은 몇몇 다른 실시예들에 따른 집적 회로 제조 방법의 흐름도이다.
도 11A, 도 11B 및 도 11C는 몇몇 실시예들에 따라 구성된, 다양한 제작 단계들에서의 도 4의 반도체 구조물에서의 도전성 비아 피처의 단면도들이다.
이어지는 개시는 본 발명의 상이한 피처들을 구현하기 위한 다수의 상이한 실시예들 또는 예시들을 제공한다. 본 개시를 단순화하기 위해 컴포넌트들 및 배열들의 특정 예시들이 아래에 설명된다. 물론, 이것들은 단지 예시들에 불과하며, 제한적이도록 의도된 것은 아니다. 예를 들어, 이어지는 설명에서 제 2 피처 위의 또는 제 2 피처 상의 제 1 피처의 형성은 제 1 피처 및 제 2 피처가 직접적으로 접촉하여 형성되는 실시예를 포함할 수 있으며, 또한 제 1 피처 및 제 2 피처가 직접적으로 접촉하지 않을 수 있도록 추가적인 피처가 제 1 피처와 제 2 피처 사이에 형성될 수 있는 실시예를 포함할 수 있다. 또한, 본 개시는 다양한 예시에서 참조 부호 및/또는 문자를 반복할 수 있다. 이러한 반복은 간략화 및 명료화의 목적을 위한 것이며, 그 자체가 논의되는 다양한 실시예 및/또는 구성 사이의 관계에 영향을 주는 것은 아니다.
또한, "밑", "아래", "보다 아래", "위", "보다 위" 등과 같은 공간 상대적 용어는, 도면에 예시된 바와 같이, 다른 엘리먼트(들) 또는 피처(들)에 대한 하나의 엘리먼트 또는 피처의 관계를 설명하도록 설명의 용이성을 위해 본원에서 사용될 수 있다. 공간 상대적 용어는 도면에 도시된 배향에 더하여, 사용 중이거나 또는 동작 중인 디바이스의 상이한 배향을 망라하도록 의도된 것이다. 예를 들어, 피처들 내의 디바이스들이 뒤집히면, “아래에 있는” 것으로서 설명된 엘리먼트들 또는 “밑에 있는” 다른 엘리먼트들 또는 피처들은 다른 엘리먼트들 또는 피처들 “위에” 배향될 것이다. 따라서, 예시적인 용어 “아래에 있는”은 위아래의 모든 배향을 망라할 수 있다. 장치는 이와 다르게 배향(90° 또는 다른 배향으로 회전)될 수 있으며, 본원에서 사용되는 공간 상대적 기술어가 그에 따라 유사하게 해석될 수 있다.
본 개시는 비제한적인 예시로서 전계 효과 트랜지스터(field-effect transistor; FET) 디바이스에 관한 것이다. FET 디바이스는, 예를 들어 P형 금속 산화물 반도체(P-type metal-oxide-semiconductor; PMOS) FET 디바이스 및 N형 금속 산화물 반도체(N-type metal-oxide-semiconductor; NMOS) FET 디바이스를 포함하는 상보형 금속 산화물 반도체(complementary metal-oxide-semiconductor; CMOS) 디바이스일 수 있다. FET은 fin형 FET(fin-type FET; FinFET)과 같이 3차원 또는 2차원(평면형 FET)일 수 있다. 이어지는 개시는 본 발명의 다양한 실시예들을 예시하기 위해 FinFET 예시를 계속할 것이다. 그러나, 응용예들은 특별히 언급되는 것을 제외하고 특정 유형의 디바이스에 제한되어서는 안된다는 점이 이해되어야 한다.
도 1A는 몇몇 실시예들에 따른 반도체 구조물(100)의 상면도이고, 도 1B 및 도 1C는 AA’ 점선 및 BB’ 점선을 따르는 반도체 구조물(100)의 단면도들이다. 반도체 구조물(100)은 격리 피처들(103)에 의해 분리된 (102A 및 102B와 같은) 다양한 활성 영역들을 갖는 반도체 기판을 포함한다. 활성 영역들 상에 FET들과 같은 다양한 디바이스들이 형성된다. 활성 영역들 각각은 제 1 방향(X 방향)으로 배향되는 직사각형과 같은 세장 형태(elongated shape)를 갖는다. 활성 영역들 상에 FET들에 대한 게이트 스택들(104A, 104B 104C 및 104D)과 같은 다양한 게이트 스택들이 형성된다. 게이트 스택들 각각은 제 1 방향에 수직인 제 2 방향(Y 방향)으로 배향되는 직사각형과 같은 세장 형태를 갖는다. XY 평면에 의해 규정되는 반도체 기판의 표면에 수직인 수직 방향이 Z 방향이다. 다양한 소스/드레인 피처들(도시 생략)이 핀 활성 영역들 상에 형성되고 각각의 게이트 스택들과 함께 구성되어 FET들을 형성한다. 반도체 구조물(100)은, 반도체 기판 상에 형성되고 소스/드레인 피처들 상에 안착되도록 구성되는 도전성 피처들(106)(도전성 접촉 피처들로도 칭해짐)을 더 포함한다. 본 예시에서, 도전성 접촉 피처들(106)은 예시적인 도전성 접촉 피처들(106A, 106B, 106C, 106D, 106E 및 106F)을 포함한다. 본 예시의 추가예에서, 도전성 접촉 피처들(106A, 106B 및 106C)은 활성 영역(102A) 상의 각각의 소스/드레인 피처들 상에 안착되고 이 소스/드레인 피처들과 직접적으로 접촉하는 한편, 도전성 접촉 피처들(106D, 106E 및 106F)은 활성 영역(102B) 상의 각각의 소스/드레인 피처들 상에 안착되고 이 소스/드레인 피처들과 직접적으로 접촉한다. 도전성 피처(108)(도전성 비아 피처로 칭해짐)가 반도체 기판 상에 배치되고 도전성 접촉 피처들(106A, 106C 및 106E)에 직접적으로 연결되도록 구성된다. 도전성 비아 피처(108)는 반도체 기판 내의 소스/드레인 피처들에 [고전력(Vdd) 또는 저전력(Vss)과 같은] 전력을 제공하도록 구성되는 전력 레일이다. 다양한 금속 라인들 및 비아 피처들을 포함하여 추가적인 상호연결 구조물이 반도체 기판 상에 형성되고 다양한 FET들을 기능적 회로에 커플링하도록 구성된다. 특히, 상호연결 구조물은 도 1B에 예시된 바와 같이 도전성 비아 피처(108) 상에 안착되도록 구성되는 금속 라인(110)을 포함한다.
도 2A는 몇몇 실시예들에 따른 반도체 구조물(200)의 상면도이고, 도 2B 및 도 2C는 AA’ 방향 및 BB’ 방향을 따르는 반도체 구조물(200)의 단면도들이다. 반도체 구조물(200)은 격리 피처들(103)에 의해 분리된 (102A 및 102B와 같은) 다양한 활성 영역들을 갖는 반도체 기판을 포함한다. 활성 영역들 상에 FET들과 같은 다양한 디바이스들이 형성된다. 활성 영역들 각각은 제 1 방향(X 방향)으로 배향되는 직사각형과 같은 세장 형태를 갖는다. 활성 영역들 상에 FET들에 대한 게이트 스택들(104A, 104B 104C 및 104D)과 같은 다양한 게이트 스택들이 형성된다. 게이트 스택들 각각은 제 1 방향에 수직인 제 2 방향(Y 방향)으로 배향되는 직사각형과 같은 세장 형태를 갖는다. XY 평면에 의해 규정되는 반도체 기판의 표면에 수직인 수직 방향이 Z 방향이다. 다양한 소스/드레인 피처들(도시 생략)이 핀 활성 영역들 상에 형성되고 각각의 게이트 스택들과 함께 구성되어 FET들을 형성한다. 반도체 구조물(200)은, 반도체 기판 상에 형성되고 소스/드레인 피처들 상에 안착되도록 구성되는 도전성 접촉 피처들(106)을 더 포함한다. 본 예시에서, 도전성 접촉 피처들(106)은 예시적인 도전성 접촉 피처들(106A, 106B, 106C, 106D, 106E 및 106F)을 포함한다. 본 예시의 추가예에서, 도전성 접촉 피처들(106A, 106B 및 106C)은 활성 영역(102A) 상의 각각의 소스/드레인 피처들 상에 안착되고 이 소스/드레인 피처들과 직접적으로 접촉하는 한편, 도전성 접촉 피처들(106D, 106E 및 106F)은 활성 영역(102B) 상의 각각의 소스/드레인 피처들 상에 안착되고 이 소스/드레인 피처들과 직접적으로 접촉한다. 3개의 예시적인 도전성 비아 피처들(208A, 208B 및 208C)이 반도체 기판 상에 형성되고 도전성 접촉 피처들(106A, 106E 및 106C)에 각각 연결되도록 구성된다. 도전성 비아 피처들(208)은 반도체 기판 내의 소스/드레인 피처들에 [고전력(Vdd) 또는 저전력(Vss)과 같은] 전력을 제공하도록 구성되는 전력 레일들이다. 다양한 금속 라인들 및 비아 피처들을 포함하여 추가적인 상호연결 구조물이 반도체 기판 상에 형성되고 다양한 FET들을 기능적 회로에 커플링하도록 구성된다. 특히, 상호연결 구조물은, 도 2B에 예시된 바와 같이 도전성 비아 피처들(208A, 208B 및 208C) 상에 안착되고 이 도전성 비아 피처들(208A, 208B 및 208C)에 전기적으로 연결되도록 구성되는 금속 라인(110)을 포함한다.
도 3A는 몇몇 실시예들에 따른 반도체 구조물(300)의 상면도이고, 도 3B 및 도 3C는 AA’ 방향 및 BB’ 방향을 따르는 반도체 구조물(300)의 단면도들이다. 반도체 구조물(300)은 격리 피처들(103)에 의해 분리된 (102A 및 102B와 같은) 다양한 활성 영역들을 갖는 반도체 기판을 포함한다. 활성 영역들 상에 FET들과 같은 다양한 디바이스들이 형성된다. 활성 영역들 각각은 제 1 방향(X 방향)으로 배향되는 직사각형과 같은 세장 형태를 갖는다. 활성 영역들 상에 FET들에 대한 게이트 스택들(104A, 104B 104C 및 104D)과 같은 다양한 게이트 스택들이 형성된다. 게이트 스택들 각각은 제 1 방향에 수직인 제 2 방향(Y 방향)으로 배향되는 직사각형과 같은 세장 형태를 갖는다. XY 평면에 의해 규정되는 반도체 기판의 표면에 수직인 수직 방향이 Z 방향이다. 다양한 소스/드레인 피처들(도시 생략)이 핀 활성 영역들 상에 형성되고 각각의 게이트 스택들과 함께 구성되어 FET들을 형성한다. 반도체 구조물(300)은, 반도체 기판 상에 형성되고 소스/드레인 피처들 상에 안착되도록 구성되는 도전성 접촉 피처들(106)을 더 포함한다. 본 예시에서, 도전성 접촉 피처들(106)은 예시적인 도전성 접촉 피처들(106A, 106B, 106C, 106D, 106E 및 106F)을 포함한다. 본 예시의 추가예에서, 도전성 접촉 피처들(106A, 106B 및 106C)은 활성 영역(102A) 상의 각각의 소스/드레인 피처들 상에 안착되고 이 소스/드레인 피처들과 직접적으로 접촉하는 한편, 도전성 접촉 피처들(106D, 106E 및 106F)은 활성 영역(102B) 상의 각각의 소스/드레인 피처들 상에 안착되고 이 소스/드레인 피처들과 직접적으로 접촉한다. 커브형 도전성 비아 피처(308)가 반도체 기판 상에 형성되고 도전성 접촉 피처들(106A, 106E 및 106C)에 각각 연결되도록 구성된다. 특히, 도전성 비아 피처(308)는 S 커브 형태(S-curved shape)를 갖도록 설계된다. S 커브 형태는, 제 1 방향 및 제 2 방향(X 방향 및 Y 방향)과는 상이한 기울어진 방향으로 배향되는 적어도 하나의 에지를 포함한다. 기울어진 에지를 갖는 S 커브 형태로의 이 설계는, 의도된 도전성 접촉 피처들에 충분한 접촉 영역을 갖고 적절히 연결되고(오버랩 타겟), 의도되지 않은 도전성 접촉 피처들로부터 충분한 클리어런스를 갖고 거리를 두는(간격 타겟) 도전성 구조물을 제공한다. 도전성 비아 피처(308)는 반도체 기판 내의 소스/드레인 피처들에 [고전력(Vdd) 또는 저전력(Vss)과 같은] 전력을 제공하도록 구성되는 전력 레일이다. 다양한 금속 라인들 및 비아 피처들을 포함하여 추가적인 상호연결 구조물이 반도체 기판 상에 형성되고 다양한 FET들을 기능적 회로에 커플링하도록 구성된다. 특히, 상호연결 구조물은 도 3B에 예시된 바와 같이 도전성 비아 피처(308) 상에 안착되도록 구성되는 금속 라인(110)을 포함한다.
반도체 구조물(300)은 또한 도 4에서 부분적으로 구성되는 한편, 활성 영역들(102) 및 금속 라인(110)은 단순화를 위해 제거되었다. 본 실시예에서, 도전성 접촉 피처들(106)은 도전성 비아 피처(308)와의 관계에 따라 2개의 그룹들(또는 2개의 서브세트들)로 분할된다. 도전성 접촉 피처들의 제 1 그룹은 도전성 접촉 피처들(106A, 106C 및 106E)을 포함하고, 이들은 설계에 따라 도전성 비아 피처(308)에 직접적으로 연결되도록 의도된다. 도전성 접촉 피처들의 제 2 그룹은 도전성 접촉 피처들(106B, 106D 및 106F)을 포함하고, 이들은 설계에 따라 도전성 비아 피처(308)로부터 거리를 두도록 의도된다. S 커브 형태의 도전성 비아 피처(308)는 2개의 그룹들의 도전성 접촉 피처들과 적절한 관계들을 갖도록 다양한 시프팅 및 변형을 갖는 연속적인 피처이다. S 커브 형태를 갖는 도전성 비아 피처(308)는, 제 1 그룹의 도전성 접촉 피처들 상에 안착되어 오버랩 타겟을 충족시키고, 제 2 그룹의 도전성 접촉 피처들로부터 거리를 두어 간격 타겟을 충족시키도록, 이후에 설명될 다양한 규칙들에 따라 구성된다. 이를 달성하기 위해, S 커브 형태는 상이한 사이즈들을 갖는 정사각형들, 상이한 폭들 및 길이들을 갖는 직사각형들, 상이한 각도들을 갖는 기울어진 직사각형, 삼각형들, 부등변사각형들, 다이아몬드형, 및 평행사변형과 같은 다양한 다각형들을 포함한다. 도전성 비아 피처(308)의 다양한 예시적인 S 커브 형태들이 몇몇 실시예들에 따라 도 5A, 도 5B, 도 5C 및 도 5D에 예시된다. 보통, 설계자로부터의 본래의 IC 설계는, 제조 역량을 충분히 알지 못하고 설계자들과 제조자들간의 비효율적 의사소통으로 인해 (오버랩 타겟 및 간격 타겟과 같은) 기준을 충족시키지 못할 수 있다. 다음의 방법은 IC 설계를 변형하여 제조 규칙들을 충족시키기 위한 적절한 방식을 제공한다.
도 7은 추출(abstract) 규정들로 몇몇 실시예들에 따라 도전성 비아 피처(308)를 구성하기 위한 흐름도(700)를 제공한다. 도 6A, 도 6B, 도 6C, 도 6D 및 도 6E는 다양한 단계들에서의 도전성 비아 피처(308)의 형태들이다. 다음의 설명에서, 반도체 구조물(100)의 IC 설계는, [활성 영역들(102), 게이트 스택들(104) 및 다른 피처들을 포함하여] 다양한 피처들 및 각각의 공간적 관계들에 대해 도 3A 내지 도 3C 및 도 4 내의 IC 설계를 여전히 사용한다.
도 7을 참조하면, 방법(700)은 도 3A 내지 도 3C에 예시된 것들과 같은 다수의 패턴층들을 갖는 반도체 구조물에 대한 IC 레이아웃을 수용하는 블록(701)에서 시작한다. 예를 들어, IC 레이아웃은 활성 영역들(102)을 규정하는 제 1 패턴층; 게이트 스택들(104)을 규정하는 제 2 패턴층; 각각의 활성 영역들 상에 안착되는 도전성 접촉 피처들(106)을 규정하는 제 3 패턴층; 및 서브세트(또는 제 1 그룹)의 도전성 접촉 피처들(106) 상에 안착되는 도전성 비아 피처(308)를 규정하는 제 4 패턴층을 포함한다. IC 레이아웃 내에 추가적인 패턴층들이 존재할 수 있다. 예를 들어, 각각의 패턴층들 내의 다양한 금속 라인들 및 비아 피처들을 포함하여 상호연결 구조물이 반도체 기판 상에 형성되고 다양한 FET들을 기능적 회로에 커플링하도록 구성된다.
도 7 및 도 6A를 참조하면, 방법(700)은 오버랩 타겟을 충족시키는 모든 도전성 접촉 피처들 상에 안착되는 길이 및 폭을 갖는 도전성 비아 피처를 구성하는 동작(702)으로 진행한다. 본 예시에서, 직사각형은 도 6A에 예시된 바와 같이 제 1 방향(X 방향)으로 자신의 길이방향을 갖고 배향된다. 이 직사각형은 초기 직사각형으로 칭해진다.
도 7 및 도 6B를 참조하면, 방법(700)은 제 2 그룹으로부터 하나의 도전성 접촉 피처를 고려하여 초기 직사각형으로부터 다각형을 추출하는 동작(704)으로 진행한다. 특히, 다각형의 추출은, 도전성 비아 피처의 초기 직사각형과 고려된 도전성 접촉 피처 사이의 오버랩 영역의 위치로부터 이루어진다. 다각형의 치수들은 오버랩 영역과 간격을 더하는 것과 같은 몇몇 규칙들에 따라 산정되고(evaluated) 결정될 수 있다. 다각형은 정사각형, 직사각형, 삼각형, 부등변사각형, 다이아몬드형, 및 평행사변형과 같은 임의의 수의 변들을 갖는 다각형일 수 있다. 다각형의 에지들은 X 방향 및 Y 방향과는 상이한 기울어진 각도를 포함하여 임의의 각도에 있을 수 있다. 예를 들어, 도전성 접촉 피처(106D)가 고려되고 오버랩 영역으로부터 다각형이 추출된다. 이 경우, 다각형은 직사각형이다. 동작(704)에서의 추출 후, 도전성 비아 피처의 형태가 도 6B에 예시된다.
도 7을 참조하면, 방법(700)은 고려된 도전성 접촉 피처(이 예시에서 106D)와 도전성 비아 피처 사이의 측방 거리(또는 간격)가 간격 타겟을 충족시키는지 산정하는 동작(706)으로 진행한다. 고려된 도전성 접촉 피처(이 예시에서 106D)와 도전성 비아 피처 사이의 측방 거리(또는 간격)가 간격 타겟을 충족시키지 않으면, 도전성 비아 피처로부터 다른 다각형을 추출하는 동작(704)으로 되돌아간다. 간격 타겟을 충족시키면, 방법(700)은 다음 동작(708)으로 진행한다. 방법(700)은 간격 타겟이 도달될 때까지 반복될 것이다.
도 7을 참조하면, 방법(700)은 제 2 그룹의 모든 도전성 접촉 피처들이 고려되었는지 체크하는 동작(708)으로 진행한다. 제 2 그룹의 모든 도전성 접촉 피처들이 고려되지 않았다면, 방법(700)은 제 2 그룹의 다른 도전성 접촉 피처에 대해 동작(704)으로 되돌아간다. 예를 들어, 제 2 그룹의 다른 도전성 접촉 피처(106F)를 고려하고 도전성 비아 피처로부터 (직사각형과 같은) 다른 다각형을 추출하여, 도 6C에 예시된 바와 같은 커브 형태를 초래한다. 다른 예시에 대해, 제 2 그룹의 또 다른 도전성 접촉 피처(106B)를 고려하고 도전성 비아 피처로부터 (직사각형과 같은) 다른 다각형을 추출하여, 도 6D에 예시된 바와 같은 S 커브 형태를 초래한다. 또한, 간격 타겟이 여전히 도달되지 않았으면, 도전성 비아 피처(308)로부터 다른 다각형이 추출된다. 예를 들어, 도전성 접촉 피처(106D) 및 도전성 비아 피처(308)가 충분한 간격을 갖지 않으면, (삼각형과 같은) 다른 다각형이 추출된다. 다른 예시에 대해, 도전성 접촉 피처(106F) 및 도전성 비아 피처(308)가 충분한 간격을 갖지 않으면, 삼각형과 같은 다른 다각형이 추출되는 등이 수행되어, 도 6E에 예시된 바와 같은 S 커브 형태를 갖는 도전성 비아 피처(308)를 초래한다. 특히, 도 6E 내의 S 커브 형태(308)는 X 방향 및 Y 방향과는 상이한 각각의 기울어진 각도를 각각 갖는, 에지들(602, 604) 및 다른 기울어진 에지들과 같은 하나 이상의 기울어진 에지들을 갖는다.
도 7을 참조하면, 방법(700)은 적어도 하나의 기울어진 에지를 더 갖는, S 커브 형태를 갖는 도전성 비아 피처(308)를 포함하는 이와 같이 변형된 IC 설계에 따른 마스크 제작을 위한 테이프 아웃(tape-out)을 생성하기 위한 동작(710)과 같은 다른 동작들을 포함할 수 있다. 테이프 아웃은 웨이퍼 제조를 위해 포토마스크들 상에 형성될 또는 전자 빔 직접 라이팅(electron-beam direct writing)과 같은 직접 라이팅 기술들에 의해 반도체 웨이퍼들에 직접적으로 전사될 변형된 IC 설계를 규정한다. 변형된 IC 설계의 테이프 아웃은 (활성 영역들의 층, 게이트 스택들의 층 등과 같은) 다양한 패턴층들 및 이들 패턴층들간의 공간적 관계들, 특히 각 패턴층 내의 다양한 패턴 피처들의 다양한 형태들 및 사이즈들을 포함한다. 방법(700)은 S 커브 형태를 갖는 도전성 비아 피처(308)를 갖는 변형된 IC 설계를 규정하는 테이프 아웃에 따라 포토마스크들을 제작하는 것을 더 포함할 수 있다.
도 9는 추가 규정들로 몇몇 실시예들에 따라 도전성 비아 피처(308)를 구성하기 위한 흐름도(900)를 제공한다. 도 8A, 도 8B, 도 8C, 도 8D 및 도 8E는 다양한 단계들에서의 도전성 비아 피처(308)의 형태들이다. 다음의 설명에서, 반도체 구조물(100)의 IC 설계는, [활성 영역들(102), 게이트 스택들(104) 및 다른 피처들을 포함하여] 다양한 피처들 및 각각의 공간적 관계들에 대해 도 3A 내지 도 3C 및 도 4 내의 IC 설계를 여전히 사용한다.
도 9를 참조하면, 방법(900)은 다수의 패턴층들을 갖는 반도체 구조물에 대한 IC 레이아웃을 수용하는 블록(701)에서 시작한다. 예를 들어, IC 레이아웃은 활성 영역들(102)을 규정하는 제 1 패턴층; 게이트 스택들(104)을 규정하는 제 2 패턴층; 각각의 활성 영역들 상에 안착되는 도전성 접촉 피처들을 규정하는 제 3 패턴층; 및 도 3A 내지 도 3C에 예시된 것들과 같은 서브세트의 도전성 접촉 피처들 상에 안착되는 도전성 비아 피처를 규정하는 제 4 패턴층을 포함한다. IC 레이아웃 내에 추가적인 패턴층들이 존재할 수 있다.
도 9 및 도 8A를 참조하면, 방법(900)은, 임의의 도전성 접촉 피처들 상에 안착되지 않거나 또는 임의의 도전성 접촉 피처들로부터 측방 거리로 거리를 두어 간격 타겟을 충족시키기에 - 이는 측방 거리가 간격 타겟과 동일하거나 또는 간격 타겟보다 큰 것을 의미함 - 충분히 작은 길이 및 폭을 갖는 직사각형을 갖는 도전성 비아 피처를 구성하는 동작(902)으로 진행한다. 본 예시에서, 직사각형은 도 8A에 예시된 바와 같이 제 1 방향(X 방향)으로 자신의 길이방향을 갖고 배향된다. 이 직사각형은 초기 직사각형으로 칭해진다.
도 9 및 도 8B를 참조하면, 방법(900)은 제 1 그룹으로부터 하나의 도전성 접촉 피처를 고려하고, 초기 직사각형에 다각형을 추가하는 동작(904)으로 진행한다. 특히, 다각형의 추가는, 변형된 도전성 비아 피처가 고려된 도전성 접촉 피처와 오버랩되도록, 고려된 도전성 접촉 피처의 위치에 대해 이루어진다. 다각형의 치수들은 기존의 간격과 오버랩 타겟을 더하는 것과 같은 몇몇 규칙들에 따라 산정되고 결정될 수 있다. 다각형은 정사각형, 직사각형, 삼각형, 부등변사각형, 다이아몬드형, 및 평행사변형과 같은 임의의 수의 변들을 갖는 다각형일 수 있다. 다각형의 에지들은 X 방향 및 Y 방향과는 상이한 기울어진 각도를 포함하여 임의의 각도에 있을 수 있다. 예를 들어, 도전성 접촉 피처(106A)가 고려되고 도전성 비아 피처에 다각형이 추가된다. 이 경우, 다각형은 직사각형이다. 동작(904)에서의 추가 후, 도전성 비아 피처의 형태가 도 8B에 예시된다.
도 9를 참조하면, 방법(900)은 고려된 도전성 접촉 피처(이 예시에서 106A)와 도전성 비아 피처 사이의 오버랩 영역이 오버랩 타겟을 충족시키는지 산정하는 동작(906)으로 진행한다. 고려된 도전성 접촉 피처(이 예시에서 106A)와 도전성 비아 피처 사이의 오버랩 영역이 오버랩 타겟을 충족시키지 않으면, 도전성 비아 피처에 다른 다각형을 추가하는 동작(904)으로 되돌아간다. 오버랩 타겟을 충족시키면, 방법(900)은 제 1 그룹의 모든 도전성 접촉 피처들이 고려되었는지 체크하는 다음 동작(908)으로 진행한다. 방법(900)은 오버랩 타겟이 도달될 때까지 반복될 것이다.
도 9을 참조하면, 방법(900)은 제 1 그룹의 모든 도전성 접촉 피처들이 위에서의 동작들에 의해 고려되었는지 체크하는 동작(908)으로 진행한다. 제 1 그룹의 모든 도전성 접촉 피처들이 위에서의 동작들에 의해 고려되지 않았다면, 방법(900)은 제 1 그룹의 다른 도전성 접촉 피처에 대해 동작(904)으로 되돌아간다. 예를 들어, 제 1 그룹의 다른 도전성 접촉 피처(106C)를 고려하고 도전성 비아 피처에 (직사각형과 같은) 다른 다각형을 추가하여, 도 8C에 예시된 바와 같은 커브 형태를 초래한다. 다른 예시에 대해, 제 1 그룹의 다른 도전성 접촉 피처(106E)를 고려하고 도전성 비아 피처에 (직사각형과 같은) 다른 다각형을 추가하여, 도 8D에 예시된 바와 같은 S 커브 형태를 초래한다. 또한, 오버랩 타겟이 도달되지 않았으면, 도전성 비아 피처(308)에 다른 다각형이 추가된다. 예를 들어, 도전성 접촉 피처(106A) 및 도전성 비아 피처(308)가 충분한 접촉 영역을 갖지 않으면, (부등변사각형과 같은) 다른 다각형이 도전성 비아 피처에 추가된다. 다른 예시에 대해, 도전성 접촉 피처(106C) 및 도전성 비아 피처(308)가 충분한 접촉 영역을 갖지 않으면, (부등변사각형과 같은) 다른 다각형이 추가되는 등이 수행되어, 도 8E에 예시된 바와 같은 S 커브 형태를 갖는 도전성 비아 피처(308)를 초래한다. 특히, 도 8E 내의 S 커브 형태(308)는 X 방향 및 Y 방향과는 상이한 각각의 기울어진 각도를 각각 갖는, 에지들(802, 804) 및 다른 기울어진 에지들과 같은 하나 이상의 기울어진 에지들을 갖는다. 도전성 비아 피처(308)의 기울어진 각도는, 접촉 영역을 증가시키고 또한 제 2 그룹의 인접해 있는 도전성 접촉 피처들에 대한 간격 타겟을 방해하는 것을 회피하기 위해 기울어진 다각형이 추가되기 때문에 생성된다.
도 9를 참조하면, 방법(900)은 적어도 하나의 기울어진 에지를 더 갖는, S 커브 형태를 갖는 도전성 비아 피처를 포함하는 이와 같이 변형된 IC 설계에 따른 마스크 제작을 위한 테이프 아웃을 생성하기 위한 동작(910)과 같은 다른 동작들을 포함할 수 있다. 테이프 아웃은 포토마스크들 상에 형성되는 또는 전자 빔 직접 라이팅과 같은 직접 라이팅 기술들에 의해 반도체 웨이퍼들에 직접적으로 전사되는 변형된 IC 설계를 규정한다. 변형된 IC 설계의 테이프 아웃은 다양한 패턴층들 및 이들 패턴층들간의 공간적 관계들, 특히 각 패턴층 내의 다양한 패턴 피처들의 다양한 형태들 및 사이즈들을 포함한다. 방법(900)은 S 커브 형태를 갖는 도전성 비아 피처를 갖는 변형된 IC 설계를 규정하는 테이프 아웃에 따라 포토마스크들을 제작하는 것을 더 포함할 수 있다.
도 10은 몇몇 실시예들에 따라 도전성 비아 피처(308)를 구성하기 위한 흐름도(1000)를 제공한다. 방법(1000)은 다수의 패턴층들을 갖는 반도체 구조물에 대한 IC 레이아웃을 수용하는 블록(701)에서 시작한다. 예를 들어, IC 레이아웃은 활성 영역들(102)을 규정하는 제 1 패턴층; 게이트 스택들(104)을 규정하는 제 2 패턴층; 각각의 활성 영역들 상에 안착되는 도전성 접촉 피처들을 규정하는 제 3 패턴층; 및 도 3A 내지 도 3C에 예시된 것들과 같은 서브세트의 도전성 접촉 피처들 상에 안착되는 도전성 비아 피처를 규정하는 제 4 패턴층을 포함한다. IC 레이아웃 내에 추가적인 패턴층들이 존재할 수 있다.
방법(1000)은 도전성 비아 피처의 초기 형태를 구성하는 동작(1002)으로 진행한다. 초기 형태는 다각형 또는 다른 적절한 형태일 수 있다. 초기 형태는, 설계자로부터 초기 IC 설계가 수신되었을 때의 설계자로부터의 형태일 수 있다. 일 실시예에서, 동작(1002)은 오버랩 타겟을 충족시키는 모든 도전성 접촉 피처들 상에 안착되는 길이 및 폭을 갖는 직사각형을 갖도록 도전성 비아 피처의 초기 형태를 구성한다. 다른 실시예에서, 동작(1002)은, 임의의 도전성 접촉 피처들 상에 안착되지 않거나 또는 도전성 접촉 피처들 각각으로부터 측방 거리로 거리를 두어 간격 타겟을 충족시키기에 충분히 작은 길이 및 폭을 갖는 직사각형을 갖도록 도전성 비아 피처의 초기 형태를 구성한다.
방법(1000)은 하나의 도전성 접촉 피처를 고려하고 이 도전성 접촉 피처가 어느 그룹에 속하는지 결정하는 동작(1004)으로 진행한다. 동작(1004)에서, 도전성 비아 피처와 고려된 도전성 접촉 피처 사이의 공간 파라미터가 산정된다. 이 공간 관계는 도전성 비아 피처와 고려된 도전성 접촉 피처가 IC 레이아웃에 따라 연결되는지 또는 떨어져 거리를 두는지 규정한다. 따라서, 도전성 접촉 피처들은 2개의 그룹들로 분할된다. 제 1 그룹은 도전성 비아 피처와 접촉되는 모든 도전성 접촉 피처들을 포함한다. 제 2 그룹은 도전성 비아 피처로부터 거리를 두는 모든 도전성 접촉 피처들을 포함한다. 고려된 도전성 접촉 피처가 제 1 그룹에 속하면, 동작(1006)으로 진행한다. 고려된 도전성 접촉 피처가 제 2 그룹에 속하면, 동작(1008)으로 진행한다.
동작(1004)에서, 고려된 도전성 접촉 피처가 제 1 그룹일 때, 방법(1000)은 동작(1006)으로 진행한다. 동작(1006)에서, 도전성 비아 피처에 다각형이 추가된다. 특히, 다각형의 추가는, 변형된 도전성 비아 피처가 고려된 도전성 접촉 피처와 오버랩되도록, 고려된 도전성 접촉 피처의 위치에 대해 이루어진다. 다각형의 치수들은 기존의 간격과 오버랩 타겟을 더하는 것과 같은 몇몇 규칙들에 따라 산정되고 결정될 수 있다. 다각형은 정사각형, 직사각형, 삼각형, 부등변사각형, 다이아몬드형, 및 평행사변형과 같은 임의의 수의 변들을 갖는 다각형일 수 있다. 다각형의 에지들은 X 방향 및 Y 방향과는 상이한 기울어진 각도를 포함하여 임의의 각도에 있을 수 있다. 예를 들어, 도전성 접촉 피처(106A)가 고려되고 도전성 비아 피처에 다각형이 추가된다.
방법(1000)은 고려된 도전성 접촉 피처와 도전성 비아 피처 사이의 오버랩 영역이 오버랩 타겟을 충족시키는지 산정하는 동작(1010)으로 진행한다. 고려된 도전성 접촉 피처와 도전성 비아 피처 사이의 오버랩 영역이 오버랩 타겟을 충족시키지 않으면, 도전성 비아 피처에 다른 다각형을 추가하는 동작(1006)으로 되돌아간다. 방법(1000)은 오버랩 타겟이 도달될 때까지 반복될 것이다. 오버랩 타겟을 충족시키면, 방법(1000)은 다음 동작(1014)으로 진행한다. 동작들(1006 및 1010)에서, 간격 규칙이 또한 고려될 수 있다. 다각형을 추가하는 것이 도전성 비아 피처(308)와 제 2 그룹의 인접해 있는 도전성 접촉 피처 사이의 측방 거리가 감소되는 것을 유발할 때, 오버랩 타겟 및 간격 타겟 둘 다를 충족시키기 위해 기울어진 다각형이 추가될 수 있다.
동작(1004)에서, 고려된 도전성 접촉 피처가 제 2 그룹에 속할 때, 방법(1000)은 동작(1008)으로 진행한다. 동작(1008)에서, 도전성 비아 피처로부터 다각형이 추출된다. 특히, 변형된 도전성 비아 피처가 고려된 도전성 접촉 피처로부터 거리를 두게 되고 이들 사이의 측방 거리가 간격 타겟과 동일하거나 또는 간격 타겟보다 크도록, 고려된 도전성 접촉 피처의 위치로부터 다각형의 추출이 이루어진다. 다각형의 치수들은 기존의 오버랩과 간격 타겟을 더하는 것과 같은 몇몇 규칙들에 따라 산정되고 결정될 수 있다. 다각형은 정사각형, 직사각형, 삼각형, 부등변사각형, 다이아몬드형, 및 평행사변형과 같은 임의의 수의 변들을 갖는 다각형일 수 있다. 다각형의 에지들은 X 방향 및 Y 방향과는 상이한 기울어진 각도를 포함하여 임의의 각도에 있을 수 있다.
방법(1000)은 고려된 도전성 접촉 피처와 도전성 비아 피처 사이의 간격이 간격 타겟을 충족시키는지 산정하는 동작(1012)으로 진행한다. 고려된 도전성 접촉 피처와 도전성 비아 피처 사이의 간격이 간격 타겟을 충족시키지 않으면, 도전성 비아 피처로부터 다른 다각형을 추출하는 동작(1008)으로 되돌아간다. 방법(1000)은 간격 타겟이 도달될 때까지 반복될 것이다. 간격 타겟을 충족시키면, 방법(1000)은 다음 동작(1014)으로 진행한다. 동작들(1008 및 1012)에서, 오버랩 규칙이 또한 고려될 수 있다. 다각형을 추출하는 것이 도전성 비아 피처(308)와 제 1 그룹의 인접해 있는 도전성 접촉 피처 사이의 오버랩 영역이 감소되는 것을 유발할 때, 간격 타겟 및 오버랩 타겟 둘 다를 충족시키기 위해 기울어진 다각형이 추출될 수 있다.
동작(1014)은 (제 1 그룹 및 제 2 그룹 둘 다의) 모든 도전성 접촉 피처들이 위에서의 동작들에 의해 고려되었는지 체크하는 것을 포함한다. 모든 도전성 접촉 피처들이 위에서의 동작들에 의해 고려되지 않았다면, 방법(1000)은 다른 도전성 접촉 피처에 대해 동작(1004)으로 되돌아간다. 따라서, 도전성 비아 피처(308)는 X 방향 및 Y 방향과는 상이한 각각의 기울어진 각도를 갖는 하나 이상의 기울어진 에지를 갖는 S 커브 형태로 마무리된다.
방법(1000)은 적어도 하나의 기울어진 에지를 더 갖는, S 커브 형태를 갖는 도전성 비아 피처를 포함하는 이와 같이 변형된 IC 설계에 따른 마스크 제작을 위한 테이프 아웃을 생성하기 위한 동작(910)과 같은 다른 동작들을 포함할 수 있다. 테이프 아웃은 포토마스크들 상에 형성되는 또는 전자 빔 직접 라이팅과 같은 직접 라이팅 기술들에 의해 반도체 웨이퍼들에 직접적으로 전사되는 변형된 IC 설계를 규정한다. 변형된 IC 설계의 테이프 아웃은 다양한 패턴층들 및 이들 패턴층들간의 공간적 관계들, 특히 각 패턴층 내의 다양한 패턴 피처들의 다양한 형태들 및 사이즈들을 포함한다. 방법(900)은 S 커브 형태를 갖는 도전성 비아 피처를 갖는 변형된 IC 설계를 규정하는 테이프 아웃에 따라 포토마스크들을 제작하는 것을 더 포함할 수 있다. 방법(900)은 포토마스크들을 사용하여 반도체 웨이퍼들을 제작하는 것을 더 포함할 수 있다.
반도체 구조물에 대한 IC 설계 및 그 제작 방법의 다양한 실시예들이 제공된다. 다른 실시예들이 본 개시의 범위 내에 있을 수 있다. 예를 들어, 방법(700)은 초기 형태로 시작할 수 있고, 이어서 (형태, 사이즈, 및 기울어진 각도의 관점에서) 제 2 그룹의 인접해 있는 도전성 접촉 피처들로부터 떨어져 거리를 두는 방식으로 제 1 그룹의 다른 도전성 접촉 피처에 도달하도록 다각형을 추가한다. 이 절차는 도전성 비아 피처가 충분한 접촉 영역을 갖고 제 1 그룹의 모든 도전성 접촉 피처들 상에 안착되고, (간격 타겟을 충족시키는) 충분한 간격으로 제 2 그룹의 모든 도전성 접촉 피처들로부터 떨어져 거리를 둘 때까지 지속된다. 일 단계에서의, 예시적인 도전성 비아 피처(308)가 도 11A에 예시된다. 도 11B에 예시된 바와 같이, 추가적인 다각형들을 조금 더 추가한 후, 예시적인 도전성 비아 피처(308)가 연장된다. 도 11C에 예시된 바와 같이, 다각형을 추가하는 것의 반복으로의 조금 더의 사이클들 후, 예시적인 도전성 비아 피처(308)가 더 연장된다.
본 개시는 반도체 구조물에 대한 IC 설계 및 그 제작 방법을 제공한다. 반도체 구조물은, 활성 영역들 내의 FET들의 다양한 소스/드레인 피처들에 커플링되는 기저 도전층 내의 서브세트의 도전성 접촉 피처들 상에 안착되는 도전성 비아 피처를 포함한다. 반도체 구조물에 대한 IC 설계에서의 도전성 비아 피처는 S 커브 형태를 갖도록 설계된다. S 커브 형태는, 세장형 게이트 스택들의 배향 및 세장형 핀 활성 영역들의 배향과 같은 표준 방향들과는 상이한 기울어진 방향으로 배향되는 적어도 하나의 에지를 포함한다.
본 개시의 실시예들은 종래 기술에 비해 장점들을 제공하지만, 다른 실시예들이 상이한 장점들을 제공할 수 있다는 점과, 본원에서 모든 장점들이 반드시 논의되지는 않는다는 점과, 모든 실시예들에 대해 특별한 장점이 요구되는 것은 아니라는 점이 이해되어야 한다. 개시된 방법 및 구조물을 이용함으로써, 도전성 비아 피처의 S 커브 형태는 의도된 도전성 접촉 피처들 상에 충분한 접촉 영역을 갖고 안착되고 의도되지 않은 도전성 접촉 피처들로부터 충분한 클리어런스를 갖고 떨어져 거리를 두는 자유성 및 유연성을 제공한다.
따라서, 본 개시는 집적 회로(IC)를 제조하기 위한 방법을 제공한다. 방법은, 활성 영역들, 활성 영역들 상에 안착되는 도전성 접촉 피처들, 및 도전성 접촉 피처들 중 제 1 서브세트의 도전성 접촉 피처들 상에 안착되고 도전성 접촉 피처들 중 제 2 서브세트의 도전성 접촉 피처들로부터 이격되는 도전성 비아 피처를 갖는 IC 레이아웃을 수용하는 단계; 도전성 접촉 피처들에 대한 도전성 비아 피처의 공간 파라미터를 산정하는 단계; 및 도전성 비아 피처가 S 커브 형태를 갖도록 공간 파라미터에 따라 IC 레이아웃을 변형하는 단계를 포함한다.
본 개시는 집적 회로(IC)를 제조하기 위한 방법을 제공한다. 방법은 반도체 기판의 각각의 재료층들 상에 형성되는 제 1 패턴층, 제 2 패턴층, 및 제 3 패턴층을 갖는 IC 레이아웃을 수용하는 단계를 포함한다. 제 1 패턴층은, 둘 다 제 1 방향으로 배향되는 세장 형태들을 갖는 제 1 활성 영역 및 제 2 활성 영역을 포함한다. 제 2 패턴층은 제 1 방향에 직교하는 제 2 방향으로 배향되는 세장 형태를 갖는 복수의 도전성 접촉 피처들을 포함하고, 도전성 접촉 피처들은 제 1 활성 영역 및 제 2 활성 영역 상에 안착된다. 제 3 패턴층은 도전성 접촉 피처들 상에 안착되는 도전성 비아 피처를 포함한다. 방법은, 도전성 비아 피처의 초기 형태를 구성하는 단계; 및 도전성 비아 피처의 초기 형태를 제 1 서브세트의 도전성 접촉 피처들과 오버랩되고 제 2 서브세트의 도전성 접촉 피처들로부터 거리를 두는 변형된 형태로 변형하는 단계를 더 포함한다. 변형된 형태는 제 1 방향 및 제 2 방향과는 상이한 기울어진 방향으로 배향되는 에지를 갖는 S 커브 다각형을 갖는다.
본 개시는 집적 회로(IC)를 제조하기 위한 방법을 제공한다. 방법은 반도체 기판의 각각의 재료층들 상에 형성되는 제 1 패턴층 및 제 2 패턴층을 갖는 IC 레이아웃을 수용하는 단계를 포함한다. 제 1 패턴층은 제 1 방향을 따라 이격되는 제 1 도전성 접촉 피처들 및 제 2 도전성 접촉 피처들을 포함하고, 제 1 도전성 접촉 피처들 및 제 2 도전성 접촉 피처들 각각은 제 1 방향에 직교하는 제 2 방향으로 배향되는 세장 형태를 갖는다. 제 2 패턴층은, 제 1 도전성 접촉 피처들 상에 안착되고 제 2 도전성 접촉 피처들로부터 떨어져 거리를 두는 도전성 비아 피처를 포함한다. 방법은 제 1 도전성 접촉 피처들과 오버랩되고 제 2 도전성 접촉 피처들로부터 거리를 두는 제 1 다각형으로 도전성 비아 피처를 변형하는 단계를 더 포함한다. 제 1 다각형은 제 1 방향 및 제 2 방향과는 상이한 기울어진 방향으로 배향되는 에지를 갖는다.
상술한 것은 당업자가 본 개시의 양태를 더 잘 이해할 수 있도록 몇몇 실시예의 특징의 개요를 서술한 것이다. 당업자는, 본원에 소개되는 실시예와 동일한 목적을 실행하거나 및/또는 동일한 장점을 달성하도록, 다른 프로세스 및 구조를 설계하거나 또는 변경하기 위한 기반으로서, 그들이 본 개시를 쉽게 사용할 수 있다는 것을 인식해야 한다. 당업자는, 그러한 균등한 구성이 본 개시의 사상 및 범위로부터 벗어나지 않는다는 점과, 본 개시의 사상 및 범위로부터 벗어나지 않고 본원의 다양한 변경, 대체, 및 개조를 행할 수 있다는 점을 또한 자각해야 한다.
실시예들
실시예 1. 집적 회로(integrated circuit; IC)를 제조하기 위한 방법에 있어서,
활성 영역들, 상기 활성 영역들 상에 안착되는 도전성 접촉 피처들, 및 상기 도전성 접촉 피처들 중 제 1 서브세트(subset)의 도전성 접촉 피처들 상에 안착되고 상기 도전성 접촉 피처들 중 제 2 서브세트의 도전성 접촉 피처들로부터 이격되는 도전성 비아 피처를 갖는 IC 레이아웃을 수용하는 단계;
상기 도전성 접촉 피처들에 대한 상기 도전성 비아 피처의 공간 파라미터를 산정하는(evaluating) 단계; 및
상기 도전성 비아 피처가 S 커브 형태(S-curved shape)를 갖도록 상기 공간 파라미터에 따라 상기 IC 레이아웃을 변형하는 단계를 포함하는, 방법.
실시예 2. 실시예 1에 있어서,
반도체 기판 상에 얕은 트렌치 격리 피처들을 형성하여 상기 활성 영역들을 규정하는 단계;
상기 활성 영역들 상에 각각 안착되는 상기 도전성 접촉 피처들을 형성하는 단계; 및
상기 제 1 서브세트의 도전성 접촉 피처들 상에 직접적으로 안착되는 상기 S 커브 형태를 갖는 상기 도전성 비아 피처를 형성하는 단계를 더 포함하는 방법.
실시예 3. 실시예 2에 있어서, 상기 반도체 기판 상에 상기 S 커브 형태를 갖는 상기 도전성 비아 피처를 형성하는 단계는,
포토마스크 상에 패턴 - 상기 패턴은 상기 S 커브 형태를 갖는 상기 도전성 비아 피처를 규정함 - 을 형성하는 것; 및
상기 포토마스크를 사용하여 리소그래피 프로세스에 의해 상기 반도체 기판에 상기 패턴을 전사하는 것을 포함하는 것인, 방법.
실시예 4. 실시예 1에 있어서,
상기 도전성 접촉 피처들에 대한 상기 도전성 비아 피처의 공간 파라미터를 산정하는 단계는, 상기 도전성 비아 피처와, 상기 제 1 서브세트의 도전성 접촉 피처들 중 하나의 도전성 접촉 피처 사이의 오버랩 영역을 산정하는 것을 포함하고;
상기 IC 레이아웃을 변형하는 단계는, 상기 오버랩 영역이 오버랩 타겟보다 작으면 상기 도전성 비아 피처에 직사각형을 추가하는 것을 포함하는 것인, 방법.
실시예 5. 실시예 1에 있어서,
상기 도전성 접촉 피처들에 대한 상기 도전성 비아 피처의 공간 파라미터를 산정하는 단계는, 상기 도전성 비아 피처와, 상기 제 2 서브세트의 도전성 접촉 피처들 중 하나의 도전성 접촉 피처 사이의 측방(lateral) 거리를 산정하는 것을 포함하고;
상기 IC 레이아웃을 변형하는 단계는, 상기 측방 거리가 간격 타겟보다 작으면 상기 도전성 비아 피처로부터 직사각형을 추출하는(abstracting) 것을 포함하는 것인, 방법.
실시예 6. 실시예 1에 있어서, 상기 도전성 접촉 피처들은, 세장 형태(elongated shape)들을 가지며 제 1 방향으로 배향되는 제 1 도전성 접촉 피처 및 제 2 도전성 접촉 피처를 포함하는 것인, 방법.
실시예 7. 실시예 6에 있어서, 상기 도전성 비아 피처에 초기 형태를 지정하는 단계를 더 포함하고, 상기 도전성 비아 피처의 초기 형태는 상기 제 1 방향에 직교하는 제 2 방향을 따라 연장되는 길이를 갖는 직사각형을 포함하는 것인, 방법.
실시예 8. 실시예 7에 있어서, 상기 도전성 접촉 피처들에 대한 상기 도전성 비아 피처의 공간 파라미터를 산정하는 단계는,
상기 제 1 도전성 접촉 피처가 상기 제 1 서브세트의 도전성 접촉 피처들에 속하면, 상기 제 1 도전성 접촉 피처와 상기 도전성 비아 피처 사이의 오버랩 영역을 산정하는 것; 및
상기 제 2 도전성 접촉 피처가 상기 제 2 서브세트의 도전성 접촉 피처들에 속하면, 상기 제 2 도전성 접촉 피처와 상기 도전성 비아 피처 사이의 측방 거리를 산정하는 것을 포함하는 것인, 방법.
실시예 9. 실시예 8에 있어서, 상기 IC 레이아웃을 변형하는 단계는,
상기 오버랩 영역이 오버랩 타겟보다 작으면, 상기 도전성 비아 피처에 제 1 형태를 추가하는 것; 및
상기 측방 거리가 간격 타겟보다 작으면, 상기 도전성 비아 피처로부터 제 2 형태를 추출하는 것을 포함하는 것인, 방법.
실시예 10. 실시예 9에 있어서, 상기 제 1 형태 및 상기 제 2 형태 각각은 정사각형, 직사각형, 삼각형, 부등변사각형, 다이아몬드형, 및 평행사변형으로부터 선택되는 2차원 다각형인 것인, 방법.
실시예 11. 실시예 10에 있어서, 상기 제 1 형태 및 상기 제 2 형태 중 하나는 상기 제 1 방향 및 상기 제 2 방향과는 상이한 제 3 방향으로 배향되는 에지를 포함하는 것인, 방법.
실시예 12. 실시예 9에 있어서, 상기 IC 레이아웃을 변형하는 단계는,
상기 제 1 도전성 접촉 피처와 상기 도전성 비아 피처 사이의 오버랩 영역이 상기 오버랩 타겟을 충족시킬 때까지 상기 도전성 비아 피처에 제 3 형태를 추가하는 것; 및
상기 제 2 도전성 접촉 피처와 상기 도전성 비아 피처 사이의 측방 거리가 상기 간격 타겟을 충족시킬 때까지 상기 도전성 비아 피처로부터 제 4 형태를 추출하는 것을 포함하는 것인, 방법.
실시예 13. 집적 회로(IC)를 제조하기 위한 방법에 있어서,
반도체 기판의 각각의 재료층들 상에 형성되는 제 1 패턴층, 제 2 패턴층, 및 제 3 패턴층을 갖는 IC 레이아웃을 수용하는 단계로서,
상기 제 1 패턴층은, 둘 다 제 1 방향으로 배향되는 세장 형태들을 갖는 제 1 활성 영역 및 제 2 활성 영역을 포함하고,
상기 제 2 패턴층은 상기 제 1 방향에 직교하는 제 2 방향으로 배향되는 세장 형태를 갖는 복수의 도전성 접촉 피처들을 포함하며, 상기 도전성 접촉 피처들은 상기 제 1 활성 영역 및 상기 제 2 활성 영역 상에 안착되고,
상기 제 3 패턴층은 상기 도전성 접촉 피처들 상에 안착되는 도전성 비아 피처를 포함하는 것인, 상기 IC 레이아웃을 수용하는 단계,
상기 도전성 비아 피처의 초기 형태를 구성하는 단계; 및
상기 도전성 접촉 피처들 중 제 1 서브세트의 도전성 접촉 피처들과 오버랩되고 상기 도전성 접촉 피처들 중 제 2 서브세트의 도전성 접촉 피처들로부터 거리를 두는 변형된 형태로 상기 도전성 비아 피처의 초기 형태를 변형하는 단계를 포함하고, 상기 변형된 형태는 상기 제 1 방향 및 상기 제 2 방향과는 상이한 기울어진 방향으로 배향되는 에지를 갖는 S 커브 다각형을 갖는 것인, 방법.
실시예 14. 실시예 13에 있어서, 상기 도전성 비아 피처의 초기 형태를 구성하는 단계는, 상기 도전성 접촉 피처들 각각과 오버랩되기에 매우 충분한 길이 및 폭을 갖는 제 1 직사각형을 구성하는 것을 포함하는 것인, 방법.
실시예 15. 실시예 14에 있어서,
제 1 도전성 접촉 피처가 상기 제 2 서브세트의 도전성 접촉 피처들에 속하면 그리고 상기 제 1 도전성 접촉 피처와 상기 도전성 비아 피처 사이의 측방 거리가 간격 타겟보다 작으면, 상기 도전성 비아 피처로부터 상기 도전성 접촉 피처들 중 상기 제 1 도전성 접촉 피처의 영역에 대응하는 영역에서 제 2 직사각형을 추출하는 단계를 더 포함하는, 방법.
실시예 16. 실시예 13에 있어서, 상기 도전성 비아 피처의 초기 형태를 구성하는 단계는, 상기 도전성 접촉 피처들 각각으로부터 거리를 두도록 하는 길이 및 폭을 갖는 제 1 직사각형을 구성하는 것을 포함하는 것인, 방법.
실시예 17. 실시예 16에 있어서,
상기 제 1 도전성 접촉 피처가 상기 제 1 서브세트의 도전성 접촉 피처들에 속하면 그리고 상기 제 1 도전성 접촉 피처와 상기 도전성 비아 피처 사이의 오버랩 영역이 오버랩 타겟보다 작으면, 상기 도전성 비아 피처에, 상기 도전성 접촉 피처들 중 상기 제 1 도전성 접촉 피처의 영역에 대응하는 영역에 제 2 직사각형을 추가하는 단계를 더 포함하는, 방법.
실시예 18. 집적 회로(IC)를 제조하기 위한 방법에 있어서,
반도체 기판의 각각의 재료층들 상에 형성되는 제 1 패턴층 및 제 2 패턴층을 갖는 IC 레이아웃을 수용하는 단계로서,
상기 제 1 패턴층은 제 1 방향을 따라 이격되는 제 1 도전성 접촉 피처들 및 제 2 도전성 접촉 피처들을 포함하고, 상기 제 1 도전성 접촉 피처들 및 상기 제 2 도전성 접촉 피처들 각각은 상기 제 1 방향에 직교하는 제 2 방향으로 배향되는 세장 형태를 가지며,
상기 제 2 패턴층은, 상기 제 1 도전성 접촉 피처들 상에 안착되고 상기 제 2 도전성 접촉 피처들로부터 떨어져 거리를 두는 도전성 비아 피처를 포함하는 것인, 상기 IC 레이아웃을 수용하는 단계; 및
상기 제 1 도전성 접촉 피처들과 오버랩되고 상기 제 2 도전성 접촉 피처들로부터 거리를 두는 제 1 다각형으로 상기 도전성 비아 피처를 변형하는 단계를 포함하고, 상기 제 1 다각형은 상기 제 1 방향 및 상기 제 2 방향과는 상이한 기울어진 방향으로 배향되는 에지를 갖는 것인, 방법.
실시예 19. 실시예 18에 있어서, 상기 도전성 비아 피처를 변형하는 단계는,
상기 제 2 도전성 접촉 피처들 중 하나의 도전성 접촉 피처와 상기 도전성 비아 피처 사이의 측방 거리가 간격 타겟보다 작으면, 상기 도전성 비아 피처로부터 제 2 다각형을 추출하는 것;
상기 제 1 도전성 접촉 피처들 중 하나의 도전성 접촉 피처와 상기 도전성 비아 피처 사이의 오버랩 영역이 오버랩 타겟보다 작으면, 상기 도전성 비아 피처에 제 3 다각형을 추가하는 것;
상기 측방 거리가 상기 간격 타겟을 충족시킬 때까지 상기 도전성 비아 피처로부터 제 4 다각형을 추출하는 것; 및
상기 오버랩 영역이 오버랩 타겟을 충족시킬 때까지 상기 도전성 비아 피처에 제 5 다각형을 추가하는 것을 포함하는 것인, 방법.
실시예 20. 실시예 19에 있어서, 상기 도전성 비아 피처를 변형하는 단계는,
상기 제 2 도전성 접촉 피처들 각각과 상기 도전성 비아 피처 사이의 측방 거리를 산정하는 것, 대응하는 상기 측방 거리가 상기 간격 타겟을 충족시킬 때까지 상기 도전성 비아 피처를 변형하는 것; 및
상기 제 1 도전성 접촉 피처들 각각과 상기 도전성 비아 피처 사이의 오버랩 영역을 산정하는 것, 대응하는 상기 오버랩 영역이 상기 오버랩 타겟을 충족시킬 때까지 상기 도전성 비아 피처를 변형하는 것을 포함하는 것인, 방법.

Claims (10)

  1. 집적 회로(integrated circuit; IC)를 제조하기 위한 방법에 있어서,
    활성 영역들, 상기 활성 영역들 상에 안착되는 도전성 접촉 피처들, 및 상기 도전성 접촉 피처들 중 제 1 서브세트(subset)의 도전성 접촉 피처들 상에 안착되고 상기 도전성 접촉 피처들 중 제 2 서브세트의 도전성 접촉 피처들로부터 이격되는 도전성 비아 피처를 갖는 IC 레이아웃을 수용하는 단계;
    상기 도전성 접촉 피처들에 대한 상기 도전성 비아 피처의 공간 파라미터를 산정하는(evaluating) 단계; 및
    상기 도전성 비아 피처가 S 커브 형태(S-curved shape)를 갖도록 상기 공간 파라미터에 따라 상기 IC 레이아웃을 변형하는 단계를 포함하는, 방법.
  2. 제 1 항에 있어서,
    반도체 기판 상에 얕은 트렌치 격리 피처들을 형성하여 상기 활성 영역들을 규정하는 단계;
    상기 활성 영역들 상에 각각 안착되는 상기 도전성 접촉 피처들을 형성하는 단계; 및
    상기 제 1 서브세트의 도전성 접촉 피처들 상에 직접적으로 안착되는 상기 S 커브 형태를 갖는 상기 도전성 비아 피처를 형성하는 단계를 더 포함하는 방법.
  3. 제 2 항에 있어서, 상기 반도체 기판 상에 상기 S 커브 형태를 갖는 상기 도전성 비아 피처를 형성하는 단계는,
    포토마스크 상에 패턴 - 상기 패턴은 상기 S 커브 형태를 갖는 상기 도전성 비아 피처를 규정함 - 을 형성하는 것; 및
    상기 포토마스크를 사용하여 리소그래피 프로세스에 의해 상기 반도체 기판에 상기 패턴을 전사하는 것을 포함하는 것인, 방법.
  4. 제 1 항에 있어서,
    상기 도전성 접촉 피처들에 대한 상기 도전성 비아 피처의 공간 파라미터를 산정하는 단계는, 상기 도전성 비아 피처와, 상기 제 1 서브세트의 도전성 접촉 피처들 중 하나의 도전성 접촉 피처 사이의 오버랩 영역을 산정하는 것을 포함하고;
    상기 IC 레이아웃을 변형하는 단계는, 상기 오버랩 영역이 오버랩 타겟보다 작으면 상기 도전성 비아 피처에 직사각형을 추가하는 것을 포함하는 것인, 방법.
  5. 제 1 항에 있어서,
    상기 도전성 접촉 피처들에 대한 상기 도전성 비아 피처의 공간 파라미터를 산정하는 단계는, 상기 도전성 비아 피처와, 상기 제 2 서브세트의 도전성 접촉 피처들 중 하나의 도전성 접촉 피처 사이의 측방(lateral) 거리를 산정하는 것을 포함하고;
    상기 IC 레이아웃을 변형하는 단계는, 상기 측방 거리가 간격 타겟보다 작으면 상기 도전성 비아 피처로부터 직사각형을 추출하는(abstracting) 것을 포함하는 것인, 방법.
  6. 제 1 항에 있어서, 상기 도전성 접촉 피처들은, 세장 형태(elongated shape)들을 가지며 제 1 방향으로 배향되는 제 1 도전성 접촉 피처 및 제 2 도전성 접촉 피처를 포함하는 것인, 방법.
  7. 제 6 항에 있어서, 상기 도전성 비아 피처에 초기 형태를 지정하는 단계를 더 포함하고, 상기 도전성 비아 피처의 초기 형태는 상기 제 1 방향에 직교하는 제 2 방향을 따라 연장되는 길이를 갖는 직사각형을 포함하는 것인, 방법.
  8. 제 7 항에 있어서, 상기 도전성 접촉 피처들에 대한 상기 도전성 비아 피처의 공간 파라미터를 산정하는 단계는,
    상기 제 1 도전성 접촉 피처가 상기 제 1 서브세트의 도전성 접촉 피처들에 속하면, 상기 제 1 도전성 접촉 피처와 상기 도전성 비아 피처 사이의 오버랩 영역을 산정하는 것; 및
    상기 제 2 도전성 접촉 피처가 상기 제 2 서브세트의 도전성 접촉 피처들에 속하면, 상기 제 2 도전성 접촉 피처와 상기 도전성 비아 피처 사이의 측방 거리를 산정하는 것을 포함하는 것인, 방법.
  9. 집적 회로(IC)를 제조하기 위한 방법에 있어서,
    반도체 기판의 각각의 재료층들 상에 형성되는 제 1 패턴층, 제 2 패턴층, 및 제 3 패턴층을 갖는 IC 레이아웃을 수용하는 단계로서,
    상기 제 1 패턴층은, 둘 다 제 1 방향으로 배향되는 세장 형태들을 갖는 제 1 활성 영역 및 제 2 활성 영역을 포함하고,
    상기 제 2 패턴층은 상기 제 1 방향에 직교하는 제 2 방향으로 배향되는 세장 형태를 갖는 복수의 도전성 접촉 피처들을 포함하며, 상기 도전성 접촉 피처들은 상기 제 1 활성 영역 및 상기 제 2 활성 영역 상에 안착되고,
    상기 제 3 패턴층은 상기 도전성 접촉 피처들 상에 안착되는 도전성 비아 피처를 포함하는 것인, 상기 IC 레이아웃을 수용하는 단계,
    상기 도전성 비아 피처의 초기 형태를 구성하는 단계; 및
    상기 도전성 접촉 피처들 중 제 1 서브세트의 도전성 접촉 피처들과 오버랩되고 상기 도전성 접촉 피처들 중 제 2 서브세트의 도전성 접촉 피처들로부터 거리를 두는 변형된 형태로 상기 도전성 비아 피처의 초기 형태를 변형하는 단계를 포함하고, 상기 변형된 형태는 상기 제 1 방향 및 상기 제 2 방향과는 상이한 기울어진 방향으로 배향되는 에지를 갖는 S 커브 다각형을 갖는 것인, 방법.
  10. 집적 회로(IC)를 제조하기 위한 방법에 있어서,
    반도체 기판의 각각의 재료층들 상에 형성되는 제 1 패턴층 및 제 2 패턴층을 갖는 IC 레이아웃을 수용하는 단계로서,
    상기 제 1 패턴층은 제 1 방향을 따라 이격되는 제 1 도전성 접촉 피처들 및 제 2 도전성 접촉 피처들을 포함하고, 상기 제 1 도전성 접촉 피처들 및 상기 제 2 도전성 접촉 피처들 각각은 상기 제 1 방향에 직교하는 제 2 방향으로 배향되는 세장 형태를 가지며,
    상기 제 2 패턴층은, 상기 제 1 도전성 접촉 피처들 상에 안착되고 상기 제 2 도전성 접촉 피처들로부터 떨어져 거리를 두는 도전성 비아 피처를 포함하는 것인, 상기 IC 레이아웃을 수용하는 단계; 및
    상기 제 1 도전성 접촉 피처들과 오버랩되고 상기 제 2 도전성 접촉 피처들로부터 거리를 두는 제 1 다각형으로 상기 도전성 비아 피처를 변형하는 단계를 포함하고, 상기 제 1 다각형은 상기 제 1 방향 및 상기 제 2 방향과는 상이한 기울어진 방향으로 배향되는 에지를 갖는 것인, 방법.

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