KR20230091343A - 패턴의 레이아웃 오차 보정 방법, 이를 이용한 포토마스크 제작 방법, 및 이를 이용한 패턴의 형성 방법 - Google Patents

패턴의 레이아웃 오차 보정 방법, 이를 이용한 포토마스크 제작 방법, 및 이를 이용한 패턴의 형성 방법 Download PDF

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양승훈
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Abstract

패턴의 레이아웃 오차 보정 방법에서, 타깃 패턴의 레이아웃을 설계할 수 있다. 상기 타깃 패턴의 레이아웃과, 이에 기초하여 제작된 포토마스크에 그려진 실제 패턴의 레이아웃을 서로 비교하여 이들 사이의 오차(error)를 체크할 수 있다. 상기 타깃 패턴 레이아웃의 외곽선(contour)의 각 포인트 별 에지 배치 오차(EPE) 벡터를 생성할 수 있다. 상기 생성된 각 EPE 벡터들의 수평 방향 성분 및 수직 방향 성분을 계산할 수 있다. 상기 계산된 EPE 벡터들의 수평 방향 성분들 및 수직 방향 성분들에 기초하여 상기 타깃 패턴 레이아웃의 각 방향 별 오프셋 대표값을 계산할 수 있다. 상기 오프셋 대표값에 기초하여 상기 타깃 패턴의 레이아웃을 보정할 수 있다.

Description

패턴의 레이아웃 오차 보정 방법, 이를 이용한 포토마스크 제작 방법, 및 이를 이용한 패턴의 형성 방법 {METHOD OF CORRECTING AN ERROR OF A LAYOUT OF A PATTERN, METHOD OF MANUFACTURING A PHOTOMASK USING THE SAME, AND METHOD OF FORMING A PATTERN USING THE SAME}
본 발명은 패턴의 레이아웃 오차 보정 방법, 이를 이용한 포토마스크 제작 방법, 및 이를 이용한 패턴의 형성 방법에 관한 것이다.
원하는 형상을 갖는 타깃 패턴의 레이아웃을 설계하고, 이에 대해 OPC를 수행하여 상기 타깃 패턴의 레이아웃을 보정한 다음, 상기 보정된 레이아웃에 기초하여 포토마스크를 제작한다. 하지만, 상기 제작된 포토마스크에 실제로 그려지는 패턴의 레이아웃과 상기 타깃 패턴의 레이아웃 사이에는 CD 오차나 오버레이 오차가 발생하므로 이를 수정할 필요가 있다.
본 발명의 일 과제는 개선된 패턴의 레이아웃 오차 보정 방법을 제공하는데 있다.
본 발명의 다른 과제는 개선된 포토마스크 제작 방법을 제공하는데 있다.
본 발명의 또 다른 과제는 개선된 패턴의 형성 방법을 제공하는데 있다.
상기한 본 발명의 일 과제를 달성하기 위한 예시적인 실시예들에 따른 패턴의 레이아웃 오차 보정 방법에서, 타깃 패턴의 레이아웃을 설계할 수 있다. 상기 타깃 패턴의 레이아웃과, 이에 기초하여 제작된 포토마스크에 그려진 실제 패턴의 레이아웃을 서로 비교하여 이들 사이의 오차(error)를 체크할 수 있다. 상기 타깃 패턴 레이아웃의 외곽선(contour)의 각 포인트 별 에지 배치 오차(EPE) 벡터를 생성할 수 있다. 상기 생성된 각 EPE 벡터들의 수평 방향 성분 및 수직 방향 성분을 계산할 수 있다. 상기 계산된 EPE 벡터들의 수평 방향 성분들 및 수직 방향 성분들에 기초하여 상기 타깃 패턴 레이아웃의 각 방향 별 오프셋 대표값을 계산할 수 있다. 상기 오프셋 대표값에 기초하여 상기 타깃 패턴의 레이아웃을 보정할 수 있다.
상기한 본 발명의 다른 과제를 달성하기 위한 예시적인 실시예들에 따른 포토마스크 제작 방법에서, 패턴의 레이아웃을 설계할 수 있다. 광 근접 보정(OPC)을 수행하여 상기 패턴의 레이아웃을 1차 보정할 수 있다. 상기 1차 보정된 패턴의 레이아웃에 기초하여 포토마스크를 1차 제작할 수 있다. 상기 1차 제작된 포토마스크에 그려진 패턴의 레이아웃과 상기 1차 보정된 패턴의 레이아웃을 서로 비교하여 이들 사이의 오차(error)를 체크할 수 있다. 상기 체크된 오차를 보정하여 상기 1차 보정된 패턴의 레이아웃을 2차 보정할 수 있다. 상기 2차 보정된 패턴의 레이아웃에 기초하여 포토마스크를 최종 제작할 수 있다. 상기 체크된 오차를 보정할 때, 상기 1차 보정된 패턴 레이아웃의 외곽선(contour)의 각 포인트 별 에지 배치 오차(EPE) 벡터를 생성할 수 있다. 상기 생성된 각 EPE 벡터들의 수평 방향 성분 및 수직 방향 성분을 계산할 수 있다. 상기 계산된 EPE 벡터들의 수평 방향 성분들 및 수직 방향 성분들에 기초하여 상기 1차 보정된 패턴 레이아웃의 각 방향 별 오프셋 대표값을 계산할 수 있다. 상기 오프셋 대표값에 기초하여 상기 1차 보정된 패턴의 레이아웃을 2차 보정할 수 있다.
상기한 본 발명의 또 다른 과제를 달성하기 위한 예시적인 실시예들에 따른 패턴의 형성 방법에서, 패턴의 레이아웃을 설계할 수 있다. 광 근접 보정(OPC)을 수행하여 상기 패턴의 레이아웃을 1차 보정할 수 있다. 상기 1차 보정된 패턴의 레이아웃에 기초하여 포토마스크를 1차 제작할 수 있다. 상기 1차 제작된 포토마스크에 그려진 패턴의 레이아웃과 상기 1차 보정된 패턴의 레이아웃을 서로 비교하여 이들 사이의 오차(error)를 체크할 수 있다. 상기 체크된 오차를 보정하여 상기 1차 보정된 패턴의 레이아웃을 2차 보정할 수 있다. 상기 2차 보정된 패턴의 레이아웃에 기초하여 포토마스크를 최종 제작할 수 있다. 상기 최종 제작된 포토마스크를 사용하여 기판 상에 형성된 식각 대상막을 패터닝함으로써, 상기 기판 상에 패턴을 형성할 수 있다. 상기 체크된 오차를 보정할 때, 상기 1차 보정된 패턴 레이아웃의 외곽선(contour)의 각 포인트 별 에지 배치 오차(EPE) 벡터를 생성할 수 있다. 상기 생성된 각 EPE 벡터들의 수평 방향 성분 및 수직 방향 성분을 계산할 수 있다. 상기 계산된 EPE 벡터들의 수평 방향 성분들 및 수직 방향 성분들에 기초하여 상기 1차 보정된 패턴 레이아웃의 각 방향 별 오프셋 대표값을 계산할 수 있다. 상기 오프셋 대표값에 기초하여 상기 1차 보정된 패턴의 레이아웃을 2차 보정할 수 있다.
예시적인 실시예들에 따른 패턴의 레이아웃 오차 보정 방법에 있어서, 직선 형상의 패턴뿐만 아니라 곡선 형상의 패턴에 대해서도 정밀하게 오차를 보정할 수 있다.
도 1은 예시적인 실시예들에 따른 타깃 패턴의 레이아웃과 실제 패턴의 레이아웃 사이의 오차를 보정하는 방법을 설명하기 위한 순서도이며, 도 2 내지 도 7은 예시적인 실시예들에 따른 상기 오차 보정 방법을 설명하기 위한 평면도들이다.
도 8은 예시적인 실시예들에 따른 포토마스크를 제작하는 방법을 설명하기 위한 순서도이고, 도 9는 예시적인 실시예들에 따른 패턴의 레이아웃 오차 보정 방법을 설명하기 위한 순서도이다.
도 10은 예시적인 실시예들에 따른 패턴 형성 방법을 설명하기 위한 순서도이며, 도 11 및 12는 상기 패턴 형성 방법을 설명하기 위한 단면도들이다.
도 13 내지 도 31은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들에 따른 패턴의 레이아웃 오차 보정 방법, 포토마스크 제작 방법, 및 패턴의 형성 방법에 대해 상세하게 설명한다.
[실시예]
웨이퍼 상에 형성되는 패턴들은 상기 웨이퍼 상에 식각 대상막을 형성하고, 상기 식각 대상막 상에 포토레지스트 막을 형성한 후, 상기 포토레지스트 막을 패터닝하여 포토레지스트 패턴을 형성하고, 이를 식각 마스크로 사용하는 식각 공정을 통해 상기 식각 대상막을 식각함으로써 형성할 수 있다. 이때, 상기 식각 대상막과 상기 포토레지스트 막 사이에 별도의 식각 마스크 막이 더 형성될 수도 있으며, 이 경우 상기 포토레지스트 패턴을 사용하여 상기 식각 마스크 막을 식각함으로써 식각 마스크를 형성한 후, 이를 사용하여 상기 식각 대상막을 식각할 수 있다.
상기 포토레지스트 막을 패터닝하여 상기 포토레지스트 패턴을 형성하는 것은, 상기 포토레지스트 막 상에 특정 패턴의 레이아웃이 그려진 레티클(reticle)과 같은 포토마스크를 배치하고, 광원으로부터 광을 방출시켜 상기 포토마스크를 통과시키는 노광 공정을 수행한 후, 상기 광에 의해 노출되거나 혹은 노출되지 않은 상기 포토레지스트 막 부분을 제거하는 현상 공정을 수행하여, 상기 특정 패턴의 레이아웃이 상기 포토레지스트 막에 전사되도록 함으로써 구현될 수 있다.
상기 광원으로서 종래 KrF 혹은 ArF를 사용하는 심자외선(Deep UltraViolet: DUV) 노광 장비가 주로 사용되었으며, 최근에는 극자외선(Extreme UltraViolet: EUV) 노광 장비의 사용도 늘어나고 있다. 상기 EUV 노광 장비를 사용함으로써, 종래에는 구현하기 어려웠던 미세 피치를 갖는 패턴이나 곡선 형상을 갖는 패턴을 보다 용이하게 형성할 수 있다.
한편, 웨이퍼 상에 구현하고자 하는 패턴들이 미세화됨에 따라서, 상기 노광 공정 시 이웃하는 패턴들 사이의 영향에 의한 광 근접 효과(Optical Proximity Effect: OPE)가 발생하며, 이를 해결하기 위해서 레티클과 같은 포토마스크에 그려지는 패턴들의 레이아웃을 보정하는 광 근접 보정(Optical Proximity Correction: OPC)을 수행할 수 있다.
상기 OPC는 웨이퍼 상에 형성되는 각 칩들 단위로 칩 레벨에서 수행되거나, 혹은 노광 장치에서 하나의 샷(shot)에 의해 커버되는 복수의 칩들 전체에 대해 샷 레벨에서 수행될 수도 있다. 상기 OPC는 예를 들어, 노광 공정 시 각 패턴들의 모서리 부분에 나타나는 코너 라운딩(corner rounding) 현상을 해소하기 위해서, 상기 각 패턴들의 레이아웃에 해머 헤드(hammer head) 혹은 세리프(serif)를 추가하는 방식으로 수행될 수 있다.
상기 포토레지스트 패턴을 식각 마스크로 사용하는 식각 공정을 통해 상기 식각 대상막을 식각하여 형성된 패턴의 레이아웃은 상기 식각 공정의 특성 및 이를 수행하는 과정에서의 미스얼라인 등으로 인해 상기 포토레지스트 패턴의 레이아웃과 완전히 일치하지 않을 수 있으며, 이에 따라 상기 식각 공정 특성 및 공정 마진 등을 미리 고려하여 웨이퍼 상에 최종적으로 구현하고자 하는 패턴이 원하는 레이아웃을 가질 수 있도록 상기 포토레지스트 패턴의 레이아웃을 보정하는 것이 필요하다.
한편, 노광 공정 시 사용되는 포토마스크는 타깃 패턴의 레이아웃을 설계하고 이에 대해 OPC를 수행하여 보정한 후, 상기 보정된 레이아웃을 갖는 타깃 패턴이 그려지도록 제작될 수 있다. 하지만, 상기 포토마스크에 그려지는 실제 패턴의 레이아웃은 상기 타깃 패턴의 레이아웃과 임계치수(Critical Dimension: CD)의 오차(error)가 발생하거나 혹은 오버레이(overlay)의 오차가 발생할 수 있으며, 이에 따라 상기 오차에 대한 보정 역시 필요하다.
이러한 오차에 대한 보정은 직선 형상의 패턴의 경우 단순히 가로와 세로의 치수 및 오버레이에 대한 오차를 보정함으로써 수행될 수 있지만, 곡선 형상을 갖는 패턴의 경우 이러한 방법만으로는 정밀한 오차 보정이 불가능하다. 이에 따라, 원하는 레이아웃을 갖는 패턴이 포함된 포토마스크를 제작하기 위해서는, 타깃 패턴의 레이아웃과 상기 포토마스크에 그려지는 실제 패턴의 레이아웃 사이의 오차를 측정하고, 이를 상기 타깃 패턴의 레이아웃의 보정에 활용할 수 있는 정밀한 방법이 필요하다.
이하에서는 전술한 사항들을 고려하여, 패턴의 레이아웃 오차 보정 방법, 이를 이용한 포토마스크 제작 방법, 및 이를 이용한 패턴의 형성 방법에 대해 구체적으로 설명하기로 한다.
도 1은 예시적인 실시예들에 따른 타깃 패턴의 레이아웃과 실제 패턴의 레이아웃 사이의 오차를 보정하는 방법을 설명하기 위한 순서도이며, 도 2 내지 도 7은 예시적인 실시예들에 따른 상기 오차 보정 방법을 설명하기 위한 평면도들이다.
도 1 및 2를 참조하면, 제11 단계(S110)에서, 포토마스크에 최종적으로 그려지기를 원하는 타깃 패턴(10)의 레이아웃을 설계할 수 있다.
이후, 상기 설계된 타깃 패턴(10)의 레이아웃에 따라 포토마스크를 1차적으로 제작할 수 있으며, 상기 제작된 포토마스크에는 실제 패턴(20)의 레이아웃이 그려질 수 있다.
제12 단계(S120)에서, 타깃 패턴(10)의 레이아웃과 실제 패턴(20)의 레이아웃을 서로 비교하여 이들 사이의 오차, 예를 들어 CD 오차, 오버레이 오차 등을 체크할 수 있다.
제13 단계(S130)에서, 타깃 패턴(10)의 레이아웃의 외곽선의 각 포인트에서 에지 배치 에러(Edge Placement Error: EPE) 벡터를 생성할 수 있다.
예시적인 실시예들에 있어서, 타깃 패턴(10)의 레이아웃의 외곽선에서 서로 일정한 거리만큼 이격되는 복수의 포인트들을 선정하고, 상기 각 포인트들에서 상기 EPE 벡터를 생성할 수 있다.
예시적인 실시예들에 있어서, 상기 EPE 벡터는 상기 각 포인트들에서 상기 외곽선에 접하는 접선에 수직한 법선 벡터에 비례하도록 정의될 수 있다. 이때, 상기 EPE 벡터의 방향은 상기 법선 벡터에 평행한 양 방향들 중에서 하나로 정의할 수 있으며, 예를 들어 타깃 패턴(10)의 레이아웃으로부터 실제 패턴(20)의 레이아웃을 향하는 방향으로 정의될 수 있다. 이와는 달리, 상기 EPE 벡터의 방향은 예를 들어, 실제 패턴(20)의 레이아웃으로부터 타깃 패턴(10)의 레이아웃을 향하는 방향으로 정의될 수도 있다. 이하에서는 전자를 기준으로 설명하기로 한다.
한편, 상기 EPE 벡터의 크기는 상기 각 포인트들에서 타깃 패턴(10)의 레이아웃으로부터 실제 패턴(20)의 레이아웃에 이르는 거리로 정의될 수 있다.
위와 같은 방식에 따라, 타깃 패턴(10)의 레이아웃의 외곽선에 선정된 각 포인트 별로 EPE 벡터가 정의될 수 있다. 도 2에는 예시적으로 제1 내지 제4 포인트들(11, 12, 13, 14)이 도시되어 있다.
도 1 및 3을 참조하면, 제14 단계(S140)에서 상기 각 EPE 벡터들의 수평 방향 성분과 수직 방향 성분을 계산할 수 있다.
예시적인 실시예들에 있어서, 상기 각 EPE 벡터의 수평 방향 성분의 크기는, 상기 각 EPE 벡터의 크기와, 상기 각 EPE 벡터가 상기 수평 방향의 선분과 이루는 각도의 코사인 값의 곱으로 계산될 수 있다. 또한 상기 각 EPE 벡터의 상기 수평 방향 성분의 방향은 상기 수평 방향이 포함하는 양 방향들 중에서, 상기 각 EPE 벡터의 방향과 예각을 이루는 방향으로 정의될 수 있다.
마찬가지로, 상기 각 EPE 벡터의 수직 방향 성분의 크기는, 상기 각 EPE 벡터의 크기와, 상기 각 EPE 벡터가 상기 수직 방향의 선분과 이루는 각도의 코사인 값 혹은 상기 수평 방향의 선분과 이루는 사인 값의 곱으로 계산될 수 있다. 또한 상기 각 EPE 벡터의 상기 수직 방향 성분의 방향은 상기 수직 방향이 포함하는 양 방향들 중에서, 상기 각 EPE 벡터의 방향과 예각을 이루는 방향으로 정의될 수 있다.
이에 따라 도 3에는 각 제1 내지 제4 포인트들(11, 12, 13, 14)에 정의된 각 EPE 벡터들의 수평 방향 성분 및 상기 수직 방향 성분이 도시되어 있다.
즉, 제1 포인트(11)에서 제1 길이(L1)만큼의 크기를 갖는 제1 EPE 벡터가 수평 방향의 선분과 θ1의 각도를 이루는 경우, 상기 제1 EPE 벡터의 수평 방향 성분의 크기는 L1cos(θ1)이고 그 방향은 오른쪽으로 향하는 수평 방향일 수 있고, 상기 제1 EPE 벡터의 수직 방향 성분의 크기는 L1sin(θ1)이고 그 방향은 위쪽으로 향하는 수직 방향일 수 있다. 상기 제1 EPE 벡터는 제1 내지 제4 사분면들 중에서 제1 사분면에 위치하므로, 오른쪽으로 향하는 수평 방향 성분 및 위쪽으로 향하는 수직 방향 성분으로 분리될 수 있다.
한편, 제2 포인트(12)에서 제2 길이(L2)만큼의 크기를 갖는 제2 EPE 벡터가 수평 방향의 선분과 θ2의 각도를 이루는 경우, 상기 제2 EPE 벡터의 수평 방향 성분의 크기는 L2cos(θ2)이고 그 방향은 오른쪽으로 향하는 수평 방향일 수 있고, 상기 제2 EPE 벡터의 수직 방향 성분의 크기는 L2sin(θ2)이고 그 방향은 아래쪽으로 향하는 수직 방향일 수 있다. 상기 제2 EPE 벡터는 제2 사분면에 위치하므로, 오른쪽으로 향하는 수평 방향 성분 및 아래쪽으로 향하는 수직 방향 성분으로 분리될 수 있다.
또한, 제3 포인트(13)에서 제3 길이(L3)만큼의 크기를 갖는 제3 EPE 벡터가 수평 방향의 선분과 θ3의 각도를 이루는 경우, 상기 제3 EPE 벡터의 수평 방향 성분의 크기는 L3cos(θ3)이고 그 방향은 왼쪽으로 향하는 수평 방향일 수 있고, 상기 제3 EPE 벡터의 수직 방향 성분의 크기는 L3sin(θ3)이고 그 방향은 아래쪽으로 향하는 수직 방향일 수 있다. 이때, 상기 제3 EPE 벡터는 제3 사분면에 위치하므로, 왼쪽으로 향하는 수평 방향 성분 및 아래쪽으로 향하는 수직 방향 성분으로 분리될 수 있다.
마지막으로, 제4 포인트(14)에서 제4 길이(L4)만큼의 크기를 갖는 제4 EPE 벡터가 수평 방향의 선분과 θ4의 각도를 이루는 경우, 상기 제4 EPE 벡터의 수평 방향 성분의 크기는 L4cos(θ4)이고 그 방향은 왼쪽으로 향하는 수평 방향일 수 있고, 상기 제4 EPE 벡터의 수직 방향 성분의 크기는 L4sin(θ4)이고 그 방향은 위쪽으로 향하는 수직 방향일 수 있다. 이때, 상기 제4 EPE 벡터는 제4 사분면에 위치하므로, 왼쪽으로 향하는 수평 방향 성분 및 위쪽으로 향하는 수직 방향 성분으로 분리될 수 있다.
제15 단계(S150)에서, 타깃 패턴(10)의 레이아웃의 각 방향 별 오프셋 대표값을 계산할 수 있다.
예시적인 실시예들에 있어서, 타깃 패턴(10)의 레이아웃의 상기 방향들은 4가지 방향, 즉 오른쪽으로 향하는 수평 방향, 위쪽을 향하는 수직 방향, 왼쪽을 향하는 수평 방향, 및 아래쪽을 향하는 수직 방향을 포함할 수 있다.
이에 따라, 상기 각 방향 별 오프셋 대표값은 타깃 패턴(10)의 레이아웃의 외곽선에서 선정된 포인트들에 각각 정의된 상기 EPE 벡터들의 상기 4가지 각 방향 별 평균값으로 정의될 수 있다.
즉, 타깃 패턴(10)의 레이아웃의 상기 오른쪽으로 향하는 수평 방향으로의 오프셋 대표값은 상기 제1 및 제2 EPE 벡터들과 같이 제1 사분면 혹은 제2 사분면에 위치하는 EPE 벡터들의 전체 크기를 상기 EPE 벡터들의 개수로 나눈 값으로 정의될 수 있고, 타깃 패턴(10)의 레이아웃의 상기 아래쪽을 향하는 수직 방향으로의 오프셋 대표값은 상기 제2 및 제3 EPE 벡터들과 같이 제2 사분면 혹은 제3 사분면에 위치하는 EPE 벡터들의 전체 크기를 상기 EPE 벡터들의 개수로 나눈 값으로 정의될 수 있으며, 타깃 패턴(10)의 레이아웃의 상기 왼쪽으로 향하는 수평 방향으로의 오프셋 대표값은 상기 제3 및 제4 EPE 벡터들과 같이 제3 사분면 혹은 제4 사분면에 위치하는 EPE 벡터들의 전체 크기를 상기 EPE 벡터들의 개수로 나눈 값으로 정의될 수 있고, 타깃 패턴(10)의 레이아웃의 상기 위쪽으로 향하는 수직 방향으로의 오프셋 대표값은 상기 제4 및 제1 EPE 벡터들과 같이 제4 사분면 혹은 제1 사분면에 위치하는 EPE 벡터들의 전체 크기를 상기 EPE 벡터들의 개수로 나눈 값으로 정의될 수 있다.
도 1을 참조하면, 제16 단계(S160)에서, 제15 단계(S150)에서 계산된 상기 오프셋 대표값에 기초하여 타깃 패턴(10)의 레이아웃을 보정할 수 있다.
즉, 타깃 패턴(10)의 레이아웃을 각 방향에 따른 오프셋 대표값만큼 반대로 이동시킴으로써 보정할 수 있다. 전술한 바와 같이, 각 EPE 벡터의 방향이 타깃 패턴(10)의 레이아웃으로부터 1차로 제작된 포토마스크의 실제 패턴(20)의 레이아웃을 향하는 방향으로 정의된 경우, 타깃 패턴(10)의 레이아웃에서 각 방향 별 오프셋 대표값만큼 상기 EPE 벡터의 방향과 반대 방향으로 그 크기만큼 이동시킴으로써 보정할 수 있다.
이와는 달리, 각 EPE 벡터의 방향이 실제 패턴(20)의 레이아웃으로부터 타깃 패턴(10)의 레이아웃을 향하는 방향으로 정의된 경우, 타깃 패턴(10)의 레이아웃에서 각 방향 별 오프셋 대표값만큼 상기 EPE 벡터의 방향과 동일한 방향으로 그 크기만큼 이동시킴으로써 보정할 수 있다.
예시적인 실시예들에 있어서, 상기 오프셋 대표값에 기초한 타깃 패턴(10)의 레이아웃의 보정은 상기 방향들에 순서를 정하여 이들 순서에 따라 순차적으로 수행할 수 있으며, 이때 상기 각 방향별로 타깃 패턴(10)의 레이아웃에서 이에 대응하는 부분들만을 보정할 수 있다.
예를 들어, 상기 방향들은 오른쪽으로 향하는 수평 방향(오른쪽 방향), 위쪽을 향하는 수직 방향(위쪽 방향), 왼쪽을 향하는 수평 방향(왼쪽 방향), 및 아래쪽을 향하는 수직 방향(아래쪽 방향)을 포함할 수 있으며, 이들 방향에 대응하는 타깃 패턴(10)의 레이아웃 부분을 순차적으로 보정할 수 있다. 다만, 본 발명의 개념은 이에 한정되지 않으며, 보정되는 방향의 순서는 위와 다를 수 있다.
이하에서는, 상기 오프셋 대표값에 기초한 타깃 패턴(10)의 레이아웃 보정 방법의 일 례를 도 4 내지 도 7을 참조로 설명한다.
도 4를 참조하면, 타깃 패턴(10)의 레이아웃에서 오른쪽 부분을 오른쪽 방향의 오프셋 대표값만큼 왼쪽 방향으로 이동시킴으로써, 제1 보정 패턴(30)의 레이아웃을 형성할 수 있다.
도 5를 참조하면, 제1 보정 패턴(30)의 레이아웃에서 위쪽 부분을 위쪽 방향의 오프셋 대표값만큼 아래쪽 방향으로 이동시킴으로써, 제2 보정 패턴(40)의 레이아웃을 형성할 수 있다.
도 6을 참조하면, 제2 보정 패턴(40)의 레이아웃에서 왼쪽 부분을 왼쪽 방향의 오프셋 대표값만큼 오른쪽 방향으로 이동시킴으로써, 제3 보정 패턴(50)의 레이아웃을 형성할 수 있다.
도 7을 참조하면, 제3 보정 패턴(50)의 레이아웃에서 아래쪽 부분을 아래쪽 방향의 오프셋 대표값만큼 위쪽 방향으로 이동시킴으로써, 최종 패턴(60)의 레이아웃을 형성할 수 있다.
전술한 방법에 의해 형성된 최종 패턴(60)의 레이아웃에 따라 포토마스크를 최종적으로 제작할 수 있으며, 상기 제작된 포토마스크에 그려지는 실제 패턴의 레이아웃은 당초 설계된 타깃 패턴(10)의 레이아웃에 유사할 수 있다.
전술한 바와 같이, 타깃 패턴(10)의 레이아웃과 실제 패턴(20)의 레이아웃 사이의 오차 보정은, 타깃 패턴(10)의 레이아웃의 외곽선에 포함된 포인트들을 선정하고, 상기 선정된 각 포인트 별로 EPE 벡터를 생성하며, 상기 생성된 EPE 벡터의 각 방향 별 성분을 계산하고, 상기 각 방향 별로 상기 EPE 벡터들의 평균값을 오프셋 대표값으로 하여, 이를 타깃 패턴(10)의 레이아웃에 반영함으로써 수행될 수 있다. 이에 따라, 종래 가로 및 세로 치수에만 기초해 오차를 보정하는 것에 비해서, 더욱 더 정밀하게 오차를 보정할 수 있다. 특히, 타깃 패턴(10)의 레이아웃의 외곽선에 포함된 상기 포인트들의 개수를 조절함에 따라서 상기 오차 보정의 정밀도가 조정될 수 있다.
도 8은 예시적인 실시예들에 따른 포토마스크를 제작하는 방법을 설명하기 위한 순서도이고, 도 9는 예시적인 실시예들에 따른 패턴의 레이아웃 오차 보정 방법을 설명하기 위한 순서도이다. 상기 방법은 도 1 내지 도 7을 참조로 설명한 타깃 패턴의 레이아웃과 실제 패턴의 레이아웃 사이의 오차를 보정하는 방법에 기초한 것으로서, 중복적인 설명은 생략한다.
도 8을 참조하면, 제21 단계(S210)에서, 패턴의 레이아웃을 설계할 수 있다. 이는 제11 단계(S110)에서 타깃 패턴의 레이아웃을 설계하는 것에 대응할 수 있다.
제22 단계(S220)에서, OPC를 수행하여 상기 패턴의 레이아웃을 1차 보정할 수 있다.
제23 단계(S230)에서, 상기 1차 보정된 패턴의 레이아웃에 기초하여 포토마스크를 1차적으로 제작할 수 있다.
제24 단계(S240)에서, 상기 1차 보정된 패턴의 레이아웃과 상기 1차 제작된 포토마스크에 그려진 패턴을 서로 비교하여 오차를 체크할 수 있다. 이는 제12 단계(S120)에서 타깃 패턴의 레이아웃과 실제 패턴의 레이아웃을 비교하여 오차를 체크하는 것에 대응할 수 있다.
제25 단계(S250)에서, 상기 1차 보정된 패턴의 레이아웃을 2차 보정할 수 있으며, 이에 대해서는 도 9를 참조하여 설명한다.
도 9를 참조하면, 제31 단계(S310)에서, 상기 1차 보정된 패턴의 레이아웃의 외곽선에 포함된 각 포인트 별로 에지 배치 에러(EPE) 벡터를 생성할 수 있으며, 이는 제13 단계(S130)에 대응할 수 있다.
제32 단계(S320)에서, 상기 각 포인트 별로 생성된 각 EPE 벡터들의 수평 방향 성분과 수직 방향 성분을 계산할 수 있으며, 이는 제14 단계(S140)에 대응할 수 있다.
제33 단계(S330)에서, 상기 1차 보정된 패턴 레이아웃의 각 방향 별 오프셋 대표값을 계산할 수 있으며, 이는 제14 단계(S140)에 대응할 수 있다.
제34 단계(S340)에서, 상기 계산된 오프셋 대표값에 기초하여 상기 1차 보정된 패턴의 레이아웃을 2차 보정할 수 있으며, 이는 제15 단계(S150)에 대응할 수 있다.
다시 도 8을 참조하면, 제26 단계(S260)에서, 상기 2차 보정된 패턴의 레이아웃에 대해 마스크 룰 체크(Mask Rule Check: MRC)를 수행할 수 있으며, 상기 MRC를 통과하는 경우 다음 단계를 수행하고, 만약 상기 MRC를 통과하지 못하는 경우에는 제34 단계(S340)를 재차 수행할 수 있다.
제27 단계(S270)에서, 상기 2차 보정된 패턴의 레이아웃에 기초하여 포토마스크의 최종적인 제작을 의뢰할 수 있다.
즉, 최초로 설계된 패턴의 레이아웃을 1차 및 2차에 걸쳐 보정한 결과 획득한 데이터를 가지고 실제 포토마스크를 최종적으로 제작할 수 있도록 이를 다음 단계로 넘겨줄 수 있다.
한편 도시하지는 않았으나, 제23 단계(S230)를 수행함으로써 상기 1차 보정된 패턴의 레이아웃에 기초하여 상기 포토마스크를 1차 제작하기 이전에, 상기 패턴과 동일한 형상의 패턴에 대해 상기 1차 보정된 패턴의 레이아웃을 2차 보정한 데이터에 기초하여, 상기 1차 보정된 패턴의 레이아웃을 3차 보정하는 것을 더 포함할 수도 있다.
즉, 현재 설계된 패턴의 레이아웃과 동일한 형상의 패턴의 레이아웃에 대해서, 이미 이전에 설계, 오차 체크 및 오차 보정을 수행함으로써 상기 오차 보정에 관한 데이터가 축적되어 있는 경우에는, 상기 데이터를 활용하여 포토마스크의 1차 제작 이전에 추가적으로 오차 보정을 수행함으로써, 상기 1차 제작되는 포토마스크에 그려지는 실제 패턴의 레이아웃이 원하는 패턴의 레이아웃에 보다 근접하도록 할 수 있다.
도 10은 예시적인 실시예들에 따른 패턴 형성 방법을 설명하기 위한 순서도이며, 도 11 및 12는 상기 패턴 형성 방법을 설명하기 위한 단면도들이다. 상기 방법은 도 8 및 9를 참조로 설명한 포토마스크 제작 방법에 기초한 것으로서, 중복적인 설명은 생략한다.
도 10을 참조하면, 제41 단계(S410)에서 패턴의 레이아웃을 설계할 수 있다.
제42 단계(S420)에서 OPC를 수행하여 상기 패턴의 레이아웃을 1차 보정할 수 있다.
제43 단계(S430)에서 상기 1차 보정된 패턴의 레이아웃에 기초하여 포토마스크를 1차 제작할 수 있다.
제44 단계(S440)에서, 상기 1차 보정된 패턴의 레이아웃과 상기 1차 제작된 포토마스크에 실제로 그려진 패턴의 레이아웃을 서로 비교하여 오차를 체크할 수 있다.
제45 단계(S450)에서, 상기 오차를 보정하여 상기 패턴의 레이아웃을 2차 보정할 수 있다.
제46 단계(S460)에서, 상기 2차 보정된 패턴의 레이아웃에 대해 MRC를 수행할 수 있다.
제47 단계(S470)에서, 상기 2차 보정된 패턴의 레이아웃에 기초하여 포토마스크를 최종적으로 제작할 수 있다.
도 11을 참조하면, 제48 단계(S480)에서, 상기 최종적으로 제작된 포토마스크(95)를 사용하여 식각 대상막(70)을 패터닝함으로써, 원하는 형상을 갖는 패턴(82)을 형성할 수 있다.
즉, 기판(100) 상에 식각 대상막(70) 및 포토레지스트 막(80)을 순차적으로 형성하고, 포토마스크(90)를 사용하여 포토레지스트 막(80)에 대해 노광 공정 및 현상 공정을 수행할 수 있다.
도 12를 참조하면, 상기 현상 공정을 통해 포토레지스트 막(80)이 원하는 레이아웃을 갖는 포토레지스트 패턴(85)으로 변환될 수 있으며, 이를 식각 마스크로 사용하는 식각 공정을 통해 기판(100) 상에 형성된 식각 대상막(70)을 식각함으로써, 원하는 레이아웃을 갖는 패턴(75)을 형성할 수 있다. 이후, 포토레지스트 패턴(85)은 제거될 수 있다.
도 13 내지 도 31은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다. 구체적으로, 도 13, 15, 17, 20, 24 및 30은 평면도들이고, 도 14, 16, 18-19, 21-23, 25-29 및 31은 단면도들이다.
이때, 도 15, 17, 20, 24 및 30은 도 13의 X 영역에 대한 확대 평면도들이고, 도 14, 16, 18-19, 21-23, 25-29 및 31은 대응하는 평면도들의 X 영역을 A-A'선 및 B-B'선으로 각각 절단한 단면들을 포함한다.
상기 반도체 장치 제조 방법은 도 1 내지 도 12를 참조로 설명한 패턴의 레이아웃 오차 보정 방법, 이를 이용한 포토마스크 제작 방법, 및 이를 이용한 패턴 형성 방법을 사용하여 수행되므로, 이들에 대한 중복적인 설명은 생략한다. 이하에서는 액티브 패턴들(105)의 형성 시 전술한 방법들이 적용되는 것에 대해 간략히 설명하지만, 본 발명의 개념은 이에 한정되지 않으며, 액티브 패턴들(105) 이외의 다른 구조물을 형성하기 위한 공정들에도 적용될 수 있음은 당연하다.
이하의 발명의 상세한 설명에서는, 기판(100) 상면에 평행하며 서로 직교하는 두 개의 방향들을 각각 제1 및 제2 방향들로 정의하며, 또한 기판(100) 상면에 평행하고 상기 각 제1 및 제2 방향들과 예각을 이루는 방향을 제3 방향으로 정의하기로 한다.
도 13 및 14를 참조하면, 도 11 및 12를 참조로 설명한 공정들을 수행할 수 있다.
이에 따라, 기판(100) 상에 포토레지스트 막(80)을 형성하고, 이에 대해 포토마스크(90)를 사용하여 노광 및 현상 공정을 수행함으로써, 포토레지스트 패턴(85)을 형성할 수 있다. 이후 포토레지스트 패턴(85)을 식각 마스크로 사용하여 기판(100) 상부를 식각함으로써 액티브 패턴들(105)을 형성할 수 있다.
기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄, 또는 GaP, GaAs, GaSb 등과 같은 Ⅲ-Ⅴ족 화합물을 포함하는 웨이퍼(wafer)일 수 있다. 일부 실시예들에 따르면, 기판(100)은 실리콘-온-인슐레이터(Silicon On Insulator: SOI) 웨이퍼 또는 게르마늄-온-인슐레이터(Germanium On Insulator: GOI) 웨이퍼일 수 있다.
이후, 액티브 패턴들(105)의 측벽을 커버하는 소자 분리 패턴(110)을 형성할 수 있다.
도 15 및 16을 참조하면, 기판(100) 상에 예를 들어 이온 주입 공정을 수행함으로써 불순물 영역(도시되지 않음)을 형성한 후, 액티브 패턴(105) 및 소자 분리 패턴(110)을 부분적으로 식각하여 상기 제1 방향으로 연장되는 제1 리세스를 형성할 수 있다.
이후, 상기 제1 리세스 내부에 게이트 구조물(160)을 형성할 수 있다. 게이트 구조물(160)은 상기 제1 리세스에 의해 노출된 액티브 패턴(105)의 표면 상에 형성된 게이트 절연막(130), 게이트 절연막(130) 상에 형성되어 상기 제1 리세스의 하부를 채우는 게이트 전극(140), 및 게이트 전극(140) 상에 형성되어 상기 제1 리세스의 상부를 채우는 게이트 마스크(150)를 포함할 수 있다. 이때, 게이트 구조물(160)은 상기 제1 방향을 따라 연장될 수 있으며, 상기 제2 방향을 따라 서로 이격되도록 복수 개로 형성될 수 있다.
게이트 절연막(130)은 상기 제1 리세스에 의해 노출된 액티브 패턴(105)의 표면에 대한 열산화 공정을 통해 형성될 수 있다.
도 17 및 18을 참조하면, 액티브 패턴들(105) 및 소자 분리 패턴(110) 상에 절연막 구조물(200)을 형성할 수 있다.
예시적인 실시예들에 있어서, 절연막 구조물(200)은 순차적으로 적층된 제1 내지 제3 절연막들(170, 180, 190)을 포함할 수 있다. 각 제1 및 제3 절연막들(170, 190)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있으며, 제2 절연막(180)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
이후, 절연막 구조물(200) 상에 제1 도전막(210) 및 제1 마스크(220)를 순차적으로 형성하고, 제1 마스크(220)를 식각 마스크로 사용하는 식각 공정을 수행하여 하부의 제1 도전막(210) 및 절연막 구조물(200)을 식각함으로써 액티브 패턴(105)을 노출시키는 제1 개구(230)를 형성할 수 있다.
이때, 제1 도전막(210)은 예를 들어, 불순물이 도핑된 폴리실리콘을 포함할 수 있으며, 제1 마스크(220)는 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
상기 식각 공정 시, 제1 개구(230)에 의해 노출된 액티브 패턴(105) 및 이에 인접하는 소자 분리 패턴(110)의 상부, 및 게이트 마스크(150)의 상부도 함께 식각되어 이들 상면에 제2 리세스가 형성될 수 있다. 즉, 제1 개구(230)의 저면은 제2 리세스로도 지칭될 수 있다.
예시적인 실시예들에 있어서, 제1 개구(230)는 상기 제3 방향으로 연장되는 각 액티브 패턴들(105)의 가운데 부분 상면을 노출시킬 수 있으며, 이에 따라 상기 각 제1 및 제2 방향들을 따라 복수 개로 형성될 수 있다.
이후, 제1 개구(230)를 채우는 제2 도전막(240)을 형성할 수 있다.
예시적인 실시예들에 있어서, 제2 도전막(240)은 액티브 패턴(105), 소자 분리 패턴(110), 게이트 마스크(150), 및 제1 마스크(220) 상에 제1 개구(230)를 채우는 예비 제2 도전막을 형성한 후, 상기 예비 제2 도전막 상부를 CMP 공정 및/또는 에치 백 공정을 통해 제거함으로써 형성할 수 있다. 이에 따라, 제2 도전막(240)은 제1 도전막(210)의 상면과 실질적으로 동일한 높이에 위치하는 상면을 갖도록 형성될 수 있다.
예시적인 실시예들에 있어서, 제2 도전막(240)은 서로 이격되도록 상기 각 제1 및 제2 방향들을 따라 복수 개로 형성될 수 있다. 제2 도전막(240)은 예를 들어, 불순물이 도핑된 폴리실리콘을 포함할 수 있으며, 제1 도전막(210)과 병합될 수도 있다.
도 19를 참조하면, 제1 마스크(220)를 제거한 후, 제1 및 제2 도전막들(210, 240) 상에 제3 도전막(250), 배리어 막(270) 및 제1 금속막(280)을 순차적으로 형성할 수 있다.
예시적인 실시예들에 있어서, 제3 도전막(250)은 제1 및 제2 도전막들(210, 240)과 실질적으로 동일한 물질을 포함할 수 있다. 즉, 제3 도전막(250)은 불순물이 도핑된 폴리실리콘을 포함할 수 있으며, 이에 따라 제1 및 제2 도전막들(210, 240)과 병합될 수도 있다. 배리어 막(270)은 예를 들어, 티타늄 질화물, 탄탈륨 질화물, 텅스텐 질화물 등과 같은 금속 질화물을 포함할 수 있다. 제1 금속막(280)은 예를 들어, 텅스텐, 티타늄, 탄탈륨 등과 같은 금속을 포함할 수 있다.
이후, 제1 금속막(280) 상에 캐핑막(290)을 형성할 수 있다. 캐핑막(290)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
도 20 및 21을 참조하면, 캐핑막(290)을 부분적으로 식각하여 제1 캐핑 패턴(295)을 형성할 수 있으며, 이를 식각 마스크로 사용하여 제1 금속막(280), 배리어 막(270), 제3 도전막(250), 제1 및 제2 도전막들(210, 240), 및 제3 절연막(190)을 순차적으로 식각할 수 있다.
예시적인 실시예들에 있어서, 제1 캐핑 패턴(295)은 상기 제2 방향으로 각각 연장되고 상기 제1 방향을 따라 서로 이격되도록 복수 개로 형성될 수 있다. 상기 식각 공정을 수행함에 따라, 제1 개구(230) 내의 액티브 패턴(105), 소자 분리 패턴(110), 및 게이트 마스크(150) 상에는 순차적으로 적층된 제2 도전 패턴(245), 제3 도전 패턴(255), 배리어 패턴(275), 금속 패턴(285), 및 제1 캐핑 패턴(295)이 형성될 수 있으며, 제1 개구(230) 바깥의 절연막 구조물(200)의 제2 절연막(180) 상에는 순차적으로 적층된 제3 절연 패턴(195), 제1 도전 패턴(215), 제3 도전 패턴(255), 배리어 패턴(275), 금속 패턴(285), 및 제1 캐핑 패턴(295)이 형성될 수 있다.
전술한 바와 같이 제1 내지 제3 도전막들(210, 240, 250)은 서로 병합될 수 있으며, 이에 따라 순차적으로 적층된 제2 및 제3 도전 패턴들(245, 255), 및 제1 및 제3 도전 패턴들(215, 255)은 각각 하나의 도전 구조물(265)을 형성할 수 있다. 이하에서는, 순차적으로 적층된 도전 구조물(265), 배리어 패턴(275), 금속 패턴(285), 및 제1 캐핑 패턴(295)을 비트 라인 구조물(305)로 지칭하기로 한다.
예시적인 실시예들에 있어서, 비트 라인 구조물(305)은 상기 제2 방향으로 연장될 수 있으며, 상기 제1 방향을 따라 서로 이격되도록 복수 개로 형성될 수 있다.
상기 제1 방향으로 서로 이웃하는 비트 라인 구조물들(305) 사이에는 상기 제2 방향으로 연장되어 제2 절연막(180) 상면을 노출시키며 제1 개구(230)와 연결되는 제2 개구(705)가 형성될 수 있다.
도 22를 참조하면, 비트 라인 구조물(305)을 커버하는 제1 스페이서 막을 제1 개구(230)에 의해 노출된 액티브 패턴(105), 소자 분리 패턴(110) 및 게이트 마스크(150)의 상면, 제1 개구(230)의 측벽, 및 제2 절연막(180) 상에 형성한 후, 상기 제1 스페이서 막 상에 제4 및 제5 절연막들을 순차적으로 형성할 수 있다.
상기 제1 스페이서 막은 제2 절연막(180) 상에 형성된 비트 라인 구조물(305) 부분 아래의 제3 절연 패턴(195)의 측벽도 커버할 수 있으며, 상기 제5 절연막은 제1 개구(230)를 모두 채우도록 형성될 수 있다.
이후, 식각 공정을 수행하여, 상기 제4 및 제5 절연막들을 식각할 수 있다. 예시적인 실시예들에 있어서, 상기 식각 공정은 습식 식각 공정에 의해 수행될 수 있으며, 상기 제4 및 제5 절연막들 중에서 제1 개구(230) 내의 부분을 제외한 나머지 부분은 모두 제거될 수 있다. 이에 따라, 상기 제1 스페이서 막의 표면 대부분, 즉 제1 개구(230) 내에 형성된 부분 이외의 상기 제1 스페이서 막 부분이 모두 노출될 수 있으며, 제1 개구(230) 내에 잔류하는 상기 제4 및 제5 절연막들 부분은 각각 제5 및 제6 절연 패턴들(320, 330)을 형성할 수 있다.
이후, 상기 노출된 제1 스페이서 막 표면, 및 제1 개구(230) 내에 형성된 제5 및 제6 절연 패턴들(320, 330) 상에 제2 스페이서 막을 형성한 후, 이를 이방성 식각하여 비트 라인 구조물(305)의 측벽을 커버하는 제2 스페이서(340)를 상기 제1 스페이서 막 표면, 및 제5 및 제6 절연 패턴들(320, 330) 상에 형성할 수 있다. 제2 스페이서(340)는 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
이후, 제1 캐핑 패턴(295) 및 제2 스페이서(340)을 식각 마스크로 사용하는 건식 식각 공정을 수행하여, 액티브 패턴(105) 상면을 노출시키는 제3 개구(350)를 형성할 수 있으며, 제3 개구(350)에 의해 소자 분리 패턴(110) 상면 및 게이트 마스크(150)의 상면도 노출될 수 있다.
상기 건식 식각 공정에 의해서, 제1 캐핑 패턴(295) 상면 및 제2 절연막(180) 상면에 형성된 상기 제1 스페이서 막 부분이 제거될 수 있으며, 이에 따라 비트 라인 구조물(305)의 측벽을 커버하는 제1 스페이서(315)가 형성될 수 있다. 제1 스페이서(315)는 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다. 또한, 상기 건식 식각 공정에서, 제1 및 제2 절연막들(170, 180)도 부분적으로 제거되어 비트 라인 구조물(305) 하부에 각각 제1 및 제2 절연 패턴들(175, 185)로 잔류할 수 있다. 비트 라인 구조물(305) 하부에 순차적으로 적층된 제1 내지 제3 절연 패턴들(175, 185, 195)은 절연 패턴 구조물을 형성할 수 있다.
도 23을 참조하면, 제1 캐핑 패턴(295) 상면, 제2 스페이서(340)의 외측벽, 제5 및 제6 절연 패턴들(320, 330) 상면 일부, 및 제3 개구(350)에 의해 노출된 액티브 패턴(105), 소자 분리 패턴(110) 및 게이트 마스크(150)의 상면에 제3 스페이서 막을 형성한 후, 이를 이방성 식각하여 비트 라인 구조물(305)의 측벽을 커버하는 제3 스페이서(375)를 형성할 수 있다. 제3 스페이서(375)는 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
비트 라인 구조물(305)의 측벽에 기판(100) 상면에 평행한 수평 방향을 따라 순차적으로 적층된 제1 내지 제3 스페이서들(315, 340, 375)은 함께 예비 스페이서 구조물로 지칭될 수 있다.
이후, 식각 공정을 수행하여 액티브 패턴(105) 상부를 식각함으로써, 제3 개구(350)에 연통하는 제3 리세스(390)를 형성할 수 있다.
이후, 제3 개구(350) 및 제3 리세스(390)를 채우는 하부 콘택막을 충분한 높이로 형성할 수 있다. 상기 하부 콘택막은 예를 들어, 불순물이 도핑된 폴리실리콘을 포함할 수 있다.
이후, 제1 캐핑 패턴(295)의 상면이 노출될 때까지 상기 하부 콘택막의 상부를 평탄화할 수 있으며, 이에 따라 비트 라인 구조물들(305) 사이에 하부 콘택 플러그(405)가 형성될 수 있다.
예시적인 실시예들에 있어서, 하부 콘택 플러그(405)는 상기 제2 방향으로 연장될 수 있으며, 상기 제1 방향을 따라 서로 이격되도록 복수 개로 형성될 수 있다.
도 24 및 25를 참조하면, 상기 제1 방향으로 각각 연장되며 상기 제2 방향으로 서로 이격된 복수의 제4 개구들을 포함하는 제2 마스크(도시되지 않음)를 제1 캐핑 패턴(295) 및 하부 콘택 플러그(405) 상에 형성하고 이를 식각 마스크로 사용하는 식각 공정을 수행하여 하부 콘택 플러그(405)를 식각할 수 있다.
예시적인 실시예들에 있어서, 상기 각 제4 개구들은 기판(100) 상면에 수직한 수직 방향으로 게이트 구조물(160)에 오버랩될 수 있다. 상기 식각 공정을 수행함에 따라서, 비트 라인 구조물들(305) 사이에서 게이트 구조물(160)의 게이트 마스크(150) 상면을 노출시키는 제5 개구가 형성될 수 있다.
상기 제2 마스크를 제거한 후, 상기 제5 개구를 채우는 제2 캐핑 패턴(410)을 형성할 수 있다. 제2 캐핑 패턴(410)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다. 예시적인 실시예들에 있어서, 제2 캐핑 패턴(410)은 비트 라인 구조물들(305) 사이에서 상기 제1 방향으로 연장될 수 있으며, 상기 제2 방향을 따라 복수 개로 형성될 수 있다.
이에 따라, 비트 라인 구조물들(305) 사이에서 상기 제2 방향으로 연장되는 각 하부 콘택 플러그들(405)이 제2 캐핑 패턴들(410)에 의해 상기 제2 방향을 따라 서로 이격되도록 복수 개로 분리될 수 있다.
도 26을 참조하면, 하부 콘택 플러그(405)의 상부를 제거할 수 있다.
예시적인 실시예들에 있어서, 하부 콘택 플러그(405)의 상부는 에치 백(etch back) 공정을 통해 제거될 수 있다. 하부 콘택 플러그(405)의 상부를 제거함에 따라서, 비트 라인 구조물(305)의 측벽에 형성된 상기 예비 스페이서 구조물의 상부가 노출될 수 있으며, 이어서 상기 노출된 예비 스페이서 구조물의 제2 및 제3 스페이서들(340, 375)의 상부를 제거할 수 있다.
이후, 에치 백 공정을 추가로 수행함으로써, 하부 콘택 플러그(405)의 상부를 추가적으로 제거할 수 있다. 이에 따라, 하부 콘택 플러그(405)의 상면은 제2 및 제3 스페이서들(340, 375)의 최상면보다 낮아질 수 있다.
이후, 비트 라인 구조물(305), 상기 예비 스페이서 구조물, 제2 캐핑 패턴(410), 및 하부 콘택 플러그(405) 상에 제4 스페이서 막을 형성하고 이를 이방성 식각함으로써, 비트 라인 구조물(305)의 상기 제1 방향으로의 각 양 측벽에 형성된 제1 내지 제3 스페이서들(315, 340, 375)을 커버하는 제4 스페이서(425)를 형성할 수 있으며, 하부 콘택 플러그(405)의 상면은 제4 스페이서(425)에 의해 커버되지 않고 노출될 수 있다.
이후, 상기 노출된 하부 콘택 플러그(405)의 상면의 상면에 금속 실리사이드 패턴(435)을 형성할 수 있다. 예시적인 실시예들에 있어서, 금속 실리사이드 패턴(435)은 제1 및 제2 캐핑 패턴들(295, 410), 제4 스페이서(425), 및 하부 콘택 플러그(405) 상에 제2 금속막을 형성하고 열처리한 후, 상기 제2 금속막 중에서 미반응 부분을 제거함으로써 형성될 수 있다. 금속 실리사이드 패턴(435)은 예를 들어, 코발트 실리사이드, 니켈 실리사이드, 티타늄 실리사이드 등을 포함할 수 있다.
도 27을 참조하면, 제1 및 제2 캐핑 패턴들(295, 410), 제1 내지 제4 스페이서들(315, 340, 375, 425), 금속 실리사이드 패턴(435), 및 하부 콘택 플러그(405) 상에 상부 콘택막(450)을 형성할 수 있다.
예시적인 실시예들에 있어서, 상부 콘택막(450)은 예를 들어, 텅스텐과 같은 금속을 포함할 수 있다.
도 28을 참조하면, CMP 공정을 통해 상부 콘택막(450)의 상부를 평탄화할 수 있다.
이후, 상부 콘택막(450)을 부분적으로 식각하여 홀(470)을 형성할 수 있다.
홀(470)은 상부 콘택막(450)의 상부, 제1 캐핑 패턴(295) 상부, 및 제1, 제3 및 제4 스페이서들(315, 375, 425) 상부를 제거함으로써 형성될 수 있으며, 이에 따라 제2 스페이서(340)의 상면을 노출시킬 수 있다.
홀(470)이 형성됨에 따라서, 상부 콘택막(450)은 상부 콘택 플러그(455)로 변환될 수 있다. 예시적인 실시예들에 있어서, 상부 콘택 플러그(455)는 상기 각 제1 및 제2 방향들을 따라 서로 이격되도록 복수 개로 형성될 수 있으며, 상부에서 보았을 때 벌집 모양으로 배열될 수 있다. 각 상부 콘택 플러그들(455)은 상면에서 보았을 때 원형, 타원형 혹은 다각형 모양을 가질 수 있다.
순차적으로 적층된 하부 콘택 플러그(405), 금속 실리사이드 패턴(435), 및 상부 콘택 플러그(455)는 함께 콘택 플러그 구조물을 형성할 수 있다.
도 29를 참조하면, 홀(470)에 의해 노출된 제2 스페이서(340)를 제거하여, 홀(470)에 연통하는 에어 갭(345)를 형성할 수 있다. 제2 스페이서(340)는 예를 들어, 습식 식각 공정에 의해 제거될 수 있다.
예시적인 실시예들에 있어서, 상기 제2 방향으로 연장되는 비트 라인 구조물(305)의 측벽에 형성된 제2 스페이서(340)는 홀(470)에 의해 직접 노출된 부분뿐만 아니라, 상기 부분과 수평 방향으로 평행한 부분까지 모두 제거될 수 있다. 즉, 홀(470)에 의해 노출되어 상부 콘택 플러그(455)에 의해 커버되지 않는 제2 스페이서(340) 부분뿐만 아니라, 상기 제2 방향으로 이웃하여 제2 캐핑 패턴(410)에 의해 커버된 부분, 및 이에 상기 제2 방향으로 이웃하여 상부 콘택 플러그(455)에 의해 커버된 부분까지 모두 제거될 수 있다.
이후, 홀(470)을 채우면서 순차적으로 적층된 제1 및 제2 층간 절연막들(480, 490)을 형성할 수 있다. 제1 및 제2 층간 절연막들(480, 490)은 제2 캐핑 패턴(410) 상에도 순차적으로 적층될 수 있다.
제1 층간 절연막(480)은 갭필 특성이 낮은 절연 물질을 사용하여 형성될 수 있으며, 이에 따라 홀(470) 하부의 에어 갭(345)이 채워지지 않고 잔류할 수 있다. 이때, 에어 갭(345)은 에어 스페이서(345)로 지칭될 수도 있으며, 제1, 제3 및 제4 스페이서들(315, 375, 425)과 함께 스페이서 구조물을 형성할 수 있다. 즉, 에어 갭(345)은 공기를 포함하는 스페이서일 수 있다. 한편, 제2 층간 절연막(490)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
도 30 및 31을 참조하면, 상부 콘택 플러그(455)의 상면과 접촉하는 커패시터(540)를 형성할 수 있다.
즉, 상부 콘택 플러그(455), 및 제3 및 제4 층간 절연막들(480, 490) 상에 식각 저지막(500) 및 몰드막(도시하지 않음)을 순차적으로 형성하고, 이들을 부분적으로 식각하여 상부 콘택 플러그(455)의 상면을 부분적으로 노출시키는 제6 개구를 형성할 수 있다.
상기 제6 개구의 측벽, 노출된 상부 콘택 플러그(455)의 상면 및 상기 몰드막 상에 하부 전극막(도시하지 않음)을 형성하고, 상기 제6 개구의 나머지 부분을 충분히 채우는 희생막(도시하지 않음)을 상기 하부 전극막 상에 형성한 후, 상기 몰드막 상면이 노출될 때까지 상기 하부 전극막 및 상기 희생막의 상부를 평탄화함으로써 상기 하부 전극막을 노드 분리할 수 있다. 잔류하는 상기 희생막 및 상기 몰드막은 예를 들어, 습식 식각 공정을 수행함으로써 제거할 수 있고, 이에 따라 상기 노출된 상부 콘택 플러그(455)의 상면에는 실린더형(cylindrical) 하부 전극(510)이 형성될 수 있다. 이와는 달리, 상기 제6 개구를 전부 채우는 필라형(pillar) 하부 전극(510)이 형성될 수도 있다.
이후, 하부 전극(510)의 표면 및 식각 저지막(500) 상에 유전막(520)을 형성하고, 유전막(520) 상에 상부 전극(530)을 형성함으로써, 하부 전극(510), 유전막(520) 및 상부 전극(530)을 각각 포함하는 커패시터(540)를 형성할 수 있다.
이후, 커패시터(540)를 커버하는 제3 층간 절연막(550)을 형성할 수 있다. 제3 층간 절연막(550)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다. 이후, 제3 층간 절연막(550) 상에 상부 배선(도시되지 않음)을 추가로 형성함으로써 상기 반도체 장치를 완성할 수 있다.
전술한 패턴의 레이아웃 오차 보정 방법, 포토마스크 제작 방법, 패턴의 형성 방법, 및 이를 이용한 반도체 장치 제조 방법은, 예를 들어 중앙처리장치(CPU, MPU), 애플리케이션 프로세서(AP) 등과 같은 로직 소자, 예를 들어 에스램(SRAM) 장치, 디램(DRAM) 장치 등과 같은 휘발성 메모리 장치, 및 예를 들어 플래시 메모리 장치, 피램(PRAM) 장치, 엠램(MRAM) 장치, 알램(RRAM) 장치 등과 같은 불휘발성 메모리 장치의 제조 방법에 적용될 수 있다.
10: 타깃 패턴 11, 12, 13, 14: 제1 내지 제4 포인트
20: 실제 패턴 30, 40, 50: 제1 내지 제3 보정 패턴
60: 최종 패턴 70: 식각 대상막
75: 패턴 80: 포토레지스트 막
85: 포토레지스트 패턴 90: 포토마스크
100: 기판
105: 액티브 패턴 110: 소자 분리 패턴
130: 게이트 절연막 140: 게이트 전극
150: 게이트 마스크 160: 게이트 구조물
170, 180, 190: 제1 내지 제3 절연막
175, 185, 195, 199, 320, 330: 제1 내지 제6 절연 패턴
200: 절연막 구조물 210, 240, 250: 제1 내지 제3 도전막
215, 245, 255: 제1 내지 제3 도전 패턴
220: 제1 마스크 230, 705, 350: 제1 내지 제3 개구
265: 도전 구조물 270: 배리어 막
275: 배리어 패턴 280: 제1 금속막
285: 금속 패턴 290: 캐핑막
295, 410: 제1 및 제2 캐핑 패턴
305: 비트 라인 구조물
315, 340, 375, 425: 제1 내지 제4 스페이서
345: 에어 스페이서 390: 제3 리세스
405: 하부 콘택 플러그 435: 금속 실리사이드 패턴
450: 상부 콘택막 455: 상부 콘택 플러그
480, 490, 550: 제1 내지 제3 층간 절연막
500: 식각 저지막 510: 하부 전극
520: 유전막 530: 상부 전극
540: 커패시터

Claims (10)

  1. 타깃 패턴의 레이아웃을 설계하고;
    상기 타깃 패턴의 레이아웃과, 이에 기초하여 제작된 포토마스크에 그려진 실제 패턴의 레이아웃을 서로 비교하여 이들 사이의 오차(error)를 체크하고;
    상기 타깃 패턴 레이아웃의 외곽선(contour)의 각 포인트별 에지 배치 오차(EPE) 벡터를 생성하고;
    상기 생성된 각 EPE 벡터들의 수평 방향 성분 및 수직 방향 성분을 계산하고;
    상기 계산된 EPE 벡터들의 수평 방향 성분들 및 수직 방향 성분들에 기초하여 상기 타깃 패턴 레이아웃의 각 방향 별 오프셋의 대표값을 계산하고; 그리고
    상기 오프셋 대표값에 기초하여 상기 타깃 패턴의 레이아웃을 보정하는 것을 포함하는 패턴의 레이아웃 오차 보정 방법.
  2. 제1항에 있어서, 상기 각 포인트별 EPE 벡터를 생성하는 것은
    상기 타깃 패턴 레이아웃의 외곽선에 포함되며 일정한 거리만큼 서로 이격된 상기 포인트들을 선정하고; 그리고
    상기 선정된 각 포인트들에서 상기 타깃 패턴 레이아웃의 외곽선에 접하는 접선에 수직하며, 상기 실제 패턴 레이아웃의 외곽선을 향하는 법선 벡터를 생성하는 것을 포함하는 패턴의 레이아웃 오차 보정 방법.
  3. 제2항에 있어서, 상기 각 법선 벡터들의 크기는 상기 각 포인트들로부터 상기 법선 벡터의 방향을 따라 상기 실제 패턴 레이아웃의 외곽선에 이르는 거리로 정의되는 패턴의 레이아웃 오차 보정 방법.
  4. 제3항에 있어서, 상기 각 EPE 벡터들의 수평 방향 성분의 크기는 상기 법선 벡터가 상기 수평 방향과 이루는 각의 코사인 값과 상기 법선 벡터의 크기의 곱으로 정의되고,
    상기 각 EPE 벡터들의 수직 방향 성분의 크기는 상기 법선 벡터가 상기 수평 방향과 이루는 각의 사인 값과 상기 법선 벡터의 크기의 곱으로 정의되는 패턴의 레이아웃 오차 보정 방법.
  5. 제4항에 있어서, 상기 타깃 패턴 레이아웃의 각 방향 별 오프셋 대표값은 상기 수평 방향과 평행한 오른쪽 방향 및 왼쪽 방향, 및 상기 수직 방향과 평행한 위쪽 방향 및 아래쪽 방향으로의 오프셋 대표값들을 포함하는 패턴의 레이아웃 오차 보정 방법.
  6. 제5항에 있어서, 상기 타깃 패턴 레이아웃의 각 방향 별 오프셋 대표값은 상기 EPE 벡터들의 상기 방향으로의 크기의 평균값으로 정의되는 패턴의 레이아웃 오차 보정 방법.
  7. 제5항에 있어서, 상기 오프셋 대표값에 기초하여 상기 타깃 패턴의 레이아웃을 보정하는 것은 상기 타깃 패턴의 레이아웃을 상기 오른쪽 방향, 상기 위쪽 방향, 상기 왼쪽 방향 및 상기 아래쪽 방향 중에서 정해진 순서에 따라 순차적으로 보정하는 것을 포함하는 패턴의 레이아웃 오차 보정 방법.
  8. 패턴의 레이아웃을 설계하고;
    광 근접 보정(OPC)을 수행하여 상기 패턴의 레이아웃을 1차 보정하고;
    상기 1차 보정된 패턴의 레이아웃에 기초하여 포토마스크를 1차 제작하고;
    상기 1차 제작된 포토마스크에 그려진 패턴의 레이아웃과 상기 1차 보정된 패턴의 레이아웃을 서로 비교하여 이들 사이의 오차(error)를 체크하고;
    상기 체크된 오차를 보정하여 상기 1차 보정된 패턴의 레이아웃을 2차 보정하고; 그리고
    상기 2차 보정된 패턴의 레이아웃에 기초하여 포토마스크를 최종 제작하는 것을 포함하며,
    상기 체크된 오차를 보정하는 것은,
    상기 1차 보정된 패턴 레이아웃의 외곽선(contour)의 각 포인트별 에지 배치 오차(EPE) 벡터를 생성하고;
    상기 생성된 각 EPE 벡터들의 수평 방향 성분 및 수직 방향 성분을 계산하고;
    상기 계산된 EPE 벡터들의 수평 방향 성분들 및 수직 방향 성분들에 기초하여 상기 1차 보정된 패턴 레이아웃의 각 방향 별 오프셋 대표값을 계산하고; 그리고
    상기 오프셋 대표값에 기초하여 상기 1차 보정된 패턴의 레이아웃을 2차 보정하는 것을 포함하는 포토마스크 제작 방법.
  9. 제8항에 있어서, 상기 1차 보정된 패턴의 레이아웃에 기초하여 상기 포토마스크를 1차 제작하기 이전에,
    상기 패턴과 동일한 형상의 패턴에 대해 상기 1차 보정된 패턴의 레이아웃을 2차 보정한 데이터에 기초하여, 상기 1차 보정된 패턴의 레이아웃을 3차 보정하는 것을 더 포함하는 포토마스크 제작 방법.
  10. 패턴의 레이아웃을 설계하고;
    광 근접 보정(OPC)을 수행하여 상기 패턴의 레이아웃을 1차 보정하고;
    상기 1차 보정된 패턴의 레이아웃에 기초하여 포토마스크를 1차 제작하고;
    상기 1차 제작된 포토마스크에 그려진 패턴의 레이아웃과 상기 1차 보정된 패턴의 레이아웃을 서로 비교하여 이들 사이의 오차(error)를 체크하고;
    상기 체크된 오차를 보정하여 상기 1차 보정된 패턴의 레이아웃을 2차 보정하고;
    상기 2차 보정된 패턴의 레이아웃에 기초하여 포토마스크를 최종 제작하고; 그리고
    상기 최종 제작된 포토마스크를 사용하여 기판 상에 형성된 식각 대상막을 패터닝함으로써, 상기 기판 상에 패턴을 형성하는 것을 포함하며,
    상기 체크된 오차를 보정하는 것은,
    상기 1차 보정된 패턴 레이아웃의 외곽선(contour)의 각 포인트별 에지 배치 오차(EPE) 벡터를 생성하고;
    상기 생성된 각 EPE 벡터들의 수평 방향 성분 및 수직 방향 성분을 계산하고;
    상기 계산된 EPE 벡터들의 수평 방향 성분들 및 수직 방향 성분들에 기초하여 상기 1차 보정된 패턴 레이아웃의 각 방향 별 오프셋 대표값을 계산하고; 그리고
    상기 오프셋 대표값에 기초하여 상기 1차 보정된 패턴의 레이아웃을 2차 보정하는 것을 포함하는 패턴의 형성 방법.
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